CN101661904B - 半导体元件及其制造方法 - Google Patents

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Abstract

一种半导体元件及其制造方法。该方法提供一具有一第一区和一第二区的半导体基底，形成一高介电常数介电层于半导体基底上方，形成一盖层于第一区的高介电常数介电层上方，形成一第一金属层于第一区的盖层上方和第二区的高介电常数介电层上方，形成一第一栅极堆叠于第一区中和一第二栅极堆叠于第二区中，在第二栅极堆叠的第一金属层上进行一处理工艺时，保护第一栅极堆叠的第一金属层，及形成一第二金属层于第一栅极堆叠的第一金属层上方和第二栅极堆叠的处理过的第一金属层上方。本发明提供简单且有成本效益的方法，用来制作CMOS工艺流程的双金属栅极结构，另外，在此所揭示的方法和元件可容易地和现今CMOS工艺流程和半导体设备整合。

Description

半导体元件及其制造方法
技术领域
本发明涉及一种电子元件，特别涉及一种半导体集成电路。
背景技术
半导体集成电路工业经历快速的成长，集成电路在材料技术和设计方面已经演进数个世代，其中每个世代均较前一个世代微缩且电路更复杂。然而，上述的演进增加集成电路工艺和制造上的困难度，因此，为了继续演进，需要在工艺和制造技术上有更进一步的发展。
在集成电路演进的过程中，功能密度(例如单位芯片面积的内连线元件密度)一般来说是增加，而几何尺寸(例如工艺所能制作出来最小的单元或线)是减小。此微缩工艺一般具有增加制作效率和减低相关成本等好处，此外微缩工艺尚产生相对较高的能量消耗，而其可以通过使用低耗能元件(例如互补式金属氧化物半导体CMOS元件)解决。互补式金属氧化物半导体元件一般形成有栅极氧化层和多晶硅栅电极。业界需要将栅极氧化层和多晶硅栅电极以高介电常数介电层和金属栅电极取代，以在特征尺寸持续的减小时，改进元件效能。然而，N型金属氧化物半导体元件(NMOS)和P型金属氧化物半导体元件(PMOS)在其对应的栅极结构需要不同的功能函数。
发明内容
为了解决现有技术中存在的上述问题，本发明一实施例在较大范围的形式提供一种半导体元件的制造方法。提供一半导体基底，具有一第一区和一第二区，形成一高介电常数介电层于半导体基底上方，形成一盖层于第一区的高介电常数介电层上方，形成一第一金属层于第一区的盖层上方和第二区的高介电常数介电层上方，形成一第一栅极堆叠于第一区中，和一第二栅极堆叠于第二区中，在第二栅极堆叠的第一金属层上进行一处理工艺时，保护第一栅极堆叠的第一金属层，及形成一第二金属层于第一栅极堆叠的第一金属层上方和第二栅极堆叠的处理过的第一金属层上方。
本发明另一实施例在较大范围的形式提供一种半导体元件。半导体元件包括一半导体基底，一形成于半导体基底中的第一晶体管和一形成于半导体基底中的第二晶体管。第一晶体管具有一栅极结构，包括一形成于半导体基底上方的高介电常数介电层，一形成于高介电常数介电层上方的盖层，一形成于盖层上方的未处理的第一金属层及一形成于未处理的第一金属层上方的第二金属层。第二晶体管具有一栅极结构，包括一形成于半导体基底上方的高介电常数介电层，一形成于高介电常数介电层上方的处理过的第一金属层，及一形成于处理过的第一金属层上方的第二金属层。
本发明又另一实施例在较大范围的形式提供一种半导体元件的制造方法。提供一半导体基底，具有一第一区和一第二区，形成一高介电常数介电层于半导体基底上方，形成一盖层于第一区的高介电常数介电层上方，形成一第一金属层于第一区的盖层上方和第二区的高介电常数介电层上方，第一金属层具有第一功函数，形成一第一栅极堆叠于第一区中，和一第二栅极堆叠于第二区中，形成一第二金属层于第二栅极堆叠的第一金属层上方，第二金属层具有第二功函数，及形成一第三金属层于第一栅极堆叠的第一金属层上方和第二栅极堆叠的第二金属层上方。
本发明提供简单且有成本效益的方法，用来制作CMOS工艺流程的双金属栅极结构，另外，在此所揭示的方法和元件可容易地和现今CMOS工艺流程和半导体设备整合。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
附图说明
图1显示一流程图，揭示本发明一实施例包括双金属栅极结构的半导体元件的制造方法。
图2A至图2I为揭示图1方法在不同阶段半导体元件的剖面图。
图3显示一流程图，揭示本发明另一实施例的半导体元件的制造方法。
图4A至图4G揭示图3方法在不同阶段半导体元件的剖面图。
上述附图中的附图标记说明如下：
100～方法；110～方块；
120～方块；130～方块；
140～方块；150～方块；
160～方块；170～方块；
180～方块；190～方块；
300～半导体元件；302～半导体基底；
304～隔离结构；308～NMOS区；
308～PMOS区；312～高介电常数介电层；
312n～高介电常数介电层；312p～高介电常数介电层；
314～盖层；314n～盖层；
316～金属层；316n～N型金属层；
316p～N型金属层；318～多晶层；
318n～多晶硅层；318p～多晶硅层；
320～硬式掩模层；321～图案；
322～图案；331～栅极堆叠；
332～栅极堆叠；338n～多晶层；
340～处理工艺；350～金属层；
352～金属层；354～填充金属层；
400～方法；410～方块；
420～方块；430～方块；
440～方块；450～方块；
460～方块；470～方块；
480～方块；490～方块；
500～半导体元件；502n～沟槽；
502p～沟槽；510～P型金属；
520～阻挡金属层；530～填充金属层。
具体实施方式
以下描述本发明的各种实施例或范例，以描述本发明的各种不同的特征，以下描述揭示本发明的技术特征，但不用以限定本发明，并且以下描述于第一特征上形成第二特征可包括第一特征和第二特征直接接触的实施例，或包括第一特征和第二特征间形成有额外特征(第一特征和第二特征不直接接触)的实施例，为简洁和清楚，各种特征可以不同的比例描绘。
请参照图1，其揭示本发明一实施例包括双金属栅极结构的半导体元件的制造方法100，另外，请参照图2A至图2I，其揭示图1方法100在不同阶段半导体元件300的剖面图。为更了解本发明步骤，图2A至图2I简化至分别着重NMOS元件和PMOS元件的双金属栅极结构的形成。举例来说，半导体元件300可包括以下没有揭示的图样：轻掺杂漏极(LDD)区、间隙壁、源极/漏极区、硅化物区、接触蚀刻停止层和其它适合的图样。此外，可理解的是，本发明的部分半导体元件300可以一般的CMOS工艺流程制作，因此在以下仅简要的描述一些工艺。
半导体元件300可以包括栅极最初工艺和栅极最后工艺的混合工艺制作。在栅极最初工艺中，可先形成金属栅极结构，且接着可利用CMOS工艺制作最后的元件。在栅极最后工艺中，可首先形成虚设(dummy)多晶硅栅极结构且后续可进行一般的CMOS工艺，直到沉积一层间介电层，接着可移除虚设多晶硅栅极结构，将其以金属栅极结构取代。在此混合工艺中，可先形成元件的一种型态的金属栅极结构，如以下所述，可再形成另一种型态的金属栅极结构。举例来说，可先形成NMOS元件的N型金属，再形成PMOS元件的P型金属。
方法100首先进行方块110的步骤，提供一半导体基底，基底包括一第一区和一第二区，在图2A中，半导体元件300可包括例如硅基底的半导体基底302，此外，基底302也可包括锗化硅、砷化镓或其它适合的半导体材料。基底302还可包括其它图样，例如各种掺杂区，如P阱、N阱、埋藏层或外延层，另外，基底可包括例如绝缘层上有硅(SOI)的半导体层上有绝缘层的结构。在其它实施例中，半导体基底302可包括一掺杂外延层、梯度(gradient)半导体层和/或可包括一半导体层位于另一型态的半导体层上，例如硅层位于硅锗层上。在另一范例中，化合物半导体结构可包括一多层硅结构或硅基底可包括多层化合物半导体结构。
半导体元件300还可包括形成于基底302中例如浅沟槽隔离图样的隔离结构304，以隔离基底中的有源区306和308，隔离结构可以下述材料形成：氧化硅、氮化硅、氮氧化硅、掺氟玻璃(FSG)和/或此技术领域中已知的低介电常数材料。有源区306可配置成为NMOS元件，而有源区308可配置成为PMOS元件。
半导体元件300还可包括形成于基底302上的中间层，中间层可包括氧化硅层(例如热氧化层或化学沉积氧化层)，其厚度可介于5埃～10埃。方法100接着进行方块120所示的步骤，在基底上形成高介电常数介电层，半导体元件300还可包括形成于中间层上的高介电常数介电层312，其中高介电常数介电层312可以原子层沉积法(ALD)或其它适合的技术形成。高介电常数介电层312的厚度可以为10埃～30埃，高介电常数介电层312可包括氧化铪(HfO2)。另外，高介电常数介电层312可选择性地包括以下高介电常数材料：硅氧化铪(HfSiO)、氮氧化铪硅(HfSiON)、钽氧化铪(HfTaO)、钛氧化铪(HfTiO)、锆氧化铪(HfZrO)和上述的组合。
方法100接着进行方块130所示的步骤，于第一区的高介电常数介电层上形成一盖层。半导体元件300还可包括一盖层，以调整金属层的功函数，适当地作为NMOS晶体管元件306或PMOS晶体管元件308。举例来说，例如氧化镧(LaOx)的盖层314可形成于NMOS元件306上。盖层314的厚度可以为3埃～20埃。盖层314的形成方式可以为：沉积一盖层于基底302上，使用光致抗蚀剂图形化盖层，以移除PMOS元件308上的部分。值得注意的是，盖层314包括高热预算(thermal budget)，以承受后续工艺。另外，一例如氧化铝(Al2O3)的盖层(未示出)可选择性地形成于高介电常数介电层下的PMOS区308中。
方法100接着进行方块140所示的步骤，形成第一金属层于第一区的盖层上和第二区的高介电常数介电层上。在图2B中，半导体元件300还可包括NMOS元件306中形成于盖层314上方和PMOS元件中形成于高介电常数介电层312上方的金属层316。金属层316可包括N型功函数金属(N型金属)，举例来说，金属层316可包括厚度介于10埃～200埃氮化钛。金属层316可以各种的沉积技术形成，例如化学气相沉积法(CVD)、物理气相沉积法(PVD)、电镀或其它适合的技术。另外，金属层316也可选择性的包括碳化钽、氮化钽或其它适合的金属。
方法100接着进行方块150所示的步骤，于第一金属层上形成多晶硅层。在图2C中，半导体元件300还可包括以适当的沉积工艺形成于N型金属层316上方的多晶硅层(或多晶层)318。多晶层318的厚度可以约为400～800埃。值得注意的是，金属层316有助于减少后续工艺多晶层318和高介电常数介电层312间的费米能阶钉札(fermi level pinning)效应。半导体元件300还可包括一形成于多晶层318上的硬式掩模层320(例如氮化硅或氮氧化硅)，硬式掩模层320的厚度可以为100埃～400埃。另外，半导体元件300可包括抗反射涂布层或底部抗反射涂布层，以改善图形化光致抗蚀剂层的光刻工艺。举例来说，图形化光致抗蚀剂层可形成于硬式掩模层320上，且于NMOS元件306上包括一图案321，于PMOS元件308上包括一图案322，上述图案可321、322用来经由干式或湿式蚀刻工艺图形化硬式掩模层320。
方法100接着进行方块160所示的步骤，于第一区形成第一栅极堆叠，于第二区形成第二栅极堆叠。在图2D图中，图形化硬式掩模层可用来经由干式蚀刻工艺、湿式蚀刻工艺或上述的组合于NMOS元件306形成栅极堆叠331，且于PMOS元件308形成栅极堆叠332。栅极堆叠331可包括一高介电常数介电层312n、一盖层314n、一N型金属层316n和一多晶硅层318n。栅极堆叠332可包括一中间层、一高介电常数介电层312p、一N型金属层316p和一多晶硅层318p。可了解的是，半导体元件300可继续进行CMOS元件工艺，以形成各种结构，例如轻掺杂漏极(LDD)区、位于栅极堆叠侧壁上的间隙壁、源极/漏极区等，直到沉积层间介电层。后续，可于栅极最后工艺进行化学机械研磨(CMP)工艺，以分别暴露栅极堆叠331、332的多晶层318n、318p。另外，可进行回蚀刻工艺，暴露多晶层318n、318p。
方法100接着进行方块170所示的步骤，多晶层可自第二栅极堆叠移除，且部分的多晶层可自第一栅极堆叠移除。在图2E中，可进行N/P图形化工艺，以部分移除PMOS元件308的多晶层318p。举例来说，可进行N/P光刻图形化工艺(PMOS的N/P图形化)，以光致抗蚀剂保护NMOS元件306。光刻工艺可包括旋转涂布、软烤、曝光、预烤、显影、冲洗、干燥和其它适合的工艺。另外，可采用以下方式进行N/P图形化工艺：沉浸光刻、电子束光刻或其它适合的工艺。可以干式蚀刻、湿式蚀刻或其它适合的工艺部分移除PMOS元件308中的多晶层318p。在部分移除PMOS元件308中的多晶层318p后，可以移除或进行灰化工艺剥除光致抗蚀剂。
在图2F中，可以湿蚀刻工艺移除PMOS元件308中多晶层318p剩下的部分和NMOS元件306中部分的多晶层318n，湿蚀刻工艺可具有高选择性，因此工艺可停止在PMOS元件308中的N型金属层316p。值得注意的是，PMOS元件308中的N型金属层316p可用作蚀刻阻挡层，因此，NMOS元件306中多晶层338n的部分可遗留在N型金属层316n上。值得注意的是，可另外进行上述图2E至图2F讨论的工艺，其通过完全移除PMOS元件308侧的多晶层318p，而不是部分地移除多晶层318p，且之后进行干式或湿式蚀刻工艺，选择性的移除部分NMOS元件306侧的多晶层318n。
方法100接着进行方块180所示的步骤，于第二元件的第一金属层上进行一处理工艺。在图2G中，可于PMOS元件308的N型金属层316p上进行处理工艺340。NMOS元件306中剩余的部分多晶层338n可保护其下的N型金属层316n，避免该层进行处理工艺340。处理工艺340可包括氧退火工艺或等离子体处理工艺。处理工艺的温度可小于500℃，压力可介于2atm～10atm之间，温度的设定要不损害半导体元件的其它结构，例如硅化物结构。另外，等离子体处理工艺可包括室温下的CF4或SF6。于PMOS元件308的N型金属层316p的处理工艺340可将金属层316p的功函数调整为P型功函数金属(例如PMOS Vt/功函数工程)。
方法100接着进行方块190所示的步骤，第二金属层可沉积于第一区的部分移除的多晶层上方和第二区的处理的第一金属层上方。在图2H中，可沉积各种的金属层以于PMOS元件308中形成P型金属，且用以完成栅极结构。举例来说，一金属层350可形成于NMOS元件306中剩余的多晶层338n上，和PMOS元件304中处理的金属层316p上。金属层350可包括厚度为20埃～100埃的WN或TiN。金属层350可通过化学气相沉积工艺、原子层沉积工艺、向上堆积物理气相沉积工艺(bottom-up PVD)或其它适合的方法形成。一例如钛的阻挡金属层352可形成于金属层350上。金属层352的厚度可以为20埃～200埃，金属层352可通过化学气相沉积工艺、原子层沉积、工艺向上堆积物理气相沉积工艺(bottom-up PVD)或其它适合的方法形成。一例如铝、铜、钨或其它适合的材料的填充金属层354可通过化学气相沉积工艺、原子层沉积、工艺向上堆积物理气相沉积工艺或其它适合的方法形成于金属层上。金属层354的厚度可以为1000埃～8000埃。
可于金属层350、352、354上进行化学机械研磨工艺，平坦化NMOS元件306和PMOS元件308的栅极结构。化学机械研磨工艺可具有高的选择性，以使栅极和层间介电层具有大体上平坦的表面。化学机械研磨工艺也可具有低的浅碟效应(dishing effect)和/或金属腐蚀(metal erosion effect)。图2I揭示NMOS元件306和PMOS元件308的双金属栅极结构331、332。NMOS元件306的栅极结构331可包括高介电常数介电层312n、盖层(LaOx)314n、第一金属层(TiN)316n、多晶层338n、第二金属层(WN或TiN)350、金属阻挡层(Ti)352和填充金属层(Al)354。PMOS元件308的栅极结构332可包括高介电常数介电层312p(LaOx的盖层移除)、第一金属层(TiN)316p、第二金属层(WN或TiN)350、金属阻挡层(Ti)352和填充金属层(Al)354。值得注意的是，半导体元件可进一步进行CMOS工艺，形成各种图样，例如接触/插塞、内连接金属层、内连接介电层、保护层等。
值得注意的是，多晶层338n剩余的部分遗留在NMOS元件304中。在图2C中可于多晶层318上进行预栅极掺杂工艺(例如N+掺杂工艺)，以降低NMOS元件306的最终栅极结构的剩余多晶层338n的电阻。在另一实施例中，可进行第二自对准硅化(salicidation)工艺，以降低P型金属沉积和化学机械研磨工艺后剩余多晶层338n的电阻。另外，在一些其它的实施例中，在图2H讨论的处理工艺后340和在沉积各种P型金属层之前，可完全移除剩余的多晶层。然而，NMOS元件306中的N型金属层316n可具有较大的厚度，以有效阻挡NMOS元件中其上各种金属层，避免改变功函数。
此外，在另一实施例中，NMOS元件306和PMOS元件308的虚设多晶层318n、318p可分别通过湿蚀刻或其它适合的工艺自栅极堆叠移除。一牺牲氧化插塞可形成于沟槽(通过移除虚设多晶层所形成的)中。接着，可进行N/P图形化工艺以保护NMOS元件306中的沟槽，且暴露PMOS元件308中的沟槽。可进行一干蚀刻工艺以移除PMOS元件308中的氧化插塞，后续可于PMOS元件308中的N型金属层进行图2G的处理工艺340(PMOS的Vt/功函数的工程)，NMOS元件306中的牺牲氧化插塞可在处理工艺340中保护N型金属层316p。在处理工艺后，可移除牺牲氧化插塞，并且如图2H所讨论的，NMOS元件306和PMOS元件308的沟槽可沉积第二金属。
请参照图3，其揭示本发明另一方法400制造一对于NMOS元件和PMOS元件分别有双栅极结构的半导体元件的流程图。请参照图4A～图4G，其揭示图3方法在不同阶段半导体元件500的剖面图，半导体元件500类似于图2的半导体元件300，因此，为了简洁和清楚，图2和图4相类似的图样采用相同的标号，另外，除了以下所讨论的，方法400和图1的方法100相类似。
在图4A中，方法400以方块410作为开始，提供一半导体基底，其具有一第一区和一第二区(类似于图1的方块110)。方法400接着进行方块420所示的步骤，将高介电常数介电层形成于半导体基底上方(类似于图1的方块120)。方法400接着进行方块430所示的步骤，将一盖层形成于高介电常数介电层的第一区上方(类似于图1的方块130)。方法400接着进行方块440所示的步骤，形成第一金属层于盖层的第一区上方和高介电常数介电层的第二区上方(类似于图1的方块140)。第一金属层可包括一薄N型金属层，例如厚度约为20埃的氮化钛。方法400接着进行方块450所示的步骤，形成一多晶硅层于第一金属层上方(类似于图1的方块150)。方法400接着进行方块460所示的步骤，形成第一栅极堆叠于第一区上方，形成第二栅极堆叠于第二区上方(类似于图1的方块160)。
方法400接着进行方块470所示的步骤，从第一栅极堆叠和第二栅极堆叠移除多晶层。在图4B中，分别通过干蚀刻工艺、湿蚀刻工艺或干蚀刻工艺与湿蚀刻工艺的结合移除NMOS元件306和PMOS元件308的多晶层318n、318p，因此，NMOS元件306的栅极堆叠331和PMOS元件308的栅极堆叠332会分别产生沟槽502n、502p。方法400接着进行方块480所示的步骤，将第二金属层形成于第二栅极堆叠的第一金属层上方。在图4C中，通过化学气相沉积工艺、原子层沉积工艺、向上堆积物理气相沉积工艺(bottom-up PVD)或其它适合的方法沉积一P型功函数金属510，P型金属510可分别填入栅极堆叠331、332的沟槽502n、502p中。在图4D和图4E，可通过干蚀刻工艺、湿蚀刻工艺或干蚀刻工艺与湿蚀刻工艺的结合，选择性的移除NMOS元件306的栅极堆叠331的沟槽502n中的P型金属510，举例来说，可进行一图案化工艺，以使用一光致抗蚀剂保护PMOS元件308，其光刻工艺可包括旋转涂布、软烤、曝光、预烤、显影、冲洗、干燥和其它适合的工艺。之后移除沟槽502n中未被保护的P型金属510。因此，沟槽502n中的P型金属510未被蚀刻。
方法400接着进行方块490，将第三金属层形成于第一栅极堆叠的第一金属层上方和第二栅极堆叠的第二金属层上方。在一些实施例中，第三金属层可包括低功函数的金属。在图4F中，NMOS元件306的栅极堆叠331和PMOS元件308的栅极堆叠的沟槽502n、502p中剩余的部分分别以金属作为结束，举例来说，一例如钛的阻挡金属层520可形成于NMOS元件306的N型金属层316n上方和PMOS元件308的P型金属510上方。后续，形成一例如铝的填充金属层530于阻挡金属层520上方。金属层520、530可类似于图2H的金属层352、354。于金属层520、530上进行一CMP工艺，以平坦化NMOS元件306和PMOS元件308的栅极堆叠。CMP工艺可具有高的选择性，以使栅极和层间介电层(ILD)大体上形成平坦的表面。化学机械研磨工艺也可具有低的浅碟效应(dishing effect)和/或金属腐蚀(metal erosioneffect)。
请参照图4G，其揭示NMOS元件306和PMOS元件308的双金属栅极结构331、332的剖面图。NMOS元件306的栅极结构331可包括高介电常数介电层312n、盖层(LaOx)314n、第一金属层(TiN)316n、多晶层338n、金属阻挡层(Ti)520和填充金属层(Al)530。PMOS元件308的栅极结构332可包括高介电常数介电层312p(盖层LaOx移除)、第一金属层(TiN)316p、第二金属层(WN或TiN)510、金属阻挡层(Ti)520和填充金属层(Al)530。值得注意的是，PMOS元件308中P型金属层510的厚度可足够厚，以调整栅极堆叠的有效功函数，使其表现为PMOS元件。另外，NMOS元件的盖层(LaOx)314n可调整栅极堆叠的有效功函数，使其表现为NMOS元件306。此外，可使用薄N型金属层(TiN)316n、316p减少栅极最初工艺的多晶层318和高介电常数介电层312间的费米能阶钉札(fermi level pinning，FLP)效应，且薄N型金属层也用作虚设多晶移除工艺的蚀刻阻挡层。
本发明在不同的实施例达成各种功效，可了解的是，不同实施例提供不同的益处，而不是所有实施例均提供特定的优点，具例来说，本发明方法提供简单且有成本效益的方法，用来制作CMOS工艺流程的双金属栅极结构，另外，在此所揭示的方法和元件可容易地和现今CMOS工艺流程和半导体设备整合。在一些实施例中，PMOS Vt/功函数工程可通过以氧或等离子体处理工艺处理金属实施(在栅极最后工艺之前)，且很容易和混和工艺(hybridprocess)整合，以提供NMOS元件和PMOS元件的双金属栅极。虚设多晶或牺牲氧化插塞可用来在处理工艺中保护NMOS元件的N型金属。在一些其它实施例中，NMOS元件和PMOS元件的双高介电常数和双金属栅极堆叠可在混和工艺(hybrid process)中形成，其NMOS元件形成于栅极最初工艺，PMOS元件形成于栅极最后工艺。因此，可在不牺牲任一的情形下，达成NMOS和PMOS Vt/功函数。NMOS Vt可通过盖层(第二高介电常数)调整，PMOS Vt可通过栅极最后金属栅极调整。
虽然本发明已揭示较佳实施例如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (13)

1.一种半导体元件的制造方法，包括：
提供一半导体基底，具有一第一区和一第二区；
形成一高介电常数介电层于该半导体基底上方；
形成一盖层于该第一区的高介电常数介电层上方；
形成一第一金属层于该第一区的盖层上方和该第二区的高介电常数介电层上方；
之后，形成一第一栅极堆叠于该第一区中，和一第二栅极堆叠于该第二区中；
在该第二栅极堆叠的第一金属层上进行一处理工艺以调整该第一金属层的功函数型态时，保护该第一栅极堆叠的第一金属层；及
形成一第二金属层于该第一栅极堆叠的第一金属层上方和该第二栅极堆叠的调整过功函数型态的第一金属层上方。
2.如权利要求1所述的半导体元件的制造方法，其中该第一金属层包括N型功函数金属，该第二金属层包括P型功函数金属。
3.如权利要求2所述的半导体元件的制造方法，其中该处理工艺包括氧退火工艺或等离子体处理工艺。
4.如权利要求1所述的半导体元件的制造方法，在形成该第一和第二栅极堆叠之前，还包括形成一多晶硅层于该第一金属层上；及
其中保护该第一金属层包括从该第一栅极堆叠移除部分该多晶硅层，且从该第二栅极堆叠移除所有的多晶硅层。
5.如权利要求4所述的半导体元件的制造方法，还包括掺杂该多晶硅层，以减小该多晶硅层的阻值；及
其中形成该第二金属层于该第一栅极堆叠的第一金属层上方包括形成该第二金属层于该第一栅极堆叠中部分移除的多晶硅层上。
6.如权利要求1所述的半导体元件的制造方法，其中保护该第一栅极堆叠中的第一金属层包括形成一牺牲氧化插塞于该第一栅极堆叠的第一金属层上；且
还包括在进行该处理工艺之后，从该第一栅极堆叠移除该牺牲氧化插塞。
7.一种半导体元件，包括：
一半导体基底；
一第一晶体管，形成于该半导体基底中，该第一晶体管具有一栅极结构，包括：
一高介电常数介电层，形成于该半导体基底上方；
一盖层，形成于该高介电常数介电层上方；
一未处理的第一金属层，形成于该盖层上方；及
一第二金属层，形成于该未处理的第一金属层上方；
一第二晶体管，形成于该半导体基底中，该第二晶体管具有一栅极结构，包括：
该高介电常数介电层，形成于该半导体基底上方；
一调整过功函数型态的第一金属层，形成于该高介电常数介电层上方；及
一第二金属层，形成于该调整过功函数型态的第一金属层上方。
8.如权利要求7所述的半导体元件，其中该第一晶体管是NMOS元件，该第二晶体管是PMOS元件。
9.如权利要求7所述的半导体元件，其中该第一晶体管还包括一掺杂多晶硅层，形成于该未处理的第一金属层和该第二金属层间，且该第二金属层包括P型功函数金属。
10.如权利要求7所述的半导体元件，其中该未处理的第一金属层包括一N型功函数金属，且该处理过的第一金属层包括氧退火的N型功函数金属和等离子体处理过的N型功函数金属之一。
11.一种半导体元件的制造方法，包括：
提供一半导体基底，具有一第一区和一第二区；
形成一高介电常数介电层于该半导体基底上方；
形成一盖层于该第一区的高介电常数介电层上方；
形成一第一金属层于该第一区的盖层上方和该第二区的高介电常数介电层上方，该第一金属层具有第一功函数；
形成一第一栅极堆叠于该第一区中，和一第二栅极堆叠于该第二区中；
形成一第二金属层于该第二栅极堆叠的第一金属层上方，该第二金属层具有第二功函数；及
形成一第三金属层于该第一栅极堆叠的第一金属层上方和该第二栅极堆叠的第二金属层上方。
12.如权利要求11所述的半导体元件的制造方法，其中形成该第三金属层的步骤包括：
形成一阻挡金属层；
形成一填充金属层于该阻挡金属层上方；
于该填充金属层和该阻挡金属层上进行一化学机械研磨工艺，以平坦化该第一栅极堆叠和该第二栅极堆叠。
13.如权利要求11所述的半导体元件的制造方法，还包括：
在形成该第一和第二栅极堆叠之前，形成一多晶硅层于该第一金属层上方；及
在形成该第一和第二栅极堆叠之后，从该第一和第二栅极堆叠移除该多晶硅层，因此分别形成一第一沟槽和一第二沟槽。
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