CN104218000B - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，其中，其形成方法包括：分别在PMOS区域形成覆盖高K栅介质层的第一功函数层，在NMOS区域形成覆盖高K栅介质层的第二功函数层；形成覆盖第一功函数层和第二功函数层表面的第一阻挡层，第一阻挡层的材料内部为无定形态；形成覆盖第一阻挡层表面的金属栅电极层，金属栅电极层与层间介质层表面齐平。形成的晶体管的第一功函数层和第二功函数层的质量好，阈值电压易于控制，晶体管的性能优越。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
半导体技术在摩尔定律的驱动下持续地朝更小的工艺节点迈进。随着半导体技术的不断进步，器件的功能不断强大，但是半导体元件的等比例缩小，其制造难度也与日俱增。
现有技术的晶体管通常由栅极氧化层和多晶硅栅电极层所形成。随着半导体元件的进一步缩小，栅极氧化物层和多晶硅栅电极层逐渐被高k栅介质层和金属栅电极层所取代，以改善元件的性能。然而，当进一步集成化时，基于各种不同的因素，例如金属不相容性、复杂的工艺、及热预算（Thermal budget）等，使得形成的晶体管的性能较差。因此，如何提高晶体管的性能成为亟需解决的问题。
更多关于晶体管的形成方法请参考公开号“US20080242012A1”的美国专利。
发明内容
本发明解决的问题是提供一种性能较高的晶体管及其形成方法。
为解决上述问题，本发明的实施例提供了一种晶体管的形成方法，包括：
提供包括PMOS区域和NMOS区域的半导体衬底，所述半导体衬底表面形成有层间介质层、第一开口和第二开口，所述第一开口位于PMOS区域并贯穿所述层间介质层厚度，所述第二开口位于NMOS区域并贯穿所述层间介质层厚度；形成高K栅介质层，所述高K栅介质层覆盖第一开口底部和侧壁，并覆盖第二开口底部和侧壁；形成第一功函数层和第二功函数层，所述第一功函数层覆盖PMOS区域的高K栅介质层，所述第二功函数层覆盖NMOS区域的高K栅介质层；形成覆盖所述第一功函数层和第二功函数层表面的第一阻挡层，所述第一阻挡层的材料内部为无定形态；形成覆盖所述第一阻挡层表面的金属栅电极层，所述金属栅电极层与所述层间介质层表面齐平。
可选地，所述第一阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12%以上。
可选地，所述第一阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
可选地，所述第一阻挡层的形成工艺为原子层沉积工艺。
可选地，当所述第一阻挡层的材料为TiAlN时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基铝和氨气；当所述第一阻挡层的材料为TiTaN时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基钽和氨气；当所述第一阻挡层的材料为TiAlC时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基铝和乙烷；当所述第一阻挡层的材料为TiTaC时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基钽和乙烷；当所述第一阻挡层的材料为WAlN时，所述原子层沉积工艺的前驱反应物为氟化钨、三甲基铝和氨气；当所述第一阻挡层的材料为WAlC时，所述原子层沉积工艺的前驱反应物为氟化钨、三甲基铝和乙烷。
可选地，所述第二功函数层的材料为第一功函数层的材料的基础上加入金属原子。
可选地，所述第一功函数层的材料为氮化钛，所述第二功函数层的材料为氮铝化钛。
可选地，所述第一功函数层和第二功函数层的形成步骤包括：形成覆盖所述高K栅介质层的第一功函数层；形成覆盖所述第一功函数层表面的第二阻挡层，所述第二阻挡层的材料内部为无定形态；去除第二开口内的部分第二阻挡层，暴露出NMOS区域的第一功函数层，保留PMOS区域的第二阻挡层；去除第二开口内的部分第二阻挡层后，在所述第一开口和第二开口内的第一功函数层表面形成金属源层；形成金属源层后进行退火，使金属源层内的部分金属原子迁移至NMOS区域的第一功函数层内，形成第二功函数层。
可选地，所述第二阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12%以上。
可选地，所述第二阻挡层的形成工艺为原子层沉积工艺，其材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
可选地，所述金属源层的材料为TiAl。
可选地，所述第一功函数层和第二功函数层的形成步骤还包括：形成第一功函数层后，形成覆盖所述第一功函数层的刻蚀停止层，所述第二阻挡层覆盖所述刻蚀停止层表面。
可选地，还包括：向所述半导体衬底内掺杂离子，并退火激活上述离子形成NMOS管的源区和漏区，激活离子形成源区和漏区的步骤和退火形成第二功函数层同时进行。
相应的，发明人提供了一种晶体管，包括：包括PMOS区域和NMOS区域的半导体衬底；位于所述半导体衬底表面的层间介质层，所述层间介质层内具有贯穿其厚度的第一开口和第二开口，其中第一开口位于PMOS区域，第二开口位于NMOS区域；覆盖所述第一开口底部和侧壁、并覆盖第二开口底部和侧壁的高K栅介质层；覆盖PMOS区域的高K栅介质层表面的第一功函数层，覆盖NMOS区域的高K栅介质层表面的第二功函数层；覆盖所述第一功函数层和第二功函数层表面的第一阻挡层，所述第一阻挡层的材料内部为无定形态；覆盖所述第一阻挡层表面的金属栅电极层，所述金属栅电极层与所述层间介质层表面齐平。
可选地，所述第一阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12%以上。
可选地，所述第一阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
可选地，所述第二功函数层的材料为第一功函数层的材料的基础上加入金属原子。
可选地，所述第一功函数层的材料为氮化钛，所述第二功函数层的材料为氮铝化钛。
可选地，还包括：位于所述第一功函数层表面但暴露出第二功函数层表面的第二阻挡层，所述第二阻挡层的材料内部为无定形态。
可选地，所述第二阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12%以上。
可选地，所述第二阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
与现有技术相比，本发明的技术方案具有以下优点：
形成晶体管时，形成覆盖所述第一功函数层和第二功函数层表面的第一阻挡层，所述第一阻挡层的材料内部为无定形态，即第一阻挡层的材料内原子呈无序状态，没有明显的晶界存在，后续可以有效阻止退火过程中金属栅电极层中的金属原子的迁移，使得形成的第一功函数层和第二功函数层，以及其底部的高K栅介质层的质量得以保证，晶体管的阈值电压不会受到影响，从而可形成性能优越的晶体管。
进一步的，所述第二功函数层的材料为第一功函数层的材料的基础上加入金属原子，因此可先形成覆盖所述高K栅介质层的第一功函数层，并在PMOS区域的第一功函数层表面形成第二阻挡层，所述第二阻挡层暴露出NMOS区域的第一功函数层，然后形成覆盖第二阻挡层和NMOS区域的第一功函数层的金属源层，之后进行退火形成第二功函数层。本方案不仅在较少的工艺步骤下形成第一功函数层和第二功函数层，并且还可以保证第一功函数层的质量，优化形成的晶体管的性能。
进一步的，激活离子形成源区和漏区的步骤和退火形成第二功函数层同时进行，有效节省工艺步骤，降低制造成本。
所述晶体管的金属栅电极层和第一功函数层、第二功函数层之间具有无定形态的第一阻挡层隔离，有效阻止了金属栅电极层内的金属原子向第一功函数层、第二功函数层内迁移。因此，形成的第一功函数层、第二功函数层的质量较好，其对应的晶体管的阈值电压较易控制，晶体管的性能优越。
进一步的，晶体管的第一功函数层和金属源层之间具有无定形态的第二阻挡层隔离，有效阻止了金属源层内的金属原子向第一功函数层内迁移，所述第一功函数层的质量进一步得到保证。因此，晶体管的阈值电压更易控制，晶体管的性能进一步提高。
附图说明
图1-图5是现有技术的晶体管的形成过程的剖面结构示意图；
图6-图12是本发明的晶体管的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术的晶体管的性能较差，有待进一步提高。
经过研究，发明人发现，现有技术形成晶体管时，主要包括以下几个步骤：
请参考图1，提供半导体衬底100，所述半导体衬底100表面形成有层间介质层101和伪栅极结构105，所述伪栅极结构105包括伪栅氧化物层103和覆盖其表面的多晶硅栅电极层104，且所述伪栅极结构105贯穿所述层间介质层101的厚度；
请参考图2，去除所述伪栅极结构形成开口107，所述开口107暴露出半导体衬底100；
请参考图3，形成覆盖所述开口107（如图2所示）的底部和侧壁的高k栅介质层109、覆盖所述高k栅介质层109表面的功函数层108、覆盖所述功函数层108的阻挡层111、以及覆盖所述阻挡层111表面的金属栅电极层113。
在上述形成晶体管的过程中金属栅电极层113中的金属原子120，例如铝原子在退火（例如Post Deposition Anneal，PDA或者Forming Gas Anneal，FGA）过程中会发生迁移，沿着阻挡层111内的晶界（boundaries）110进入到阻挡层111内（请参考图4中箭头所示为金属原子120的迁移路径，图4为图3中112处的放大示意图）。
然而，随着半导体制造技术的进一步发展，形成的晶体管的尺寸等比例缩小，当缩小到一定程度时，所述阻挡层111的厚度变得较薄，上述金属原子120（例如铝原子）会穿过阻挡层111进入到功函数层108内，甚至进入到高K栅介质层109内（请参考图5中箭头所示的路径），影响功函数层108、甚至高K栅介质层109的质量，影响该晶体管的阈值电压，从而影响到其性能。
经过进一步研究，发明人发现，上述金属原子120之所以会穿过阻挡层111进入到功函数层108和高K栅介质层109内，主要是由于其阻挡层111中的原子呈有序排列，因此，阻挡层111内具有明显的晶界，所述晶界为金属原子120的迁移提供了条件。如果形成的阻挡层111内的材料呈无定形态（Amorphous State），即各原子呈无序状态，阻挡层111的内部不再有晶界的存在，则可以有效阻止上述金属原子120的迁移，形成的功函数层108，以及高K栅介质层109的质量得以保证，晶体管的阈值电压不会受到影响，从而可形成性能优越的晶体管。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图6，提供包括PMOS区域I和NMOS区域II的半导体衬底200，所述半导体衬底200表面形成有层间介质层201、第一伪栅极结构和第二伪栅极结构，所述第一伪栅极结构和第二伪栅极结构分别位于PMOS区域I和NMOS区域II，并贯穿所述层间介质层201的厚度。
所述半导体衬底200用于为后续工艺提供平台，所述半导体衬底200的材料为硅、硅锗、砷化镓或其他合适的半导体材料。所述半导体衬底200内可以包括掺杂区域，例如P型或N型阱区。在本发明的实施例中，所述半导体衬底200的材料为硅，所述PMOS区域I的半导体衬底200后续用于形成PMOS管，所述NMOS区域II的半导体衬底200后续用于形成NMOS管。
所述半导体衬底200内还形成有浅沟槽隔离结构204，用于隔离相邻区域的晶体管。所述浅沟槽隔离结构204的材料为绝缘材料，例如氧化硅。
所述第一伪栅极结构包括第一伪栅氧化层202和覆盖所述第一伪栅氧化层202的第一多晶硅栅电极层203，以及位于所述第一伪栅氧化层202和第一多晶硅栅电极层203侧壁的侧墙208；所述第二伪栅极结构包括第二伪栅氧化层205和覆盖所述第二伪栅氧化层205的第二多晶硅栅电极层206，以及位于所述第二伪栅氧化层205和第一多晶硅栅电极层206侧壁的侧墙208。其中，所述第一伪栅氧化层202和第二伪栅氧化层205的材料为氧化硅，所述第一多晶硅栅电极层203和第二多晶硅栅电极层206的材料为多晶硅。所述第一伪栅极结构和第二伪栅极结构分别定义出第一栅极结构和第二栅极结构的位置，后续会被去除以形成第一栅极结构和第二栅极结构。
所述层间介质层201用于隔离相邻的晶体管，所述层间介质层201的材料为氧化硅、氮化硅或氮氧化硅。所述层间介质层201在形成第一伪栅极结构和第二伪栅极结构后形成，其形成工艺为高深宽比（HARP）沉积工艺和/或高密度等离子体（HDP）沉积工艺。所述层间介质层201与所述第一伪栅极结构和第二伪栅极结构表面齐平。
请参考图7，去除所述第一伪栅极结构和第二伪栅极结构，形成第一开口207a和第二开口207b。
去除所述第一伪栅极结构和第二伪栅极结构的工艺为刻蚀工艺，例如干法刻蚀、湿法刻蚀、干法刻蚀和湿法刻蚀的组合、或者其他适合的工艺。去除所述第一伪栅极结构和第二伪栅极结构可在单一步骤的刻蚀工艺或多重步骤的刻蚀工艺中进行。其可采用含氢氧化物（例如氢氧化氨）、双氧水、稀释的氢氟酸（HF）或稀释的氧化刻蚀液（BOE）的化学试剂。在此不再赘述。
刻蚀后，所述第一开口207a暴露出PMOS区域I的半导体衬底200，所述第二开口207b暴露出NMOS区域II的半导体衬底200。
请参考图8，形成覆盖所述第一开口207a和第二开口207b底部的界面层209、覆盖所述界面层209表面的高K栅介质层211。
所述界面层209用于作为半导体衬底200和高K栅介质层211之间的过渡层，以解决两者结合的不牢固等问题。所述界面层209的材料可以为氧化硅，也可以选择性的包括HfSiO或SiON。所述界面层209的形成工艺可以为原子层沉积（ALD）、化学气相沉积（CVD）、物理气相沉积（PVD）、热氧化和氮化、等离子体氧化和氮化、或上述方法的组合。本发明的实施例中，该界面层的材料为氧化硅，其形成工艺为化学气相沉积工艺。
需要说明的是，在本发明的其他实施例中，所述界面层209可选择性地执行，即可以不形成界面层209，而是直接在所述第一开口207a和第二开口207b内形成高K栅介质层211。
所述高K栅介质层211后续用于作为第一栅极结构和第二栅极结构的一部分。所述高K栅介质层211的材料为氧化铪（HfO）、LaO、ZrO、TiO、Ta2O5、Y2O3、HfZrO、HfTaO等。所述高K栅介质层211的形成工艺为原子层沉积（ALD）、化学气相沉积（CVD）、有机金属化学气相沉积法（MOCVD）、物理气相沉积（PVD）、等离子体辅助化学气相沉积（PECVD）或离子体辅助原子层沉积（PEALD）等。本发明的实施例中，所述高K栅介质层211的材料为氧化铪（HfO），其形成工艺为原子层沉积（ALD）。
请参考图9，形成覆盖所述第一开口207a和第二开口207b表面高K栅介质层211的第一功函数层213；形成覆盖所述第一功函数层213表面的刻蚀停止层215；形成覆盖所述刻蚀停止层215表面的第二阻挡层217，所述第二阻挡层217的材料内部为无定形态。
所述第一功函数层213的材料为氮化钛，后续第一开口207a的部分第一功函数层213用于调节PMOS管的功函数，第二开口207b的部分第一功函数层213后续用于形成第二功函数层。
所述刻蚀停止层215用于作为刻蚀工艺的停止层，所述第二开口207b的部分刻蚀停止层215在后续刻蚀工艺中保护第二开口207b内的第一功函数层213不被破坏。需要说明的是，在本发明的其他实施例中，所述刻蚀停止层215可选择性的执行。
所述第二阻挡层217后续用于阻止PMOS区域I的第一金属栅电极层内的金属原子迁移至该区域的第一功函数层213和高K栅介质层211内。正如前文所述，现有技术中形成的阻挡层111（如图4、5所示）由于其材料内部原子排列有序，存在明显的晶界110，导致后续金属栅电极层中的金属原子120在退火步骤时发生迁移，沿着阻挡层111的晶界110进入高K栅介质层109，影响其质量并影响到晶体管的性能。需要说明的是，当前述步骤中未形成刻蚀停止层215时，所述第二阻挡层217覆盖第一功函数层213。
发明人发现，当所述第二阻挡层217的材料由至少三种元素组成，且这三种元素的原子半径之间相差12%以上时，其在第二阻挡层217内部难以呈有序排列，也不会存在明显的晶界，即形成的第二阻挡层217的材料内部为无定形态，各原子之间呈无序状态，因而并不存在明显的晶界，可有效阻断后续金属原子迁移的路径，以获得质量较为稳定的第一功函数层213和高K栅介质层211，使得PMOS区域I形成的PMOS管的阈值电压较容易控制，晶体管的性能优越。
具体地，所述第二阻挡层217的材料可以为TiAlN（Ti的原子半径为1.32，Al的原子半径为1.18，N的原子半径为0.75）、TiTaN（Ti的原子半径为1.32，Ta的原子半径为1.48，N的原子半径为0.75）、TiAlC（Ti的原子半径为1.32，Al的原子半径为1.18，C的原子半径为0.77）、TiTaC（Ti的原子半径为1.32，Ta的原子半径为1.48，C的原子半径为0.77）、WAlN（W的原子半径为1.30，Al的原子半径为1.18，N的原子半径为0.75）、WAlC（W的原子半径为1.30，Al的原子半径为1.18，C的原子半径为0.77）或其他满足上述要求的金属玻璃（glassymetal）材料。
由于前述技术问题主要发生在工艺节点进一步缩小以后，此时所述第一开口207a和第二开口207b的宽度、深度均较小，所述第二阻挡层217优选采用成形质量较好的原子层沉积（ALD）工艺形成。例如，当所述第二阻挡层217的材料为TiAlN时，所述原子层沉积工艺的前驱反应物（ALD precursor）为氯化钛（TiCl4）、三甲基铝（Tri methyl Al，TMA）和氨气（NH3）；当所述第二阻挡层217的材料为TiTaN时，所述原子层沉积工艺的前驱反应物为氯化钛（TiCl4）、三甲基钽（Tri methyl Ta，TMTa）和氨气（NH3）；当所述第二阻挡层217的材料为TiAlC时，所述原子层沉积工艺的前驱反应物为氯化钛（TiCl4）、三甲基铝（Tri methyl Al，TMA）和乙烷（C2H4）；当所述第二阻挡层217的材料为TiTaC时，所述原子层沉积工艺的前驱反应物为氯化钛（TiCl4）、三甲基钽（Tri methyl Ta，TMTa）和乙烷（C2H4）；当所述第二阻挡层217的材料为WAlN时，所述原子层沉积工艺的前驱反应物为氟化钨（WCl6）、三甲基铝（Trimethyl Al，TMA）和氨气（NH3）；当所述第二阻挡层217的材料为WAlC时，所述原子层沉积工艺的前驱反应物为氟化钨（WCl6）、三甲基铝（Tri methyl Al，TMA）和乙烷（C2H4）。
请参考图10，去除第二开口207b内的部分第二阻挡层217，暴露出NMOS区域II的刻蚀停止层215，此时第一开口207a的刻蚀停止层215表面仍然覆盖有第二阻挡层217。
由于PMOS管和NMOS管的功函数略有不同，还需要在NMOS区域形成第二功函数层，所述第二功函数层的材料为第一功函数层213的材料的基础上加入金属原子。为简化工艺，此处去除第二开口207b内的部分第二阻挡层217，而保留了PMOS区域的第二阻挡层，以利于后续退火使金属源层中的金属原子进入第二开口207b内的第一功函数层213形成第二功函数层的过程中，PMOS区域的第一功函数层213的质量不受影响。
请参考图11，去除第二开口207b内的部分第二阻挡层217后，在所述第一开口207a和第二开口207b内的刻蚀停止层215表面形成金属源层219；形成覆盖所述金属源层219的第一阻挡层221，所述第一阻挡层221的材料内部为无定形态；形成覆盖所述第一阻挡层221并填充满第一开口207a和第二开口207b的金属栅电极层223。
所述金属源层219在后续退火时，其内部的部分金属原子会迁移至NMOS区域II的第一功函数层213内，形成第二功函数层。所述金属源层219的材料为包含铝的材料，本发明的实施例中，所述金属源层219的材料为铝化钛（TiAl）。
所述第一阻挡层221用于阻挡金属栅电极层223内的金属原子在后续退火时迁移至第一功函数层213和/或第二功函数层内，甚至迁移至高K栅介质层211，影响其质量从而导致阈值电压难以控制，最终影响晶体管的性能。所述第一阻挡层221的材料由至少三种元素组成，且这三种元素的原子半径之间相差12%以上。所述第一阻挡层221的材料可以为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。所述第一阻挡层221的形成工艺为原子层沉积工艺，其具体采用的前驱反应物、以及具体描述请参考前述第二阻挡层217的相关描述，在此不再赘述。
请参考图12，去除层间介质层201表面的部分高k栅介质层211、第一功函数层213、刻蚀停止层215、第二阻挡层217、金属源层219、第一阻挡层221和金属栅电极层223，使剩余的上述高k栅介质层211、第一功函数层213、刻蚀停止层215、第二阻挡层217、金属源层219、第一阻挡层221和金属栅电极层223均位于第一开口或第二开口内，并与层间介质层201表面齐平；进行退火工艺，使金属源层219内的金属原子迁移至NMOS区域的第一功函数层213（如图11所示），形成第二功函数层225。
上述去除层间介质层201表面的部分高k栅介质层211、第一功函数层213、刻蚀停止层215、第二阻挡层217、金属源层219、第一阻挡层221和金属栅电极层223的工艺为化学机械抛光（CMP）工艺，上述工艺为本领域技术人员所熟知，在此不再赘述。由于本发明的实施例中在同一步骤中将上述部分高k栅介质层211、第一功函数层213、刻蚀停止层215、第二阻挡层217、金属源层219、第一阻挡层221和金属栅电极层223去除，有效节省了工艺步骤。
需要说明的是，在本发明的其他实施例中，也可以分多次步骤去除上述位于层间介质层201表面的各层，例如每沉积完一层就将其层间介质层201表面的部分去除。
所述第二功函数层225用于后续调整NMOS管的功函数，调节其阈值电压。所述第二功函数层225由金属原子迁移至第一功函数层213后形成。本发明的实施例中，化学机械抛光后进行退火步骤，使TiAl中的Al迁移至TiN中，形成材料为TiAlN的第二功函数层225。优选的，可在向半导体衬底200掺杂离子，并退火激活上述离子形成NMOS管的源区和漏区时，退火形成第二功函数层225，有效节省了工艺步骤。
需要说明的是，在本发明的其他实施例中，还可以在形成金属源层219后即进行退火步骤，使金属源层219内的金属原子迁移至第一功函数层213内形成第二功函数层。也可以在不影响晶体管性能的情况下，将退火形成第二功函数层225的步骤与其他退火步骤相结合，以节省工艺步骤，在此不再赘述。
需要说明的是，由于第一阻挡层221其内部呈无定形态，阻断了金属原子迁移的道路，有效避免了后续退火步骤对第一功函数层213、第二功函数层225，以及高K栅介质层造成的影响，使得晶体管的阈值电压易于调节，晶体管的性能优越。
上述步骤完成后，本发明实施例的晶体管的形成步骤完成。由于形成了无定形态的第一阻挡层，形成的晶体管的第一功函数层和第二功函数层的质量好。并且，在PMOS区域的高K栅介质层表面形成了第二阻挡层，后续退火形成第二功函数层时，可避免第一功函数层的质量受到影响，形成的晶体管的阈值电压较易控制，并且晶体管的形成工艺简单。
请继续参考图12，发明人还提供了一种晶体管，包括：
包括PMOS区域I和NMOS区域II的半导体衬底200；
位于所述半导体衬底200表面的层间介质层201，所述层间介质层201内具有贯穿其厚度的第一开口（未标示）和第二开口（未标示），其中第一开口位于PMOS区域I，第二开口位于NMOS区域II；
覆盖所述第一开口底部和侧壁、并覆盖第二开口底部和侧壁的高K栅介质层211；
覆盖PMOS区域I的高K栅介质层211表面的第一功函数层213，覆盖NMOS区域II的高K栅介质层211表面的第二功函数层225；
覆盖所述第一功函数层213和第二功函数层225表面的第一阻挡层221，所述第一阻挡层221的材料内部为无定形态；
覆盖所述第一阻挡层221表面的金属栅电极层223，所述金属栅电极层223与所述层间介质层201表面齐平。
其中，所述第一阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12%以上，所述第一阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC；所述第二功函数层225的材料为第一功函数层213的材料的基础上加入金属原子，所述第一功函数层213的材料为氮化钛，所述第二功函数层225的材料为氮铝化钛。
在本发明的实施例中，所述晶体管还包括：位于所述第一功函数层213表面但暴露出第二功函数层225表面的第二阻挡层217，所述第二阻挡层217的材料内部为无定形态。与第一阻挡层类似，所述第二阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12%以上，所述第二阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
需要说明的是，在本发明的实施例中，还包括：覆盖所述第一功函数层213和第二功函数层225表面的刻蚀停止层215；覆盖第二阻挡层217和NMOS区域II的刻蚀停止层215表面的金属源层219。其中，所述刻蚀停止层215的材料为氮化钽，所述金属源层219的材料为TiAl。
需要说明的是，更多关于所述晶体管的相关描述，请参考前述晶体管的形成方法中的相关描述，在此不再赘述。
本发明实施例的晶体管，由于金属栅电极层和第一功函数层、第二功函数层之间具有无定形态的第一阻挡层隔离，有效阻止了金属栅电极层内的金属原子向第一功函数层、第二功函数层内迁移。因此，形成的第一功函数层、第二功函数层的质量较好，其对应的晶体管的阈值电压较易控制，晶体管的性能优越。
综上，形成晶体管时，形成覆盖所述第一功函数层和第二功函数层表面的第一阻挡层，所述第一阻挡层的材料内部为无定形态，即第一阻挡层的材料内原子呈无序状态，没有明显的晶界存在，后续可以有效阻止退火过程中金属栅电极层中的金属原子的迁移，使得形成的第一功函数层和第二功函数层，以及其底部的高K栅介质层的质量得以保证，晶体管的阈值电压不会受到影响，从而可形成性能优越的晶体管。
进一步的，所述第二功函数层的材料为第一功函数层的材料的基础上加入金属原子，因此可先形成覆盖所述高K栅介质层的第一功函数层，并在PMOS区域的第一功函数层表面形成第二阻挡层，所述第二阻挡层暴露出NMOS区域的第一功函数层，然后形成覆盖第二阻挡层和NMOS区域的第一功函数层的金属源层，之后进行退火形成第二功函数层。本方案不仅在较少的工艺步骤下形成第一功函数层和第二功函数层，并且还可以保证第一功函数层的质量，优化形成的晶体管的性能。
进一步的，激活离子形成源区和漏区的步骤和退火形成第二功函数层同时进行，有效节省工艺步骤，降低制造成本。
所述晶体管的金属栅电极层和第一功函数层、第二功函数层之间具有无定形态的第一阻挡层隔离，有效阻止了金属栅电极层内的金属原子向第一功函数层、第二功函数层内迁移。因此，形成的第一功函数层、第二功函数层的质量较好，其对应的晶体管的阈值电压较易控制，晶体管的性能优越。
进一步的，晶体管的第一功函数层和金属源层之间具有无定形态的第二阻挡层隔离，有效阻止了金属源层内的金属原子向第一功函数层内迁移，所述第一功函数层的质量进一步得到保证。因此，晶体管的阈值电压更易控制，晶体管的性能进一步提高。
上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。

Claims (21)

1.一种晶体管的形成方法，其特征在于，包括：
提供包括PMOS区域和NMOS区域的半导体衬底，所述半导体衬底表面形成有层间介质层、第一开口和第二开口，所述第一开口位于PMOS区域并贯穿所述层间介质层，所述第二开口位于NMOS区域并贯穿所述层间介质层；
形成高K栅介质层，所述高K栅介质层覆盖第一开口底部和侧壁，并覆盖第二开口底部和侧壁；
形成第一功函数层和第二功函数层，所述第一功函数层覆盖PMOS区域的高K栅介质层，所述第二功函数层覆盖NMOS区域的高K栅介质层；
形成覆盖所述第一功函数层和第二功函数层表面的第一阻挡层，所述第一阻挡层的材料内部为无定形态；
形成覆盖所述第一阻挡层表面的金属栅电极层，所述金属栅电极层与所述层间介质层表面齐平。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12％以上。
3.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一阻挡层的形成工艺为原子层沉积工艺。
5.如权利要求4所述的晶体管的形成方法，其特征在于，当所述第一阻挡层的材料为TiAlN时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基铝和氨气；当所述第一阻挡层的材料为TiTaN时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基钽和氨气；当所述第一阻挡层的材料为TiAlC时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基铝和乙烷；当所述第一阻挡层的材料为TiTaC时，所述原子层沉积工艺的前驱反应物为氯化钛、三甲基钽和乙烷；当所述第一阻挡层的材料为WAlN时，所述原子层沉积工艺的前驱反应物为氟化钨、三甲基铝和氨气；当所述第一阻挡层的材料为WAlC时，所述原子层沉积工艺的前驱反应物为氟化钨、三甲基铝和乙烷。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二功函数层的材料为第一功函数层的材料的基础上加入金属原子。
7.如权利要求6所述的晶体管的形成方法，其特征在于，所述第一功函数层的材料为氮化钛，所述第二功函数层的材料为氮铝化钛。
8.如权利要求6所述的晶体管的形成方法，其特征在于，所述第一功函数层和第二功函数层的形成步骤包括：形成覆盖所述高K栅介质层的第一功函数层；形成覆盖所述第一功函数层表面的第二阻挡层，所述第二阻挡层的材料内部为无定形态；去除第二开口内的部分第二阻挡层，暴露出NMOS区域的第一功函数层，保留PMOS区域的第二阻挡层；去除第二开口内的部分第二阻挡层后，在所述第一开口和第二开口内的第一功函数层表面形成金属源层；形成金属源层后进行退火，使金属源层内的部分金属原子迁移至NMOS区域的第一功函数层内，形成第二功函数层。
9.如权利要求8所述的晶体管的形成方法，其特征在于，所述第二阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12％以上。
10.如权利要求8所述的晶体管的形成方法，其特征在于，所述第二阻挡层的形成工艺为原子层沉积工艺，其材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
11.如权利要求8所述的晶体管的形成方法，其特征在于，所述金属源层的材料为TiAl。
12.如权利要求8所述的晶体管的形成方法，其特征在于，所述第一功函数层和第二功函数层的形成步骤还包括：形成第一功函数层后，形成覆盖所述第一功函数层的刻蚀停止层，所述第二阻挡层覆盖所述刻蚀停止层表面。
13.如权利要求8所述的晶体管的形成方法，其特征在于，还包括：向所述半导体衬底内掺杂离子，并退火激活上述离子形成NMOS管的源区和漏区，激活离子形成源区和漏区的步骤和退火形成第二功函数层同时进行。
14.一种晶体管，其特征在于，包括：
包括PMOS区域和NMOS区域的半导体衬底；
位于所述半导体衬底表面的层间介质层，所述层间介质层内具有贯穿其厚度的第一开口和第二开口，其中第一开口位于PMOS区域，第二开口位于NMOS区域；
覆盖所述第一开口底部和侧壁、并覆盖第二开口底部和侧壁的高K栅介质层；
覆盖PMOS区域的高K栅介质层表面的第一功函数层，覆盖NMOS区域的高K栅介质层表面的第二功函数层；
覆盖所述第一功函数层和第二功函数层表面的第一阻挡层，所述第一阻挡层的材料内部为无定形态；
覆盖所述第一阻挡层表面的金属栅电极层，所述金属栅电极层与所述层间介质层表面齐平。
15.如权利要求14所述的晶体管，其特征在于，所述第一阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12％以上。
16.如权利要求14所述的晶体管，其特征在于，所述第一阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
17.如权利要求14所述的晶体管，其特征在于，所述第二功函数层的材料为第一功函数层的材料的基础上加入金属原子。
18.如权利要求14所述的晶体管，其特征在于，所述第一功函数层的材料为氮化钛，所述第二功函数层的材料为氮铝化钛。
19.如权利要求14所述的晶体管，其特征在于，还包括：位于所述第一功函数层表面但暴露出第二功函数层表面的第二阻挡层，所述第二阻挡层的材料内部为无定形态。
20.如权利要求19所述的晶体管，其特征在于，所述第二阻挡层由至少三种元素组成，且这三种元素的原子半径之间相差12％以上。
21.如权利要求19所述的晶体管，其特征在于，所述第二阻挡层的材料为TiAlN、TiTaN、TiAlC、TiTaC、WAlN或WAlC。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861701B2 (en) * 2015-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10068901B2 (en) * 2016-01-25 2018-09-04 Samsung Electronics Co., Ltd. Semiconductor device including transistors with different threshold voltages
CN107731747B (zh) * 2016-08-12 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107919323B (zh) * 2016-10-10 2021-06-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108074816B (zh) * 2016-11-18 2020-11-27 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN108122851B (zh) * 2016-11-30 2020-09-08 中芯国际集成电路制造(上海)有限公司 多阈值电压晶体管及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101661904A (zh) * 2008-08-27 2010-03-03 台湾积体电路制造股份有限公司 半导体元件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450169B2 (en) * 2010-11-29 2013-05-28 International Business Machines Corporation Replacement metal gate structures providing independent control on work function and gate leakage current
US8507338B2 (en) * 2011-08-08 2013-08-13 United Microelectronics Corp. Semiconductor structure and fabricating method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101661904A (zh) * 2008-08-27 2010-03-03 台湾积体电路制造股份有限公司 半导体元件及其制造方法

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