TWI511205B - 半導體積體電路的形成方法 - Google Patents

半導體積體電路的形成方法 Download PDF

Info

Publication number
TWI511205B
TWI511205B TW102127041A TW102127041A TWI511205B TW I511205 B TWI511205 B TW I511205B TW 102127041 A TW102127041 A TW 102127041A TW 102127041 A TW102127041 A TW 102127041A TW I511205 B TWI511205 B TW I511205B
Authority
TW
Taiwan
Prior art keywords
metal gate
gate stack
forming
hard mask
semiconductor substrate
Prior art date
Application number
TW102127041A
Other languages
English (en)
Other versions
TW201405670A (zh
Inventor
Min Chang Liang
Chie Luan Lin
Yao Kwang Wu
Original Assignee
Taiwan Semiconductor Mfg Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg Co Ltd filed Critical Taiwan Semiconductor Mfg Co Ltd
Publication of TW201405670A publication Critical patent/TW201405670A/zh
Application granted granted Critical
Publication of TWI511205B publication Critical patent/TWI511205B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Description

半導體積體電路的形成方法
本發明係有關於一種半導體積體電路的形成方法，且特別是有關於一種在過程中具有階梯部結構的半導體積體電路的形成方法。
半導體積體電路工業經歷了快速的成長。在積體電路設計及材料上都不斷技術進步，且新一世代的積體電路都較前代更小且具有更複雜的電路。在積體電路的演進過程中，一般而言其功能密度(functional density；亦即，在各晶片區域中內連線裝置的數目)增加，而幾何尺寸(亦即，在一製造製程中可形成的最小元件(或線))減小。
一般而言，尺度縮小的製程有利於生產效能的提升及降低相關成本。這樣尺度縮小的製程也增加了積體電路製程及製造的複雜性。為了實現上述優點，積體電路製程及製造也需要類似的發展。當半導體裝置(如金氧半場效電晶體)的尺度縮小至各種技術節點，高介電常數介電質材料及金屬閘極常用於形成場效電晶體的閘極堆疊。當形成源極/汲極及金屬閘極的接觸插塞時發生積體問題，特別是在當源極/汲極接觸插塞中被蝕刻的層狀物的類型與金屬閘極的大抵不同的時候。因此亟欲在此方面獲得進展。
在本發明一實施例中提供一種半導體積體電路的形成方法，包括：提供一半導體裝置，該半導體裝置包括：一半導體基板；一金屬閘極堆疊，在該半導體基板上；一源極及一汲極，在該半導體基板上由該金屬閘極堆疊分開；以及一第一層間介電層，在該半導體基板上；在該半導體基板中該金屬閘極堆疊上的一預定區域中形成一形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)；進行該金屬閘極堆疊的凹陷；在該半導體基板上沉積一金屬閘極堆疊硬罩幕；以及凹陷該金屬閘極堆疊硬罩幕，以將該金屬閘極堆疊硬罩幕自該預定區域中的該金屬閘極堆疊上移除。
在本發明另一實施例中提供一種半導體積體電路的形成方法，包括：提供一半導體裝置，包括在一半導體基板上的一源極/汲極及一金屬閘極；在該金屬閘極上的一預定區域中形成一形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)，其中該預定區域中將形成一閘極接觸插塞(gate contact)；以對該形成階梯部的硬罩幕具有蝕刻選擇性的蝕刻對該金屬閘極進行凹陷；在該半導體基板上沉積一金屬閘極硬罩幕；凹陷該金屬閘極硬罩幕；在該半導體基板上沉積一層間介電層；以及對該源極/汲極及該金屬閘極形成接觸插塞。
在本發明又一實施例中提供一種半導體積體電路的形成方法，包括：提供一半導體裝置，該半導體裝置包括：一半導體基板；一金屬閘極堆疊，在該半導體基板上；一源極及一汲極，在該半導體基板上由該金屬閘極堆疊分開；以及一 第一層間介電層，在該半導體基板上；在該半導體基板中該金屬閘極堆疊上的一預定區域中形成一形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)，該預定區域將形成對該金屬閘極堆疊的一接觸插塞；進行該金屬閘極堆疊的凹陷，其中在進行該金屬閘極堆疊的凹陷時，利用該形成階梯部的硬罩幕保護在該預定區域中的該金屬閘極堆疊，使得在該預定區域中的該金屬閘極堆疊具有一第一厚度，而不在該預定區域中的該金屬閘極堆疊具有一第二厚度，在該金屬閘極的凹陷後，該第二厚度小於該第一厚度；在該半導體基板上沉積一金屬閘極堆疊硬罩幕；利用化學機械研磨凹陷該金屬閘極堆疊硬罩幕，以將該金屬閘極堆疊硬罩幕自該預定區域中的該金屬閘極堆疊上完全移除；在該半導體基板上沉積一第二層間介電層；以及藉由蝕刻該第一層間介電層及該第二層間介電層以形成對該源極/汲極及該金屬閘極堆疊的接觸插塞。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧方法
200‧‧‧半導體裝置
102、104、106、108、110、112、114‧‧‧步驟
210‧‧‧半導體基板
215‧‧‧隔離元件
220、220A、220B‧‧‧閘極堆疊
222‧‧‧介電層
224‧‧‧虛設閘極
230‧‧‧間隙物
240‧‧‧源極/汲極區
250‧‧‧第一層間介電層
260‧‧‧金屬閘極
320‧‧‧預定區域
310‧‧‧形成階梯部的硬罩幕
420‧‧‧金屬閘極硬罩幕
410‧‧‧金屬閘極階梯部
550‧‧‧第二層間介電層
610‧‧‧源極/汲極接觸插塞
620‧‧‧閘極接觸插塞
第1圖顯示在本發明一實施例中形成一或多個半導體裝置的方法的流程圖。
第2圖顯示在一實施例中，根據第1圖所示方法所形成的半導體積體電路在製造階段的剖面圖。
第3A圖顯示本發明一實施例之半導體裝置的上視圖。
第3B、4A、5A、6A、8A及9A圖顯示在第3A圖中之半導體裝置沿著A-A線的剖面圖。
第3C、4B、5B、6B、8B及9B圖顯示在第3A圖中之半導體裝置沿著B-B線的剖面圖。
第7A圖為根據本發明一些實施例的半導體裝置的上視圖。
第7B圖顯示在第7A圖中的半導體裝置沿著C-C線的剖面圖。
因本發明之不同特徵而提供數個不同的實施例。本發明中特定的元件及安排係為了簡化，但本發明並不以這些實施例為限。舉例而言，於第二元件上形成第一元件的描述可包括第一元件與第二元件直接接觸的實施例，亦包括具有額外的元件形成在第一元件與第二元件之間、使得第一元件與第二元件並未直接接觸的實施例。此外，為簡明起見，本發明在不同例子中以重複的元件符號及/或字母表示，但不代表所述各實施例及/或結構間具有特定的關係。
第1圖顯示在本發明一實施例中形成一或多個半導體裝置的方法100的流程圖。在下將詳述方法100，並以第2至9B圖中的半導體裝置200加以說明。
方法100由步驟102開始，在步驟102中，提供半導體裝置200。半導體裝置200包括半導體基板210。半導體基板210可包括矽、鍺、矽鍺、鍺砷、或其他適合的半導體材料。或者，半導體基板210可包括磊晶層。例如，半導體基板210可具有在塊狀半導體(bulk semiconductor)上的磊晶層。此外，半 導體基板210可被應變(strained)以增加效能。例如，磊晶層可包括不同於塊狀半導體的半導體材料，例如矽鍺層位於塊矽上，或者矽層位於塊矽鍺(bulk silicon germanium)上，其形成的製程可包括選擇性磊晶成長(selective epitaxial growth；SEG)。此外，半導體基板210可包括絕緣層上半導體(SOI)結構，如掩埋介電層(buried dielectric layer)。又或者，半導體基板210可包括掩埋介電層，例如掩埋氧化物(buried oxide；BOX)層，例如以注氧隔離(separation by implantation of oxygen；SIMOX)技術、晶圓接合、選擇性磊晶成長、或其他適合的方法形成。在一些實施例中，可包括各種不同的基板結構及材料。
半導體裝置200也可包括各種隔離元件215。隔離元件215在半導體基板210中分隔各裝置區域。隔離元件215包括利用不同的製程技術形成的不同結構。例如，隔離元件215可包括淺溝槽隔離(STI)元件。淺溝槽隔離元件的形成可包括在半導體基板210中蝕刻溝槽，並以絕緣材料填入溝槽中，例如氧化矽、氮化矽、或氮氧化矽。填入的溝槽可具有多層結構，例如以熱氧化襯層及氮化矽層填入溝槽。可進行化學機械研磨(CMP)以回磨過量的絕緣材料並平坦化隔離元件215的頂表面。
半導體裝置200也可包括利用植入技術所形成的各種摻雜區(圖中未顯示)。例如，摻雜半導體基板210的一部分以形成P-型區並形成P-井，其將形成n-通道裝置。類似的，摻雜半導體基板210的另一部分以形成N-型區並形成N-井，其將形成p-通道裝置。摻雜區摻雜有P型摻質，如硼或BF2 ，及/或摻雜有N型摻質，如磷或砷。摻雜區可直接形成於半導體基板 210上的P-井結構中、N-井結構中、雙井(dual-well)結構中、或利用一升起的結構(raised structure)。
半導體裝置200也可包括形成於半導體基板210上的閘極堆疊220，並分開源極及汲極。閘極堆疊220包括沉積在半導體基板210上的介電層222。介電層222可包括利用任何適當的方法所沉積的介面層(interfacial layer；IL)，例如利用原子層沉積(ALD)、化學氣相沉積(CVD)、及臭氧氧化(ozone oxidation)。介面層包括氧化物、氧化矽鉿(HfSiO)、及氮氧化物。申請人發現介面層可提供高介電常數閘極堆疊積體問題的一些補償，例如臨界電壓釘扎(threshold voltage pinning)及載子遷移率降低。介面層也可作為重要的擴散阻障物(diffusion barrier)，以避免高介電常數介電材料及基板間不希望發生的界面反應。
閘極介電層222也可包括利用適當技術沉積於介面層上的高介電常數介電層，例如原子層沉積(ALD)、化學氣相沉積(CVD)、有機金屬化學氣相沉積(MOCVD)、物理氣相沉積(PVD)、熱氧化、或前述之組合、或其他適合的技術。高介電常數介電層可包括氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2 O5 )、氧化釔(Y2 O3 )、氧化鍶鈦(SrTiO3 ；STO)、氧化鋇鈦(BaTiO3 ；BTO)、氧化鋇鋯(BaZrO)、氧化鉿鋯(HfZrO)、氧化鉿鑭(HfLaO)、氧化鉿矽(HfSiO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(鋇、鍶)氧化鈦((Ba,Sr)TiO3 ；BST)、三氧化二鋁(Al2 O3 )、氮化矽(Si3 N4 )、氮氧化物(SiON)、或其他適合的材料。 可進行後高介電常數層沉積回火(post HK layer deposition annealing)以加強閘極介電質中的溼度控制。
在此實施例中，進行取代閘極(replacement gate；RPG)製程方案。一般而言，在取代閘極製程方案中，先形成虛設閘極，而後，在進行高熱預算(high thermal budget)製程之後，再由金屬閘極取代。在此實施例中，閘極堆疊220包括藉由已知的沉積、微影及蝕刻製程形成於閘極介電層222上的虛設閘極224。
半導體裝置200也包括在閘極堆疊220的側壁上形成的側壁間隙物230。側壁間隙物230可包括介電層材料，例如氧化矽。或者，側壁間隙物230可包括氮化矽、碳化矽、氮氧化矽、或前述之組合。可利用已知的沉積及乾蝕刻製程形成側壁間隙物230。
半導體裝置200也包括在半導體基板210中的源極/汲極(S/D)區240。可藉由適當的技術形成源極/汲極區240，例如利用一或多個離子植入。源極/汲極區240可更包括淺摻雜(LDD)區及重摻雜區。在形成源極/汲極區240之後，可進行一或多個回火製程。回火製程可包括快速熱回火(RTA)、雷射回火、或其他適合的回火製程。例如，可進行高溫熱回火步驟，其進行溫度介於900℃至1100℃，在其他實施例中，也可在其他的溫度範圍下進行此步驟。在另一實施例中，高溫回火包括一尖波回火(spike annealing)製程，其持續非常短的時間。
半導體裝置200也包括在半導體基板210上的第一層間介電(ILD)層250。第一層間介電層250包括氧化矽、氮氧 化物、或其他適合的材料。第一層間介電層250包括單一層或多層。藉由適當的技術形成第一層間介電層250，例如化學氣相沉積(CVD)、原子層沉積(ALD)、及旋塗。第一層間介電層250填入閘極堆疊220間的空隙。進行化學機械研磨(CMP)製程以移除在第一層間介電層250中多餘的材料。控制化學機械研磨的深度使得虛設多晶矽閘極224被暴露出來。
在此實施例中，在進行高熱預算製程後，以金屬閘極(metal gate；MG)260取代虛設閘極224。金屬閘極260可包括單一層或多層，例如金屬層、襯層、濕潤層(wetting layer)、及黏著層(adhesion layer)。金屬閘極260可包括鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、或任何適當的材料。金屬閘極260的形成可利用原子層沉積(ALD)、物理氣相沉積製程(PVD)、化學氣相沉積製程(CVD)、或其他適合的製程。可進行化學機械研磨以移除多餘的金屬閘極260材料。化學機械研磨製程可對層間介電層250具有高度金屬層選擇性。化學機械研磨製程提供金屬閘極260及層間介電層250大體平坦的頂表面。
參照第1、3A至3C圖，方法100進展到步驟104，在步驟104中，在預定區域320中金屬閘極堆疊上形成形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)310。第3A圖為半導體裝置200的一部分的上視圖。參照第3A圖，半導體裝置200沿著A-A線及B-B線來顯示剖面圖。第3B圖為沿著第3A圖的 A-A線(沿著源極/汲極區)之剖面圖。第3C圖為沿著第3A圖的B-B線(沿著金屬閘極260)之剖面圖，且B-B線與A-A線的方向垂直。在一實施例中，預定區域320包括將要進一步的形成閘極接觸插塞(gate contact)的一區域，如第3A圖所示。形成階梯部的硬罩幕310在後續蝕刻中作為蝕刻罩幕，其將於之後詳述。形成階梯部的硬罩幕310包括由微影製程形成的感光層(photo-sensitive layer)。在另一實施例中，形成階梯部的硬罩幕310也包括氮化矽、氮氧化矽、碳化矽、及碳氮化矽，其形成方法包括光微影圖案化及蝕刻製程。
方法100繼續進行到步驟106，在步驟106中，形成金屬閘極，如第4A及4B圖所示。第4A圖為沿著第3A圖的A-A線的剖面圖，第4B圖為沿著第3A圖的B-B線的剖面圖。金屬閘極的凹陷製程包括利用乾蝕刻、濕蝕刻、或乾蝕刻及濕蝕刻之組合。在凹陷時，以形成階梯部的硬罩幕310作為蝕刻罩幕，以保護其下的金屬閘極260，而形成在預定區域320中的金屬閘極410，因此將硬罩幕310稱為形成階梯部的硬罩幕310。在預定區域320中的金屬閘極260維持完整的厚度，而在非預定區域320中的金屬閘極260只具有部分的厚度。
方法100繼續進行至步驟108，在步驟108中，在基板210上沉積金屬閘極硬罩幕420，如第5A及5B圖所示。第5A圖顯示第3A圖沿著A-A線的剖面圖，而第5B圖則顯示第3A圖沿著B-B線的剖面圖。金屬閘極硬罩幕420包括氮化矽、氮氧化矽、碳化矽、或碳氧化矽，且可利用化學氣相沉積形成。
方法100繼續進行至步驟110，在步驟110中，凹陷 金屬閘極硬罩幕420。在一實施例中，進行化學機械研磨以回磨金屬閘極硬罩幕420，使得在預定區域320中的金屬閘極硬罩幕420完全自金屬閘極階梯部410移除，而不在該預定區域中的金屬閘極硬罩幕420則僅部分自金屬閘極堆疊220移除，如第6A及6B圖所示。第6A圖顯示第3A圖沿著A-A線的剖面圖，而第6B圖則顯示第3A圖沿著B-B線的剖面圖。金屬閘極硬罩幕的凹蝕也包括乾蝕刻、濕蝕刻、或乾蝕刻及濕蝕刻的組合。
第7A圖顯示半導體裝置200的一部分的上視圖。參照第7A圖，半導體裝置200沿著C-C線顯示剖面圖。第7B圖顯示沿著C-C線的剖面圖。在一實施例中，二個閘極堆疊220彼此相鄰。其中一個閘極堆疊220包括在預定區域230中，稱為閘極堆疊220A，而另一個閘極堆疊220不在預定區域230中，稱為閘極堆疊220B，如第7B圖所示。在金屬閘極硬罩幕的凹陷後，閘極堆疊220A及220B進行不同的處理，閘極堆疊220A上並沒有金屬閘極硬罩幕420作為其上層，但閘極堆疊220B上則有金屬閘極硬罩幕420。
方法100繼續進行至步驟112，在步驟112中，在半導體基板210上沉積第二層間介電層550，如第8A及8B圖所示。第8A圖顯示第3A圖沿著A-A線的剖面圖，而第8B圖則顯示第3A圖沿著B-B線的剖面圖。第二層間介電層550在許多方面與第一層間介電層250相似。
方法100繼續進行至步驟114，在步驟114中，形成源極/汲極接觸插塞(S/D contact)610及閘極接觸插塞(gate contact)620，如第9A及9B圖所示。第9A圖顯示第3A圖沿著A-A 線的剖面圖，而第9B圖則顯示第3A圖沿著B-B線的剖面圖。可利用光微影圖案化及接觸插塞蝕刻製程同時形成源極/汲極接觸插塞610及閘極接觸插塞620。接觸插塞蝕刻包括乾蝕刻、濕蝕刻、或乾蝕刻及濕蝕刻之組合。乾蝕刻製程可利用含氟氣體(例如：CF4 、SF6 、CH2 F2 、CHF3 及/或C2 F6 )、含氯氣體(例如：Cl2 、CHCl3 、CCl4 、及/或BCl3 )、含溴氣體(例如：HBr及/或CHBr3 )、含碘氣體、其他適合的氣體、及/或電漿、及/或前述之組合。蝕刻可包括多步驟蝕刻，以獲得蝕刻選擇性、彈性、及所需的蝕刻圖形。
在此實施例中，在將金屬閘極硬罩幕420自閘極堆疊220A完全移除之後，在源極/汲極接觸插塞610及閘極接觸插塞620中，在接觸插塞蝕刻中蝕刻的層狀物皆大抵類似於第一及第二層間介電層大體相似。
方法100更進一步包括形成一多層內連線。多層內連線(圖中未顯示)可包括垂直內連線，如傳統的通孔，以及水平內連線，如金屬線。各種內連線元件可利用各種導電材料，包括銅、鎢、或矽化物(silicide)。在一例子中，利用鑲嵌製程形成銅類的多層內連線結構。在另一實施例中，在接觸插塞孔洞中利用鎢形成鎢插塞(tungsten plug)。
本發明提供許多製造半導體積體電路的不同的實施例，其相對於習知技術提供了一或多個優點。在一實施例中，一種半導體積體電路的形成方法，包括提供一半導體裝置。該半導體裝置包括：一半導體基板；一金屬閘極堆疊，在該半導體基板上；一源極及一汲極由該金屬閘極堆疊分開；以 及一第一層間介電層，在該半導體基板上。上述方法也包括：在該半導體基板上的一預定區域中該金屬閘極堆疊上形成一形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)；進行該金屬閘極堆疊的凹陷；在該半導體基板上沉積一金屬閘極堆疊硬罩幕；以及凹陷該金屬閘極堆疊硬罩幕，以將該金屬閘極堆疊硬罩幕自該預定區域中的該金屬閘極堆疊上移除。
在另一實施例中，一種半導體積體電路的形成方法，包括：提供一半導體裝置。該半導體裝置包括在一半導體基板上的一源極/汲極及一金屬閘極。上述方法也包括：在一預定區域中的該金屬閘極上形成一形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)，其中該預定區域中將形成一閘極接觸插塞；以對該形成階梯部的硬罩幕具有蝕刻選擇性的蝕刻對該金屬閘極進行凹陷；在該半導體基板上沉積一金屬閘極硬罩幕；凹陷該金屬閘極硬罩幕；在該半導體基板上沉積一層間介電層；以及對該源極/汲極及該金屬閘極形成接觸插塞。
在又一實施例中，一種半導體積體電路的形成方法，包括：提供一半導體裝置。該半導體裝置包括：一半導體基板；一金屬閘極堆疊，在該半導體基板上；一源極及一汲極，由該金屬閘極堆疊分開；以及一第一層間介電層，在該半導體基板上該閘極堆疊之間。上述方法也包括：在該半導體基板中一預定區域中的該金屬閘極堆疊上形成一形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)，該預定區域將形成對該金屬閘極堆疊的一接觸插塞；進行該金屬閘極堆疊的凹陷，其 中在進行該金屬閘極堆疊的凹陷時，利用該形成階梯部的硬罩幕保護在該預定區域中的該金屬閘極堆疊，其中在該預定區域中的該金屬閘極堆疊維持有完整的厚度，而不在該預定區域中的該金屬閘極堆疊具有部分的厚度；在該半導體基板上沉積一金屬閘極堆疊硬罩幕；利用化學機械研磨凹陷該金屬閘極堆疊硬罩幕，以將該金屬閘極堆疊硬罩幕自該預定區域中的該金屬閘極堆疊上完全移除；在該半導體基板上沉積一第二層間介電層；以及藉由蝕刻該第一層間介電層及該第二層間介電層以形成對該源極/汲極及該金屬閘極堆疊的接觸插塞。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
210‧‧‧半導體基板
215‧‧‧隔離元件
240‧‧‧源極/汲極區
200‧‧‧半導體裝置
250‧‧‧第一層間介電層
260‧‧‧金屬閘極
550‧‧‧第二層間介電層
222‧‧‧介電層
420‧‧‧金屬閘極硬罩幕
230‧‧‧間隙物
610‧‧‧源極/汲極接觸插塞

Claims (8)

  1. 一種半導體積體電路的形成方法，包括：提供一半導體裝置，該半導體裝置包括：一半導體基板；一金屬閘極堆疊，在該半導體基板上；一源極及一汲極，在該半導體基板上由該金屬閘極堆疊分開；一第一層間介電層，在該半導體基板上；在該半導體基板中一預定區域中的該金屬閘極堆疊上形成一形成階梯部的硬罩幕(step-forming-hard-mask；SFHM)；進行該金屬閘極堆疊的凹陷；在該半導體基板上沉積一金屬閘極堆疊硬罩幕；以及凹陷該金屬閘極堆疊硬罩幕，以將該金屬閘極堆疊硬罩幕自該預定區域中的該金屬閘極堆疊上完全移除，其中藉由對該形成階梯部的硬罩幕具有蝕刻選擇性的一蝕刻製程以進行該金屬閘極堆疊的凹陷，其中在進行該金屬閘極堆疊的凹陷時，利用該形成階梯部的硬罩幕保護在該預定區域中的該金屬閘極堆疊。
  2. 如申請專利範圍第1項所述之半導體積體電路的形成方法，其中該預定區域包括該金屬閘極堆疊上將形成一閘極接觸插塞的一區域。
  3. 如申請專利範圍第1項所述之半導體積體電路的形成方法，其中在該預定區域中被保護的該金屬閘極堆疊具有一完整的厚度。
  4. 如申請專利範圍第1項所述之半導體積體電路的形成方法，其中利用化學機械研磨(CMP)進行該金屬閘極硬罩幕的凹陷，該化學機械研磨將在該預定區域之外的該金屬閘極硬罩幕的一部分自該金屬閘極堆疊移除。
  5. 如申請專利範圍第1項所述之半導體積體電路的形成方法，其中利用化學機械研磨(CMP)進行該金屬閘極硬罩幕的凹陷，該化學機械研磨將在該預定區域中的該金屬閘極硬罩幕自該金屬閘極堆疊完全移除。
  6. 如申請專利範圍第1項所述之半導體積體電路的形成方法，更包括：在該基板上沉積一第二層間介電層；以及對該源極/汲極及該金屬閘極堆疊形成接觸插塞(contacts)。
  7. 如申請專利範圍第6項所述之半導體積體電路的形成方法，其中該第二層間介電層的材料與該第一層間介電層的材料相同。
  8. 如申請專利範圍第7項所述之半導體積體電路的形成方法，其中形成該接觸插塞包括蝕刻該第一層間介電層及該第二層間介電層以形成開口而形成該源極/汲極接觸插塞及該金屬閘極堆疊接觸插塞。
TW102127041A 2012-07-30 2013-07-29 半導體積體電路的形成方法 TWI511205B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/561,263 US8937006B2 (en) 2012-07-30 2012-07-30 Method of semiconductor integrated circuit fabrication

Publications (2)

Publication Number Publication Date
TW201405670A TW201405670A (zh) 2014-02-01
TWI511205B true TWI511205B (zh) 2015-12-01

Family

ID=49912326

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102127041A TWI511205B (zh) 2012-07-30 2013-07-29 半導體積體電路的形成方法

Country Status (4)

Country Link
US (1) US8937006B2 (zh)
CN (1) CN103578953B (zh)
DE (1) DE102013104014B4 (zh)
TW (1) TWI511205B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502527B2 (en) 2014-05-09 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having multi-layered insulating cap layers over metal gate
US9378968B2 (en) * 2014-09-02 2016-06-28 United Microelectronics Corporation Method for planarizing semiconductor device
DE102017216214B4 (de) * 2017-09-13 2019-05-09 Infineon Technologies Ag Verfahren zur Herstellung eines kombinierten Halbleiterbauelements

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120139061A1 (en) * 2010-12-02 2012-06-07 International Business Machines Corporation Self-Aligned Contact For Replacement Gate Devices
US20120175711A1 (en) * 2011-01-10 2012-07-12 International Business Machines Corporation Self-Aligned Contacts for High k/Metal Gate Process Flow

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1349250A (zh) * 2000-10-16 2002-05-15 联华电子股份有限公司 以镶嵌工艺形成栅极的方法
US6686247B1 (en) * 2002-08-22 2004-02-03 Intel Corporation Self-aligned contacts to gates
US7863753B2 (en) * 2006-09-20 2011-01-04 Panasonic Corporation Semiconductor device and manufacturing method thereof
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120139061A1 (en) * 2010-12-02 2012-06-07 International Business Machines Corporation Self-Aligned Contact For Replacement Gate Devices
US20120175711A1 (en) * 2011-01-10 2012-07-12 International Business Machines Corporation Self-Aligned Contacts for High k/Metal Gate Process Flow

Also Published As

Publication number Publication date
DE102013104014B4 (de) 2017-06-08
CN103578953B (zh) 2016-06-29
TW201405670A (zh) 2014-02-01
CN103578953A (zh) 2014-02-12
US20140030880A1 (en) 2014-01-30
DE102013104014A1 (de) 2014-01-30
US8937006B2 (en) 2015-01-20

Similar Documents

Publication Publication Date Title
US11855087B2 (en) Semiconductor device and fabricating the same
US10833084B2 (en) Semiconductor device and fabricating the same
CN103578954B (zh) 具有金属栅极的半导体集成电路
US10199228B2 (en) Manufacturing method of metal gate structure
KR101757521B1 (ko) 반도체 구조물 및 그 제조 방법
TW201916156A (zh) 半導體裝置及其形成方法
US11901426B2 (en) Forming metal contacts on metal gates
US9673040B2 (en) Semiconductor device and method for fabricating the same
US9147679B2 (en) Method of semiconductor integrated circuit fabrication
CN105280699A (zh) 源极/漏极结构及其形成方法
US20200388504A1 (en) Metal Contacts on Metal Gates and Methods Thereof
CN106971975A (zh) 半导体装置的制造方法
TWI511205B (zh) 半導體積體電路的形成方法
TWI582839B (zh) 金屬閘極結構及其製作方法