DE102013104014B4 - Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises - Google Patents

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Abstract

Verfahren zu Herstellung eines integrierten Halbleiterschaltkreises (IC), wobei das Verfahren folgendes umfasst: Erhalten einer Halbleitervorrichtung, wobei die Halbleitervorrichtung folgendes umfasst: ein Halbleitersubstrat; einen Metall-Gate-Stapel, MG-Stapel, auf dem Halbleitersubstrat; eine Source und einen Drain, die durch den MG-Stapel getrennt werden, auf dem Halbleitersubstrat; und eine erste dielektrische Zwischenschicht, ILD-Schicht, auf dem Halbleitersubstrat; Ausbilden einer Stufen-Bildenden-Hartmaske, SFHM, auf dem MG-Stapel in einem vorbestimmten Bereich in dem Halbleitersubstrat; Ausführen einer MG-Vertiefung; Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat; und Vertiefen der MG-Hartmaske, um die MG-Hartmaske von dem MG-Stapel in dem vorbestimmten Bereich vollständig zu entfernen.

Description

  • HINTERGRUND
  • Die Integrierte-Halbleiter-Schaltkreis-(IC)-Branche hat ein exponentielles Wachstum erlebt. Technischer Fortschritt im IC-Design und -Material hat Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Im Laufe der IC-Entwicklung hat sich die Funktionsdichte (d. h. die kleinste Komponente (oder Leitung), die mit einem Herstellungsverfahren erzeugt werden kann) verkleinert.
  • Dieser Abwärtsskalierungsvorgang stellt im Allgemeinen Vorteile bereit, indem er die Herstellungseffizienz vergrößert und die damit verbundenen Kosten senkt. Eine solche Abwärtsskalierung hat auch die Komplexität der IC-Verarbeitung und -Herstellung erhöht. Damit diese Fortschritte verwirklicht werden können, werden ähnliche Entwicklungen in der IC-Verarbeitung und -Herstellung benötigt. Wenn eine Halbleitervorrichtung, wie etwa ein Metalloxid-Feldeffekttransistor (Metal-Oxide-Semiconductor Field-Effect-Transistor, MOSFET) über verschiedene Technologieknoten abwärtsskaliert wird, werden oft high-k-(HK)-dielektrisches Material und metallische Gates (MG) verwendet, um einen Gate-Stapel für einen Feldeffekttransistor (FET) auszubilden. Integrationsprobleme treten auf, wenn verschiedene Kontakte der Source/des Drain und des MG ausgebildet werden, besonders wenn die Filmarten, die in Source-/Drain-Kontakten geätzt werden, sich wesentlich von denen in MG-Kontakten unterscheiden. Verbesserungen in diesem Gebiet werden angestrebt. Die US 2012/0139061 A1 beschreibt ein Verfahren zur Herstellung eines ICs, wobei während der Ausbildung einer Metallgate-Vertiefung nicht zu vertiefende Metallgates mit Hartmasken abgedeckt werden. Die US 2008/0067611 A1 beschreibt die Herstellung eines Halbleiterbauteiles und behandelt Fragen der „opitcal proximity effect correction” beim Ätzen der Gate-Leiter. Auf der Metall-Gatefläche wird eine stufenbildende Hartmaske verwendet. Die Erfindung sieht ein Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises gemäß Patentanspruch 1, gemäß Patentanspruch 7 und gemäß Patentanspruch 10 vor. Ausgestaltungen der Erfindungen sind in den abhängigen Ansprüchen angegeben.
  • ABRISS
  • Die vorlegende Erfindung betrifft ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltkreises (IC), wobei das Verfahren folgendes umfasst: Erhalten einer Halbleitervorrichtung, wobei die Halbleitervorrichtung folgendes umfasst: ein Halbleitersubstrat; einen Metallgate-(MG)-Stapel; eine Source und einen Drain, die durch den MG-Stapel auf dem Halbleitersubstrat getrennt sind; Ausbilden einer Stufen-Bildenden-Hartmaske (Step-Forming-Hard-Mask, SFHM) auf dem MG-Stapel in einem vorbestimmten Bereich im Halbleitersubstrat; Ausführen einer MG-Vertiefung; Ablagern einer MG-Hartmaske über dem Halbleitersubstrat; und Vertiefen der MG-Hartmaske, um die MG-Hartmaske völlig von dem MG-Stapel in dem vorbestimmten Bereich zu entfernen.
  • In einer Ausführung umfasst der vorbestimmte Bereich einen Bereich, in dem ein Gate-Kontakt auf dem MG-Stapel ausgebildet werden soll.
  • Zusätzlich oder alternativ kann die SFHM eine lichtempfindliche Schicht umfassen, die durch ein Lithographieverfahren ausgebildet wird.
  • In einer oder mehreren der vorgenannten Ausführungen kann die SFHM dielektrische Materialien umfassen, die beispielsweise durch einen Prozess aus Photolithographie-Strukturier- und Ätzverfahren ausgebildet werden.
  • In einer oder mehreren der vorgenannten Ausführungen kann das MG durch ein Ätzverfahren vertieft werden, das eine Ätzselektivität mit Bezug auf die SFHM aufweist. Hier wird der MG-Stapel während des Ausbildens der MG-Vertiefung in dem vorbestimmten Bereich vorzugsweise durch die SFHM geschützt. Insbesondere kann der geschützte MG-Stapel in dem vorbestimmten Bereich eine volle Dicke aufweisen.
  • In einer oder mehreren der vorgenannten Ausführungen kann die MG-Hartmaske durch chemisch-mechanisches Polieren (CMP) vertieft werden. Hier entfernt das CMP vorzugsweise einen Teil der MG-Hartmaske von dem MG-Stapel außerhalb des vorbestimmten Bereichs. Alternativ kann das CMP die MG-Hartmaske auch vollständig von dem MG-Stapel in dem vorbestimmten Bereich entfernen.
  • In einer oder mehreren der vorgenannten Ausführungen kann das Verfahren weiter folgendes umfassen: Ablagern einer zweiten ILD-Schicht auf dem Substrat; und Ausbilden von Kontakten zu der Source/dem Drain und dem MG-Stapel. Hier kann die zweite ILD-Schicht ein gleiches Material aufweisen wie beispielsweise die erste ILD-Schicht. Beim Ausbilden der Kontakte können die erste und die zweite ILD-Schicht geätzt werden, um Öffnungen für die Source-/Drain-Kontakte und den MG-Stapel-Kontakt auszubilden.
  • Die vorliegende Erfindung sieht auch ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltkreises (IC) vor, wobei das Verfahren folgendes umfasst: Erhalten einer Halbleitervorrichtung, die eine Source/einen Drain und ein metallisches Gate (MG) auf einem Halbleiter umfasst; Ausbilden einer Stufen-Bildenden-Hartmaske (SFHM) auf dem MG in einem vorbestimmten Bereich, in dem ein Gate-Kontakt ausgebildet werden soll; Vertiefen des MG mit einer Ätzselektivität in Bezug auf die SFHM; Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat; Vertiefen der MG-Hartmaske; Ablagern einer ILD-Schicht auf dem Substrat; und Ausbilden von Kontakten zu der Source/dem Drain und dem metallischen Gate.
  • In einer Ausführung kann die SFHM eine lichtempfindliche Schicht aufweisen, die beispielsweise durch ein Lithographieverfahren ausgebildet wird.
  • In einer oder mehreren der vorgenannten Ausführungen kann die SFHM dielektrische Materialien umfassen, die durch einen Prozess aus Photolithographie-Strukturier- und Ätzverfahren ausgebildet werden.
  • In einer oder mehreren der vorgenannten Ausführungen kann das MG, nachdem das MG vertieft wurde, in dem vorbestimmten Bereich eine volle Dicke aufweisen, während das MG in einem nicht vorbestimmten Bereich einen Teil der vollen Dicke aufweist.
  • In einer oder mehreren der vorgenannten Ausführungen wird die MG-Hartmaske durch chemisch-mechanisches Polieren (CMP) vertieft. Hier kann das CMP die MG-Hartmaske über dem MG in dem vorbestimmten Bereich vollständig entfernen, während es die MG-Hartmaske über dem MG in dem nicht vorbestimmten Bereich teilweise entfernt.
  • Weiter betrifft die vorliegende Erfindung ein Verfahren zur Herstellung eines integrierten Halbleiter-Schaltkreises (IC), wobei das Verfahren folgendes umfasst: Erhalten einer Halbleitervorrichtung, wobei die Halbleitervorrichtung folgendes umfasst: ein Halbleitersubstrat; einen Metall-Gate-Stapel (MG-Stapel) auf dem Halbleitersubstrat; eine Source und einen Drain, die durch den MG-Stapel auf dem Halbleitersubstrat getrennt sind, wobei der MG-Stapel eine erste Dicke aufweist; und eine erste dielektrische Zwischenschicht (Interlayer Dielectric Layer, ILD) auf dem Halbleitersubstrat; Ausbilden einer Stufen-Bildenden-Hartmaske (SFHM) auf dem MG-Stapel in einem vorbestimmten Bereich auf dem Halbleitersubstrat, wobei der vorbestimmte Bereich dort angeordnet ist, wo ein Kontakt zu dem MG-Stapel ausgebildet wird; Ausführen einer Vertiefung des metallischen Gates, wobei die SFHM den MG-Stapel in dem vorbestimmten Bereich während der Vertiefung des metallischen Gates schützt, so dass der MG-Stapel in dem vorbestimmten Bereich eine erste Dicke aufweist, während der MG-Stapel in dem nicht vorbestimmten Bereich eine zweite Dicke aufweist, die kleiner als die erste Dicke ist, nachdem das metallische Gate vertieft wurde; Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat; Vertiefen der MG-Hartmaske durch chemisch-mechanisches Polieren (CMP), um die MG-Hartmaske von dem MG-Stapel in dem vorbestimmten Bereich vollständig zu entfernen; Ablagern einer zweiten ILD-Schicht auf dem Substrat; und Ausbilden von Kontakten zu der Source/dem Drain und dem MG-Stapel, indem die erste und die zweite ILD-Schicht geätzt werden.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die vorliegende Offenbarung wird am besten durch die folgende detaillierte Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Es wird betont, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht im Maßstab gezeichnet sind und nur zu Zwecken der Beschreibung dienen. In Wirklichkeit können die Abmessungen der verschieden Merkmale zur Verdeutlichung beliebig vergrößert oder verkleinert werden.
  • 1 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung eines integrierten Halbleiter-Schaltkreises (IC), der gemäß verschiedenen Aspekten der vorliegenden Offenbarung konstruiert ist.
  • 2 ist eine Schnittdarstellung eines beispielhaften integrierten Halbleiter-Schaltkreises (IC) in Herstellungsphasen, der gemäß dem Verfahren der 1 hergestellt ist.
  • 3A ist eine Draufsicht einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 3B, 4A, 5A, 6A, 8A und 9A stellen Schnittdarstellungen einer Halbleitervorrichtung entlang einer Linie A-A in 3A dar.
  • 3C, 4B, 5B, 6B, 8B und 9B stellen Schnittdarstellungen einer Halbleitervorrichtung entlang einer Linie B-B in 3A dar.
  • 7A ist eine Draufsicht einer Halbleitervorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • 7B stellt eine Schnittdarstellung einer Halbleitervorrichtung entlang einer Linie C-C in 7A dar.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungen oder Beispiele vorsieht, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht als einschränkend angesehen werden. Des Weiteren kann das Ausführen eines ersten Verfahrens vor einem zweiten Verfahren in der folgenden Beschreibung Ausführungen umfassen, in denen das zweite Verfahren unmittelbar nach dem ersten Verfahren ausgeführt wird, sowie Ausführungen, in denen zusätzliche Prozesse zwischen dem ersten und dem zweiten Verfahren ausgeführt werden können. Verschiedene Merkmale können beliebig in verschiedenen Maßstäben zum Zweck der Einfachheit und Klarheit gezeichnet werden. Weiter kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, sowie Ausführungen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden, so dass das erste und das zweite Merkmal nicht in direktem Kontakt sein können.
  • 1 ist ein Flussdiagramm einer Ausführung eines Verfahrens 100 zur Herstellung eines oder mehrerer Halbleitervorrichtungen gemäß Aspekten der vorliegenden Offenbarung. Das Verfahren 100 wird unten im Detail mit Bezugnahme auf eine Halbleitervorrichtung 200, die in den 2 bis 9B gezeigt ist, beispielhaft behandelt.
  • Das Verfahren 100 beginnt bei Schritt 102, indem eine Halbleitervorrichtung 200 erhalten wird. Die Halbleitervorrichtung 200 umfasst ein Halbleitersubstrat 210. Das Halbleitersubstrat 210 kann Silizium, Germanium, Silizium-Germanium, Galliumarsenid oder andere geeignete Halbleitermaterialien umfassen. Alternativ kann das Halbleitersubstrat 210 eine epitaktische Schicht umfassen. Das Halbleitersubstrat 210 kann beispielsweise eine epitaktische Schicht aufweisen, die über einem Grundhalbleiter liegt. Weiter kann das Halbleitersubstrat 210 zur Verbesserung der Leistung gestreckt werden. Die epitaktische Schicht kann beispielsweise ein Halbleitermaterial umfassen, das von dem des Grundhalbleiters abweicht, wie etwa eine Schicht aus Silizium-Germanium, die über dem Grundsilizium liegt, oder eine Schicht aus Silizium, die über einem Grund-Silizium-Germanium liegt, die durch ein Verfahren ausgebildet wird, das selektives epitaktisches Aufziehen (Selective Epitaxial Growth, SEG) umfasst. Weiter kann das Halbleitersubstrat 210 eine Halbleiter-Auf-Isolator-(Semiconductor-On-Insulator, SOI)-Struktur aufweisen, wie etwa eine vergrabene dielektrische Schicht. Zudem kann das Halbleitersubstrat 210 eine vergrabene dielektrische Schicht, wie etwa eine Vergrabene-Oxid-(Buried Oxide, BOX)-Schicht, umfassen, wie sie durch ein Verfahren ausgebildet wird, das als Abtrennung-Durch-Implantierten-Sauerstoff-(Separation by Implantation of Oxygen, SIMOX)-Technik bezeichnet wird, durch Wafer-Kontaktieren, SEG oder andere geeignete Verfahren. In der Praxis können verschiedene Ausführungen irgendeine(s) einer Vielzahl von Substratstrukturen und -materialien aufweisen.
  • Die Halbleitervorrichtung 200 kann auch verschiedene Isoliermerkmale 215 aufweisen. Die Isoliermerkmale 215 trennen verschiedene Bauteilbereiche in dem Halbleitersubstrat 210. Die Isoliermerkmale 215 umfassen verschiedene Strukturen, die mittels verschiedener Verarbeitungstechniken ausgebildet werden. Die Isoliermerkmale 215 können beispielsweise Flacher-Graben-Isolier-(Shallow Trench Isolation, STI)-Merkmale umfassen. Das Ausbilden eines STI kann das Ätzen eines Grabens in dem Halbleitersubstrat 210 und das Füllen des Grabens mit Isoliermaterialien, wie etwa Siliziumoxid, Siliziumnitrid oder Siliziumoxinitrid, umfassen. Der gefüllte Graben kann eine Mehrschicht-Struktur aufweisen, wie etwa eine thermische Oxid-Auskleidungsschicht, wobei Siliziumnitrid den Graben auffüllt. Ein chemisch-mechanisches Polieren (CMP) kann ausgeführt werden, um überflüssige Isoliermaterialien auszupolieren und die obere Fläche der Isoliermerkmale 215 zu planarisieren.
  • Die Halbleitervorrichtung 200 kann auch verschiedene dotierte Bereiche (nicht gezeigt) umfassen, die durch Implantationstechniken ausgebildet werden. Ein Teil des Halbleitersubstrats 210 wird beispielsweise dotiert, um einen p-Bereich auszubilden und eine p-Wanne auszubilden, wo eine n-Kanalvorrichtung hergestellt werden wird. Ähnlich wird ein anderer Teil des Halbleitersubstrats 210 dotiert, um einen n-Bereich auszubilden und eine n-Wanne auszubilden, wo eine p-Kanalvorrichtung hergestellt werden wird. Die dotierten Bereiche werden mit p-Dotierungsmitteln, wie etwa Bor oder BF2, und/oder n-Dotierungsmitteln, wie etwa Phosphor oder Arsen, dotiert. Die dotierten Bereiche können direkt auf dem Halbleitersubstrat 210, in einer p-Wannen-Struktur, in einer n-Wannen-Struktur, in einer Zwei-Wannen-Struktur oder mittels einer erhabenen Struktur ausgebildet werden.
  • Die Halbleitervorrichtung 200 kann auch einen Gate-Stapel 220 umfassen, der auf dem Halbleitersubstrat 210 ausgebildet wird und Source und Drain trennt. Der Gate-Stapel 220 umfasst eine dielektrische Schicht 222, die auf dem Halbleitersubstrat 210 abgelagert wird. Die dielektrische Schicht kann eine Grenzschicht (Interfacial Layer, IL) aufweisen, die durch jedes geeignete Verfahren, wie etwa Atomlagen-Abscheidung (Atomic Layer Deposition, ALD), chemische Dampfphasenabscheidung (Chemical Vapor Deposition, CVD) und Ozon-Oxidation, abgelagert wird. Die IL umfasst Oxid, HfSiO und Oxinitrid. Es wurde beobachtet, dass eine IL eine Lösung für manche Probleme bei der Integration von HK-Dielektrischen-Gate-Stapeln bereitstellt, wie etwa Fermi-Level-Pinning und Verringern der Trägerbeweglichkeit. Die IL kann auch als eine Diffusionsbarriere wichtig sein, um unerwünschte Grenzschichtreaktionen zwischen dem HK-dielektrischen Material und dem Substrat zu verhindern.
  • Die dielektrische Gate-Schicht 222 kann auch eine high-k-(HK)-dielektrische Schicht umfassen, die auf der IL durch geeignete Techniken abgelagert wird, wie etwa ALD, CVD, metallorganische CVD (MOCVD), physische Dampfphasenabscheidung (Physical Vapor Deposition, PVD), thermische Oxidation, Kombinationen daraus oder andere geeignete Verfahren. Die HK-dielektrische Schicht kann LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba, Sr)TiO3 (BST), Al2O3, Si3N4, Oxinitride (SiON) oder andere geeignete Materialien umfassen. Eine Ausheilung nach der Ablagerung der HK-Schicht kann ausgeführt werden, um Feuchteregelung in Gate-Dielektrika zu verbessern.
  • In der vorliegenden Ausführung wird ein Austausch-Gate-(Replacement Gate, RPG)-Verfahrensschritt angewandt. Im Allgemeinen wird in einem RPG-Verfahrensschritt zuerst ein Hilfs-Gate ausgebildet und später durch ein MG ersetzt, nachdem Verfahren mit hohem thermischem Aufwand ausgeführt wurden. In der vorliegenden Offenbarung umfasst der Gate-Stapel 220 ein Hilfs-Gate 224, das auf der dielektrischen Gate-Schicht 222 durch Ablagerung, Lithographie und Ätzverfahren, die dem Fachmann bekannt sind, ausgebildet wird.
  • Die Halbleitervorrichtung 200 umfasst auch Seitenwandabstandhalter 230, die auf den Seitenwänden des Gate-Stapels 220 ausgebildet werden. Die Seitenwandabstandhalter 230 können ein dielektrisches Material, wie etwa Siliziumoxid, aufweisen. Alternativ können die Seitenwandabstandhalter 230 Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid oder Kombinationen daraus aufweisen. Die Seitenwandabstandhalter 230 können durch Ablagerungs- und Trockenätzverfahren, die dem Fachmann bekannt sind, ausgebildet werden.
  • Die Halbleitervorrichtung 200 umfasst auch Source-/Drain-(S/D)-Bereiche 240 in dem Halbleitersubstrat 210. Die S/D-Bereiche 240 werden durch eine geeignete Technik, wie etwa eine oder mehrere Ionen-Implantationen, ausgebildet. Die S/D-Bereiche 240 können weiter schwach dotierte (Lightly Doped, LDD) und stark dotierte Bereiche umfassen. Nach dem Ausbilden des Source- und des Drain-(S/D)-Bereichs 240 können ein oder mehrere Ausheilverfahren ausgeführt werden. Die Ausheilverfahren können beschleunigtes thermisches Ausheilen (Rapid Thermal Anneal, RTA), Laser-Ausheilen oder andere geeignete Ausheilverfahren umfassen. Als Beispiel kann ein thermischer Hochtemperatur-Ausheilschritt verwendet werden, der Temperaturen irgendwo im Bereich von 900°C bis 1100°C anwenden kann, obwohl andere Ausführungen Temperaturen in einem anderen Bereich verwenden können. Als ein weiteres Beispiel umfasst das Hochtemperatur-Ausheilen ein „Spitzen”-Ausheilverfahren, das eine sehr kurze Zeitdauer aufweist.
  • Die Halbleitervorrichtung 200 umfasst auch eine erste dielektrische Zwischenschicht (Interlayer Dielectric, ILD) 250 auf dem Halbleitersubstrat 210. Die erste ILD-Schicht 250 umfasst Siliziumoxid, Oxinitrid oder andere geeignete Materialien. Die erste ILD-Schicht 250 umfasst eine einzelne Schicht oder mehrere Schichten. Die erste ILD-Schicht 250 wird durch eine geeignete Technik ausgebildet, wie etwa CVD, ALD und Spin-On (SOG). Die erste ILD-Schicht 250 füllt Lücken zwischen den Gate-Stapeln 220. Ein chemisch-mechanisches Polier-(CMP)-Verfahren wird ausgeführt, um überflüssiges Material in der ersten ILD-Schicht 250 zu entfernen. Eine Tiefe des CMP wird gesteuert, so dass das Polysilizium-Hilfs-Gate oder Dummy-Gate 224 freigelegt wird.
  • In der vorliegenden Ausführung wird das Hilfs-Gate 224 durch ein metallisches Gate (MG) 260 ersetzt, nachdem Verfahren mit hohem thermischem Aufwand ausgeführt wurden. Das MG 260 kann eine einzelne Schicht oder mehrere Schichten, wie etwa eine Metallschicht, eine Auskleideschicht, eine Benetzungsschicht und eine Verbindungsschicht, umfassen. Das MG 260 kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W oder irgendwelche geeigneten Materialien umfassen. Das MG 260 kann durch ALD, PVD, CVD oder andere geeignete Verfahren ausgebildet werden. Ein CMP kann ausgeführt werden, um überflüssige Materialien des MG 260 zu entfernen. Das CMP-Verfahren kann eine hohe Selektivität der Metallschichten mit Bezug auf die ILD-Schicht 250 aufweisen. Das CMP stellt eine im Wesentlichen planare obere Fläche für das metallische Gate 260 und die ILD-Schicht 250 bereit.
  • Mit Bezug auf die 1 und 3A–3C führt das Verfahren 100 mit Schritt 104 fort, indem eine Stufen-Bildende-Hartmaske (Step-Forming-Hard-Mask, SFHM) 310 auf dem MG-Stapel in einem vorbestimmten Bereich 320 ausgebildet wird. Die 3A ist eine Draufsicht eines Teils der Halbleitervorrichtung 200. Mit Bezug auf 3A werden Schnittdarstellungen der Halbleitervorrichtung 200 entlang zweier Linien A-A und B-B gebildet. 3B ist eine Schnittdarstellung entlang der Linie A-A (entlang des S/D-Bereichs) von 3A. 3C ist eine Schnittdarstellung entlang der Linie B-B (entlang dem MG 260) von 3A und rechtwinklig zu der Richtung der Linie A-A. In einer Ausführung umfasst der vorbestimmte Bereich 320 einen Bereich, wo ein zukünftiger Gate-Kontakt ausgebildet werden soll, wie in 3A gezeigt ist. Die SFHM 310 dient als eine Ätzmaske in einer nachfolgenden Ätzung, die später detailliert beschrieben wird. Die SFHM 310 umfasst eine lichtempfindliche Schicht, die durch ein Lithographieverfahren ausgebildet wird. In einer anderen Ausführung umfasst die SFHM 310 auch Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid und Silizium-Oxid-Karbid, die durch einen Vorgang ausgebildet werden, der photolithographische Strukturierungs- und Ätzverfahren umfasst.
  • Das Verfahren 100 schreitet zu Schritt 106 fort, indem ein MG ausgebildet wird, wie in den 4A und 4B gezeigt ist. 4A ist eine Schnittdarstellung entlang der Linie A-A von 3A, und 4B ist eine Schnittdarstellung entlang der Linie B-B von 3A. Das Vertiefen des MG umfasst eine Trockenätzung, eine Nassätzung oder eine Kombination aus Trockenätzung und Nassätzung. Die SFHM 310 dient als eine Ätzmaske, um das darunter liegende MG 260 zu schützen, und führt dazu, dass eine MG-Stufe 410 in dem vorbestimmten Bereich 320 ausgebildet wird, so dass die Hartemaske 310 als Stufen-Bildende-Hartmaske (SFHM) 310 bezeichnet wird. Das MG 260 behält die volle Dicke in dem vorbestimmten Bereich 320, während das MG 260 eine teilweise Dicke in einem nicht vorbestimmten Bereich aufweist.
  • Das Verfahren 100 fährt mit Schritt 108 fort, indem eine MG-Hartmaske 420 über dem Substrat 210 abgelagert wird, wie in den 5A und 5B gezeigt ist. Die 5A ist eine Schnittdarstellung entlang der Linie A-A in 3A, und 5B ist eine Schnittdarstellung entlang der Linie B-B in 3A. Die MG-Hartmaske 420 umfasst Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid und Silizium-Oxid-Karbid und kann durch CVD abgelagert werden.
  • Das Verfahren 100 fährt mit Schritt 110 fort, indem die MG-Hartmaske 420 vertieft wird. In einer Ausführung wird ein chemisch-mechanisches Polieren (CMP) ausgeführt, um die MG-Hartmaske 420 zurück zu polieren, so dass die MG-Hartmaske 420 von der MG-Stufe 410 in dem vorbestimmten Bereich 320 völlig entfernt ist, während sie in dem nicht vorbestimmten Bereich teilweise von dem MG-Stapel 220 entfernt ist, wie in den 6A und 6B gezeigt ist. 6A ist ein Querschnitt entlang der Linie A-A in 3A, und 6B ist ein Querschnitt entlang der Linie B-B in 3A. Das Vertiefen der MG-Hartmaske umfasst auch eine Trockenätzung, eine Nassätzung oder eine Kombination aus Trockenätzung und Nassätzung.
  • Die 7A ist eine Draufsicht eines Teils der Halbleitervorrichtung 200. Mit Bezug auf 7A wird eine Schnittdarstellung der Halbleitervorrichtung 200 entlang einer Linie C-C gebildet. Die 7B ist der Querschnitt entlang der Linie C-C. In einer Ausführung sind zwei Gate-Stapel 220 angrenzend an einander angeordnet. Einer der beiden Gate-Stapel 220, der als Gate-Stapel 220A bezeichnet wird, ist in dem vorbestimmten Bereich 230 vorgesehen, und einer, der als Gate-Stapel 220B bezeichnet wird, ist in dem nicht vorbestimmten Bereich vorgesehen, wie in der 7B gezeigt ist. Nach der Vertiefung der MG-Hartmaske werden die Gate-Stapel 220A und 220B unterschiedlich konfiguriert, so dass der Gate-Stapel 220A die MG-Hartmaske 420 nicht als oberste Schicht aufweist, während der Gate-Stapel 220B sie als oberste Schicht aufweist.
  • Das Verfahren 100 fährt mit Schritt 112 fort, indem eine zweite ILD-Schicht 550 über dem Halbleitersubstrat 210 abgelagert wird, wie in den 8A und 8B gezeigt ist. Die 8A ist eine Schnittdarstellung entlang der Linie A-A der 3A. Die 8B ist eine Schnittdarstellung entlang der Linie B-B der 3A. Die zweite ILD-Schicht 550 gleicht in vieler Hinsicht der ersten ILD 250.
  • Das Verfahren 100 fährt mit Schritt 114 fort, indem Source-/Drain-Kontakte 610 und ein Gate-Kontakt 620 ausgebildet werden, wie in den 9A und 9B gezeigt ist. Die 9A ist eine Schnittdarstellung entlang der Linie A-A in 3A und die 9B ist eine Schnittdarstellung entlang der Linie B-B in 3A. Die Source-/Drain-Kontakte 610 und der Gate-Kontakt 620 können gleichzeitig durch einen Prozess ausgebildet werden, der photolithographische Strukturierungs- und Kontaktätzverfahren umfasst. Das Kontaktätzen umfasst eine Trockenätzung, eine Nassätzung oder eine Kombination aus Trockenätzung und Nassätzung. Das Trockenätzverfahren kann Fluor enthaltendes Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), Chlor enthaltendes Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), Brom enthaltendes Gas (z. B. HBr und/oder CHBr3), Iod enthaltendes Gas, andere geeignete Gase und/oder Plasmas und/oder Kombinationen daraus umfassen. Die Ätzung kann eine Mehrstufen-Ätzung aufweisen, um Ätz-Selektivität, -Flexibilität und ein angestrebtes Ätzprofil zu erhalten.
  • In der vorliegenden Ausführung ähneln, nachdem die MG-Hartmaske 420 vollständig von dem Gate-Stapel 220A entfernt wurde, die geätzten Filme in der Kontaktätzung im Wesentlichen der ersten und der zweiten ILD sowohl in dem Source- wie dem Drain-Kontakt 610 und dem Gate-Kontakt 620.
  • Das Verfahren 100 kann weiter das Ausbilden einer Mehrschicht-Verbindung umfassen. Die Mehrschicht-Verbindung (nicht gezeigt) kann vertikale Verbindungen aufweisen, wie etwa herkömmliche Kontaktlöcher, und horizontale Verbindungen, wie etwa Metallleitungen. Die verschiedenen Verbindungsmerkmale können verschiedene leitende Materialien aufweisen, einschließlich Kupfer, Wolfram und Silizid. In einem Beispiel wird ein Damaszierungsverfahren verwendet, um mit Kupfer verbundene Mehrschicht-Verbindungsstrukturen auszubilden. In einer anderen Ausführung wird Wolfram verwendet, um Wolfram-Steckkontakte in den Kontaktlöchern auszubilden.
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungen zur Herstellung eines Halbleiter-ICs bereit, die eine oder mehrere Verbesserungen gegenüber dem Stand der Technik bereitstellen. In einer Ausführung umfasst ein Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises (IC) das Erhalten einer Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat, einen Metallgate-(MG)-Stapel auf dem Halbleitersubstrat, eine Source und einen Drain, die durch den MG-Stapel getrennt sind, und eine erste dielektrische Zwischenschicht (ILD) zwischen den MG-Stapeln auf dem Halbleitersubstrat. Das Verfahren umfasst auch das Ausbilden einer Stufen-Bildenden-Hartmaske (SFHM) auf dem MG-Stapel in einem vorbestimmten Bereich auf dem Halbleitersubstrat, das Ausführen einer MG-Vertiefung, das Ablagern einer MG-Hartmaske über dem Halbleitersubstrat und das Vertiefen der MG-Hartmaske, um die MG-Hartmaske in dem vorbestimmten Bereich vollständig von dem MG-Stapel zu entfernen.
  • In einer anderen Ausführung umfasst das Verfahren zur Herstellung eines Halbleiter-ICs das Erhalten einer Halbleitervorrichtung. Die Halbleitervorrichtung umfasst eine Source/einen Drain und ein metallisches Gate (MG) auf einem Halbleitersubstrat. Das Verfahren umfasst auch das Ausbilden einer Stufen-Bildenden-Hartmaske (SFHM) auf dem MG in einem vorbestimmten Bereich, wo ein Gate-Kontakt ausgebildet werden soll, das Vertiefen des MG mit einer Ätzselektivität mit Bezug auf die SFHM, das Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat, das Vertiefen der MG-Hartmaske, das Ablagern einer ILD-Schicht auf dem Substrat und das Ausbilden von Kontakten der Source/des Drains und des Gates.
  • In noch einer anderen Ausführung umfasst das Verfahren zur Herstellung eines Halbleiter-ICs das Erhalten einer Halbleitervorrichtung. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat, einen Metallgate-Stapel (MG-Stapel) auf dem Halbleitersubstrat, eine Source und einen Drain, die von dem MG-Stapel getrennt werden, und eine erste dielektrische Zwischenschicht (ILD) zwischen den Gate-Stapeln auf dem Halbleitersubstrat. Das Verfahren umfasst auch das Ausbilden einer Stufen-Bildenden-Hartmaske (SFHM) auf dem MG-Stapel in einem vorbestimmten Bereich in dem Halbleitersubstrat, wo ein Gate-Kontakt ausgebildet werden soll, das Ausführen eines Metallgate-(MG)-Vertiefens mit einem Schutz des MG-Stapels in dem vorbestimmten Bereich durch die SFHM, wobei der MG-Stapel in dem vorbestimmten Bereich eine volle Dicke behält, während der MG-Stapel in dem nicht vorbestimmten Bereich nur einen Teil der Dicke des MG-Stapels aufweist, das Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat, das Vertiefen der MG-Hartmaske durch chemisch-mechanisches Polieren (CMP), um die MG-Hartmaske von dem MG-Stapel in dem vorbestimmten Bereich vollständig zu entfernen, das Ablagern einer zweiten ILD-Schicht auf dem Substrat und das Ausbilden von Kontakten der Source/des Drain und des MG durch Ätzen der ILD-Schichten.

Claims (10)

  1. Verfahren zu Herstellung eines integrierten Halbleiterschaltkreises (IC), wobei das Verfahren folgendes umfasst: Erhalten einer Halbleitervorrichtung, wobei die Halbleitervorrichtung folgendes umfasst: ein Halbleitersubstrat; einen Metall-Gate-Stapel, MG-Stapel, auf dem Halbleitersubstrat; eine Source und einen Drain, die durch den MG-Stapel getrennt werden, auf dem Halbleitersubstrat; und eine erste dielektrische Zwischenschicht, ILD-Schicht, auf dem Halbleitersubstrat; Ausbilden einer Stufen-Bildenden-Hartmaske, SFHM, auf dem MG-Stapel in einem vorbestimmten Bereich in dem Halbleitersubstrat; Ausführen einer MG-Vertiefung; Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat; und Vertiefen der MG-Hartmaske, um die MG-Hartmaske von dem MG-Stapel in dem vorbestimmten Bereich vollständig zu entfernen.
  2. Verfahren nach Anspruch 1, wobei der vorbestimmte Bereich einen Bereich umfasst, in dem ein Gate-Kontakt auf dem MG-Stapel ausgebildet werden soll.
  3. Verfahren nach Anspruch 1 oder 2, wobei die SFHM eine lichtempfindliche Schicht aufweist, die durch ein Lithographieverfahren ausgebildet wird und/oder wobei die SFHM dielektrische Materialien umfasst, die durch einen Prozess aus photolithographischen Strukturierungs- und Ätzverfahren ausgebildet werden.
  4. Verfahren nach einem der vorangegangen Ansprüche, wobei der MG-Stapel durch ein Ätzverfahren vertieft wird, das eine Ätzselektivität mit Bezug auf die SFHM aufweist, wobei der MG-Stapel in dem vorbestimmten Bereich während des MG-Vertiefens vorzugsweise durch die SFHM geschützt ist, wobei der geschützte MG-Stapel in dem vorbestimmten Bereich vorzugsweise eine volle Dicke aufweist.
  5. Verfahren nach einem der vorangegangen Ansprüche, wobei die MG-Hartmaske durch chemisch-mechanisches Polieren, CMP, vertieft wird, wobei das CMP vorzugsweise einen Teil der MG-Hartmaske von dem MG-Stapel außerhalb des vorbestimmten Bereichs entfernt und/oder wobei das CMP vorzugsweise die MG-Hartmaske von dem MG-Stapel in dem vorbestimmten Bereich vollständig entfernt.
  6. Verfahren nach einem der vorangegangen Ansprüche, das weiter folgendes umfasst: Ablagern einer zweiten ILD-Schicht auf dem Substrat; und Ausbilden von Kontakten zu der Source/dem Drain und dem MG-Stapel, wobei die zweite ILD-Schicht vorzugsweise ein gleiches Material wie die erste ILD-Schicht aufweist, wobei das Ausbilden der Kontakte vorzugsweise die erste und die zweite ILD-Schicht ätzt, um Öffnungen für den Source-/Drain-Kontakt und den MG-Stapel-Kontakt auszubilden.
  7. Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises (IC), wobei das Verfahren folgendes umfasst: Erhalten einer Halbleitervorrichtung, die eine Source/einen Drain und ein metallisches Gate, MG, auf einem Halbleiter aufweist; Ausbilden einer Stufen-Bildenden-Hartmaske, SFHM auf dem MG in einem vorbestimmten Bereich, wo ein Gate-Kontakt ausgebildet werden soll; Vertiefen des MG mit einer Ätzselektivität mit Bezug auf die SFHM; Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat; Vertiefen der MG-Hartmaske; Ablagern einer ILD-Schicht auf dem Substrat; und Ausbilden von Kontakten zu der Source/dem Drain und dem metallischen Gate.
  8. Verfahren von Anspruch 7, wobei die SFHM eine lichtempfindliche Schicht umfasst, die durch ein Lithographieverfahren ausgebildet wird, und/oder wobei die SFHM dielektrische Materialien umfasst, die durch einen Prozess von photolithographischen Strukturierungs- und Ätzverfahren ausgebildet werden, und/oder wobei nach dem Vertiefen des MG das MG in dem vorbestimmten Bereich eine volle Dicke behält, während das MG in dem nicht vorbestimmten Bereich einen Teil der vollen Dicke aufweist.
  9. Verfahren von Anspruch 7 oder 8, wobei die MG-Hartmaske durch chemisch-mechanisches Polieren, CMP, vertieft wird, wobei das CMP vorzugsweise die MG-Hartmaske über dem MG in dem vorbestimmten Bereich vollständig entfernt, während es die MG-Hartmaske über dem MG in dem nicht vorbestimmten Bereich teilweise entfernt.
  10. Verfahren zu Herstellung eines integrierten Halbleiterschaltkreises (IC), wobei das Verfahren folgendes umfasst: Erhalten einer Halbleitervorrichtung, wobei die Halbleitervorrichtung folgendes umfasst: ein Halbleitersubstrat; einen Metallgate-Stapel, MG-Stapel, auf dem Halbleitersubstrat; eine Source und einen Drain, die durch den MG-Stapel auf dem Halbleitersubstrat getrennt werden, wobei der MG-Stapel eine erste Dicke aufweist; und eine erste dielektrische Zwischenschicht, ILD-Schicht, auf dem Halbleitersubstrat; Ausbilden einer Stufen-Bildenden-Hartmaske, SFHM, auf dem MG-Stapel in einem vorbestimmten Bereich in dem Halbleitersubstrat, wobei der vorbestimmte Bereich dort liegt, wo ein Kontakt zu dem MG-Stapel ausgebildet wird; Ausführen einer Metallgate-Vertiefung, wobei die SFHM den MG-Stapel in dem vorbestimmten Bereich während der Ausführung der Metallgate-Vertiefung schützt, so dass der MG-Stapel in dem vorbestimmten Bereich eine erste Dicke aufweist, während der MG-Stapel in dem nicht vorbestimmten Bereich eine zweite Dicke aufweist, die nach der Ausführung der Metallgate-Vertiefung kleiner als die erste Dicke ist; Ablagern einer MG-Hartmaske auf dem Halbleitersubstrat; Vertiefen der MG-Hartmaske durch chemisch-mechanisches Polieren, CMP, um die MG-Hartmaske in dem vorbestimmten Bereich vollständig von dem MG-Stapel zu entfernen; Ablagern einer zweiten ILD-Schicht auf dem Substrat; und Ausbilden von Kontakten zu der Source/dem Drain und dem MG-Stapel, indem die erste und die zweite ILD-Schicht geätzt werden.
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