DE102021107624A1 - Gate-isolation für mehr-gate-vorrichtung - Google Patents

Gate-isolation für mehr-gate-vorrichtung Download PDF

Info

Publication number
DE102021107624A1
DE102021107624A1 DE102021107624.2A DE102021107624A DE102021107624A1 DE 102021107624 A1 DE102021107624 A1 DE 102021107624A1 DE 102021107624 A DE102021107624 A DE 102021107624A DE 102021107624 A1 DE102021107624 A1 DE 102021107624A1
Authority
DE
Germany
Prior art keywords
gate
layer
dielectric
metal
fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021107624.2A
Other languages
English (en)
Inventor
Kuo-Cheng Chiang
Shi Ning Ju
Guan-Lin Chen
Kuan-Ting Pan
Chih-Hao Wang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/199,777 external-priority patent/US11637102B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102021107624A1 publication Critical patent/DE102021107624A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

Die im vorliegenden Text offenbarten Gate-Schneidtechniken bilden Gate-Isolationsfinnen, um die Metall-Gates von Mehr-Gate-Vorrichtungen voneinander zu isolieren, bevor die Mehr-Gate-Vorrichtungen gebildet werden, und insbesondere, bevor die Metall-Gates der Mehr-Gate-Vorrichtungen gebildet werden. Eine beispielhafte Vorrichtung umfasst eine erste Mehr-Gate-Vorrichtung mit ersten Source/Drain-Merkmalen und einem ersten Metall-Gate, das eine erste Kanalschicht umgibt, und eine zweite Mehr-Gate-Vorrichtung mit zweiten Source/Drain-Merkmalen und einem zweiten Metall-Gate, das eine zweite Kanalschicht umgibt. Eine Gate-Isolationsfinne, die das erste Metall-Gate und das zweite Metall-Gate trennt, weist eine erste dielektrische Schicht mit einer ersten Dielektrizitätskonstante und eine zweite dielektrische Schicht mit einer zweiten Dielektrizitätskonstante, die über der ersten dielektrischen Schicht angeordnet ist, auf. Die zweite Dielektrizitätskonstante ist kleiner als die erste Dielektrizitätskonstante. Eine Gate-Isolationsendkappe kann auf der Gate-Isolationsfinne angeordnet sein, um zusätzliche Isolation zu bieten.

Description

  • Dies Anmeldung ist eine nicht-provisorische Anmeldung der, und beansprucht die Priorität der, vorläufigen US-Patentanmeldung mit der Seriennummer 63/032,178 , eingereicht am 29. Mai 2020, deren gesamte Offenbarung hiermit durch Bezugnahme in den vorliegenden Text aufgenommen wird.
  • HINTERGRUND
  • Unlängst wurden Mehr-Gate-Vorrichtungen vorgestellt, um die Gate-Steuerung zu verbessern. Es wurde festgestellt, dass Mehr-Gate-Vorrichtungen die Gate-Kanal-Kopplung erhöhen, den Strom im AUS-Zustand verringern und/oder Kurzkanaleffekte (Short-Channel Effects, SCEs) reduzieren. Eine solche Mehr-Gate-Vorrichtung ist die Gate-All-Around-Vorrichtung (GAA-Vorrichtung), die eine Gate-Struktur aufweist, die sich teilweise oder vollständig um eine Kanalregion herum erstrecken kann, um den Zugang zu der Kanalregion auf mindestens zwei Seiten zu ermöglichen. GAA-Vorrichtungen ermöglichen eine enorme Verkleinerung der IC-Technologien und eine Beibehaltung der Gate-Steuerung und Minderung der SCEs, während sie sich nahtlos in herkömmliche IC-Fertigungsprozesse integrieren lassen. In dem Maße aber, wie GAA-Vorrichtungen immer weiter skaliert werden, behindern nicht-selbstjustierende Gate-Schneidtechniken, die in der Regel implementiert werden, um Gates verschiedener GAA-Vorrichtungen voneinander zu isolieren, wie zum Beispiel ein erstes Gate eines ersten GAA-Transistors von einem zweiten Gate eines zweiten GAA-Transistors, das dichte Packen von IC-Merkmalen, das für hochentwickelte IC-Technologieknoten benötigt wird. Dementsprechend sind die existierenden GAA-Vorrichtungen und Verfahren zur ihrer Fertigung zwar bisher allgemein für ihre vorgesehen Zwecke ausreichend gewesen, doch sie sind nicht in jeder Hinsicht vollständig zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und allein veranschaulichenden Zwecken dienen. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 ist ein Flussdiagramm eines Verfahrens zur Fertigung einer Gate-Schnitt-Isolationsstruktur für eine Mehr-Gate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 - 9, 10A - 10D, 11A - 11D, 12A - 12D, 13A - 13D, 14A - 14C, 15A - 15C, 16A - 16C, 17A - 17C, 18A - 18D, 19A - 19D, 20A - 20E, 21A - 21D, 22A - 22D, 23A - 23D, 24A - 24D, 25A - 25D und 26A - 26D sind fragmentarische perspektivische Ansichten einer Mehr-Gate-Vorrichtung, in Abschnitten oder als Ganzes, auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die dem Verfahren in 1 zugeordnet sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 27A - 27D und 28A - 28D sind fragmentarische perspektivische Ansichten einer weiteren Mehr-Gate-Vorrichtung, in Abschnitten oder als Ganzes, auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die dem Verfahren in 1 zugeordnet sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 29 - 35 sind fragmentarische perspektivische Ansichten einer Mehr-Gate-Vorrichtung, in Abschnitten oder als Ganzes, auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die dem Verfahren in 1 zugeordnet sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft allgemein Integrierte-Schaltkreis-Vorrichtungen, und betrifft insbesondere Gate-Isolationstechniken für Mehr-Gate-Vorrichtungen.
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Außerdem werden räumlich relative Begriffe, zum Beispiel „unterer“, „oberer“, „horizontal“, „vertikal“, „darüber“, „über“, „darunter“, „unter“, „aufwärts“, „abwärts“, „oben“, „unten“ usw. sowie deren Ableitungen (zum Beispiel „in horizontaler Richtung“, „in Abwärtsrichtung“, „in Aufwärtsrichtung“ usw.) zur Vereinfachung der vorliegenden Offenbarung in Bezug auf die Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die die Merkmale enthält, abdecken. Des Darüber soll, wenn eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, der Begriff auch Zahlen umfassen, die innerhalb eines sinnvollen Bereichs liegen, der Variationen berücksichtigt, die jedem Herstellungsprozess inhärent sind, so wie der Durchschnittsfachmann sie verstehen würde. Zum Beispiel umfasst die Zahl oder der Bereich von Zahlen einen sinnvollen Bereich, der die angegebene Zahl sowie eine Spanne von zum Beispiel ± 10 % der angegebenen Zahl - auf der Grundlage bekannter Fertigungstoleranzen im Zusammenhang mit der Herstellung eines Merkmals, das eine mit der Zahl verknüpfte Eigenschaft aufweist - enthält. Zum Beispiel kann eine Materialschicht, die eine Dicke von „etwa 5 nm“ aufweist, einen Abmessungsbereich von 4,5 nm bis 5,5 nm umfassen, wenn der Durchschnittsfachmann weiß, dass die mit der Abscheidung der Materialschicht verknüpften Fertigungstoleranzen ± 10 % betragen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Eine beispielhafte nicht-selbstjustierende Gate-Schneidtechnik kann das Bilden einer Maskenschicht über einem Gate-Stapel umfassen, wobei die Maskenschicht einen ersten Abschnitt des Gate-Stapels und einen zweiten Abschnitt des Gate-Stapels bedeckt und einen dritten Abschnitt des Gate-Stapels über eine in der Maskenschicht gebildete Öffnung freilegt. Der dritte Abschnitt des Gate-Stapels ist zwischen dem ersten Abschnitt des Gate-Stapels und dem zweiten Abschnitt des Gate-Stapels angeordnet. Dann wird ein Ätzprozess durchgeführt, der den freiliegenden dritten Abschnitt des Gate-Stapels (der beispielsweise mindestens eine Gate-Elektrodenschicht und mindestens eine Gate-Dielektrikumschicht aufweist) entfernt, wodurch eine Gate-Öffnung zwischen dem ersten Abschnitt des Gate-Stapels und dem zweiten Abschnitt des Gate-Stapels gebildet wird und der erste Abschnitt des Gate-Stapels und der zweiten Abschnitt des Gate-Stapels getrennt werden. Ein Gate-Isolationsmerkmal, wie zum Beispiel eine dielektrische Schicht (zum Beispiel eine Siliziumnitridschicht), wird dann in der Gate-Öffnung ausgebildet, um eine elektrische Isolierung zwischen dem ersten Abschnitt des Gate-Stapels, der über einer ersten Kanalschicht einer ersten GAA-Vorrichtung (das heißt, einem ersten aktiven Vorrichtungsbereich) angeordnet sein kann, und dem zweiten Abschnitt des Gate-Stapels, der über einer zweiten Kanalschicht einer zweiten GAA-Vorrichtung (das heißt, einem zweiten aktiven Vorrichtungsbereich) angeordnet sein kann, bereitzustellen.
  • Ein Abstand zwischen aktiven Vorrichtungsbereichen, wie zum Beispiel der ersten Kanalschicht und der zweiten Kanalschicht, ist absichtlich größer als nötig ausgelegt, um Prozessvariationen zu kompensieren, die während der nichtselbstjustierenden Gate-Schneidtechnik auftreten. Zum Beispiel können Ätzlasteffekte und/oder andere Lasteffekte die Gleichmäßigkeit der kritischen Abmessungen (Critical Dimension Uniformity, CDU) über einen Wafer hinweg so verringern, dass an einigen Stellen eine Breite der Öffnung in der Maskenschicht und/oder eine Breite der Gate-Öffnung größer als eine Sollbreite sein kann, was zu einer unbeabsichtigten Freilegung und/oder Beschädigung der ersten Kanalschicht, der zweiten Kanalschicht, des ersten Abschnitts des Gate-Stapels und/oder des zweiten Abschnitts des Gate-Stapels führen kann. In einem anderen Beispiel kann eine durch Lithografieprozesse hervorgerufene Überlagerungsverschiebung dazu führen, dass die Öffnung in der Maskenschicht von ihrer vorgesehenen Position aus nach links oder nach rechts verschoben wird, was ebenfalls zu einer unbeabsichtigten Belichtung und/oder Beschädigung der ersten Kanalschicht, der zweiten Kanalschicht, des ersten Abschnitts des Gate-Stapels und/oder des zweiten Abschnitts des Gate-Stapels führen kann. Der vergrößerte Abstand, der zwischen den aktiven Vorrichtungsbereichen erforderlich ist, um solche Prozessvariationen adäquat zu kompensieren, verhindert ein kompaktes Packen der aktiven Vorrichtungsbereiche und somit kompakte Zellenhöhen, die für skalierte Speichervorrichtungen gewünscht werden.
  • Die vorliegende Offenbarung schlägt selbstjustierende Gate-Schneid (Isolations)-Techniken für Mehr-Gate-Vorrichtungen vor, die kleinere Abstände zwischen aktiven Vorrichtungsbereichen (und somit kleinere Zellenhöhen) im Vergleich zu Abständen erlauben, die zwischen aktiven Vorrichtungsbereichen für nicht-selbstjustierende Gate-Schneidtechniken erforderlich sind. Die vorgeschlagenen selbstjustierenden Gate-Schneidtechniken bilden Metall-Gate-Isolationsstrukturen (zum Beispiel Gate-Isolationsfinnen) auf einer ersten Stufe der Fertigung von Mehr-Gate-Vorrichtungen, die in der Regel das Definieren aktiver Regionen eines Mehr-Gate-Vorrichtung umfasst. Zum Beispiel werden die Gate-Isolationsfinnen nach dem Bilden von Isolationsmerkmalen (zum Beispiel Flachgrabenisolationsstrukturen), die die aktiven Regionen der Mehr-Gate-Vorrichtung definieren, und vor dem Bilden von Metall-Gates der Mehr-Gate-Vorrichtung gebildet. In einigen Ausführungsformen werden die Gate-Isolationsfinnen nach dem Definieren aktiver Finnenregionen der Mehr-Gate-Vorrichtung und/oder nach dem Bilden von n-Mulden und/oder p-Mulden in den aktiven Regionen der Mehr-Gate-Vorrichtung gebildet. In einigen Ausführungsformen werden die Gate-Isolationsfinnen vor dem Bilden von Gate-Strukturen (zum Beispiel Dummy-Gate-Stapel, Metall-Gate-Stapel und/oder Gate-Abstandshalter) und Source/Drain-Merkmalen gebildet. Da die Gate-Isolationsfinnen auf der ersten Stufe der Fertigung von Mehr-Gate-Vorrichtungen gebildet werden, müssen die offenbarten Metall-Gate-Schnitt-Techniken keine lithografischen Prozessvariationen (zum Beispiel Überlagerungsfehler) berücksichtigen, was kleinere Abstände zwischen den aktiven Regionen von Transistoren und somit kleinere Zellhöhen erlaubt. Mehr-Gate-Vorrichtungen, die mittels solcher Techniken hergestellt werden, können somit die Packungsdichte von Transistoren und die IC-Strukturdichte erhöhen. Die vorgeschlagenen Metall-Gate-Schnitt-Techniken ermöglichen auch das Trimmen der Gate-Isolationsfinnen während der Gate-Ersetzung (zum Beispiel, wenn Dummy-Gate-Stapel durch die Metall-Gates ersetzt werden), um die Metall-Gate-Füllfenster zu vergrößern, wodurch die Verarbeitung verbessert wird. Details der vorgeschlagenen selbstjustierenden Gate-Schneidtechnik für Mehr-Gate-Vorrichtungen und die resultierenden Mehr-Gate-Vorrichtungen werden auf den folgenden Seiten im vorliegenden Text beschrieben.
  • 1 ist ein Flussdiagramm eines Verfahrens 100 zur Fertigung einer Mehr-Gate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Ausführungsformen fertigt das Verfahren 100 einen Mehr-Gate-Transistor vom p-Typ und/oder einen Mehr-Gate-Transistor vom n-Typ. In Block 110 umfasst das Verfahren 100 das Bilden eines Isolationsmerkmals, wie zum Beispiel einer Flachgrabenisolationsstruktur, einer Tiefgrabenisolationsstruktur, einer anderen Isolationsstruktur oder Kombinationen davon, in einem Substrat. In Block 115 umfasst das Verfahren 100 das Bilden einer Gate-Isolationsfinne über dem Isolationsmerkmal. Die Gate-Isolationsfinne kontaktiert das Isolationsmerkmal physisch. Die Gate-Isolationsfinne weist eine erste dielektrische Schicht mit einer ersten Dielektrizitätskonstante und eine zweite dielektrische Schicht mit einer zweiten Dielektrizitätskonstante, die über der ersten dielektrischen Schicht angeordnet ist, auf. Die zweite Dielektrizitätskonstante ist kleiner als die erste Dielektrizitätskonstante. In einigen Ausführungsformen weist die Gate-Isolationsfinne des Weiteren eine dritte dielektrische Schicht auf, die über der zweiten dielektrischen Schicht angeordnet ist. In einigen Ausführungsformen ist die erste Dielektrizitätskonstante kleiner als etwa sieben, und die zweite Dielektrizitätskonstante ist größer als etwa sieben. In einigen Ausführungsformen enthält die Gate-Isolationsfinne des Weiteren eine Oxidschicht, die über der zweiten dielektrischen Schicht angeordnet ist. In einigen Ausführungsformen umfasst die Gate-Isolationsfinne des Weiteren eine dritte dielektrische Schicht mit einer dritten Dielektrizitätskonstante, die über der Oxidschicht angeordnet ist, wobei die dritte Dielektrizitätskonstante kleiner als die erste Dielektrizitätskonstante ist. In Block 120 umfasst das Verfahren 100 das Bilden einer ersten Mehr-Gate-Vorrichtung und einer zweiten Mehr-Gate-Vorrichtung nach dem Bilden der Gate-Isolationsfinne. Die erste Mehr-Gate-Vorrichtung hat eine erste Kanalschicht, ein erstes Metall-Gate und erste Source/Drain-Merkmale. Die erste Kanalschicht ist zwischen den ersten Source/Drain-Merkmalen angeordnet, und das erste Metall-Gate umgibt die erste Kanalschicht. Die zweite Mehr-Gate-Vorrichtung hat eine zweite Kanalschicht, ein zweites Metall-Gate und zweite Source-/Drain-Merkmale. Die zweite Kanalschicht ist zwischen den zweiten Source-/Drain-Merkmalen angeordnet, und das zweite Metall-Gate umgibt die zweite Kanalschicht. Die Gate-Isolationsfinne ist zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate angeordnet und trennt diese. In einigen Ausführungsformen ist das erste Metall-Gate zwischen der ersten Kanalschicht und der Gate-Isolationsfinne angeordnet und kontaktiert diese physisch, und das zweite Metall-Gate ist zwischen der zweiten Kanalschicht und der Gate-Isolationsfinne angeordnet und kontaktiert diese physisch. Es können zusätzliche Schritte vor, während und nach dem Verfahren 100 vorgesehen werden, und einige der beschriebenen Schritte können verschoben, ersetzt oder weggelassen werden, um zusätzliche Ausführungsformen des Verfahrens 100 zu erhalten. Die folgende Besprechung veranschaulicht verschiedene Ausführungsformen von auf Mehr-Gates basierenden integrierten Schaltkreisen, die gemäß dem Verfahren 100 gefertigt werden können.
  • 2 - 9, 10A - 10D, 11A - 11D, 12A - 12D, 13A - 13D, 14A - 14C, 15A - 15C, 16A - 16C, 17A - 17C, 18A - 18D, 19A - 19D, 20A - 20E, 21A - 21D, 22A - 22D, 23A - 23D, 24A - 24D, 25A - 25D und 26A - 26D sind fragmentarische perspektivische Ansichten einer Mehr-Gate-Vorrichtung 200, in Abschnitten oder als Ganzes, auf verschiedenen Fertigungsstufen (wie zum Beispiel jenen, die dem Verfahren 100 in 1 zugeordnet sind) gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Wie im vorliegenden Text beschrieben, wird die Mehr-Gate-Vorrichtung 200 so verarbeitet, dass Mehr-Gate-Transistoren gebildet werden, was sich allgemein auf Transistoren bezieht, die Gates aufweisen, die Kanäle auf mindestens zwei Seiten in Eingriff nehmen. In einigen Ausführungsformen haben die Mehr-Gate-Transistoren Gates, die die Kanäle umgeben, und diese Mehr-Gate-Transistoren können als GAA-Transistoren bezeichnet werden. In einigen Ausführungsformen kann die Mehr-Gate-Vorrichtung 200 ein Abschnitt von einem IC-Chip, einem System-on-Chip (SoC) oder einem Abschnitt davon sein, der verschiedene passive und aktive mikroelektronische Vorrichtungen aufweist, wie zum Beispiel Widerstände, Kondensatoren, Induktivitäten, Dioden, p-Feldeffekttransistoren (PFETs), n-Feldeffekttransistoren (NFETs) aufweist, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS), Bipolartransistoren (BJTs), lateral diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten, oder Kombinationen davon. Die Mehr-Gate-Vorrichtung 200 kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. 2-9, 10A - 10D, 11A - 11D, 12A - 12D, 13A - 13D, 14A - 14C, 15A - 15C, 16A - 16C, 17A - 17C, 18A - 18D, 19A - 19D, 20A - 20E, 21A - 21D, 22A - 22D, 23A - 23D, 24A - 24D, 25A - 25D und 26A - 26D wurden im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. In der Mehr-Gate-Vorrichtung 200 können zusätzliche Merkmale hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der Mehr-Gate-Vorrichtung 200 ersetzt, modifiziert oder weggelassen werden.
  • Wir wenden uns 2 zu. Die Mehr-Gate-Vorrichtung 200 weist ein Substrat (einen Wafer) 202 auf. In der gezeigten Ausführungsform enthält das Substrat 202 Silizium. Alternativ oder zusätzlich enthält das Substrat 202 einen anderen elementaren Halbleiter, wie zum Beispiel Germanium; einen Verbundhalbleiter, wie zum Beispiel Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie zum Beispiel Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon. Alternativ ist das Substrat 202 ein Halbleiter-auf-Isolator-Substrat, wie zum Beispiel ein Silizium-auf-Isolator-Substrat (SOI-Substrat), ein Silizium-Germanium-auf-Isolator-Substrat (SGOI-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI-Substrat). Halbleiter-auf-Isolator-Substrate können unter Verwendung von Trennung durch Implantierung von Sauerstoff (Separation through Implantation of Oxygen, SIMOX), Waferbondung und/oder andere geeignete Verfahren hergestellt werden. Das Substrat 202 weist verschiedene dotierte Regionen auf, wie zum Beispiel dotierte Regionen vom p-Typ (als p-Mulden bezeichnet) und/oder dotierte Regionen vom n-Typ (als n-Mulden bezeichnet). Zum Beispiel können Abschnitte des Substrats 202, die n-Transistoren entsprechen, p-Mulden aufweisen, und Abschnitte des Substrats 202, die p-Transistoren entsprechen, können n-Mulden aufweisen. N-Mulden sind mit n-Dotanden wie zum Beispiel Phosphor, Arsen, anderen n-Dotanden oder Kombinationen davon, dotiert. P-Mulden sind mit p-Dotanden wie zum Beispiel Bor, Indium, anderen p-Dotanden oder Kombinationen davon, dotiert. In einigen Ausführungsformen weist das Substrat 202 dotierte Regionen auf, die mit einer Kombination aus Dotanden vom p-Typ und Dotanden vom n-Typ gebildet werden. Die dotierten Regionen können direkt auf und/oder in dem Substrat 202 gebildet werden, so dass zum Beispiel eine p-Muldenstruktur, eine n-Muldenstruktur, eine Doppelmuldenstruktur, eine erhöhte Struktur oder Kombinationen davon gebildet wird. Zum Bilden der dotierten Regionen können ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierungsprozess ausgeführt werden.
  • Ein Halbleiterschichtstapel 210 wird über dem Substrat 202 gebildet, wobei der Halbleiterschichtstapel 205 Halbleiterschichten 215 und Halbleiterschichten 220 aufweist, die vertikal (zum Beispiel entlang der z-Richtung) in einer verschachtelten oder alternierenden Konfiguration von einer Oberseite des Substrats 202 aus gestapelt sind. In einigen Ausführungsformen werden die Halbleiterschichten 215 und die Halbleiterschichten 220 in der gezeigten verschachtelten und abwechselnden Konfiguration epitaxial gezüchtet. Zum Beispiel wird eine erste der Halbleiterschichten 210 epitaxial auf dem Substrat gezüchtet 202, eine erste der Halbleiterschichten 220 wird epitaxial auf der ersten der Halbleiterschichten 220 gezüchtet, eine zweite der Halbleiterschichten 215 wird epitaxial auf der ersten der Halbleiterschichten 220 gezüchtet, und so weiter, bis der Halbleiterschichtenstapel 210 eine gewünschte Anzahl von Halbleiterschichten 215 und Halbleiterschichten 220 aufweist. In solchen Ausführungsformen können die Halbleiterschichten 215 und die Halbleiterschichten 220 als epitaxiale Schichten bezeichnet werden. In einigen Ausführungsformen wird das epitaxiale Wachstum der Halbleiterschichten 215 und der Halbleiterschichten 220 durch einen Molekularstrahlepitaxie-Prozess (MBE-Prozess), einen chemischen Aufdampfungsprozess (CVD-Prozess), einen metallorganischen chemischen Aufdampfungsprozess (MOCVD-Prozess), andere geeignete epitaxiale Wachstumsprozesse, oder Kombinationen davon erreicht. Eine Zusammensetzung der Halbleiterschichten 215 unterscheidet sich von einer Zusammensetzung der Halbleiterschichten 220, um Ätzselektivität und/oder verschiedene Oxidationsraten während der anschließenden Verarbeitung zu erreichen. In einigen Ausführungsformen haben die Halbleiterschichten 215 eine erste Ätzrate bei einem Ätzmittel, und die Halbleiterschichten 220 haben eine zweite Ätzrate bei dem Ätzmittel, wobei die zweite Ätzrate von der ersten Ätzrate verschieden ist. In einigen Ausführungsformen haben die Halbleiterschichten 215 eine erste Oxidationsrate, und die Halbleiterschichten 220 haben eine zweite Oxidationsrate, wobei die zweite Oxidationsrate von der ersten Oxidationsrate verschieden ist. In der gezeigten Ausführungsform enthalten die Halbleiterschichten 215 und die Halbleiterschichten 220 verschiedene Materialien, Atomprozentanteile, Gewichtsprozentanteile, Dicken und/oder Eigenschaften, um eine gewünschte Ätzselektivität während eines Ätzprozesses zu erreichen, wie zum Beispiel eines Ätzprozesses, der zum Bilden suspendierter Kanalschichten in Kanalregionen der Mehr-Gate-Vorrichtung 200 implementiert wird. Wenn zum Beispiel die Halbleiterschichten 215 Silizium-Germanium enthalten und die Halbleiterschichten 220 Silizium enthalten, dann ist eine Silizium-Ätzrate der Halbleiterschichten 220 geringer als eine Silizium-Germanium-Ätzrate der Halbleiterschichten 215. In einigen Ausführungsformen enthalten die Halbleiterschichten 215 und die Halbleiterschichten 220 das gleiche Material, aber mit verschiedenen Atomprozentanteilen der Bestandteile, um die Ätzselektivität und/oder die verschiedenen Oxidationsraten zu erreichen. Zum Beispiel können die Halbleiterschichten 215 und die Halbleiterschichten 220 Silizium-Germanium enthalten, wobei die Halbleiterschichten 215 einen ersten Silizium-Atomprozentsatz und/oder einen ersten Germanium-Atomprozentsatz aufweisen und die Halbleiterschichten 220 einen zweiten, anderen Silizium-Atomprozentsatz und/oder einen zweiten, anderen Germanium-Atomprozentsatz aufweisen. Die vorliegende Offenbarung zieht in Betracht, dass die Halbleiterschichten 215 und die Halbleiterschichten 220 eine beliebige Kombination von Halbleitermaterialien enthalten, die eine gewünschte Ätzselektivität, gewünschte Oxidationsratenunterschiede und/oder gewünschte Leistungseigenschaften (zum Beispiel Materialien, die den Stromfluss maximieren) bereitstellen, einschließlich beliebiger der im vorliegenden Text offenbarten Halbleitermaterialien.
  • Wie weiter unten noch beschrieben wird, bilden die Halbleiterschichten 220 oder Abschnitte davon Kanalregionen der Mehr-Gate-Vorrichtung 200. In der gezeigten Ausführungsform weist der Halbleiterschichtstapel 210 drei Halbleiterschichten 215 und drei Halbleiterschichten 220 auf, die so konfiguriert sind, dass sie drei Halbleiterschichtpaare bilden, die über dem Substrat 202 angeordnet sind, wobei jedes Halbleiterschichtpaar eine jeweilige Halbleiterschicht 215 und eine jeweilige Halbleiterschicht 220 aufweist. Nach einer anschließenden Verarbeitung führt eine solche Konfiguration dazu, dass die Mehr-Gate-Vorrichtung 200 drei Kanäle aufweist. Die vorliegende Offenbarung zieht jedoch auch Ausführungsformen in Betracht, bei denen der Halbleiterschichtstapel 210 zum Beispiel in Abhängigkeit von einer für die Mehr-Gate-Vorrichtung 200 gewünschten Anzahl von Kanälen und/oder Designanforderungen der Mehr-Gate-Vorrichtung 200 mehr oder weniger Halbleiterschichten aufweist. Zum Beispiel kann der Halbleiterschichtstapel 210 zwei bis zehn Halbleiterschichten 215 und zwei bis zehn Halbleiterschichten 220 aufweisen. In der dargestellten Ausführungsform haben des Weiteren die Halbleiterschichten 215 eine Dicke t1, und die Halbleiterschichten 220 haben eine Dicke t2, wobei die Dicke t1 und die Dicke t2 anhand von Überlegungen zur Fertigung und/oder zur Leistung der Vorrichtungen für die Mehr-Gate-Vorrichtung 200 gewählt werden. Zum Beispiel kann die Dicke t1 so konfiguriert werden, dass eine gewünschte Distanz (oder einen gewünschten Spalt) zwischen benachbarten Kanälen der Mehr-Gate-Vorrichtung 200 (zum Beispiel zwischen Halbleiterschichten 220, wenn sie suspendiert sind) definiert wird; die Dicke t2 kann so konfiguriert werden, dass die gewünschte Dicke der Kanäle der Mehr-Gate-Vorrichtung 200 erreicht wird; und die Dicke t1 und die Dicke t2 können so konfiguriert werden, dass die gewünschte Leistung der Mehr-Gate-Vorrichtung 200 erreicht wird. In einigen Ausführungsformen betragen die Dicke t1 und die Dicke t2 jeweils etwa 1 nm bis etwa 10 nm. In einigen Ausführungsformen enthalten die Halbleiterschichten 220 in Abhängigkeit von ihrem entsprechenden Transistor Dotanden vom n-Typ und/oder vom p-Typ. Zum Beispiel können die Halbleiterschichten 220 in einer n-Transistorregion der Mehr-Gate-Vorrichtung 200 p-Dotanden enthalten, und die Halbleiterschichten 220 in einer p-Transistorregion der Mehr-Gate-Vorrichtung 200 können n-Dotanden aufweisen.
  • Wir wenden uns 3 zu, wo ein Finnenfertigungsprozess ausgeführt wird, um Finnen zu bilden, die sich von dem Substrat 202 aus erstrecken. Zum Beispiel erstrecken sich eine Finne 222A, eine Finne 222B, eine Finne 222C, eine Finne 222D und eine Finne 222E (auch als Finnenstrukturen, Finnenelemente, aktive Finnenregionen usw. bezeichnet) nach dem Finnenfertigungsprozess von dem Substrat 202. Die Finnen 222A - 222E umfassen jeweils einen Substratabschnitt (das heißt, einen Finnenabschnitt 202' des Substrats 202 (auch als Substratverlängerung, Substratfinnenabschnitt, ein geätzter Substratabschnitt usw. bezeichnet)), einen Halbleiterschichtstapelabschnitt (das heißt, einen Abschnitt des Halbleiterschichtstapels 210, der Halbleiterschichten 215 und Halbleiterschichten 220 aufweist), der über dem Substratabschnitt angeordnet ist, und einen Strukturierungsschichtabschnitt (das heißt, eine Strukturierungsschicht 225), der über dem Halbleiterschichtstapelabschnitt angeordnet ist. Die Finnen 222A - 222E erstrecken sich jeweils im Wesentlichen parallel zueinander entlang einer x-Richtung und haben eine in der x-Richtung definierte Länge, eine in einer y-Richtung definierte Breite und eine in einer z-Richtung definierte Höhe. Zwischen den aktiven Finnenregionen, wie zum Beispiel den Finnen 222A - 222E, sind verschiedene Gräben definiert. Zum Beispiel ist ein Graben 230A zwischen Finne 222A und Finne 222B definiert, ein Graben 230B ist zwischen Finne 222B und Finne 222C definiert, ein Graben 230C ist zwischen Finne 222C und Finne 222D definiert, und ein Graben 230D ist zwischen Finne 222D und Finne 222E definiert. Die Gräben 230A - 230D können gleiche oder verschiedene Breiten haben, was zu gleichen oder verschiedenen Abständen (Distanzen) zwischen aktiven Finnenregionen führt. In der dargestellten Ausführungsform ist die Mehr-Gate-Vorrichtung 200 mit verschiedenen Abständen (Distanzen) zwischen aktiven Finnenregionen, zum Beispiel mit einem Abstand D1 und einem Abstand D2, konfiguriert. Zum Beispiel sind Finne 222A und Finne 222B durch den Abstand D1 getrennt, während Finne 222B und Finne 222C, Finne 222C und Finne 222D und Finne 222D und Finne 222E durch den Abstand D2 getrennt sind, wobei der Abstand D1 größer als der Abstand D2 ist. Die verschiedenen Abstände (zum Beispiel D1 > D2) führen zu verschiedenen Grabenfüllungseffekten und damit zu verschiedenen Konfigurationen von Materialfüllungsgräben 230A und Gräben 230B - 230D, wie unten noch näher beschrieben wird. In einigen Ausführungsformen führt ein Verhältnis zwischen dem Abstand D1 und dem Abstand D2 (das heißt, D1/D2) von mindestens etwa 1,2 zu verschiedenen Grabenfülleffekten. In einigen Ausführungsformen ist der Abstand D1 größer als etwa 40 nm, und der Abstand D2 beträgt etwa 30 nm bis etwa 50 nm, wobei der Abstand D1 größer als der Abstand D2 ist.
  • In einigen Ausführungsformen wird ein Lithografie- und/oder Ätzprozess durchgeführt, um einen Halbleiterschichtstapel zu strukturieren, um Finnen 222A - 222E zu bilden. Der Lithografieprozess kann das Bilden einer Resistschicht über dem Halbleiterschichtstapel 210 (zum Beispiel durch Schleuderbeschichtung), das Ausführen eines Brennprozesses vor dem Belichten, das Ausführen eines Belichtungsprozesses unter Verwendung einer Maske, das Ausführen eines Brennprozesses nach dem Belichten, und das Ausführen eines Entwicklungsprozesses umfassen. Während des Belichtungsprozesses wird die Resistschicht einer Strahlungsenergie (wie zum Beispiel ultraviolettem (UV) Licht, tiefem UV-Licht (DUV-Licht) oder extremem UV-Licht (EUV-Licht) ausgesetzt, wobei die Maske die Strahlung zu der Resistschicht in Abhängigkeit von einer Maskenstruktur der Maske und/oder dem Maskentyp (zum Beispiel Binärmaske, Phasenschiebemaske oder EUV-Maske) sperrt, durchlässt und/oder reflektiert, dergestalt, dass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht auf Strahlungsenergie anspricht, verändern sich frei liegende Abschnitte der Resistschicht chemisch, und frei liegende (oder nicht-frei liegende) Abschnitte der Resistschicht werden während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und Eigenschaften einer in dem Entwicklungsprozesses verwendeten Entwicklungslösung aufgelöst. Nach der Entwicklung enthält die strukturierte Resistschicht eine Resiststruktur, die der Maske entspricht. Der Ätzprozess entfernt Abschnitte des Halbleiterschichtstapels 210 unter Verwendung der strukturierten Resistschicht als eine Ätzmaske. In einigen Ausführungsformen wird die strukturierte Resistschicht über einer Maskenschicht gebildet, die über dem Halbleiterschichtstapel 210 angeordnet ist; ein erster Ätzprozess entfernt Abschnitte der Maskenschicht, um die strukturierte Schicht 225 (das heißt, eine strukturierte Hartmaskenschicht) zu bilden; und ein zweiter Ätzprozess entfernt Abschnitte des Halbleiterschichtstapels 210 unter Verwendung der strukturierten Schicht 225 als eine Ätzmaske. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess, oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein reaktiver Ionenätzprozess (Reactive Ion Etching, RIE). Nach dem Ätzprozess wird die strukturierte Resistschicht zum Beispiel durch einen Resistabziehprozess oder einen anderen geeigneten Prozess entfernt. Alternativ werden die Finnen 222A - 222E durch einen Mehrfachstrukturierungsprozess, wie zum Beispiel einen Double Patterning Lithography-Prozess (DPL-Prozess) (zum Beispiel einen Lithography-Etch-Lithography-Etch-Prozess (LELE-Prozess), einen Self-Aligned Double Patterning-Prozess (SADP-Prozess), einen Spacer-Is-Dielectric Patterning-Prozess (SID-Prozess), einen anderen Doppelstrukturierungsprozess, oder Kombinationen davon), einen Dreifachstrukturierungsprozess (zum Beispiel einen Lithography-Etch-Lithography-Etch-Lithography-Etch-Prozess (LELELE-Prozess), einen Self-Aligned Triple Patterning-Prozess (SATP-Prozess), einen anderen Dreifachstrukturierungsprozess, oder Kombinationen davon), einen anderen Mehrfachstrukturierungsprozess (zum Beispiel einen Self-Aligned Quadruple Patterning-Prozess (SAQP-Prozess), oder Kombinationen davon gebildet. Solche Prozesse können auch Finnen 222A - 222E mit der Strukturierungsschicht 225, dem Halbleiterschichtstapel 210 und dem Finnenabschnitt 202' bereitstellen, wie in 3 dargestellt. In einigen Ausführungsformen werden bei der Strukturierung des Halbleiterschichtstapels 210 Directed Self-Assembly-Techniken (DAS-Techniken) implementiert. Des Weiteren kann in einigen Ausführungsformen der Belichtungsprozess maskenlose Lithografie, Elektronenstrahlschreiben (E-Beam-Schreiben) und/oder Ionenstrahlschreiben zum Strukturieren der Resistschicht implementieren.
  • Wir wenden uns 4 zu, wo Isolationsmerkmale 235 in Gräben 230A - 230D so gebildet werden, dass sich die Finnen 222A - 222E von einer Position zwischen den Isolationsmerkmalen 235 erstrecken (von ihnen vorstehen). Zum Beispiel umgeben die Isolationsmerkmale 235 untere Abschnitte der Finnen 222A - 222E und definieren dadurch obere aktive Finnenregionen 238U der Finnen 222A - 222E (was sich allgemein auf Abschnitte der Finnen 222A - 222E bezieht, die sich von Oberseiten der Isolationsmerkmale 235 erstrecken) und untere aktive Finnenregionen 238L der Finnen 222A - 222E (was sich allgemein auf Abschnitte der Finnen 222A - 222E bezieht, die von den Isolationsmerkmalen 235 umgeben sind und sich von der Oberseite des Substrats 202 zu den Oberseiten der Isolationsmerkmale 235 erstrecken). Isolationsmerkmale 235 isolieren elektrisch aktive Vorrichtungsregionen, wie zum Beispiel aktive Finnenregionen, und/oder passive Vorrichtungsregionen der Mehr-Gate-Vorrichtung 200. Zum Beispiel trennen die Isolationsmerkmale 235 die Finnen 222A - 222E und isolieren sie elektrisch voneinander. Die Isolationsmerkmale 235 enthalten Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, anderes geeignetes Isolationsmaterial (einschließlich beispielsweise Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationsbestandteile), oder Kombinationen davon. Es können verschiedene Abmessungen und/oder Eigenschaften von Isolationsmerkmalen 235 während der Verarbeitung konfiguriert werden, um Flachgrabenisolationsstrukturen (STI-Strukturen), Tiefgrabenisolationsstrukturen (DTI-Strukturen) und/oder Local Oxidation Of Silicon-Strukturen (LOCOS-Strukturen), andere geeignete Isolationsstrukturen oder Kombinationen davon zu erhalten. In der dargestellten Ausführungsform sind die Isolationsmerkmale 235 STIs. Isolationsmerkmale 235 können gebildet werden durch: Abscheiden eines Isolatormaterials (zum Beispiel eines Oxidmaterials) über dem Substrat 202 nach dem Bilden von Finnen 222A - 222E, dergestalt, dass eine Dicke des Isolatormaterials größer ist als eine Höhe der Finnen 222A - 222E (das heißt, das Isolatormaterial überfüllt die Gräben 230A - 230D); Planarisieren (zum Beispiel durch einen chemischmechanischen Polierprozess (CMP-Prozess)) des Isolatormaterials, wodurch die Dicke des Isolatormaterials verringert wird, zum Beispiel, bis sie gleich einer Höhe der Finnen 222A - 222E ist; und Zurückätzen (Aussparen) des Isolatormaterials, um Isolationsmerkmale 235 zu bilden. Der Abscheidungsprozess kann einen fließfähiges CVD-Prozess (FCVD-Prozess), einen High Aspect Ratio Deposition-Prozess (HARP-Prozess), einen High Density Plasma CVD-Prozess (HDPCVD-Prozess), einen anderen geeigneten Abscheidungsprozess oder eine Kombination davon sein. In einigen Ausführungsformen fungiert die Strukturierungsschicht 225 der Finnen 222A - 222E als eine Stoppschicht für die Planarisierung (zum Beispiel CMP), dergestalt, dass der Planarisierungsprozess durchgeführt wird, bis die Strukturierungsschicht 225 erreicht und freigelegt ist. In einigen Ausführungsformen weisen die Isolationsmerkmale 235 eine mehrschichtige Struktur auf, die die Gräben 230A - 230D füllt, wie zum Beispiel eine Siliziumnitridvolumenschicht, die über einer Oxidauskleidungsschicht angeordnet ist. In einigen Ausführungsformen weisen die Isolationsmerkmale 235 eine dielektrische Volumenschicht auf, die über einer dotierten Auskleidungsschicht angeordnet ist (einschließlich beispielsweise Borsilikatglas (BSG) oder Phosphorsilikatglas (PSG)). In einigen Ausführungsformen weisen die Isolationsmerkmale 235 eine dielektrische Volumenschicht auf, die über einer dielektrischen Auskleidungsschicht angeordnet ist, wobei die dielektrische Volumenschicht und die dielektrische Auskleidungsschicht Materialien entsprechend den Designanforderungen enthalten. In einigen Ausführungsformen spart der Ätzprozess das Isolatormaterial aus, bis eine gewünschte Höhe (Sollhöhe) der oberen aktiven Finnenregionen 238U erreicht ist. In der dargestellten Ausführungsform wird der Ätzprozess fortgesetzt, bis die Halbleiterschichtstapel 210 vollständig freigelegt sind und die Finnenabschnitte 202' der Finnen 222A - 222E teilweise freigelegt sind, dergestalt, dass Oberseiten der Finnenabschnitte 202' relativ zu der Oberseite des Substrats 202 höher liegen als Oberseiten der Isolationsmerkmale 235. In einigen Ausführungsformen wird der Ätzprozess fortgesetzt, bis die Halbleiterschichtstapel 210 vollständig freigelegt sind und Finnenabschnitte 202' erreicht sind, dergestalt, dass Oberseiten der Finnenabschnitte 202' im Wesentlichen planar mit Oberseiten der Isolationsmerkmale 235 sind. In einigen Ausführungsformen werden die Halbleiterschichtstapel 210 durch den Ätzprozess nicht vollständig, sondern nur teilweise freigelegt, dergestalt, dass Oberseiten der Finnenabschnitte 202' relativ zur Oberseite des Substrats 202 niedriger liegen als Oberseiten der Isolationsmerkmale 235.
  • Wir wenden uns 5 zu, wo Silizium-Germanium-Opferschichten 240 mit einer Dicke t3 über den Finnen 222A - 222E gebildet werden. In der dargestellten Ausführungsform werden die Silizium-Germanium-Opferschichten 240 auf Oberseiten und an Seitenwänden der oberen aktiven Finnenregionen 238U der Finnen 222A - 222E ausgebildet, dergestalt, dass die Silizium-Germanium-Opferschichten die oberen aktiven Finnenregionen 238U umgeben. Gemäß der dargestellten Ausführungsform werden des Weiteren obere Abschnitte der Gräben 230A - 230D teilweise mit Silizium-Germanium-Opferschichten 240 gefüllt. In einigen Ausführungsformen beträgt die Dicke t3 etwa 4 nm bis etwa 12 nm. Die Dicke t3 kann in Abhängigkeit von den gewünschten inneren Abstandshalterdicken der Mehr-Gate-Vorrichtung 200 gewählt werden. In einigen Ausführungsformen werden die Silizium-Germanium-Opferschichten 240 durch Abscheiden einer Silizium-Germanium-Schicht über den Finnen 222A - 222E und Ätzen der Silizium-Germanium-Schicht so gebildet, dass die Dicke t3 und/oder ein gewünschtes Profil erhalten werden. In einigen Ausführungsformen wird die Silizium-Germanium-Schicht selektiv über den Finnen 222A - 222E abgeschieden. In einigen Ausführungsformen wird die Silizium-Germanium-Schicht flächendeckend über den Finnen 222A - 222E und den Isolationsmerkmalen 235 abgeschieden. In solchen Ausführungsformen ist der Ätzprozess so konfiguriert, dass die Silizium-Germanium-Schicht über den Isolationsmerkmalen 235 so entfernt wird, dass die Silizium-Germanium-Schicht auf den Finnen 222A - 222E verbleibt. Die Silizium-Germanium-Opferschichten 240 können auch als Silizium-Germanium-Plattierungsschichten, Silizium-Germanium-Helme und/oder als Silizium-Germanium-Schutzschichten bezeichnet werden.
  • Wir wenden uns 6 zu, wo eine dielektrische Auskleidung 260 mit einer Dicke t4 über der Mehr-Gate-Vorrichtung 200 abgeschieden wird, eine dielektrische Auskleidung 262 mit einer Dicke t5 wird über der dielektrischen Auskleidung 260 abgeschieden wird, und eine Oxidschicht 264 über der dielektrischen Auskleidung 262 abgeschieden wird. Weil eine Breite des Grabens 230A größer ist als eine Breite der Gräben 230B - 230D, wird ein Rest des oberen Abschnitts des Grabens 230A durch die Oxidschicht 264, die dielektrische Auskleidung 262 und die dielektrische Auskleidung 264 gefüllt, während die Reste der oberen Abschnitte der Gräben 230B - 230D durch die dielektrische Auskleidung 262 und die dielektrische Auskleidung 264 gefüllt werden. In einigen Ausführungsformen beträgt die Dicke t4 etwa 2 nm bis etwa 10 nm. In einigen Ausführungsformen beträgt die Dicke t5 etwa 3 nm bis etwa 10 nm. Die dielektrische Auskleidung 260, die dielektrische Auskleidung 262 und/oder die Oxidschicht 264 werden durch einen beliebigen geeigneten Abscheidungsprozess abgeschieden, wie zum Beispiel chemische Aufdampfung (Chemical Vapor Deposition, CVD), physikalische Aufdampfung (Physical Vapor Deposition, PVD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), HDPCVD, FCVD, HARP, metallorganische CVD (Metal Organic CVD, MOCVD), räumlich abgesetzte Plasma-CVD (Remote-Plasma-CVD, RPCVD), plasmaunterstützte CVD (Plasma Enhanced CVD, PECVD), Niederdruck-CVD (Low-Pressure CVD, LPCVD), Atomschicht-CVD (Atomic Layer CVD, ALCVD), Atmosphärendruck-CVD (Atmospheric Pressure CVD, APCVD), subatmosphärische chemische Aufdampfung (Sub-Atmospheric Chemical Vapor Deposition, SACVD), andere geeignete Abscheidungsprozesse, oder Kombinationen davon. In einigen Ausführungsformen wird ein ALD-Prozess durchgeführt, um die dielektrische Auskleidung 260 und/oder die dielektrische Auskleidung 262 zu bilden, und ein CVD-Prozess wird durchgeführt, um die Oxidschicht 264 zu bilden. In einigen Ausführungsformen sind die Dicke t4 und/oder die Dicke t5 über verschiedene Flächen der Mehr-Gate-Vorrichtung 200 im Wesentlichen gleichmäßig. Zum Beispiel ist die Dicke t4 entlang der Oberseiten der Silizium-Germanium-Opferschichten 240, der Seitenwandflächen der Silizium-Germanium-Opferschichten 240 (die die Seitenwände der verbleibenden oberen Abschnitte der Gräben 230A - 230D definieren) und der Oberseiten der Isolationsmerkmale 235 (die die Böden der verbleibenden oberen Abschnitte der Gräben 230A - 230D definieren) im Wesentlichen die gleiche. In einem anderen Beispiel ist die Dicke t5 entlang der Oberseiten der Silizium-Germanium-Opferschichten 240, der Seitenwandflächen der Silizium-Germanium-Opferschichten 240 in dem Graben 230A (die die Seitenwände des verbleibenden oberen Abschnitts des Grabens 230A definieren) und der Oberseite des Isolationsmerkmals 235 in dem Graben 230A (die den Boden des verbleibenden oberen Abschnitts des Grabens 230A definiert) im Wesentlichen die gleiche.
  • Die dielektrische Auskleidung 260 enthält ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer ist als eine Dielektrizitätskonstante eines dielektrischen Materials der dielektrischen Auskleidung 262. In der dargestellten Ausführungsform enthält die dielektrische Auskleidung 260 ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer als etwa 7,0 (k ≥ 7,0) ist, und die dielektrische Auskleidung 262 enthält ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner als etwa 7,0 (k ≤ 7,0) ist. Für die Zwecke der vorliegenden Offenbarung werden dielektrische Materialien mit einer Dielektrizitätskonstante größer als etwa 7,0 als dielektrische Materialien mit hohem k-Wert bezeichnet, und dielektrische Materialien mit einer Dielektrizitätskonstante kleiner als etwa 7,0 werden als dielektrische Materialien mit niedrigem k-Wert bezeichnet. Die dielektrische Auskleidung 260 und die dielektrische Auskleidung 262 können somit als eine dielektrische Auskleidung mit hohem k-Wert bzw. eine Auskleidung mit niedrigem k-Wert bezeichnet werden. In einigen Ausführungsformen enthält die dielektrische Auskleidung 260 ein dielektrisches Material mit einer Dielektrizitätskonstante von etwa 7,0 bis etwa 30,0, und die dielektrische Auskleidung 262 enthält ein dielektrisches Material mit einer Dielektrizitätskonstante von etwa 1,0 bis etwa 7,0. In einigen Ausführungsformen enthält die dielektrische Auskleidung 260 ein Metall und Sauerstoff umfassendes dielektrisches Material mit zum Beispiel einer Dielektrizitätskonstante von etwa 7,0 bis etwa 30,0, wie zum Beispiel ein dielektrisches Material, das Sauerstoff in Kombination mit Hafnium, Aluminium und/oder Zirkonium enthält. In solchen Ausführungsformen kann die dielektrische Auskleidung 260 auch als eine Metalloxidschicht bezeichnet werden. Zum Beispiel enthält die dielektrische Auskleidung 260 Hafniumoxid (zum Beispiel HfOx), Aluminiumoxid (AlOx), Zirkoniumoxid (ZrOx) oder Kombinationen davon, wobei x eine Anzahl von Sauerstoffatomen in dem dielektrischen Material der dielektrischen Auskleidung 260 ist. In einigen Ausführungsformen enthält die dielektrische Auskleidung 260 n-Dotanden und/oder p-Dotanden. In einigen Ausführungsformen enthält die dielektrische Auskleidung 260 HfO2, HfSiOx (zum Beispiel HfSiO oder HfSiO4), HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3, (Ba,Sr)TiO3, HfO2-Al2O3, ein anderes geeignetes dielektrisches Material mit hohem k-Wert oder Kombinationen davon. In einigen Ausführungsformen enthält die dielektrische Auskleidung 262 ein Stickstoff umfassendes dielektrisches Material, wie zum Beispiel ein dielektrisches Material, das Stickstoff in Kombination mit Silizium, Kohlenstoff und/oder Sauerstoff enthält. In solchen Ausführungsformen kann die dielektrische Auskleidung 262 als eine Nitridauskleidung bezeichnet werden. Zum Beispiel enthält die dielektrische Auskleidung 262 Siliziumnitrid, Siliziumkohlenstoffnitrid, Siliziumoxycarbonitrid oder Kombinationen davon. In einigen Ausführungsformen enthält die dielektrische Auskleidung 262 n-Dotanden und/oder p-Dotanden. Zum Beispiel kann die dielektrische Auskleidung 262 eine Bor-dotierte Nitridauskleidung sein. In einigen Ausführungsformen enthält die dielektrische Auskleidung 262 ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner ist als eine Dielektrizitätskonstante von Siliziumdioxid (SiO2) (k ≈ 3,9), wie zum Beispiel fluordotiertes Siliziumoxid (zum Beispiel Fluorsilikatglas (FSG)), kohlenstoffdotiertes Siliziumoxid (zum Beispiel kohlenstoffdotiertes FSG), Black Diamond® (Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, dielektrisches Material auf Benzocyclobutenbasis (BCB), SiLK (Dow Chemical, Midland, Michigan), Polyimid, anderes dielektrisches Material mit niedrigem k-Wert, oder Kombinationen davon. In einigen Ausführungsformen enthält die dielektrische Auskleidung 262 BSG, PSG und/oder Bor-dotiertes PSG (BPSG).
  • Gemäß der dargestellten Ausführungsform enthält die Oxidschicht 264 des Weiteren ein Oxidmaterial (das heißt, ein Material, das Sauerstoff und ein anderes chemisches Element (zum Beispiel Silizium) enthält). Die Oxidschicht 264 enthält zum Beispiel Silizium und Sauerstoff und kann als eine Siliziumoxidschicht bezeichnet werden. Das Oxidmaterial der Oxidschicht 264 und das dielektrische Material mit niedrigem k-Wert der dielektrischen Auskleidung 262 werden so ausgewählt, dass die Ätzselektivität während anschließender Ätzprozesse gewährleistet ist, wie unten noch näher beschrieben wird. Mit anderen Worten: Die Oxidschicht 264 und die dielektrische Auskleidung 262 enthalten Materialien mit verschiedenen Ätzempfindlichkeiten relativ zu einem bestimmten Ätzmittel. Zum Beispiel enthält die Oxidschicht 264 ein Oxidmaterial mit einer Ätzrate relativ zu einem Ätzmittel, die größer ist als eine Ätzrate eines dielektrischen Materials mit niedrigem k-Wert der dielektrischen Auskleidung 262 relativ zu dem Ätzmittel. In einigen Ausführungsformen ist die Oxidschicht 264 so zusammengesetzt, dass eine Ätzselektivität (das heißt, ein Verhältnis der Ätzrate der Oxidschicht 264 zur Ätzrate der dielektrischen Auskleidung 262) erreicht wird, die mindestens etwa 50:1 beträgt. In einigen Ausführungsformen enthält die Oxidschicht 264 ein dielektrisches Material mit niedrigem k-Wert, wobei sich das dielektrische Material mit niedrigem k-Wert von einem dielektrischen Material mit niedrigem k-Wert der dielektrischen Auskleidung 262 unterscheidet, dergestalt, dass die gewünschte Ätzselektivität zwischen der Oxidschicht 264 und der dielektrischen Auskleidung 262 erreicht wird.
  • Wir wenden uns 7 zu, wo ein CMP-Prozess und/oder ein anderer Planarisierungsprozess auf der Oxidschicht 264 und der dielektrischen Auskleidung 262 durchgeführt wird. Ein Rest der Oxidschicht 264 und ein Rest der dielektrischen Auskleidung 262 nach dem CMP-Prozess bilden eine dielektrische Auskleidung 262A und eine Oxidschicht 264A in dem oberen Abschnitt des Grabens 230A, eine dielektrische Auskleidung 262B in dem oberen Abschnitt des Grabens 230B, eine dielektrische Auskleidung 262C in dem oberen Abschnitt des Grabens 230C, und eine dielektrische Auskleidung 262D in dem oberen Abschnitt des Grabens 230D. Die dielektrische Auskleidung 260 fungiert als eine CMP-Stoppschicht, dergestalt, dass der CMP-Prozess durchgeführt wird, bis die dielektrische Auskleidung 260 erreicht und freigelegt ist. Der CMP-Prozess entfernt Abschnitte der Oxidschicht 264 und Abschnitte der dielektrischen Auskleidung 262, die sich über den obersten Flächen der dielektrischen Auskleidung 260 befinden. Der CMP-Prozess kann die Oberseite der Oxidschicht 264A, die obersten Flächen der dielektrischen Auskleidungen 262A - 262D und die obersten Flächen der dielektrischen Auskleidung 260 so planarisieren, dass diese Flächen nach dem CMP-Prozess im Wesentlichen planar sind.
  • Wir wenden uns 8 zu, wo ein Prozess ausgeführt wird, um einen Abschnitt der Oxidschicht 264A durch eine dielektrische Kappschicht 266 zu ersetzen. Die dielektrische Kappschicht 266 ähnelt den dielektrischen Schichten 262A - 262D.
  • Die dielektrische Kappschicht 266 enthält zum Beispiel ein dielektrisches Material mit einer Dielektrizitätskonstante von weniger als etwa 7,0 (zum Beispiel ein dielektrisches Material mit einer Dielektrizitätskonstante von etwa 1,0 bis etwa 7,0). Die dielektrische Kappschicht 266 ist somit ein dielektrisches Material mit niedrigem k-Wert und kann die gleichen Materialien enthalten, die oben in Bezug auf die dielektrische Auskleidung 262 beschrieben wurden. In einigen Ausführungsformen enthält die dielektrische Kappschicht 266 ein Stickstoff umfassendes dielektrisches Material, wie zum Beispiel ein dielektrisches Material, das Stickstoff in Kombination mit Silizium, Kohlenstoff und/oder Sauerstoff enthält. Zum Beispiel enthält die dielektrische Kappschicht 266 Siliziumnitrid, Siliziumkohlenstoffnitrid, Siliziumoxycarbonitrid, oder Kombinationen davon. In solchen Ausführungsformen kann die dielektrische Kappschicht 266 als eine Nitridkappschicht bezeichnet werden. In einigen Ausführungsformen enthalten die dielektrische Kappschicht 266 und die dielektrischen Auskleidungen 262A - 262D das gleiche dielektrische Material mit niedrigem k-Wert. In einigen Ausführungsformen enthalten die dielektrische Kappschicht 266 und die dielektrischen Auskleidungen 262A - 262D verschiedene dielektrische Materialien mit niedrigem k-Wert.
  • Der Prozess zum Ersetzen des Abschnitts der Oxidschicht 264A durch die dielektrische Kappschicht 266 kann umfassen: Zurückätzen (Aussparen) der Oxidschicht 264, um eine Aussparung mit Seitenwänden, die durch die dielektrische Auskleidung 262A definiert sind, und einen Boden, der durch eine Oberseite einer ausgesparten Oxidschicht 264A definiert ist, zu bilden; Abscheiden eines dielektrischen Kappmaterials über der Mehr-Gate-Vorrichtung 200, wobei das dielektrische Kappmaterial über der Oxidschicht 264A angeordnet wird und die Aussparung füllt; und Durchführen eines Planarisierungsprozesses, wie zum Beispiel eines CMP-Prozesses, um jegliches dielektrisches Kappmaterial zu entfernen, das über Oberseiten der Finnen 222A - 222E angeordnet ist. Ein Rest des dielektrischen Kappmaterials bildet die dielektrische Kappschicht 266, die eine Dicke t6 aufweist. In einigen Ausführungsformen beträgt die Dicke t6 etwa 15 nm bis etwa 50 nm. In einigen Ausführungsformen wird die Oxidschicht 264 zurückgeätzt, bis eine Distanz, die zwischen Oberseiten der Strukturierungsschichten 225 und der Oxidschicht 264A definiert wird, eine Solldicke für die dielektrische Kappschicht 266 erreicht. Das Zurückätzen der Oxidschicht 264 kann durch einen Ätzprozess erreicht werden, der so konfiguriert ist, dass die Oxidschicht 264 selektiv in Bezug auf die dielektrischen Auskleidungen 262A - 262D und, in einigen Ausführungsformen, in Bezug auf die dielektrische Auskleidung 260 entfernt wird. Mit anderen Worten: Der Ätzprozess entfernt im Wesentlichen die Oxidschicht 264, entfernt aber nicht - oder entfernt nicht nennenswert - die dielektrischen Auskleidungen 262A - 262D und/oder die dielektrische Auskleidung 260. Zum Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das Silizium und Sauerstoff umfassende dielektrische Materialien (das heißt, die Oxidschicht 264) mit einer höheren Rate ätzt als Silizium und Sauerstoff umfassende dielektrische Materialien (das heißt, die dielektrischen Auskleidungen 262A - 262D) (das heißt, das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Silizium umfassende dielektrische Materialien). In der dargestellten Ausführungsform fungieren die Strukturierungsschichten 225 der Finnen 222A - 222E als eine Planarisierungsstoppschicht, dergestalt, dass der Planarisierungsprozess durchgeführt wird, bis die Strukturierungsschicht 225 erreicht und freigelegt ist. In solchen Ausführungsformen entfernt der CMP-Prozess auch Abschnitte der dielektrischen Auskleidungen 262A - 262D, Abschnitte des dielektrischen Auskleidung 260 und Abschnitte der Silizium-Germanium-Schichten 240, die über Oberseiten der Strukturierungsschichten 225 angeordnet sind, wodurch eine dielektrische Auskleidung 260A, eine dielektrische Auskleidung 260B, eine dielektrische Auskleidung 260C, eine dielektrische Auskleidung 260D und Silizium-Germanium-Abstandshalter 240' gebildet werden. Der CMP-Prozess kann eine Oberseite der dielektrischen Kappschicht 266, die obersten Flächen der dielektrischen Auskleidungen 262A - 262D, die obersten Flächen der dielektrischen Auskleidungen 260A - 260D, Oberseiten der Silizium-Germanium-Abstandshalter 240' und Oberseiten der Strukturierungsschichten 225 planarisieren, dergestalt, dass diese Flächen nach dem CMP-Prozess im Wesentlichen planar sind. In einigen Ausführungsformen wird das dielektrische Kappmaterial durch ALD, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, APCVD, SAVCD, andere geeignete Abscheidungsprozesse, oder Kombinationen davon gebildet.
  • Nach dem Bilden der dielektrischen Kappschicht 266 werden eine Gate-Isolationsfinne 270A und Silizium-Germanium-Abstandshalter 240' kombiniert, um den oberen Abschnitt des Grabens 230A zu füllen, eine Gate-Isolationsfinne 270B und Silizium-Germanium-Abstandshalter 240' werden kombiniert, um den oberen Abschnitt des Grabens 230B zu füllen, eine Gate-Isolationsfinne 270C und Silizium-Germanium-Abstandshalter 240' werden kombiniert, um den oberen Abschnitt des Grabens 230C zu füllen, und eine Gate-Isolationsfinne 270D und Silizium-Germanium-Abstandshalter 240' werden kombiniert, um den oberen Abschnitt des Grabens 230D zu füllen. Weil die Breite des Grabens 230A (das heißt, der Abstand D1 von Finne 222A und der Finne 222B) größer ist als eine Breite der Gräben 230B - 230D (das heißt, der Abstand D2 von Finnen 222B - 222E), unterscheidet sich die Gate-Isolationsfinne 270A von den Gate-Isolationsfinnen 270B - 270D. Zum Beispiel umfasst die Gate-Isolationsfinne 270A vier dielektrische Schichten (das heißt, die dielektrische Auskleidung 260A, die dielektrische Auskleidung 262A, die Oxidschicht 264A und die dielektrische Kappschicht 266), während jede der Gate-Isolationsfinnen 270B - 270D zwei dielektrische Schichten enthält (das heißt, die dielektrischen Auskleidungen 260B - 260D bzw. die dielektrischen Auskleidungen 262B - 262D, jedoch keine Oxidschichten oder dielektrischen Kappschichten).
  • Wir wenden uns 9 zu, wo ein Ätzprozess durchgeführt wird, um die Strukturierungsschichten 225 von den Finnen 222A - 222E und Abschnitte der Silizium-Germanium-Opferabstandshalter 240', die entlang Seitenwänden der Strukturierungsschichten 225 angeordnet sind, zu entfernen, wodurch Öffnungen 275 zwischen Gate-Isolationsfinnen 270A - 270D entstehen, die die Halbleiterschichtstapel 210 der Finnen 222A - 222E freilegen. In 9 sind Oberseiten der Gate-Isolationsfinnen 270A - 270D relativ zur Oberseite des Substrats 202 höher als Oberseiten der Finnen 222A - 222E. Der Ätzprozess ist so konfiguriert, dass die Strukturierungsschichten 225 und die Silizium-Germanium-Opferabstandshalter 240' in Bezug auf die Gate-Isolationsfinnen 270A - 270D und die Halbleiterschichten 220 der Finnen 222A - 222E selektiv entfernt werden. Mit anderen Worten: Der Ätzprozess entfernt im Wesentlichen die Strukturierungsschichten 225 und Abschnitte der Silizium-Germanium-Opferabstandshalter 240', die entlang Seitenwänden der Strukturierungsschichten 225 angeordnet sind, entfernt aber nicht - oder entfernt nicht nennenswert - die Gate-Isolationsfinnen 270A - 270D und die Halbleiterschichten 220. Zum Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das Silizium und Stickstoff umfassendes Material (das heißt, die Strukturierungsschichten 225, wie zum Beispiel Siliziumnitridschichten) und Silizium-Germanium (das heißt, die Silizium-Germanium-Opferabstandshalter 240') mit einer höheren Rate ätzt als Metall und Sauerstoff umfassendes Material (das heißt, die dielektrischen Auskleidungen 260A - 260D, wie zum Beispiel dielektrische Schichten mit hohem k-Wert), Silizium und Kohlenstoff umfassende dielektrische Materialien (die auch Stickstoff und/oder Sauerstoff enthalten können) (das heißt, die dielektrischen Auskleidungen 262A - 262D und/oder die dielektrische Kappschicht 266), und Silizium (das heißt, die Halbleiterschichten 220) (das heißt, das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Siliziumnitrid und Silizium-Germanium). Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, oder eine Kombination davon. In einigen Ausführungsformen umfasst der Ätzprozess mehrere Schritte, wie zum Beispiel einen ersten Ätzschritt, der die Strukturierungsschichten 225 selektiv ätzt, und einen zweiten Ätzschritt, der die Silizium-Germanium-Opferabstandshalter 240' selektiv ätzt (zum Beispiel implementieren der erste Ätzschritt und der zweite Ätzschritt verschiedene Ätzmittel).
  • Wir wenden uns den 10A - 10D zu, wo Dummy-Gate-Stapel 280 über Abschnitten der Finnen 222A - 222E und den dielektrischen Finnen 270A - 270D gebildet werden. Zur Vereinfachung der Beschreibung und des Verständnisses ist 10D eine Draufsicht auf die Mehr-Gate-Vorrichtung 200 nach der Verarbeitung gemäß den 2 - 9 und den 10A - 10D; 10A ist eine Querschnittsansicht entlang einer Linie G-G in 10D (und kann als eine Metall-Gate-Schnitt-Querschnittsansicht bezeichnet werden); 10B ist eine Querschnittsansicht entlang der Linie SD-SD in 10D (und kann als eine Source/Drain-Schnitt-Querschnittsansicht bezeichnet werden); und 10C ist eine Querschnittsansicht entlang der Linie F-F in 10D (und kann als eine Finnen-Schnitt-Querschnittsansicht bezeichnet werden). In den 10A - 10D füllen Dummy-Gate-Stapel 280 die Öffnungen 275. Dummy-Gate-Stapel 280 erstrecken sich in Längsrichtung in einer Richtung, die sich von der Längsrichtung der Finnen 222A - 222E unterscheidet (und zum Beispiel orthogonal dazu verläuft). Zum Beispiel erstrecken sich die Dummy-Gate-Stapel 280 im Wesentlichen parallel zueinander entlang der y-Richtung und haben eine in der y-Richtung definierte Länge, eine in der x-Richtung definierte Breite und eine in der z-Richtung definierte Höhe. Dummy-Gate-Stapel 280 sind über Kanalregionen (C) der Mehr-Gate-Vorrichtung 200 und zwischen Source/Drain-Regionen (S/D) der Mehr-Gate-Vorrichtung 200 angeordnet. In der X-Z-Ebene sind Dummy-Gate-Stapel 280 auf Oberseiten der Finnen 222A - 222E (insbesondere Oberseiten der Halbleiterschichtstapel 210), Oberseiten der Gate-Isolationsfinnen 270A - 270D und Seitenwänden der Gate-Isolationsfinnen 270A - 270D angeordnet, dergestalt, dass die Dummy-Gate-Stapel 280 Oberseiten der Gate-Isolationsfinnen 270A - 270D in Kanalregionen der Mehr-Gate-Vorrichtung 200 umgeben. In der Y-Z-Ebene sind die Dummy-Gate-Stapel 280 über Oberseiten jeweiliger Kanalregionen der Finnen 222A - 222E angeordnet, dergestalt, dass die Dummy-Gate-Stapel 280 jeweilige Source-/Drain-Regionen der Finnen 222A - 222E zwischen sich aufnehmen. Jeder Dummy-Gate-Stapel 280 enthält ein Dummy-Gate-Dielektrikum 282, eine Dummy-Gate-Elektrode 284 und eine Hartmaske 286 (einschließlich beispielsweise einer ersten Maskenschicht 287 und einer zweiten Maskenschicht 288). Das Dummy-Gate-Dielektrikum 282 enthält ein dielektrisches Material, wie zum Beispiel Siliziumoxid, ein dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon. In einigen Ausführungsformen umfasst das Dummy-Gate-Dielektrikum 282 eine Grenzflächenschicht (einschließlich beispielsweise Siliziumoxid) und eine dielektrische Schicht mit hohem k-Wert, die über der Grenzflächenschicht angeordnet ist. Die Dummy-Gate-Elektrode 284 enthält ein geeignetes Dummy-Gate-Material, wie zum Beispiel Polysilizium, und die Hartmaske 286 (einschließlich der ersten Maskenschicht 287 und der zweiten Maskenschicht 288) enthält jedes geeignete Hartmaskenmaterial. In einigen Ausführungsformen weisen die Dummy-Gate-Stapel 280 zahlreiche weitere Schichten auf, zum Beispiel Kappschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten, oder Kombinationen davon. Dummy-Gate-Stapel 280 werden durch Abscheidungsprozesse, Lithografieprozesse, Ätzprozesse, andere geeignete Prozesse, oder Kombinationen davon gebildet. Zum Beispiel wird ein erster Abscheidungsprozess durchgeführt, um eine dielektrische Dummy-Gate-Schicht über der Mehr-Gate-Vorrichtung 200 zu bilden, ein zweiter Abscheidungsprozess wird durchgeführt, um eine Dummy-Gate-Elektrodenschicht über der dielektrischen Dummy-Gate-Schicht zu bilden, und ein dritter Abscheidungsprozess wird durchgeführt, um eine Hartmaskenschicht über der Dummy-Gate-Elektrodenschicht zu bilden. Die Abscheidungsprozesse umfassen CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattieren, andere geeignete Verfahren, oder Kombinationen davon. Ein lithografischer Strukturierungs- und Ätzprozess wird dann durchgeführt, um die Hartmaskenschicht, die Dummy-Gate-Elektrodenschicht und die Dummy-Gate-Dielektrikumschicht zu strukturieren, um Dummy-Gate-Stapel 280 zu bilden, die das Dummy-Gate-Dielektrikum 282, die Dummy-Gate-Elektrode 284 und die Hartmaske 286 umfassen, wie zum Beispiel in den - dargestellt. Die lithografischen Strukturierungsprozesse umfassen Resistbeschichtung (zum Beispiel Aufschleuderbeschichtung), weiches Brennen, Maskenausrichtung, Belichtung, Brennen nach der Belichtung, Entwickeln des Resists, Spülen, Trocknen (zum Beispiel hartes Brennen), andere geeignete lithografische Prozesse, oder Kombinationen davon. Die Ätzprozesse enthalten Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse, oder Kombinationen davon.
  • Wir wenden uns den 11A - 11D zu, wo Gate-Abstandshalter 289 entlang Seitenwänden von Dummy-Gate-Stapeln 280 gebildet werden, wodurch Gate-Strukturen 290 gebildet werden (was sich gemeinsam auf Dummy-Gate-Stapel 280 und Gate-Abstandshalter 289 bezieht), und Abschnitte der Finnen 222A - 222E in den Source-/Drain-Regionen der Mehr-Gate-Vorrichtung 200 (das heißt, Source-/Drain-Regionen der Finnen 222A - 222E, die nicht von Gate-Strukturen 290 bedeckt sind) werden ebenfalls mindestens teilweise entfernt, um Source-/Drain-Aussparungen (Gräben) 295 zu bilden. Zur Vereinfachung der Beschreibung und des Verständnisses ist 11D eine Draufsicht auf die Mehr-Gate-Vorrichtung 200 nach der Verarbeitung gemäß den 2 - 9, 10A - 10D und 11A - 11D; 11A ist eine Metall-Gate-Schnitt-Querschnittsansicht entlang der Linie G-G in 11D; 11B ist eine Source/Drain-Schnitt-Querschnittsansicht entlang der Linie SD-SD in 11D; und 10C ist eine Finnen-Schnitt-Querschnittsansicht entlang der Linie F-F in 11D. Für die Zwecke der folgenden Besprechung und zur Vereinfachung der Beschreibung und des Verständnisses sind die 12A - 26A Metall-Gate-Schnitt-Querschnittsansichten der Mehr-Gate-Vorrichtung 200 während der Verarbeitung entlang der Linie G-G in 11D (zum Beispiel durch eine der Gate-Strukturen 290); 12B - 26B sind Source/Drain-Schnitt-Querschnittsansichten der Mehr-Gate-Vorrichtung 200 während der Verarbeitung entlang der Linie SD-SD in 11D (zum Beispiel durch den Source/Drain-Region, die zwischen den Gate-Strukturen 290 angeordnet ist); 12C - 26C sind Finnen-Schnitt-Querschnittsansichten der Mehr-Gate-Vorrichtung 200 während der Verarbeitung entlang der Linie F-F in 11D (zum Beispiel durch die Finne 222A); 12D, 13D und 18D - 26D sind Gate-Abstandshalter-Schnitt-Querschnittsansichten der Mehr-Gate-Vorrichtung 200 während der Verarbeitung entlang der Linie S-S in 11D (zum Beispiel durch die Gate-Abstandshalter 289 der einen der Gate-Strukturen 290); und 20E ist eine Draufsicht auf die Mehr-Gate-Vorrichtung 200 während der Verarbeitung gemäß den 20A - 20E.
  • In den 11A - 11D reduziert die Verarbeitung im Zusammenhang mit dem Bilden von Gate-Abstandshaltern 289 und/oder Source/Drain-Ausnehmungen 295 eine Höhe der freiliegenden Abschnitte der Gate-Isolationsfinnen 270A - 270D (zum Beispiel Abschnitte der Gate-Isolationsfinnen 270A - 270D in den Source/Drain-Regionen der Mehr-Gate-Vorrichtung 200) relativ zu den nicht-freiliegenden Abschnitten der Gate-Isolationsfinnen 270A - 270D (zum Beispiel Abschnitte der Gate-Isolationsfinnen 270A - 270D in Kanalregionen der Mehr-Gate-Vorrichtung 200). Zum Beispiel haben die Gate-Isolationsfinnen 270A - 270D eine Höhe h1 (11A), und Ätzprozesse, die zum Bilden von Gate-Abstandshaltern 289 und/oder Source/Drain-Aussparungen 295 implementiert werden, reduzieren absichtlich oder unabsichtlich eine Höhe freiliegender Abschnitte der Gate-Isolationsfinnen 270A - 270D von der Höhe h1 auf eine Höhe h2 (11B). In einigen Ausführungsformen beträgt die Höhe h1 etwa 40 nm bis etwa 80 nm, und die Höhe h2 beträgt etwa 25 nm bis etwa 75 nm. In einigen Ausführungsformen beträgt das Verhältnis von Höhe h1 zu Höhe h2 etwa 1,06:1 bis etwa 1,6:1. Dementsprechend haben Abschnitte der Gate-Isolationsfinnen 270A - 270D, die in Kanalregionen der Mehr-Gate-Vorrichtung 200 unter Gate-Strukturen 290 angeordnet sind, eine Höhe h1, während Abschnitte der Gate-Isolationsfinnen 270A - 270D, die in Source-/Drain-Regionen der Mehr-Gate-Vorrichtung 200 angeordnet sind und nicht unter Gate-Strukturen 290 angeordnet sind, eine Höhe h2 haben. In solchen Ausführungsformen kann die Dicke der dielektrischen Kappschicht 266 der Gate-Isolationsfinne 270A durch die Ätzprozesse von der Dicke t6 auf eine Dicke t7 reduziert werden, die geringer als eine Dicke t6 ist. In einigen Ausführungsformen beträgt die Dicke t7 etwa 5 nm bis etwa 30 nm. In einigen Ausführungsformen, in denen die Mehr-Gate-Vorrichtung 200 mehrere Gate-Isolationsfinnen mit dielektrischen Kappschichten enthält, kann der Ätzprozess variierende Mengen der dielektrischen Kappschichten verbrauchen und dazu führen, dass die dielektrischen Kappschichten der Gate-Isolationsfinnen über die Mehr-Gate-Vorrichtung 200 hinweg verschiedene Dicken enthalten.
  • Gate-Abstandshalter 289 werden neben (das heißt, entlang Seitenwänden von) jeweiligen Dummy-Gate-Stapeln 280 angeordnet. Gate-Abstandshalter 289 werden durch einen beliebigen geeigneten Prozess gebildet und enthalten ein dielektrisches Material. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material, oder Kombinationen davon enthalten (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, Siliziumoxycarbid und/oder Siliziumoxycarbonitrid). Zum Beispiel wird eine dielektrische Schicht, die Silizium und Stickstoff enthält, wie zum Beispiel eine Siliziumnitridschicht, über der Mehr-Gate-Vorrichtung 200 abgeschieden und geätzt (zum Beispiel anisotrop geätzt), um Gate-Abstandshalter 289 zu bilden. In einigen Implementierungen weisen die Gate-Abstandshalter 289 eine Mehrschichtstruktur auf, wie zum Beispiel eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. In einigen Ausführungsformen wird mehr als ein Satz Abstandshalter, wie zum Beispiel Dichtungsabstandshalter, Versatz-Abstandshalter, Opferabstandshalter, Dummy-Abstandshalter und/oder Hauptabstandshalter, neben den Dummy-Gate-Stapeln 280 gebildet. In solchen Ausführungsformen können die verschiedenen Sätze von Abstandshaltern Materialien enthalten, die verschiedene Ätzraten haben. Zum Beispiel wird eine erste dielektrische Schicht, die Silizium und Sauerstoff (zum Beispiel Siliziumoxid) enthält, abgeschieden und geätzt, um einen ersten Abstandshaltersatz neben den Seitenwänden der Dummy-Gate-Stapel 280 zu bilden, und eine zweite dielektrische Schicht, die Silizium und Stickstoff (zum Beispiel Siliziumnitrid) enthält, wird abgeschieden und geätzt, um einen zweiten Abstandshaltersatz neben dem ersten Abstandshaltersatz zu bilden.
  • In der dargestellten Ausführungsform werden durch einen Ätzprozess die Halbleiterschichtstapel 210 in Source/Drain-Regionen der Mehr-Gate-Vorrichtung 200 vollständig entfernt, wodurch die Finnenabschnitte 202' in Source/Drain-Regionen der Mehr-Gate-Vorrichtung 200 freigelegt werden. Der Ätzprozess entfernt auch vollständig Abschnitte der Silizium-Germanium-Opferschichten 240, die entlang Seitenwänden der Halbleiterschichtstapel 210 in den Source-/Drain-Regionen der Mehr-Gate-Vorrichtung 200 angeordnet sind. Jede Source/Drain-Aussparung 295 hat daher eine erste Seitenwand, die durch eine der Gate-Isolationsfinnen 270A - 270D (oder eine andere Gate-Isolationsfinne) definiert ist, eine zweite Seitenwand, die durch eine der Gate-Isolationsfinnen 270A - 270D (oder eine andere Gate-Isolationsfinne) definiert ist, und eine dritte Seitenwand (oder Seitenwände), die durch verbleibende Abschnitte der Halbleiterschichtstapel 210 und verbleibende Abschnitte der Silizium-Germanium-Opferschichten 240, die unter den Gate-Strukturen 290 angeordnet sind, definiert ist. Jede Source/Drain-Aussparung 295 hat des Weiteren einen Boden, der durch einen jeweiligen Finnenabschnitt 202' und ein jeweiliges Isolationsmerkmal 235 definiert ist. In einigen Ausführungsformen werden durch den Ätzprozess einige, aber nicht alle Halbleiterschichtstapel 210 entfernt, dergestalt, dass die Source/Drain-Aussparungen 295 Böden haben, die durch jeweilige Halbleiterschichten 215 oder Halbleiterschichten 220 definiert werden. In einigen Ausführungsformen werden durch den Ätzprozess außerdem einige, aber nicht alle Finnenabschnitte 202' entfernt, dergestalt, dass sich die Source/Drain-Aussparungen 295 unter Oberseiten der Isolationsmerkmale 235 erstrecken. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess, oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein mehrstufiger Ätzprozess. Zum Beispiel kann der Ätzprozess abwechselnd Ätzmittel verwenden, um separat und abwechselnd Halbleiterschichten 215, Halbleiterschichten 220 und/oder Silizium-Germanium-Schichten 240 zu entfernen. In einigen Ausführungsformen sind die Parameter des Ätzprozesses so konfiguriert, dass die Halbleiterschichtstapel 210 selektiv geätzt werden, wobei die Gate-Strukturen 290 (das heißt, die Dummy-Gate-Stapel 280 und die Gate-Abstandshalter 289), die Gate-Isolationsfinnen 270A - 270D und/oder die Isolationsmerkmale 235 allenfalls minimal geätzt werden. In einigen Ausführungsformen wird ein Lithografieprozess, wie zum Beispiel jene, die im vorliegenden Text beschrieben sind, durchgeführt, um eine strukturierte Maskenschicht zu bilden, die Gate-Strukturen 290 und/oder Gate-Isolationsfinnen 270A - 270D bedeckt, und der Ätzprozess verwendet die strukturierte Maskenschicht als eine Ätzmaske. In solchen Ausführungsformen werden die Höhen der Gate-Isolationsfinnen 270A - 270D in den Source-/Drain-Regionen der Mehr-Gate-Vorrichtung 200 nicht reduziert, dergestalt, dass die Gate-Isolationsfinnen 270A - 270D sowohl in Kanalregionen als auch in Source-/Drain-Regionen der Mehr-Gate-Vorrichtung 200 nach dem Bilden von Gate-Abstandshaltern 289 und Source-/Drain-Ausnehmungen 295 die Höhe h1 haben.
  • Wir wenden uns den 12A - 12D und 13A - 13D zu, wo innere Abstandshalter 300A und innere Abstandshalter 300B unter Gate-Strukturen 290 entlang Seitenwänden von Halbleiterschichten 220 und Halbleiterschichten 215 unter Dummy-Gate-Stapeln 280 gebildet werden. Unter den Gate-Abstandshaltern 289 trennen innere Abstandshalter 300A die Halbleiterschichten 220 voneinander und die untersten Halbleiterschichten 220 von den Finnenabschnitten 202', während innere Abstandshalter 300B Seitenwände der Halbleiterschichten 220 und Seitenwände der Halbleiterschichten 215 von Gate-Isolationsfinnen 270A - 270D trennen. In den 12A - 12D wird ein erster Ätzprozess durchgeführt, der selektiv Halbleiterschichten 215 ätzt, die durch Source/Drain-Gräben 295 freigelegt werden, wobei die Halbleiterschichten 220, die Finnenabschnitte 202', die Isolationsmerkmale 235, die Gate-Isolationsfinnen 270A - 270D und die Gate-Strukturen 290 allenfalls minimal geätzt werden, dergestalt, dass Spalte 300A' zwischen den Halbleiterschichten 220 und zwischen den Finnenabschnitten 202' und den Halbleiterschichten 220 gebildet werden. Der erste Ätzprozess ätzt des Weiteren selektiv Silizium-Germanium-Opferabstandshalter 240', die durch Source/Drain-Aussparungen 295 freigelegt werden, dergestalt, dass Spalte 300B' zwischen Halbleiterschichten 220 und Gate-Isolationsfinnen 270A - 270D gebildet werden. Spalte 300A' und Spalte 300B' sind unter Gate-Abstandshaltern 289 angeordnet. Die Halbleiterschichten 220 werden somit unter den Gate-Abstandshaltern 289 suspendiert und werden durch Spalte 300A' voneinander getrennt und durch Spalte 300B' von den Gate-Isolationsfinnen 270A - 270D getrennt. In einigen Ausführungsformen erstrecken sich Spalte 300A' und/oder Spalte 300B' mindestens teilweise unter Dummy-Gate-Stapeln 280. Der erste Ätzprozess ist so konfiguriert, dass er die Halbleiterschichten 215 und die Silizium-Germanium-Abstandshalter 240' seitlich (zum Beispiel entlang der x-Richtung und/oder der y-Richtung) ätzt. In der dargestellten Ausführungsform reduziert der erste Ätzprozess eine Länge der Halbleiterschichten 215 und der Silizium-Germanium-Abstandshalter 240' entlang der x-Richtung. Der erste Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess, oder eine Kombination davon.
  • In den 13A - 13D bildet ein Abscheidungsprozess dann eine Abstandsschicht über Gate-Strukturen 290 und über Merkmalen, die Source/Drain-Aussparungen 295 definieren (zum Beispiel Halbleiterschichten 215, Halbleiterschichten 220, Finnenabschnitte 202', Gate-Isolationsfinnen 270A - 270D, Isolationsmerkmale 235 und/oder Silizium-Germanium-Abstandshalter 240') wie zum Beispiel CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattieren, andere geeignete Verfahren, oder Kombinationen davon. Die Abstandsschicht füllt teilweise (und in einigen Ausführungsformen vollständig) die Source/Drain-Aussparungen 295. Der Abscheidungsprozess ist so konfiguriert, dass sichergestellt wird, dass die Abstandshalterschicht die Spalte 300A' und die Spalte 300B' mindestens teilweise füllt. Anschließend wird ein zweiter Ätzprozess durchgeführt, der die Abstandshalterschicht selektiv ätzt, um innere Abstandshalter 300A, die die Spalte 300A' füllen, und innere Abstandshalter 300B, die die Spalte 300B' füllen, zu bilden, wie in den 13A - 13D dargestellt, wobei die Halbleiterschichten 220, die Finnenabschnitte 202', die Isolationsmerkmale 235, die Gate-Isolationsfinnen 270A - 270D und die Gate-Strukturen 290 allenfalls minimal geätzt werden. Die Abstandshalterschicht (und damit die inneren Abstandshalter 300A und inneren Abstandshalter 300B) enthält ein Material, das sich von einem Material der Halbleiterschichten 220 und der Finnenabschnitte 202', einem Material der Isolationsmerkmale 235, einem Material der Gate-Isolationsfinnen 270A - 270D und/oder einem Material der Gate-Strukturen 290 unterscheidet, um eine gewünschte Ätzselektivität während des zweiten Ätzprozesses zu erreichen. In einigen Ausführungsformen enthält die Abstandsschicht ein dielektrisches Material, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material, oder Kombinationen davon enthält (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid und/oder Siliziumoxycarbonitrid). In einigen Ausführungsformen enthält die Abstandsschicht ein dielektrisches Material mit niedrigem k-Wert, wie zum Beispiel die im vorliegenden Text beschriebenen. In einigen Ausführungsformen werden Dotanden (zum Beispiel p-Dotanden, n-Dotanden, oder Kombinationen davon) in das dielektrische Material eingearbeitet, dergestalt, dass die Abstandsschicht ein dotiertes dielektrisches Material enthält.
  • Wir wenden uns den 14A - 14C zu, wo epitaxiale Source/Drain-Merkmale in Source/Drain-Aussparungen 295 gebildet werden. Zum Beispiel wird ein Halbleitermaterial epitaxial von den Finnenabschnitten 202' und den Halbleiterschichten 220 gezüchtet, die durch die Source/Drain-Aussparungen 295 freigelegt werden, wodurch epitaxiale Source/Drain-Merkmale 310 gebildet werden. Weil Halbleitermaterial während eines epitaxialen Wachstumsprozesses, der zum Bilden epitaxialer Source/Drain-Merkmale 310 verwendet wird, nicht von dielektrischen Flächen aus wächst, können in einigen Ausführungsformen Luftspalte 312 zwischen epitaxialen Source/Drain-Merkmalen 310, Gate-Isolationsfinnen 270A - 270D und Isolationsmerkmalen 235 gebildet werden. In einigen Ausführungsformen, wie zum Beispiel den gezeigten, füllen die epitaxialen Source/Drain-Merkmale 310 die Source/Drain-Aussparungen 295 in der Y-Z-Ebene nicht vollständig aus, dergestalt, dass Oberseiten der epitaxialen Source/Drain-Merkmale 310 relativ zur Oberseite des Substrats 202 niedriger liegen als Oberseiten der Gate-Isolationsfinnen 270A - 270D. In einigen Ausführungsformen füllen die epitaxialen Source/Drain-Merkmale 310 die Source/Drain-Aussparungen 295 in der Y-Z-Ebene vollständig aus, dergestalt, dass Oberseiten der epitaxialen Source/Drain-Merkmale 310 im Wesentlichen planar mit Oberseiten der Gate-Isolationsfinnen 270A - 270D sind oder relativ zur Oberseite des Substrats 202 höher als Oberseiten der Gate-Isolationsfinnen 270A-270D liegen. Ein Epitaxieprozess kann CVD-Abscheidungstechniken (zum Beispiel LPCVD, VPE und/oder UHV-CVD), Molekularstrahlepitaxie, andere geeignete Epitaxieprozesse, oder Kombinationen davon verwenden. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung von Finnenabschnitten 202' und/oder Halbleiterschichten 220 interagieren. Die epitaxialen Source/Drain-Merkmale 310 sind mit n-Dotanden und/oder p-Dotanden dotiert. In einigen Ausführungsformen enthalten die epitaxialen Source/Drain-Merkmale 310 für n-Transistoren Silizium, das mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotanden, oder Kombinationen davon dotiert sein kann (zum Beispiel durch Bilden von epitaxialen Si:C-Source/Drain-Merkmalen, epitaxialen Si:P-Source/Drain-Merkmalen oder epitaxialen Si:C:P-Source/Drain-Merkmalen). In einigen Ausführungsformen enthalten die epitaxialen Source/Drain-Merkmale 310 für p-Transistoren Silizium-Germanium oder Germanium, das mit Bor, einem anderen p-Dotanden, oder Kombinationen davon dotiert sein kann (zum Beispiel durch Bilden von epitaxialen Si:Ge:B-Source/Drain-Merkmalen). In einigen Ausführungsformen umfassen die epitaxialen Source/Drain-Merkmale 310 mehr als eine epitaxiale Halbleiterschicht, wobei die epitaxialen Halbleiterschichten die gleichen oder unterschiedliche Materialien und/oder Dotierungskonzentrationen enthalten können. In einigen Ausführungsformen enthalten die epitaxialen Source/Drain-Merkmale 310 Materialien und/oder Dotanden, die eine gewünschte Zugspannung und/oder Druckspannung in jeweiligen Kanalregionen der n-Transistoren und/oder der p-Transistoren erreichen. In einigen Ausführungsformen werden die epitaxialen Source/Drain-Merkmale 310 während der Abscheidung dotiert, indem einem Ausgangsmaterial des Epitaxieprozesses Störatome (das heißt, in-situ) hinzugefügt werden. In einigen Ausführungsformen werden die epitaxialen Source/Drain-Merkmale 310 durch einen Ionenimplantationsprozess im Anschluss an einen Abscheidungsprozess dotiert. In einigen Ausführungsformen werden Temperungsprozesse (zum Beispiel schnelles thermisches Tempern und/oder Laser-Tempern) durchgeführt, um Dotanden in epitaxialen Source/Drain-Merkmalen 310 und/oder anderen Source/Drain-Regionen (zum Beispiel stark dotierte Source/Drain-Regionen und/oder leicht dotierte Source/Drain-Regionen (LDD)) zu aktivieren. Die vorliegende Offenbarung sieht vor, dass jedes der epitaxialen Source/Drain-Merkmale 310 in Abhängigkeit von einer Transistorregion der Mehr-Gate-Vorrichtung 200 konfiguriert wird, der das jeweilige epitaxiale Merkmal 310 entspricht, dergestalt, dass epitaxiale Source/Drain-Merkmale die gleichen Materialien und/oder verschiedene Materialien aufweisen können. Zum Beispiel können epitaxiale Source/Drain-Merkmale 310, die n-Transistorregionen entsprechen, Silizium und n-Dotanden (zum Beispiel Phosphor und/oder Kohlenstoff) enthalten, während epitaxiale Source/Drain-Merkmale, die p-Transistoren entsprechen, Silizium, Germanium und p-Dotanden (zum Beispiel Bor) enthalten können.
  • Wir wenden uns den 15A - 15C zu, wo eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 320 über der Mehr-Gate-Vorrichtung 200 gebildet wird, eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 322 über der CESL 320 gebildet wird, eine ILD-Schutzschicht 324 über der ILD-Schicht 322 gebildet wird, und ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt wird, bis die oberen Abschnitte (oder Oberseiten) der Dummy-Gate-Stapel 280 erreicht (freigelegt) sind. Die CESL 320 und die ILD-Schicht 322 sind über epitaxialen Source/Drain-Merkmalen 310 und Gate-Isolationsfinnen 270A - 270D in Source/Drain-Regionen der Mehr-Gate-Vorrichtung 200 angeordnet, und in der dargestellten Ausführungsform füllen die CESL 320 und die ILD-Schicht 322 einen übrigen Teil der Source/Drain-Aussparungen 295. Die CESL 320, die ILD-Schicht 322 und die ILD-Schutzschicht 324 sind zwischen benachbarten Gate-Strukturen 290 angeordnet. In einigen Ausführungsformen sind die CESL 320 und/oder die ILD-Schicht 322 auf Facetten der epitaxialen Source/Drain-Merkmalen 310, die sich von den Gate-Isolationsfinnen 270A - 270D zu Oberseiten (Facetten) der epitaxialen Source/Drain-Merkmale 310 erstrecken, angeordnet und kontaktieren diese physisch, während Facetten der epitaxialen Source/Drain-Merkmale 310, die sich von den Gate-Isolationsfinnen 270A - 270D zu Unterseiten (Facetten) der epitaxialen Source/Drain-Merkmale 310 erstrecken (das heißt, Flächen, die auf den Finnenabschnitten 202' angeordnet sind), aufgrund von Luftspalten 312 keinen physischen Kontakt mit dielektrischem Material haben. Die CESL 320, die ILD-Schicht 322 und die ILD-Schutzschicht 324 werden durch CVD, PVD, ALD, HDPCVD, HARP, FCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren, oder Kombinationen davon gebildet. In einigen Ausführungsformen wird die ILD-Schicht 322 durch FCVD, HARP, HDPCVD, oder Kombinationen davon gebildet. In einigen Ausführungsformen entfernt der Planarisierungsprozess Hartmasken 286 von Dummy-Gate-Stapeln 280, um darunterliegende Dummy-Gate-Elektroden 284 von Dummy-Gate-Stapeln 280, wie zum Beispiel Polysilizium-Gate-Elektroden, freizulegen. Die ILD-Schicht 322 enthält ein dielektrisches Material, einschließlich beispielsweise Siliziumoxid, kohlenstoffdotiertes Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BSG, BPSG, FSG, Black Diamond® (Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, dielektrisches Material auf BCB-Basis, SiLK (Dow Chemical, Midland, Michigan), Polyimid, andere geeignete dielektrische Materialien, oder Kombinationen davon. In einigen Ausführungsformen enthält die ILD-Schicht 322 ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner ist als eine Dielektrizitätskonstante von Siliziumdioxid (zum Beispiel k < 3,9). In einigen Ausführungsformen enthält die ILD-Schicht 322 ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner als etwa 2,5 ist (das heißt, ein dielektrisches Material mit extrem niedrigen k-Wert (extreme low-k, ELK)), wie zum Beispiel SiO2 (zum Beispiel poröses Siliziumdioxid), Siliziumcarbid (SiC) und/oder kohlenstoffdotiertes Oxid (zum Beispiel ein Material auf SiCOH-Basis (das zum Beispiel Si-CH3-Bindungen aufweist)), von denen jedes so abgestimmt/konfiguriert ist, dass es eine Dielektrizitätskonstante von weniger als etwa 2,5 aufweist. Die ILD-Schicht 322 kann eine mehrschichtige Struktur aufweisen, die mehrere dielektrische Materialien umfasst. Die CESL 320 enthält ein anderes Material als die ILD-Schicht 322, wie zum Beispiel ein dielektrisches Material, das sich von dem dielektrischen Material der ILD-Schicht 322 unterscheidet. Wenn die ILD-Schicht 322 zum Beispiel ein dielektrisches Material enthält, das Silizium und Sauerstoff enthält und eine Dielektrizitätskonstante aufweist, die kleiner ist als ungefähr die Dielektrizitätskonstante von Siliziumdioxid, so kann die CESL 320 Silizium und Stickstoff enthalten, wie zum Beispiel Siliziumnitrid oder Siliziumoxynitrid. Die ILD-Schutzschicht 324 enthält ein Material, das sich von dem Material der ILD-Schicht 322 unterscheidet und das eine Ätzselektivität und/oder eine Planarisierungsselektivität bietet, die zur Fertigung der hier beschriebenen Mehr-Gate-Vorrichtung 200 erforderlich ist. In der dargestellten Ausführungsform umfasst die ILD-Schutzschicht 324 ein Silizium und Stickstoff umfassendes Material, wie zum Beispiel Siliziumnitrid oder Siliziumcarbonitrid. In einigen Ausführungsformen enthält die ILD-Schutzschicht 324 Silizium, Siliziumcarbid, Siliziumoxynitrid, Siliziumoxycarbonitrid, Siliziumoxycarbid, ein anderes geeignetes Material, oder Kombinationen davon.
  • Anschließend wird ein Gate-Ersatzprozess durchgeführt, um die Dummy-Gate-Stapel 280 durch Metall-Gate-Stapel zu ersetzen. Während des Gate-Ersetzungsprozesses wird ein Kanalfreigabeprozess durchgeführt, um suspendierte Kanalschichten in Kanalregionen der Mehr-Gate-Vorrichtung 200 zu bilden, wobei die Metall-Gate-Stapel die suspendierten Kanalschichten mindestens teilweise umgeben. Zum Beispiel werden - womit wir uns den 16A - 16C zuwenden - Gate-Öffnungen 330 in Gate-Strukturen 290 gebildet, indem Dummy-Gate-Stapel 280 entfernt werden, wodurch Halbleiterschichtstapel 210 von Finnen 222A - 222E in Kanalregionen der Mehr-Gate-Vorrichtung 200 und Silizium-Germanium-Abstandshalter 240', die entlang Seitenwänden der Halbleiterschichtstapel 210 von Finnen 222A - 222E in Kanalregionen der Mehr-Gate-Vorrichtung 200 angeordnet sind, freigelegt werden. Zum Beispiel wird ein Ätzprozess durchgeführt, der Hartmasken 286, Dummy-Gate-Elektroden 284 und Dummy-Gate-Dielektrika 282 entfernt. Der Ätzprozess ist so konfiguriert, dass er Hartmasken 286, Dummy-Gate-Elektroden 284 und/oder Dummy-Gate-Dielektrika 282 selektiv in Bezug auf die ILD-Schutzschicht 324, Gate-Abstandshalter 289, Silizium-Germanium-Abstandshalter 240' und/oder Halbleiterschichten 220 entfernt. Mit anderen Worten: Der Ätzprozess entfernt im Wesentlichen die Hartmasken 286, die Dummy-Gate-Elektroden 284 und die Dummy-Gate-Dielektrika 282, aber er entfernt nicht - oder nicht nennenswert - die ILD-Schutzschicht 324, die Gate-Abstandshalter 289, die Silizium-Germanium-Abstandshalter 240' und/oder die Halbleiterschichten 220. Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, oder Kombinationen davon. In einigen Ausführungsformen umfasst der Ätzprozess mehrere Schritte, wie zum Beispiel einen ersten Ätzschritt, der selektiv Hartmasken 286 ätzt, einen zweiten Ätzschritt, der selektiv Dummy-Gate-Elektroden 284 ätzt, und einen dritten Ätzschritt, der selektiv Dummy-Gate-Dielektrika 282 ätzt (zum Beispiel implementieren der erste, der zweite und der dritte Ätzschritt verschiedene Ätzmittel). In einigen Ausführungsformen verwendet der Ätzprozess eine strukturierte Maskenschicht als eine Ätzmaske, wobei die strukturierte Maskenschicht die ILD-Schutzschicht 324 und/oder die Gate-Abstandshalter 289 bedeckt, aber Öffnungen aufweist, die die Dummy-Gate-Stapel 280 freilegen.
  • Nach dem Entfernen von Dummy-Gate-Stapeln 280 werden Halbleiterschichten 215 von Halbleiterschichtstapeln 210, die durch Gate-Öffnungen 330 freigelegt werden, selektiv von Kanalregionen der Mehr-Gate-Vorrichtung 200 entfernt, wodurch suspendierte Halbleiterschichten 220' gebildet werden, die voneinander und/oder von Finnenabschnitten 202' durch Spalte 335A getrennt sind. Die Silizium-Germanium-Opferabstandshalter 240' werden ebenfalls selektiv von Kanalregionen der Mehr-Gate-Vorrichtung 200 entfernt, wodurch Spalte 335B zwischen suspendierten Halbleiterschichten 220' und den Gate-Isolationsfinnen 270A - 270D gebildet werden. Darum hat jede Transistorregion der Mehr-Gate-Vorrichtung 200 mindestens eine suspendierte Halbleiterschicht 220'. Zum Beispiel enthält jede Transistorregion der Mehr-Gate-Vorrichtung 200 drei suspendierte Halbleiterschichten 220', die vertikal entlang der z-Richtung gestapelt sind, um drei Kanäle bereitzustellen, durch die Strom zwischen jeweiligen epitaxialen Source/Drain-Merkmalen 310 während des Betriebs von Transistoren entsprechend den Transistorregionen fließen kann. Die suspendierten Halbleiterschichten 220' werden daher im Folgenden als Kanalschichten 220' bezeichnet, und der Prozess zum Bilden der Kanalschichten 220' kann als ein Kanalfreigabeprozess bezeichnet werden. In der dargestellten Ausführungsform sind Oberseiten der obersten Kanalschichten 220' niedriger als Oberseiten von Gate-Isolationsfinnen 270A - 270D relativ zu einer Oberseite des Substrats 202 (das heißt, die Kanalhöhen der Transistoren der Mehr-Gate-Vorrichtung 200 sind kleiner als Höhen der Gate-Isolationsfinnen 270A - 270D). Zum Beispiel beträgt ein Höhenunterschied Δh zwischen Oberseiten der obersten Kanalschichten 220' und Oberseiten von Gate-Isolationsfinnen 270A - 270D etwa 5 nm bis etwa 25 nm. Ein Abstand s1 wird zwischen Kanalschichten 220' entlang der z-Richtung definiert, und ein Abstand s2 wird zwischen Kanalschichten 220' und Gate-Isolationsfinnen 270A - 270D entlang der y-Richtung definiert. Der Abstand s1 und der Abstand s2 entsprechen Breiten von Spalten 335A bzw. Spalten 335B. In einigen Ausführungsformen ist der Abstand s1 ungefähr gleich der Dicke t1 der Halbleiterschichten 215, und der Abstand s2 ist ungefähr gleich der Dicke der Silizium-Germanium-Opferabstandshalter 240', obwohl die vorliegende Offenbarung auch Ausführungsformen in Betracht zieht, bei denen der Abstand s1 größer oder kleiner als eine Dicke t1 ist und der Abstand s2 größer oder kleiner als die Dicke der Silizium-Germanium-Abstandshalter 240' ist. In einigen Ausführungsformen beträgt der Abstand s1 etwa 8 nm bis etwa 15 nm. In einigen Ausführungsformen beträgt der Abstand s2 etwa 8 nm bis etwa 15 nm. In einigen Ausführungsformen hat jede Kanalschicht 220' Abmessungen im Nanometerbereich und kann - allein oder zusammen - als „Nanostrukturen“ bezeichnet werden. Zum Beispiel kann jede Kanalschicht 220' eine Breite entlang der x-Richtung von etwa 8 nm bis etwa 100 nm, eine Länge entlang der y-Richtung von etwa 8 nm bis etwa 100 nm, und eine Dicke entlang der z-Richtung von etwa 3 nm bis etwa 10 nm aufweisen. In einigen Ausführungsformen haben die Kanalschichten 220' Abmessungen im Sub-Nanometerbereich. Die Kanalschichten 220' können zylinderförmige Profile (zum Beispiel Nanodrähte), rechteckige Profile (zum Beispiel Nanostäbe), bahnförmige Profile (zum Beispiel Nanolagen (zum Beispiel sind die Abmessungen in der X-Y-Ebene größer als Abmessungen in der X-Z-Ebene und der Y-Z-Ebene, um bahnartige Strukturen zu bilden) oder jedes andere zweckmäßig geformte Profil aufweisen.
  • In einigen Ausführungsformen wird ein Ätzprozess durchgeführt, um die Halbleiterschichten 215 und die Silizium-Germanium-Opferabstandshalter 240' selektiv zu ätzen, wobei die Halbleiterschichten 220, die Finnenabschnitte 202', die Isolationsmerkmale 235, die Gate-Isolationsfinnen 270A - 270D, die Gate-Abstandshalter 289, die inneren Abstandshalter 300A, die inneren Abstandshalter 300B und/oder die ILD-Schutzschicht 324 allenfalls minimal geätzt werden. In einigen Ausführungsformen wird für den Ätzprozess ein Ätzmittel ausgewählt, das Silizium-Germanium (das heißt, die Halbleiterschichten 215 und die Silizium-Germanium-Opferabstandshalter 240') mit einer höheren Rate ätzt als Silizium (das heißt, Halbleiterschichten 220 und Finnenabschnitte 202') und dielektrische Materialien (das heißt, die Isolationsmerkmale 235, die Gate-Isolationsfinnen 270A - 270D, die Gate-Abstandshalter 289, die inneren Abstandshalter 300A, die inneren Abstandshalter 300B und/oder die ILD-Schutzschicht 324) (das heißt, das Ätzmittel besitzt eine hohe Ätzselektivität in Bezug auf Silizium-Germanium). Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, oder Kombinationen davon. In einigen Ausführungsformen ätzt der Ätzprozess die Halbleiterschichten 220 und die Finnenabschnitte 202' teilweise, aber nur minimal. Zum Beispiel reduziert der Ätzprozess in den 16A - 16C die Längen der Halbleiterschichten 220 entlang der y-Richtung, dergestalt, dass die Längen der Kanalschichten 220' geringer sind als Längen der Halbleiterschichten 220 vor dem Ätzprozess. In solchen Ausführungsformen kann der Ätzprozess auch die Breiten von Abschnitten der Finnenabschnitte 202', die sich über Oberseiten der Isolationsmerkmale 235 entlang der y-Richtung erstrecken, reduzieren, dergestalt, dass Breiten der Abschnitte der Finnenabschnitte 202' (die als Finnenverlängerungen bezeichnet werden können) geringer sind als Breiten der Finnenabschnitte 202'. In einigen Ausführungsformen ist der Ätzprozess so konfiguriert, dass Halbleiterschichten 220 entlang der y-Richtung absichtlich geätzt werden, um Solllängen von Kanalschichten 220' zu erreichen. In einigen Ausführungsformen kann vor der Durchführung des Ätzprozesses ein Oxidationsprozess implementiert werden, um Halbleiterschichten 215 und/oder Silizium-Germanium-Opferabstandshalter 240' in Silizium-Germaniumoxidmerkmale umzuwandeln, wobei der Ätzprozess dann die Silizium-Germaniumoxidmerkmale entfernt. In einigen Ausführungsformen umfasst der Ätzprozess mehrere Schritte, wie zum Beispiel einen ersten Ätzschritt, der zum Entfernen von Silizium-Germanium-Abstandshaltern 240' konfiguriert ist, und einen zweiten Ätzschritt, der zum Entfernen von Halbleiterschichten 215 konfiguriert ist. In einigen Ausführungsformen wird nach dem Entfernen der Halbleiterschichten 215 und der Silizium-Germanium-Opferabstandshalter 240' ein Ätzprozess durchgeführt, um ein Profil der Kanalschichten 220' zu modifizieren, um Sollabmessungen und/oder Sollformen für die Kanalschichten 220' zu erreichen.
  • In den 16A - 16D wird ein Trimmprozess an dielektrischen Auskleidungen 260A - 260D von Gate-Isolationsfinnen 270A - 270D durchgeführt, um den Abstand s2 zwischen Kanalschichten 220' und Gate-Isolationsfinnen 270A - 270D zu vergrößern. Das Vergrößern des Abstands s2 zwischen Kanalschichten 220' und Gate-Isolationsfinnen 270A - 270D vergrößert ein Metall-Gate-Füllfenster zum Bilden von Metall-Gate-Stapeln in Gate-Öffnungen 330, wie unten noch näher beschrieben wird. Der Trimmprozess vergrößert den Abstand s2, indem die Dicke t4 der dielektrischen Auskleidungen 260A - 260D entlang Seitenwänden von Gate-Isolationsfinnen 270A - 270D auf eine Dicke t8 reduziert wird. In einigen Ausführungsformen beträgt die Dicke t8 etwa 1 nm bis etwa 7 nm. Dementsprechend haben die dielektrischen Auskleidungen 260A - 260D verschiedene Dicken entlang Seitenwänden von Gate-Isolationsfinnen 270A - 270D (zum Beispiel eine Dicke t8, die kleiner ist als eine Dicke t4) und Böden von Gate-Isolationsfinnen 270A - 270D (zum Beispiel eine Dicke t4) in Kanalregionen der Mehr-Gate-Vorrichtung 200, aber im Wesentlichen die gleichen Dicken entlang Seitenwänden von Gate-Isolationsfinnen 270A - 270D und Böden von Gate-Isolationsfinnen 270A - 270D (zum Beispiel eine Dicke t4). Außerdem sind die Gate-Isolationsfinnen 270A - 270D in Kanalregionen nach dem Trimmprozess kleiner als Breiten von Gate-Isolationsfinnen 270A - 270D in Source/Drain-Regionen. Zum Beispiel trennt die Gate-Isolationsfinne 270A aktive Regionen durch einen Abstand (eine Breite) D3 in Source/Drain-Regionen und einen Abstand (eine Breite) D4 in Kanalregionen, und die Gate-Isolationsfinnen 270B - 270D trennen aktive Regionen durch einen Abstand (eine Breite) D5 in Source/Drain-Regionen und einen Abstand (eine Breite) D6 in Kanalregionen. Der Abstand D4 ist kleiner als ein Abstand D3, der Abstand D6 ist kleiner als ein Abstand D5, der Abstand D3 ist kleiner als ein Abstand Di, und der Abstand D5 ist kleiner als ein Abstand D2. In einigen Ausführungsformen ist der Abstand (eine Breite) D5 größer als etwa 15 nm. In einigen Ausführungsformen beträgt der Abstand (die Breite) D6 etwa 5 nm bis etwa 20 nm. In einigen Ausführungsformen beträgt ein Verhältnis von Abstand (Breite) D5 zu Abstand (Breite) D6 (D5/D6) etwa 3 bis etwa 20.
  • Der Trimmprozess ist ein Ätzprozess, der die dielektrischen Auskleidungen 260A - 260D selektiv ätzt, wobei die dielektrischen Auskleidungen 262A - 262D, die dielektrische Kappschicht 266, die Kanalschichten 220', die Finnenabschnitte 202', die Isolationsmerkmale 235, die Gate-Abstandshalter 289, die inneren Abstandshalter 300A, die inneren Abstandshalter 300B und/oder die ILD-Schutzschicht 324 allenfalls minimal geätzt werden. Mit anderen Worten: Der Trimmprozess entfernt im Wesentlichen die dielektrischen Auskleidungen 260A - 260D, entfernt aber nicht - oder nicht nennenswert - die dielektrischen Auskleidungen 262A - 262D, die dielektrische Kappschicht 266, die Kanalschichten 220', die Finnenabschnitte 202', die Isolationsmerkmale 235, die Gate-Abstandshalter 289, die inneren Abstandshalter 300A, die inneren Abstandshalter 300B und/oder die ILD-Schutzschicht 324. Zum Beispiel wird für den Trimmprozess ein Ätzmittel ausgewählt, das ein dielektrisches Material mit hohem k-Wert (das heißt, die dielektrischen Auskleidungen 260A - 260D) mit einer höheren Rate ätzt als Silizium (das heißt, Kanalschichten 220' und Finnenabschnitte 202') und andere dielektrische Materialien (das heißt, dielektrische Auskleidungen 262A - 262D, dielektrische Kappschicht 266, Isolationsmerkmale 235, Gate-Abstandshalter 289, innere Abstandshalter 300A, innere Abstandshalter 300B und/oder ILD-Schutzschicht 324) (das heißt, das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf ein dielektrisches Material mit hohem k-Wert). Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, oder Kombinationen davon. In einigen Ausführungsformen ist der Ätzprozess so konfiguriert, dass er im Wesentlichen entlang der y-Richtung ätzt, um Dicken der dielektrischen Auskleidungen 260A - 260D entlang der y-Richtung zu reduzieren. In einigen Ausführungsformen ist der Ätzprozess ein Plasmaätzprozess.
  • Wir wenden uns den 17A - 17C zu, wo ein Metall-Gate-Stapel 340 (auch als ein Metall-Gate und/oder Metall-Gate mit hohem k-Wert bezeichnet) über der Mehr-Gate-Vorrichtung 200 ausgebildet wird und die Gate-Öffnungen 330 füllt. Der Metall-Gate-Stapel 340 umfasst ein Gate-Dielektrikum 342 (zum Beispiel eine Gate-Dielektrikumschicht) und eine Gate-Elektrode 344 (zum Beispiel eine Austrittsarbeitsschicht und eine Volumenmetallschicht). Der Metall-Gate-Stapel 340 kann zahlreiche weitere Schichten aufweisen. In einigen Ausführungsformen umfasst das Bilden des Metall-Gate-Stapels 340 das Abscheiden einer Gate-DielektrikumSchicht über der Mehr-Gate-Vorrichtung 200, die die Gate-Öffnungen 330 teilweise füllt, das Abscheiden einer Gate-Elektroden-Schicht über der Gate-DielektrikumSchicht, die einen Rest der Gate-Öffnungen 330 füllt, und das Durchführen eines Planarisierungsprozesses auf der Gate-Elektroden-Schicht, wodurch der Metall-Gate-Stapel 340, der das Gate-Dielektrikum 342 und die Gate-Elektrode 344 aufweist, gebildet wird. Das Gate-Dielektrikum 342 und die Gate-Elektrode 344 erstrecken sich ohne Unterbrechung entlang der y-Richtung. Der Metall-Gate-Stapel 340 ist so konfiguriert, dass die gewünschte Funktionalität gemäß den Designanforderungen der Mehr-Gate-Vorrichtung 200 erreicht wird. Da sich der Metall-Gate-Stapel 340 über verschiedene Transistorregionen der Mehr-Gate-Vorrichtung 200 erstrecken kann, kann der Metall-Gate-Stapel 340 verschiedene Schichten in den verschiedenen Transistorregionen aufweisen. Zum Beispiel können Anzahl, Konfiguration und/oder Materialien der Schichten des Gate-Dielektrikums 342 und/oder der Gate-Elektrode 344, die einer ersten Transistorregion der Mehr-Gate-Vorrichtung 200 (zum Beispiel einer n-Transistorregion) entsprechen, andere sein als Anzahl, Konfiguration und/oder Materialien der Schichten des Gate-Dielektrikums 342 und/oder der Gate-Elektrode 344, die einer zweiten Transistorregion der Mehr-Gate-Vorrichtung 200 (zum Beispiel einer p-Transistorregion) entsprechen.
  • Das Gate-Dielektrikum 342 füllt teilweise die Gate-Öffnungen 330 und umgibt jeweilige Kanalschichten 220', dergestalt, dass das Gate-Dielektrikum 342 teilweise die Spalte 335A und die Spalte 335B füllt. In der dargestellten Ausführungsform bedeckt das Gate-Dielektrikum 342 freiliegende Flächen der Kanalschichten 220', dergestalt, dass das Gate-Dielektrikum 342 entlang der Oberseiten, Unterseiten und Seitenwänden der Kanalschichten 220' angeordnet ist. Zum Beispiel umgibt das Gate-Dielektrikum 342 Kanalschichten 220', dergestalt, dass jede Kanalschicht 220' von einem jeweiligen Gate-Dielektrikum (das heißt, einem Abschnitt des Gate-Dielektrikums 342) umgeben ist und/oder dass sich ein jeweiliges Gate-Dielektrikum (das heißt, ein Abschnitt des Gate-Dielektrikums 342) um jede Kanalschicht 220' herum legt. In einigen Ausführungsformen ist das Gate-Dielektrikum 342 des Weiteren über Finnenabschnitten 202', Isolationsmerkmalen 235 und Gate-Isolationsfinnen 270A - 270D in Kanalregionen angeordnet. In der dargestellten Ausführungsform erstreckt sich das Gate-Dielektrikum 342 ohne Unterbrechung zwischen Transistorregionen der Mehr-Gate-Vorrichtung 200. Das Gate-Dielektrikum 342 weist eine dielektrische Schicht mit hohem k-Wert auf, die ein dielektrisches Material mit hohem k-Wert enthält, was sich für die Zwecke des Metall-Gate-Stapels 340 auf ein dielektrisches Material mit einer Dielektrizitätskonstante bezieht, die größer ist als die von Siliziumdioxid (k ≈ 3,9). Zum Beispiel enthält die dielektrische Schicht mit hohem k-Wert HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), anderes geeignetes dielektrisches Material mit hohem k-Wert für Metall-Gate-Stapel, oder Kombinationen davon. Die dielektrische Schicht mit hohem k-Wert wird durch einen beliebigen der hier beschriebenen Prozesse gebildet, wie zum Beispiel ALD, CVD, PVD, einen Abscheidungsprozess auf Oxidationsbasis, einen anderen geeigneten Prozess, oder Kombinationen davon. Zum Beispiel wird die dielektrische Schicht mit hohem k-Wert durch einen ALD-Prozess abgeschieden. In einigen Ausführungsformen ist der ALD-Prozess ein konformer Abscheidungsprozess, dergestalt, dass eine Dicke der dielektrischen Schicht mit hohem k-Wert über den verschiedenen Flächen der Mehr-Gate-Vorrichtung 200 im Wesentlichen gleichmäßig (konform) ist. In einigen Ausführungsformen weist das Gate-Dielektrikum 342 eine Grenzflächenschicht auf, die zwischen der dielektrischen Schicht mit hohem k-Wert und Kanalschichten 220' angeordnet ist. Die Grenzflächenschicht enthält ein dielektrisches Material, wie zum Beispiel SiO2, HfSiO, SiON, ein anderes Silizium umfassendes dielektrisches Material, ein anderes geeignetes dielektrisches Material, oder Kombinationen davon. Die Grenzflächenschicht wird durch einen beliebigen der hier beschriebenen Prozesse gebildet, wie zum Beispiel thermische Oxidation, chemische Oxidation, ALD, CVD, einen anderen geeigneten Prozess, oder Kombinationen davon. Zum Beispiel wird die Grenzflächenschicht durch einen chemischen Oxidationsprozess gebildet, bei dem freiliegende Flächen der Kanalschichten 220' mit Fluorwasserstoffsäure in Kontakt gebracht werden. In einigen Ausführungsformen wird die Grenzflächenschicht durch einen thermischen Oxidationsprozess gebildet, bei dem die freiliegenden Flächen der Kanalschichten 220' einer Sauerstoff- und/oder Luftumgebung ausgesetzt werden. In einigen Ausführungsformen wird die Grenzflächenschicht nach dem Bilden der dielektrischen Schicht mit hohem k-Wert gebildet. In einigen Ausführungsformen kann die Mehr-Gate-Vorrichtung 200 zum Beispiel nach dem Bilden der dielektrischen Schicht mit hohem k-Wert in einer Sauerstoff- und/oder Stickstoffumgebung (zum Beispiel Distickstoffoxid) getempert werden.
  • Die Gate-Elektrode 344 wird über dem Gate-Dielektrikum 342 ausgebildet, füllt einen Rest der Gate-Öffnungen 330 und legt sich um jeweilige Kanalschichten 220', dergestalt, dass die Gate-Elektrode 344 die übrigen Teile der Spalte 335A und Spalte 335B füllt. Weil der Trimmprozess den Abstand S2 (und damit den seitlichen Abstand zwischen Kanalschichten 220' und Gate-Isolationsfinnen 270A - 270D) vergrößert, kann die Gate-Elektrode 344 die Spalte 335B besser von oben nach unten füllen. Wenn zum Beispiel der Abstand S2 zu klein ist, so kann die Gate-Elektrode 344 Abschnitte der Spalte 335B zwischen Kanalschichten 220' und Gate-Isolationsfinnen 270A - 270D füllen, bevor sie Abschnitte der Spalte 335B zwischen den Spalten 335A und den Gate-Isolationsfinnen 270A - 270D füllt, was zu Hohlräumen innerhalb der Gate-Elektrode 344 und/oder einigen Schichten der Gate-Elektrode 344 führen kann, die die Kanalschichten 220' nicht umgeben, was beides die Transistorleistung beeinträchtigen kann. Durch Vergrößern des Abstands S2 mit dem Trimmprozess ist das Füllen der Spalte 335B von oben nach unten gleichmäßiger, wodurch das Bilden von Hohlräumen innerhalb der Gate-Elektrode 344 verhindert wird und sicherstellt wird, dass verschiedene Schichten der Gate-Elektrode 344, je nach Bedarf, die Kanalschichten 220' korrekt umgeben und/oder sich korrekt um diese herum legen. In der dargestellten Ausführungsform ist die Gate-Elektrode 344 entlang Oberseiten, Unterseiten und Seitenwänden der Kanalschichten 220' angeordnet, dergestalt, dass die Gate-Elektrode 344 die Kanalschichten 220' umgibt. Die Gate-Elektrode 344 ist des Weiteren über Finnenabschnitten 202', Isolationsmerkmalen 235 und Gate-Isolationsfinnen 270A - 270D in Kanalregionen angeordnet. Die Gate-Elektrode 344 enthält ein leitfähiges Material, wie zum Beispiel Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Molybdän, Kobalt, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, ein anderes leitfähiges Material, oder Kombinationen davon. In einigen Ausführungsformen umfasst die Gate-Elektrode 344 eine Austrittsarbeitsschicht und eine leitfähige Volumenschicht. Die Austrittsarbeitsschicht ist eine leitfähige Schicht, die so abgestimmt ist, dass sie eine gewünschte Austrittsarbeit hat (zum Beispiel eine n-Austrittsarbeit oder eine p-Austrittsarbeit), und die leitfähige Volumenschicht ist eine leitfähige Schicht, die über der Austrittsarbeitsschicht ausgebildet ist. In einigen Ausführungsformen enthält die Austrittsarbeitsschicht n-Austrittsarbeitsmaterialien, wie zum Beispiel Ti, Silber, Mangan, Zirkonium, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, andere geeignete n-Austrittsarbeitsmaterialien, oder Kombinationen davon. In einigen Ausführungsformen enthält die Austrittsarbeitsschicht ein p-Austrittsarbeitsmaterial, wie zum Beispiel Ruthenium, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2 NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien, oder Kombinationen davon. Die leitfähige Volumenschicht (oder Füllschicht) enthält ein geeignetes leitfähiges Material, wie zum Beispiel Al, W, Ti, Ta, Polysilizium, Cu, Metalllegierungen, andere geeignete Materialien, oder Kombinationen davon. Die Gate-Elektrode 344 wird durch einen beliebigen der hier beschriebenen Prozesse gebildet, zum Beispiel ALD, CVD, PVD, Plattierung, einen anderen geeigneten Prozess, oder Kombinationen davon.
  • Wir wenden uns den 18A - 18D zu, wo ein selbstjustierender Metall-Gate-Schneideprozess durchgeführt wird, bei dem Abschnitte des Metall-Gate-Stapels 340 entfernt werden, um Metall-Gates der Mehr-Gate-Vorrichtung 200 zu bilden, wie zum Beispiel ein Metall-Gate 340A, ein Metall-Gate 340B, ein Metall-Gate 340C, ein Metall-Gate 340D, ein Metall-Gate 340E und ein Metall-Gate 340F. Der Metall-Gate-Schneidprozess wird als „selbstjustierend“ bezeichnet, weil die Gate-Isolationsfinnen 270A - 270D zwischen Metall-Gates 340A - 340E ausgerichtet werden, ohne dass nach dem Bilden des Metall-Gate-Stapels 340 ein Lithografieprozess ausgeführt werden muss. Zum Beispiel entfernt ein Rückätzprozess (Aussparungsprozess) Abschnitte der Gate-Elektrode 344, die über Oberseiten der Gate-Isolationsfinnen 270A - 270D angeordnet sind, wodurch eine Gate-Elektrode 344A, eine Gate-Elektrode 344B, eine Gate-Elektrode 344C, eine Gate-Elektrode 344D, eine Gate-Elektrode 344E und eine Gate-Elektrode 344F gebildet werden. Der Rückätzprozess entfernt auch Abschnitte des Gate-Dielektrikums 342, die über der ILD-Schutzschicht 324 angeordnet sind, jedoch nicht von Oberseiten der Gate-Isolationsfinnen 270A - 270D. Dementsprechend erstreckt sich nach dem Rückätzprozess die Gate-Elektrode 344 nicht mehr ohne Unterbrechung entlang der y-Richtung, während sich das Gate-Dielektrikum 342 weiterhin ohne Unterbrechung entlang der y-Richtung erstreckt, und die Metall-Gates 340A - 340F weisen jeweilige Abschnitte des Gate-Dielektrikums 342 und eine jeweilige der Gate-Elektroden 344A - 344F auf. In der Metall-Gate-Schnitt-Ansicht (18A) trennen die Gate-Isolationsfinnen 270A - 270D benachbarte Metall-Gates der Mehr-Gate-Vorrichtung 200. Zum Beispiel trennt und isoliert die Gate-Isolationsfinne 270A das Metall-Gate 340A von dem Metall-Gate 340B, die Gate-Isolationsfinne 270B trennt und isoliert das Metall-Gate 340B von dem Metall-Gate 340C, die Gate-Isolationsfinne 270C trennt und isoliert das Metall-Gate 340C von dem Metall-Gate 340D, und die Gate-Isolationsfinne 270D trennt und isoliert das Metall-Gate 340D von dem Metall-Gate 340E. In der Finnen-Schnitt-Ansicht (18C) trennen die ILD-Schicht 322 und die CESL 322 benachbarte Metall-Gates der Mehr-Gate-Vorrichtung 200. Zum Beispiel trennen und isolieren die ILD-Schicht 322 und die CESL 320 das Metall-Gate 340A von dem Metall-Gate 340F. In einigen Ausführungsformen kann der Rückätzprozess das Gate-Dielektrikum 342 über Oberseiten von Gate-Isolationsfinnen 270A - 270D geringfügig ätzen. In solchen Ausführungsformen ist eine Dicke des Gate-Dielektrikums 342 über Oberseiten der Gate-Isolationsfinnen 270A - 270D kleiner als eine Dicke des Gate-Dielektrikums 342, das die Kanalschichten 220' umgibt, und/oder eine Dicke des Gate-Dielektrikums 342 entlang Seitenwänden von Gate-Isolationsfinnen 270A - 270D. Der Rückätzprozess entfernt auch Abschnitte der Gate-Abstandshalter 289 (reduziert zum Beispiel eine Höhe der Gate-Abstandshalter 289 entlang der z-Richtung) und bildet Öffnungen 345 mit Böden, die durch Metall-Gates 340A - 340F definiert werden, und Seitenwänden, die durch die CESL 320 und Reste der Gate-Abstandshalter 289 definiert werden. In der dargestellten Ausführungsform entfernt der Rückätzprozess die Gate-Elektrode 344 und das Gate-Dielektrikum 342 mit einer schnelleren Rate als Gate-Abstandshalter 289, was dazu führt, dass Oberseiten der Metall-Gates 340A - 340F relativ zu einer Oberseite des Substrats 202 niedriger liegen als Oberseiten der Gate-Abstandshalter 289 (18C). Der Rückätzprozess ist so konfiguriert, dass die Gate-Elektrode 344 in Bezug auf die ILD-Schutzschicht 324 und die CESL 320 selektiv entfernt wird. Mit anderen Worten: Der Rückätzprozess entfernt im Wesentlichen die Gate-Elektrode 344, entfernt aber nicht - oder nicht nennenswert - die ILD-Schutzschicht 324 und die CESL 320. Zum Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das metallische Materialien (zum Beispiel die Gate-Elektrode 344) mit einer höheren Rate ätzt als Stickstoff umfassende Materialien (zum Beispiel die ILD-Schutzschicht 324 und die CESL 320) (das heißt, das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf metallische Materialien und Oxidmaterialien). In der dargestellten Ausführungsform hat der Rückätzprozess auch eine niedrige Ätzselektivität in Bezug auf dielektrische Materialien (zum Beispiel das Gate-Dielektrikum 342 (das ein Dielektrikum mit hohem k-Wert enthält) und Gate-Abstandshalter 289 (die Silizium, Sauerstoff und/oder Kohlenstoff enthalten), was zu einem gewissen Ätzen des Gate-Dielektrikums 342 und der Gate-Abstandshalter 289 durch den Rückätzprozess führt. Der Rückätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess, oder Kombinationen davon.
  • Wir wenden uns den 19A - 19D, 20A - 20E, 21A - 21D und 22A - 22D zu, wo die Fertigung zum Bilden von Gate-Isolationsendkappen über einer oder mehreren der Gate-Isolationsfinnen 270A - 270D in Abhängigkeit von den Designanforderungen der Mehr-Gate-Vorrichtung 200 übergehen kann. In den 19A - 19D umfasst die Fertigung von Gate-Isolationsendkappen das Abscheiden einer Hartmaskenschicht 350 über der Mehr-Gate-Vorrichtung 200, die Öffnungen 345 füllt; das Planarisieren (zum Beispiel durch CMP) der Hartmaskenschicht 350; und das Abscheiden einer Hartmaskenschicht 355 über der Hartmaskenschicht 350. Die ILD-Schutzschicht 324 fungiert als eine Planarisierungsstoppschicht (zum Beispiel eine CMP-Stoppschicht), dergestalt, dass der Planarisierungsprozess durchgeführt wird, bis die ILD-Schutzschicht 324 erreicht und freigelegt ist. Die Hartmaskenschicht 350 enthält ein Material, das sich von einem Material der Hartmaskenschicht 355 und einem Material der ILD-Schutzschicht 324 unterscheidet, um Selektivität beim Ätzen und/oder Planarisieren (Polieren) zu erreichen. In der dargestellten Ausführungsform ist die Hartmaskenschicht 350 eine amorphe Siliziumschicht oder eine Spin-on-Carbon-Schicht (SOC-Schicht), und die Hartmaskenschicht 355 ist eine Siliziumnitridschicht. Die vorliegende Offenbarung zieht auch eine Hartmaskenschicht 350 und eine Hartmaskenschicht 355 in Betracht, die beliebige andere Materialien enthalten, die die Ätzselektivität und/oder die Planarisierungsselektivität bieten, die zum Bilden von Gate-Isolationsendkappen, wie im vorliegenden Text beschrieben, erforderlich sind. Die Hartmaskenschicht 350 und/oder die Hartmaskenschicht 355 können durch CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren (zum Beispiel Schleuderbeschichtung), oder Kombinationen davon gebildet werden.
  • In den 20A - 20E wird ein Strukturierungsprozess durchgeführt, um Gate-Isolationsendkappenöffnungen, wie zum Beispiel eine Gate-Isolationsendkappenöffnung 360A und eine Gate-Isolationsendkappenöffnung 360B, in der Hartmaskenschicht 355 und der Hartmaskenschicht 350 zu bilden, die im Folgenden als eine strukturierte Hartmaskenschicht 355' und eine strukturierte Hartmaskenschicht 350' bezeichnet werden. In der Metall-Gate-Schnitt-Ansicht ( 20A) erstrecken sich die Gate-Isolationsendkappenöffnung 360A und die Gate-Isolationsendkappenöffnung 360B weiter durch das Gate-Dielektrikum 342, um die Gate-Isolationsfinne 270A bzw. die Gate-Isolationsfinne 270C in Kanalregionen der Mehr-Gate-Vorrichtung 200 freizulegen, dergestalt, dass sich das Gate-Dielektrikum 342 nicht mehr ohne Unterbrechung entlang der y-Richtung erstreckt. Zum Beispiel trennen Gate-Isolationsendkappenöffnungen (zum Beispiel Gate-Isolationsendkappenöffnungen 360A, 360B) das Gate-Dielektrikum 342 in ein Gate-Dielektrikum 342A, ein Gate-Dielektrikum 342B, ein Gate-Dielektrikum 342C und ein Gate-Dielektrikum 342D. In der Gate-Abstandshalter-Schnitt-Ansicht (20D) erstrecken sich die Gate-Isolationsendkappenöffnungen 360A, 360B durch die Gate-Abstandshalter 289, um die Gate-Isolationsfinne 270A bzw. die Gate-Isolationsfinne 270C freizulegen. Die Gate-Isolationsendkappenöffnungen 360A, 360B definieren Positionen und Abmessungen der Gate-Isolationsendkappen, die für die Mehr-Gate-Vorrichtung 200 gebildet werden, wie zum Beispiel Bereiche der Mehr-Gate-Vorrichtung 200, in denen Metall-Gates elektrisch voneinander getrennt und isoliert werden, wie zum Beispiel Metall-Gates verschiedener Transistoren. In einigen Ausführungsformen definieren die strukturierte Hartmaskenschicht 355' und die strukturierte Hartmaskenschicht 350' selbstjustierende Kontaktbereiche (Self-Aligned Contact, SAC) der Mehr-Gate-Vorrichtung 200, in denen Metallkappschichten und/oder dielektrische Kappschichten, wie unten beschrieben, ausgebildet werden können. In einigen Ausführungsformen definieren die strukturierte Hartmaskenschicht 355' und die strukturierte Hartmaskenschicht 350' Metall-Gate-Verbindungsbereiche der Mehr-Gate-Vorrichtung 200, wie zum Beispiel einen Metallverbindungsbereich 362A und einen Metallverbindungsbereich 362B. Wie unten noch näher beschrieben wird, werden in dem Metallverbindungsbereich 362A und dem Metallverbindungsbereich 362B Metallkappschichten gebildet, die benachbarte Metall-Gates physisch und elektrisch verbinden, wie zum Beispiel die Gate-Elektrode 344B des Metall-Gates 340B mit der Gate-Elektrode 344C des Metall-Gates 340D in dem Metallverbindungsbereich 362A und die Gate-Elektrode 344D des Metall-Gates 340D mit der Gate-Elektrode 344E des Metall-Gates 340E in dem Metallverbindungsbereich 362B.
  • Der Strukturierungsprozess umfasst einen Lithografieprozess und/oder einen Ätzprozess. Der Lithografieprozess kann das Bilden einer Resistschicht über der Hartmaskenschicht 355 (zum Beispiel durch Schleuderbeschichtung), das Ausführen eines Brennprozesses vor dem Belichten, das Ausführen eines Belichtungsprozesses unter Verwendung einer Maske, das Ausführen eines Brennprozesses nach dem Belichten, und das Ausführen eines Entwicklungsprozesses umfassen. Während des Belichtungsprozesses wird die Resistschicht einer Strahlungsenergie (wie zum Beispiel UV-Licht, DUV-Licht oder EUV-Licht) ausgesetzt, wobei die Maske die Strahlung zu der Resistschicht in Abhängigkeit von einer Maskenstruktur der Maske und/oder dem Maskentyp (zum Beispiel Binärmaske, Phasenschiebemaske oder EUV-Maske) sperrt, durchlässt und/oder reflektiert, dergestalt, dass ein Bild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht auf Strahlungsenergie anspricht, verändern sich frei liegende Abschnitte der Resistschicht chemisch, und frei liegende (oder nicht-frei liegende) Abschnitte der Resistschicht werden während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und Eigenschaften einer in dem Entwicklungsprozesses verwendeten Entwicklungslösung aufgelöst. Nach der Entwicklung enthält die strukturierte Resistschicht eine Resiststruktur, die der Maske entspricht. Der Ätzprozess entfernt freiliegende Abschnitte einer darunterliegenden Schicht (hier die Hartmaskenschicht 355 und/oder die Hartmaskenschicht 350) unter Verwendung der strukturierten Resistschicht als eine Ätzmaske. In einigen Ausführungsformen entfernt ein erster Ätzprozess freiliegende Abschnitte der Hartmaskenschicht 355 unter Verwendung der strukturierten Resistschicht als eine Ätzmaske, um eine strukturierte Hartmaskenschicht 355' zu bilden, und ein zweiter Ätzprozess entfernt freiliegende Abschnitte der Hartmaskenschicht 350 unter Verwendung der strukturierten Hartmaskenschicht 355' und/oder der strukturierten Resistschicht als eine Ätzmaske, um eine strukturierte Hartmaskenschicht 350' zu bilden. In einigen Ausführungsformen entfernt der zweite Ätzprozess auch Abschnitte des Gate-Dielektrikums 342 und/oder Abschnitte der Gate-Abstandshalter 289, die unter freigelegten Abschnitten der Hartmaskenschicht 350 liegen. In einigen Ausführungsformen entfernt ein dritter Ätzprozess die freiliegenden Abschnitte des Gate-Dielektrikums 342 und/oder die freiliegenden Abschnitte der Gate-Abstandshalter 289 unter Verwendung der strukturierten Hartmaskenschicht 350', der strukturierten Hartmaskenschicht 355' und/oder der strukturierten Resistschicht als eine Ätzmaske. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess, oder Kombinationen davon umfassen. In einigen Ausführungsformen wird die strukturierte Resistschicht durch den ersten Ätzprozess, den zweiten Ätzprozess und/oder den dritten Ätzprozess entfernt. In einigen Ausführungsformen wird die strukturierte Resistschicht nach dem ersten Ätzprozess, dem zweiten Ätzprozess und/oder dem dritten Ätzprozess zum Beispiel durch einen Resistabziehprozess entfernt.
  • In den 21A - 21D werden ein Abscheidungsprozess und ein Planarisierungsprozess durchgeführt, um eine Gate-Isolationsendkappe 365A und eine Gate-Isolationsendkappe 365B zu bilden, die auch als Gate-Endisolationsstopfen oder Gate-Endisolationsschichten bezeichnet werden können. Die Gate-Isolationsendkappe 365A wird auf der Gate-Isolationsfinne 270A angeordnet und kontaktiert diese physisch, und die Gate-Isolationsendkappe 365B wird auf der Gate-Isolationsfinne 270B angeordnet und kontaktiert diese physisch. Die Gate-Isolationsendkappe 365A trennt Metall-Gate-Regionen (und/oder SAC-Regionen) durch einen Abstand (eine Breite) D7. Da der Abstand D7 kleiner ist als ein Abstand (eine Breite) D4 der Gate-Isolationsfinne 270A, ist in der dargestellten Ausführungsform die Gate-Isolationsendkappe 365A zwischen einem Abschnitt des Gate-Dielektrikums 342A und einem Abschnitt des Gate-Dielektrikums 342B angeordnet, die über der Oberseite der Gate-Isolationsfinne 270A angeordnet sind. In einigen Ausführungsformen beträgt der Abstand (die Breite) D7 etwa 5 nm bis etwa 20 nm. Die Gate-Isolationsendkappe 365B trennt Metall-Gate-Regionen (und/oder SAC-Regionen) durch einen Abstand (eine Breite) D8. Da der Abstand D8 im Wesentlichen der gleiche ist wie der Abstand (eine Breite) D6 der Gate-Isolationsfinne 270C, ist in der dargestellten Ausführungsform die Gate-Isolationsendkappe 365B zwischen einem Abschnitt des Gate-Dielektrikums 342B, der entlang einer ersten Seitenwand der Gate-Isolationsfinne 270C angeordnet ist, und einem Abschnitt des Gate-Dielektrikums 342C, der entlang einer zweiten Seitenwand der Gate-Isolationsfinne 270C angeordnet ist, angeordnet. In einigen Ausführungsformen beträgt der Abstand (die Breite) D8 etwa 5 nm bis etwa 20 nm. In einigen Ausführungsformen ist der Abstand D8 kleiner als ein Abstand D6, dergestalt, dass die Gate-Isolationsendkappe 365B zwischen einem Abschnitt des Gate-Dielektrikums 342B und einem Abschnitt des Gate-Dielektrikums 342C angeordnet ist, die über der Oberseite der Gate-Isolationsfinne 270C angeordnet sind. In einigen Ausführungsformen ist der Abstand D7 im Wesentlichen der gleiche wie der Abstand D4. In einigen Ausführungsformen wird ein Gate-Isolationsendkappenmaterial über der Mehr-Gate-Vorrichtung 200 abgeschieden, das die Gate-Isolationsendkappenöffnungen 360A, 360B füllt, und ein Planarisierungsprozess (zum Beispiel CMP) wird auf dem Gate-Isolationsendkappenmaterial und der strukturierten Hartmaskenschicht 355' durchgeführt, bis die strukturierte Hartmaskenschicht 350' erreicht wird, die als eine Planarisierungsstoppschicht fungiert. In solchen Ausführungsformen wird die strukturierte Hartmaskenschicht 355' durch den Planarisierungsprozess vollständig entfernt. Das Gate-Isolationsendkappenmaterial unterscheidet sich von einem Material der strukturierten Hartmaskenschicht 350', um während der anschließenden Verarbeitung Ätzselektivität zu erreichen. In einigen Ausführungsformen enthält das Gate-Isolationsendkappenmaterial das gleiche Material wie die strukturierte Hartmaskenschicht 355', wie zum Beispiel Siliziumnitrid. Die vorliegende Offenbarung zieht in Betracht, dass sich das Gate-Isolationsendkappenmaterial ebenfalls von dem Material der strukturierten Hartmaskenschicht 355' unterscheidet, solange das Gate-Isolationsendkappenmaterial die Ätzselektivität bieten kann, die für das anschließende Entfernen der strukturierten Hartmaskenschicht 350' erforderlich ist. Das Gate-Isolationsendkappenmaterial kann zum Beispiel Siliziumnitrid, Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN), Siliziumoxycarbid (SiOC), Siliziumcarbid oder ein anderes geeignetes Material sein. Das Gate-Isolationsendkappenmaterial kann durch CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren (zum Beispiel Schleuderbeschichtung), oder Kombinationen davon gebildet werden.
  • In den 22A - 22D wird die strukturierte Hartmaskenschicht 350' von der Mehr-Gate-Vorrichtung 200 zum Beispiel durch einen Ätzprozess entfernt. Der Ätzprozess ist so konfiguriert, dass die strukturierte Hartmaskenschicht 350' in Bezug auf die Gate-Isolationsendkappen 365A, 365B, die ILD-Schutzschicht 324, die CESL 320 und/oder die Gate-Strukturen 290 (das heißt, die Gate-Abstandshalter 289 und die Metall-Gate-Stapel 340A - 340F) selektiv entfernt wird. Mit anderen Worten: Der Ätzprozess entfernt im Wesentlichen die strukturierte Hartmaskenschicht 350', entfernt aber nicht - oder nicht nennenswert - die Gate-Isolationsendkappen 365A, 365B, die ILD-Schutzschicht 324, die CESL 320 und/oder die Gate-Strukturen 290. Zum Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das amorphes Silizium oder Spin-on-Carbon (das heißt, die strukturierte Hartmaskenschicht 350') mit einer höheren Rate ätzt als Silizium und Stickstoff umfassende Materialien (das heißt, die Gate-Isolationsendkappen 365A, 365B, die ILD-Schutzschicht 324 und/oder die CESL 320), metallische Materialien (das heißt, Gate-Elektroden 344A - 344F) und andere dielektrische Materialien (das heißt, das Gate-Dielektrikum 342A - 342C, das Gate-Dielektrikum 342 und/oder die Gate-Abstandshalter 289) (das heißt, das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf amorphes Silizium oder Spin-on-Carbon). Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess, oder Kombinationen davon. In der dargestellten Ausführungsform definiert das Entfernen der strukturierten Hartmaskenschicht 350' Öffnungen zum Bilden von SAC-Kappschichten, die die Metall-Gates 340A - 340F vor Beschädigungen während der anschließenden Verarbeitung schützen können, wie zum Beispiel Ätzprozesse für selbstjustierende Kontakte, die zum Bilden von Gate-Kontakten und/oder Source/Drain-Kontakten implementiert werden. Zum Beispiel werden eine Öffnung 370A, eine Öffnung 370B, eine Öffnung 370C und eine Öffnung 370D für das Bilden von SAC-Kappschichten definiert. Die Öffnungen 370A - 370D haben Seitenwände, die durch Gate-Isolationsendkappen (zum Beispiel die Gate-Isolationsendkappe 365A und/oder die Gate-Isolationsendkappe 365B), die CESL 320 und/oder die Gate-Abstandshalter 289 definiert werden, und Böden, die durch die Gate-Abstandshalter 289 und/oder die Metall-Gates 340A - 340F definiert werden. In einigen Ausführungsformen, wie unten beschrieben, können eine oder mehrere der SAC-Kappschichten die Metall-Gates 340A - 340F elektrisch verbinden.
  • Wir wenden uns den 23A - 23D, 24A - 24D, 25A - 25D und 26A - 26D zu, wo SAC-Kappschichten in Öffnungen 370A - 370D gebildet werden. In den 23A - 23D geht die Fertigung zum Abscheiden einer Metallkappenkeimschicht 375 über der Mehr-Gate-Vorrichtung 200 zum Beispiel durch PVD über. Die Metallkappenkeimschicht 375 enthält ein Metall umfassendes Material, das das Wachstum und/oder das Abscheiden von Metallkappschichten in Öffnungen 370A - 370D ermöglicht und die Adhäsion der Metallkappschichten und der Metall-Gates 340A - 340F unterstützt. Das Metall umfassende Material kann Titan, eine Titanlegierung, Tantal, eine Tantallegierung, Cobalt, eine Cobaltlegierung, Ruthenium, eine Rutheniumlegierung, Molybdän, eine Molybdänlegierung, Palladium, eine Palladiumlegierung, einen anderen geeigneten Bestandteil, oder Kombinationen davon umfassen. Zum Beispiel umfasst die Metallkappenkeimschicht 375 Tantal, Tantal-Nitrid, Tantal-Aluminium-Nitrid, Tantal-Silizium-Nitrid, Tantal-Carbid, Titan, Titan-Nitrid, Titan-Silizium-Nitrid, Titan-Aluminium-Nitrid, Titan-Carbid, Wolfram, Wolfram-Nitrid, Wolfram-Carbid, Molybdän-Nitrid, Cobalt, Cobalt-Nitrid, Ruthenium, Palladium, oder Kombinationen davon. In der dargestellten Ausführungsform ist die Metallkappenkeimschicht 375 eine Titannitridschicht. Die Metallkappenkeimschicht 375 hat eine Dicke, die kleiner als eine Tiefe der Öffnungen 370A - 370D ist, dergestalt, dass die Metallkappenkeimschicht 375 die Öffnungen 370A - 370D teilweise füllt. In der dargestellten Ausführungsform variiert eine Dicke der Metallkappenkeimschicht 375 über die Mehr-Gate-Vorrichtung 200, dergestalt, dass die Metallkappenkeimschicht 375 eine Dicke t9 entlang Böden der Öffnungen 370A - 370D und eine Dicke t10 entlang Seitenwänden der Öffnungen 370A - 370D enthält. Zum Beispiel haben Abschnitte der Metallkappenkeimschicht 375, die auf Oberseiten der Metall-Gates 340A - 340D und Oberseiten der Gate-Abstandshalter 289 (die beide Böden der Öffnungen 370A - 370D definieren), Oberseiten der Gate-Isolationsendkappen 365A, 365B und der Oberseite der ILD-Schutzschicht 324 angeordnet sind, eine Dicke t9, während Abschnitte der Metallkappenkeimschicht 375, die an Seitenwänden der Gate-Isolationsendkappen 365A, 365B, Abschnitten von Seitenwänden der CESL 320 und Abschnitten von Seitenwänden der Gate-Abstandshalter 289 (von denen alle Seitenwände der Öffnungen 370A - 370D definieren) angeordnet sind, eine Dicke tio haben. In einigen Ausführungsformen beträgt die Dicke t9 etwa 1 nm bis etwa 5 nm. In einigen Ausführungsformen beträgt eine Dicke t10 maximal etwa 1 nm. In einigen Ausführungsformen ist eine Dicke t10 entlang Seitenwänden der Öffnungen 370A - 370D verjüngt. Zum Beispiel nimmt in 23C eine Dicke tio entlang Seitenwänden der Öffnung 370A und der Öffnung 370D, die durch die CESL 320 definiert werden, ab und nimmt entlang Seitenwänden der Öffnung 370A und der Öffnung 370D, die durch Gate-Abstandshalter 289 definiert werden, ab. In einigen Ausführungsformen ist die Dicke der Metallkappenkeimschicht 375 über den verschiedenen Flächen der Mehr-Gate-Vorrichtung 200 im Wesentlichen gleichmäßig. In einigen Ausführungsformen wird die Metallkappenkeimschicht 375 über der Mehr-Gate-Vorrichtung 200 durch CVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren (zum Beispiel Schleuderbeschichtung), oder Kombinationen davon gebildet werden.
  • In den 24A - 24D wird ein Strukturierungsprozess auf der Metallkappenkeimschicht 375 durchgeführt, um eine Metallkappenkeimschicht 375A, eine Metallkappenkeimschicht 375B, eine Metallkappenkeimschicht 375C bzw. eine Metallkappenkeimschicht 375D in den Öffnungen 370A - 370D zu bilden. Die Metallkappenkeimschicht 375A ist auf dem Metall-Gate 340A, wie zum Beispiel der Gate-Elektrode 344A und dem Gate-Dielektrikum 342A, angeordnet und kontaktiert dieses physisch. Die Metallkappenkeimschicht 375B ist auf dem Metall-Gate 340B und dem Metall-Gate 340C, wie zum Beispiel der Gate-Elektrode 344B, der Metall-Gate-Elektrode 344C und dem Gate-Dielektrikum 342B, angeordnet und kontaktiert diese physisch. Die Metallkappenkeimschicht 375C ist auf dem Metall-Gate 340D und dem Metall-Gate 340E, wie zum Beispiel der Gate-Elektrode 344D, der Metall-Gate-Elektrode 344E und dem Gate-Dielektrikum 342C, angeordnet und kontaktiert diese physisch. Die Metallkappenkeimschicht 375B und die Metallkappenkeimschicht 375C erstrecken sich über den Metallverbindungsbereich 362A bzw. den Metallverbindungsbereich 362B. Die Metallkappenkeimschicht 375D ist auf dem Metall-Gate 340F, zum Beispiel der Gate-Elektrode 344F, angeordnet und kontaktiert dieses physisch. Der Strukturierungsprozess entfernt im Wesentlichen Abschnitte der Metallkappenkeimschicht 375, die auf dielektrischen Flächen angeordnet sind, wie zum Beispiel den Gate-Isolationsendkappen 365A, 365B, der ILD-Schutzschicht 324, der CESL 320 und der Gate-Abstandshalter 289. Der Strukturierungsprozess kann kleine Überreste der Metallkappenkeimschicht 375 entlang Seitenwänden der Gate-Abstandshalter 289 zurücklassen, dergestalt, dass die Metallkappenkeimschichten 375A - 375D U-förmige Profile aufweisen können, die durch Seitenwandabschnitte entlang Gate-Abstandshaltern 289 und Bodenabschnitte entlang Metall-Gates 340A - 340F in der Ansicht des Finnen-Schnitt-Ansicht gebildet werden (24C). In einigen Ausführungsformen beträgt eine Dicke der Seitenwandabschnitte der Metallkappenkeimschichten 375A - 375D weniger als 1 nm. In einigen Ausführungsformen umfasst der Strukturierungsprozess das Abscheiden einer Strukturierungsschicht über der Mehr-Gate-Vorrichtung 200, das Zurückätzen der Strukturierungsschicht, um Abschnitte der Metallkappenkeimschicht 375 freizulegen (das heißt, eine Dicke der Strukturierungsschicht ist kleiner als eine Höhe der Gate-Isolationsendkappen 365A, 365B), das Zurückätzen der freigelegten Abschnitte der Metallkappenkeimschicht 375 (wodurch die Metallkappenkeimschichten 375A - 375D gebildet werden), und das Entfernen der Strukturierungsschicht. In einigen Ausführungsformen ist die Strukturierungsschicht eine unterseitige Antireflexionsüberzugsschicht (Bottom Antireflective Coating, BARC), wie zum Beispiel eine Siliziumoxycarbidschicht.
  • In den 25A - 25D werden Metallkappschichten in Öffnungen 370A - 370D über Metallkappenkeimschichten 375A - 375D gebildet. Zum Beispiel werden jeweils eine Metallkappschicht 380A, eine Metallkappschicht 380B, eine Metallkappschicht 380C und eine Metallkappschicht 380D über Metallkappenkeimschichten 375A - 375D abgeschieden. Die Metallkappschichten 380A - 380D haben eine Dicke t11, die kleiner ist als eine Tiefe der Öffnungen 370A - 370D, dergestalt, dass die Metallkappschichten 380A - 380D die Öffnungen 370A - 370D teilweise füllen. In einigen Ausführungsformen beträgt die Dicke t11 etwa 3 nm bis etwa 10 nm. Die Metallkappschichten 380A - 380D enthalten Wolfram, Wolframlegierung, Ruthenium, Rutheniumlegierung, Cobalt, Cobaltlegierung, Kupfer, Kupferlegierung, Aluminium, Aluminiumlegierung, Iridium, Iridiumlegierung, Palladium, Palladiumlegierung, Platin, Platinlegierung, Nickel, Nickellegierung, andere Metallbestandteile mit niedrigem spezifischen Widerstand und/oder Legierungen davon, oder Kombinationen davon. Die Metallkappschichten 380A - 380D werden in Öffnungen 370A - 370D durch einen Bottom-up-Abscheidungsprozess gebildet, was sich allgemein auf einen Abscheidungsprozess bezieht, der eine Öffnung von unten nach oben füllt (was auch als ein Bottom-up-Füllen einer Öffnung bezeichnet werden kann). In einigen Ausführungsformen ist der Bottom-up-Abscheidungsprozess eine selektive CVD, wobei verschiedene Parameter der selektiven CVD so abgestimmt werden, dass Wolfram, Ruthenium, Cobalt oder deren Legierungen selektiv ausgehend von Metallkappenkeimschichten 375A - 375D gezüchtet werden, während das Wachstum von Wolfram, Ruthenium, Cobalt oder deren Legierungen ausgehend von Gate-Isolationsendkappen 365A, 365B, der CESL 320 und/oder der ILD-Schutzschicht 324 begrenzt (oder verhindert) wird. Die verschiedenen Parameter umfassen Abscheidungsvorläufer (zum Beispiel Metallvorläufer und/oder -reaktanten), Abscheidungsvorläufer-Strömungsraten, Abscheidungstemperatur, Abscheidungszeit, Abscheidungsdruck, andere geeignete Abscheidungsparameter, oder Kombinationen davon. In der dargestellten Ausführungsform enthalten die Metallkappschichten 380A - 380D Wolfram, und verschiedene Parameter der selektiven CVD können so abgestimmt werden, dass selektiv polykristallines Wolfram auf Metallkappschichten 375A - 375D gezüchtet wird. In einigen Ausführungsformen umfasst die selektive CVD das Einströmen eines wolframhaltigen Vorläufers (zum Beispiel WFx (wobei x eine Anzahl von F-Atomen angibt und x ≥ 1), WCly (wobei y eine Anzahl von Cl-Atomen angibt und y ≥ 1), eines anderen geeigneten wolframhaltigen Gases, oder Kombinationen davon) und eines Reaktantenvorläufers (zum Beispiel H2, eines anderen geeigneten Reaktantengases, oder Kombinationen davon) in eine Prozesskammer, um Metallkappschichten 380A - 380D zu bilden. In der dargestellten Ausführungsform enthalten die Metallkappschichten 380A - 380F fluorfreies Wolfram. In solchen Ausführungsformen kann der wolframhaltige Vorläufer Wolframpentachlorid (zum Beispiel WCl5) sein. In einigen Ausführungsformen werden die Metallkappschichten 380A - 380D durch einen anderen geeigneten selektiven Abscheidungsprozess abgeschieden. In einigen Ausführungsformen werden die Metallkappschichten 380A - 380D durch flächendeckendes Abscheiden eines Metallkappmaterials über der Mehr-Gate-Vorrichtung 200 und Strukturieren des Metallkappmaterials gebildet.
  • In den 26A - 26D werden dielektrische Kappschichten in Öffnungen 370A - 370D über den Metallkappschichten 380A - 380D ausgebildet. Zum Beispiel werden eine dielektrische Kappschicht 385A, eine dielektrische Kappschicht 385B, eine dielektrische Kappschicht 385C und eine dielektrische Kappschicht 385D über den Metallkappschichten 380A - 380D gebildet. Die dielektrischen Kappschichten 385A - 385D füllen die Reste der Öffnungen 370A - 370D und können die Lithografieprozessfenster verbessern (zum Beispiel die Überlagerungsmargen vergrößern), die mit dem Bilden von Source/Drain-Kontakten zu epitaxialen Source/Drain-Merkmalen 310 verbunden sind. In der Gate-Schnitt-Ansicht (26A) und der Gate-Abstandshalter-Schnitt-Ansicht (26B) sind dielektrische Kappschichten 385A - 385D zwischen Gate-Isolationsendkappen, wie zum Beispiel der Gate-Isolationsendkappe 365A und der Gate-Isolationsendkappe 365B, angeordnet und kontaktieren diese physisch. In der Finnen-Schnitt-Ansicht (26C) sind die dielektrischen Kappschichten 385A - 385D zwischen der CESL 320 und den Gate-Abstandshaltern 289 angeordnet und kontaktieren diese physisch. In einigen Ausführungsformen, wie zum Beispiel den dargestellten, sind die Breiten der dielektrischen Kappschichten 385A - 385D zwischen der CESL 320 größer als Breiten der dielektrischen Kappschichten 385A - 385B zwischen Gate-Abstandshaltern 289. Die dielektrischen Kappschichten 385A - 385D enthalten ein Material, das sich von dem Material der ILD-Schicht 322 unterscheidet, um Ätzselektivität und/oder Planarisierungsselektivität während der anschließenden Verarbeitung zu erreichen. Wenn die ILD-Schicht 322 ein Silizium und Sauerstoff umfassendes Material enthält, so können zum Beispiel die dielektrischen Kappschichten 385A - 385D ein Silizium und Stickstoff umfassendes Material enthalten, wie zum Beispiel Siliziumnitrid oder Siliziumcarbonitrid. In einigen Ausführungsformen enthalten die dielektrischen Kappschichten 385A - 385D Silizium, Siliziumcarbid, Siliziumoxycarbonitrid, Siliziumoxycarbid oder ein anderes geeignetes Material, oder Kombinationen davon. In einigen Ausführungsformen enthalten die dielektrischen Kappschichten 385A - 385D ein Metall und Sauerstoff umfassendes Material, wie zum Beispiel Aluminiumoxid (zum Beispiel Al2O3), Zirkoniumoxid (ZrO2), ein anderes Metalloxid, oder Kombinationen davon. In einigen Ausführungsformen werden ein Abscheidungsprozess und ein Planarisierungsprozess durchgeführt, um dielektrische Kappschichten 385A - 385D über den Metallkappschichten 380A - 380D zu bilden. Zum Beispiel schreitet die Fertigung zum Abscheiden eines dielektrischen Kappmaterials über der Mehr-Gate-Vorrichtung 200, das die Reste der Öffnungen 370A - 370D füllt, und zum Durchführen eines Planarisierungsprozesses (zum Beispiel CMP) auf dem dielektrischen Kappmaterial voran, bis die ILD-Schicht 322, die als eine Planarisierungsstoppschicht fungiert, erreicht und freigelegt ist. Der Planarisierungsprozess entfernt somit die ILD-Schutzschicht 324 über der Mehr-Gate-Vorrichtung 200. Das dielektrische Kappmaterial kann durch CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren (zum Beispiel Schleuderbeschichtung), oder Kombinationen davon gebildet werden.
  • In den 26A - 26D weist die Mehr-Gate-Vorrichtung 200 verschiedene Transistoren auf, wie zum Beispiel einen ersten Transistor mit einem Metall-Gate 340A (das das Gate-Dielektrikum 342A und die Gate-Elektrode 344A aufweist), einen zweiten Transistor mit einem Metall-Gate 340B (das jeweilige Abschnitte des Gate-Dielektrikums 342B und der Gate-Elektrode 344B aufweist), einen dritten Transistor mit einem Metall-Gate 340C (das jeweilige Abschnitte des Gate-Dielektrikums 342B und der Gate-Elektrode 344C aufweist), einen vierten Transistor mit einem Metall-Gate 340D (das jeweilige Abschnitte des Gate-Dielektrikums 342C und der Gate-Elektrode 344D umfasst), einen fünften Transistor mit einem Metall-Gate 340E (das jeweilige Abschnitte des Gate-Dielektrikums 342C und der Gate-Elektrode 344E aufweist), und einen sechsten Transistor mit einem Metall-Gate 340F (das das Gate-Dielektrikum 342D und die Gate-Elektrode 344F aufweist). Der erste, zweite, dritte, vierte, fünfte und sechste Transistor haben jeder auch jeweilige epitaxiale Source/Drain-Merkmale 310, wobei die Metall-Gates 340A - 340F des ersten, zweiten, dritten, vierten, fünften und sechsten Transistors jeweilige Kanalschichten 220' umgeben, die zwischen jeweiligen epitaxialen Source/Drain-Merkmalen 310 angeordnet sind. Da die Metall-Gates 340A - 340F ihre jeweiligen Kanalschichten 220' in den 26A - 26D vollständig umgeben, können der erste, zweite, dritte, vierte, fünfte und sechste Transistor als GAA-Transistoren bezeichnet werden. In der dargestellten Ausführungsform bedecken die Metall-Gates 340A - 340F vier Seiten ihrer jeweiligen Kanalschichten 220'. Die vorliegende Offenbarung zieht Ausführungsformen in Betracht, bei denen die Metall-Gates 340A - 340F - in Abhängigkeit von einer Konfiguration der Kanalschichten 220' und/oder der Mehr-Gate-Vorrichtung 200 - mehr oder weniger als vier Seiten ihrer jeweiligen Kanalschichten 220' bedecken. Der erste, zweite, dritte, vierte, fünfte und sechste Transistor können - in Abhängigkeit von Designüberlegungen der Mehr-Gate-Vorrichtung 200 - eine beliebige Kombination von n-Transistoren und p-Transistoren sein.
  • Die Gate-Isolationsfinnen 270A - 270D und/oder die Gate-Isolationsendkappen 365A, 365B trennen und isolieren die Metall-Gates 340A - 340F der Mehr-Gate-Vorrichtung 200. Zum Beispiel trennen und isolieren die Gate-Isolationsfinne 270A und die Gate-Isolationsendkappe 365A das Metall-Gate 340A des ersten Transistors von dem Metall-Gate 340B des zweiten Transistors, die Gate-Isolationsfinne 270B trennt und isoliert das Metall-Gate 340B des zweiten Transistors von dem Metall-Gate 340C des dritten Transistors, die Gate-Isolationsfinne 270C und die Gate-Isolationsendkappe 365B trennen und isolieren das Metall-Gate 340C des dritten Transistors von dem Metall-Gate 340D des vierten Transistors, und die Gate-Isolationsfinne 270D trennt und isoliert das Metall-Gate 340D des vierten Transistors von dem Metall-Gate 340E des fünften Transistors. Wie oben beschrieben, haben die Gate-Isolationsfinnen 270A - 270D Höhen, die größer sind als Höhen der Kanalschichten 220', die Gate-Isolationsfinnen 270A - 270D haben in Abhängigkeit von Abständen zwischen aktiven Regionen verschiedene Konfigurationen, und die Gate-Isolationsfinnen 270A - 270D umfassen jeweils mindestens eine erste dielektrische Schicht (zum Beispiel dielektrische Auskleidungen 260A - 260D) und eine zweite dielektrische Schicht (zum Beispiel dielektrische Auskleidungen 262A - 262D), die über der ersten dielektrischen Schicht angeordnet ist, wobei eine Dielektrizitätskonstante der ersten dielektrischen Schicht größer ist als eine Dielektrizitätskonstante der zweiten dielektrischen Schicht. Die Gate-Isolationsfinne 270A - 270D, die in einem Bereich der Mehr-Gate-Vorrichtung 200 ausgebildet ist, der einen größeren Abstand zwischen aktiven Regionen aufweist, umfasst des Weiteren eine dritte dielektrische Schicht, die über der zweiten dielektrischen Schicht angeordnet ist (zum Beispiel die Oxidschicht 264A), und eine vierte dielektrische Schicht, die über der dritten dielektrischen Schicht angeordnet ist (zum Beispiel die dielektrische Kappschicht 266). Weil die Dicken der ersten dielektrischen Schicht entlang Seitenwänden von Gate-Isolationsfinnen 270A - 270D reduziert werden, um ein Metall-Gate-Füllfenster während der Gate-Ersetzung zu vergrößern (das heißt, wenn Dummy-Gate-Stapel 280 durch Metall-Gates 340A - 340F ersetzt werden), sind die Gate-Isolationsfinnen 270A - 270D in Kanalregionen und Source/Drain-Regionen der Mehr-Gate-Vorrichtung unterschiedlich konfiguriert. Zum Beispiel ist eine Dicke der ersten dielektrischen Schicht von Gate-Isolationsfinnen 270A - 270D in den Kanalregionen kleiner als eine Dicke der ersten dielektrischen Schicht von Gate-Isolationsfinnen 270A - 270D in Source/Drain-Regionen.
  • In dem Beispiel verhindert des Weiteren die Gate-Isolationsendkappe 365A eine elektrische Verbindung des Metall-Gates 340A des ersten Transistors mit dem Metall-Gate 340B des zweiten Transistors, und die Gate-Isolationsendkappe 365B verhindert die elektrische Verbindung des Metall-Gates 340C des dritten Transistors mit dem Metall-Gate 340D des vierten Transistors. In der dargestellten Ausführungsform nutzen das Metall-Gate 340B des zweiten Transistors und das Metall-Gate 340C des dritten Transistors das Gate-Dielektrikum 342B gemeinsam, das Metall-Gate 340B des zweiten Transistors ist mit dem Metall-Gate 340C des dritten Transistors durch eine Metallkappschicht elektrisch verbunden (das heißt, die Metallkappenkeimschicht 375B und die Metallkappschicht 380B) elektrisch verbunden, das Metall-Gate 340D des vierten Transistors und das Metall-Gate 340E des fünften Transistors nutzen das Gate-Dielektrikum 342C gemeinsam, und das Metall-Gate 340D des vierten Transistors ist mit dem Metall-Gate 340E des fünften Transistors durch eine Metallkappschicht (das heißt, die Metallkappenkeimschicht 375C und die Metallkappschicht 380C) elektrisch verbunden. In einigen Ausführungsformen können der zweite Transistor und der dritte Transistor einen CMOS-Transistor bilden, wobei der zweite Transistor ein n-Transistor ist und der dritte Transistor ein p-Transistor ist, oder umgekehrt. In einigen Ausführungsformen können der vierte Transistor und der fünfte Transistor einen CMOS-Transistor bilden, wobei der vierte Transistor ein n-Transistor ist und der fünfte Transistor ein p-Transistor ist, oder umgekehrt.
  • In einigen Ausführungsformen wird anstelle des Ausführens eines selbstjustierenden Metall-Gate-Schneidprozesses, wie unter Bezug auf die 18A - 18D beschrieben, ein Metall-Gate-Schneidprozess verwendet, um Metall-Gates 340A - 340F und Metallverbindungsbereiche 362A, 362B zu definieren. In solchen Ausführungsformen entfällt die Verarbeitung im Zusammenhang mit dem Bilden von Gate-Isolationsendkappen 365A, 365B und Metallkappschichten (das heißt, Metallkappenkeimschichten 375A - 375D und Metallkappschichten 380A - 380D), weil die Metall-Gates 340A - 340F bei Bedarf durch die Gate-Elektroden 344A - 344F anstelle der Metallkappschichten elektrisch verbunden werden. Zum Beispiel sind die 27A - 27D und 28A - 28D fragmentarische perspektivische Ansichten einer Mehr-Gate-Vorrichtung 400, in Abschnitten oder als Ganzes, auf verschiedenen Fertigungsstufen gemäß solchen Ausführungsformen. Der Klarheit und Einfachheit halber sind ähnliche Merkmale der oben beschriebenen Mehr-Gate-Vorrichtung 400 und Mehr-Gate-Vorrichtung 200 mit den gleichen Bezugszahlen gekennzeichnet. 27A - 27D und 28A - 28D wurden im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. In der Mehr-Gate-Vorrichtung 400 können zusätzliche Merkmale hinzugefügt werden, und einige der unten beschriebenen Merkmale können in anderen Ausführungsformen der Mehr-Gate-Vorrichtung 400 ersetzt, modifiziert oder weggelassen werden.
  • Die Mehr-Gate-Vorrichtung 400 wurde einer ähnlichen Verarbeitung wie die Mehr-Gate-Vorrichtung 200 unterzogen, wie zum Beispiel jene, die unter Bezug auf die 2 - 9, 10A - 10D, 11A - 11D, 12A - 12D, 13A - 13D, 14A - 14D, 15A - 15D, 16A - 16D und 17A - 17D beschrieben wurde. Im Gegensatz zur Fertigung der Mehr-Gate-Vorrichtung 200 in den 27A - 27D geht die Verarbeitung zu einem Metall-Gate-Schneidprozess über, der die Durchführung eines Lithografieprozesses, wie zum Beispiel im vorliegenden Text beschrieben, zum Bilden einer strukturierten Maskenschicht 410 über der Gate-Elektrode 344 und die Durchführung eines Rückätzprozesses unter Verwendung der strukturierten Maskenschicht 410 als eine Ätzmaske zum Bilden der Gate-Elektroden 344A - 344F umfasst. Der Rückätzprozess kann dem oben unter Bezug auf die 18A - 18D beschriebenen Rückätzprozess ähneln, außer dass die strukturierte Maskenschicht 410 während des Rückätzprozesses Abschnitte der Gate-Elektrode 344 bedeckt, die über Gate-Isolationsfinnen in Metallverbindungsbereichen (das heißt, Bereichen, in denen Metall-Gates elektrisch miteinander verbunden sind) angeordnet sind, wie zum Beispiel die Gate-Isolationsfinne 270B in dem Metallverbindungsbereich 362A und die Gate-Isolationsfinne 270D in dem Metall-Gate-Verbindungsbereich 362B. In den 27A - 27D entfernt der Rückätzprozess Abschnitte der Gate-Elektrode 344, die über Oberseiten der Gate-Isolationsfinne 270A und der Gate-Isolationsfinne 270C angeordnet sind, aber nicht Abschnitte der Gate-Elektrode 344, die über Oberseiten der Gate-Isolationsfinne 270B und der Gate-Isolationsfinne 270D angeordnet sind. Dementsprechend erstreckt sich die Gate-Elektrode 344 nach dem Rückätzprozess weiterhin ohne Unterbrechung in den Metallverbindungsbereichen 362A, 362B. Zum Beispiel ist die Gate-Elektrode 344B des Metall-Gates 340B physisch mit der Gate-Elektrode 344C des Metall-Gates 340C verbunden, und die Gate-Elektrode 344D des Metall-Gates 340D ist physisch mit der Gate-Elektrode 344E des Metall-Gates 340E verbunden. Obgleich das Metall-Gate 340B mit dem Metall-Gate 340C verbunden ist, können sich eine Anzahl, eine Konfiguration und/oder Materialien der Schichten der Gate-Elektrode 344B, die dem Metall-Gate 340B entspricht, von einer Anzahl, einer Konfiguration und/oder Materialien der Schichten der Gate-Elektrode 344C, die dem Metall-Gate 340C entspricht, unterscheiden, wie zum Beispiel, wenn das Metall-Gate 340B und das Metall-Gate 340C zu verschiedenen Transistortypen gehören. Des Weiteren können sich, obgleich das Metall-Gate 340D mit dem Metall-Gate 340E verbunden ist, eine Anzahl, eine Konfiguration und/oder Materialien der Schichten der Gate-Elektrode 344D, die dem Metall-Gate 340D entspricht, von einer Anzahl, einer Konfiguration und/oder Materialien der Schichten der Gate-Elektrode 344E, die dem Metall-Gate 340C entspricht, unterscheiden, wie zum Beispiel, wenn das Metall-Gate 340D und das Metall-Gate 340C zu verschiedenen Transistortypen gehören.
  • Der Rückätzprozess spart des Weiteren freiliegende Abschnitte der Gate-Elektrode 344 unterhalb von Oberseiten der Gate-Isolationsfinnen 270A - 270D aus, dergestalt, dass Metall-Gates in Metallverbindungsbereichen (zum Beispiel Metall-Gates 340B - 340E) erste Abschnitte mit Oberseiten haben, die höher sind als Oberseiten der Gate-Isolationsfinnen 270A - 270D, und zweite Abschnitte mit Oberseiten haben, die niedriger als Oberseiten der Gate-Isolationsfinnen 270A - 270D sind. In einigen Ausführungsformen kann eine erste Höhendifferenz zwischen den ersten Abschnitten der Metall-Gates 340B - 340E und Oberseiten der Gate-Isolationsfinnen 270A - 270D definiert werden, und eine zweite Höhendifferenz zwischen zweiten Abschnitten der Metall-Gates 340B - 340E und Oberseiten der Gate-Isolationsfinnen 270A - 270D definiert werden. Der erste Höhenunterschied und der zweite Höhenunterschied können gleich oder verschieden sein. In einigen Ausführungsformen, wie zum Beispiel den dargestellten, haben die Gate-Isolationsfinne 270B und die Gate-Isolationsfinne 270D obere Abschnitte, die von der Gate-Elektrode 344 umgeben sind. Der Rückätzprozess entfernt auch Abschnitte der Gate-Elektrode 344 und des Gate-Dielektrikums 342, die über der ILD-Schutzschicht 324 angeordnet sind, jedoch nicht Abschnitte des Gate-Dielektrikums 342, die über Oberseiten der Gate-Isolationsfinne 270A und der Gate-Isolationsfinne 270C angeordnet sind. In solchen Ausführungsformen erstreckt sich das Gate-Dielektrikum 342 ohne Unterbrechung von dem Metall-Gate 340A zu dem Metall-Gate 340E in der Mehr-Gate-Vorrichtung 400, und die Metall-Gates 340A - 340E nutzen ein Gate-Dielektrikum gemeinsam. In einigen Ausführungsformen entfernt der Rückätzprozess Abschnitte des Gate-Dielektrikums 342, die über der Gate-Isolationsfinne 270A und der Gate-Isolationsfinne 270C angeordnet sind, wodurch separate Gate-Dielektrika für die Metall-Gates 340A - 340E gebildet werden, wie zum Beispiel das Gate-Dielektrikum 342A, das Gate-Dielektrikum 342B, das Gate-Dielektrikum 342C und das Gate-Dielektrikum 342D, wie oben beschrieben.
  • Dann kann in den 28A - 28D die Fertigung zum Entfernen der strukturierten Maskenschicht 410 und dem Bilden einer dielektrischen Kappschicht 485 über der Mehr-Gate-Vorrichtung 400 übergehen. Im Gegensatz zu der Mehr-Gate-Vorrichtung 200 hat die Mehr-Gate-Vorrichtung 400 eine einzelne dielektrische Kappschicht, die dielektrische Kappschicht 485, die sich über die Metall-Gates 340A - 340D und die Gate-Isolationsfinnen 270A-270D erstreckt und diese physisch kontaktiert. Die dielektrische Kappschicht 485 erstreckt sich auch unterhalb von Oberseiten der Gate-Isolationsfinnen 270A - 270D und Oberseiten der ersten Abschnitte der Metall-Gates 240B - 340E. Die dielektrische Kappschicht 485 enthält ähnliche Materialien wie die dielektrischen Kappschichten 385A - 385D, die oben unter Bezug auf die 26A - 26D beschrieben wurden, und wird in einer ähnlichen Weise wie diese hergestellt.
  • In einigen Ausführungsformen wird die in 8 gezeigte Verarbeitung aus der Fertigung der Mehr-Gate-Vorrichtung 200 und der Mehr-Gate-Vorrichtung 400 weggelassen, und ein Abschnitt der Oxidschicht 264A wird nicht durch die dielektrische Kappschicht 266 ersetzt. Zum Beispiel sind 29 und 30 fragmentarische perspektivische Ansichten der Mehr-Gate-Vorrichtung 200 bzw. der Mehr-Gate-Vorrichtung 400 gemäß solchen Ausführungsformen. In 29 und 30 weist die Gate-Isolationsfinne 270 nur die dielektrische Auskleidung 260A, die dielektrische Auskleidung 262A und die Oxidschicht 264A auf. In 29 kontaktiert die Gate-Isolationsendkappe 365A physisch die Oxidschicht 264A. In 30 kontaktiert das Gate-Dielektrikum 342 physisch die Oxidschicht 264A. 29 und 30 wurden im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen.
  • In einigen Ausführungsformen wird die mit dem Abscheiden und Planarisieren der Oxidschicht 264 verbundene Verarbeitung, wie in Bezug auf 6 beschrieben, aus der Fertigung der Mehr-Gate-Vorrichtung 200 und der Mehr-Gate-Vorrichtung 400 weggelassen. Stattdessen wird in 6 die dielektrische Auskleidung 262 über der dielektrischen Auskleidung 260 abgeschieden und füllt Rest des oberen Abschnitts des Grabens 230A und die Reste der oberen Abschnitte der Gräben 230B - 230D. Zum Beispiel sind 31 und 32 fragmentarische perspektivische Ansichten der Mehr-Gate-Vorrichtung 200 bzw. der Mehr-Gate-Vorrichtung 400 gemäß solchen Ausführungsformen. In 31 und 32 haben die Gate-Isolationsfinnen 270A - 270D die gleichen Schichten (das heißt, die Gate-Isolationsfinnen 270A -270D weisen nur die dielektrischen Auskleidungen 260A - 260D bzw. die dielektrischen Auskleidungen 262A - 262D auf), aber verschiedene Konfigurationen (das heißt, die Gate-Isolationsfinne 270A ist breiter als die Gate-Isolationsfinnen 270B - 270D). 31 und 32 wurden im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen.
  • In einigen Ausführungsformen werden die dielektrischen Auskleidungen 260A - 260D vollständig von Seitenwänden der Gate-Isolationsfinnen 270A - 270D durch den Trimmprozess während der in den 16A - 16C gezeigten Verarbeitung entfernt. In solchen Ausführungsformen haben die Gate-Isolationsfinnen 270A - 270D in Kanalregionen der Mehr-Gate-Vorrichtung 200 und der Mehr-Gate-Vorrichtung 400 dielektrische Auskleidungen 260A - 260D nur zwischen Oberseiten der Isolationsmerkmale 235 und trennen diese von dielektrischen Auskleidungen 262A - 262D, während in Source/Drain-Regionen der Mehr-Gate-Vorrichtung 200 und der Mehr-Gate-Vorrichtung 400 dielektrische Auskleidungen 260A - 260D entlang Seitenwänden und Unterseiten der Gate-Isolationsfinnen 270A - 270D verbleiben. 33 und 34 fragmentarische perspektivische Ansichten der Mehr-Gate-Vorrichtung 200 bzw. der Mehr-Gate-Vorrichtung 400 gemäß solchen Ausführungsformen. Zum Beispiel kontaktieren in 33 und 34 die Gate-Dielektrika 342A - 342D physisch die dielektrischen Auskleidungen 262A - 262D von Gate-Isolationsfinnen 270A - 270D in Kanalregionen. 33 und 34 wurden im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen.
  • In einigen Ausführungsformen zehren die Ätzprozesse im Zusammenhang mit dem Bilden von Gate-Abstandshaltern 289 und/oder Source/Drain-Aussparungen 295 die dielektrische Kappschicht 266 der Gate-Isolationsfinne 270A vollständig auf. In solchen Ausführungsformen weist die Gate-Isolationsfinne 270A keine dielektrische Kappschicht 266 in Source/Drain-Regionen der Mehr-Gate-Vorrichtung 200 und der Mehr-Gate-Vorrichtung 400 auf. 35 ist eine fragmentarische perspektivische Ansicht der Mehr-Gate-Vorrichtung 200 oder der Mehr-Gate-Vorrichtung 400 gemäß solchen Ausführungsformen. Zum Beispiel kontaktiert in 35 die CESL 320 physisch die dielektrische Auskleidung 260A, die dielektrische Auskleidung 262A und die Oxidschicht 264A der Gate-Isolationsfinne 270A in Source/Drain-Regionen. In einigen Ausführungsformen ist eine Oberseite der Oxidschicht 264A mit obersten Flächen der dielektrischen Auskleidungen 262A - 262D und obersten Flächen der dielektrischen Auskleidungen 260A -260D in Source/Drain-Regionen im Wesentlichen planar. 35 wurde im Interesse der besseren Übersichtlichkeit vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen.
  • Die Fertigung kann des Weiteren das Bilden von Gate-Kontakten, das Bilden von Source/Drain-Kontakten und/oder das Bilden eines Mehrschicht-Interconnect-Merkmals (Multilayer Interconnect, MLI) umfassen, die alle den Betrieb von Transistoren der Mehr-Gate-Vorrichtung 200 und/oder der Mehr-Gate-Vorrichtung 400 ermöglichen können. In einigen Ausführungsformen bilden die ILD-Schicht 320 und die CESL 322 eine unterste Schicht eines MLI-Merkmals (zum Beispiel ILDo). Das MLI-Merkmal koppelt verschiedene Vorrichtungen (zum Beispiel p-Transistoren und/oder n-Transistoren der Mehr-Gate-Vorrichtung 200 und/oder der Mehr-Gate-Vorrichtung 400, Widerstände, Kondensatoren und/oder Induktivitäten) und/oder Komponenten (zum Beispiel Gate-Elektroden und/oder epitaxiale Source/Drain-Merkmale von p-Transistoren und/oder n-Transistoren der Mehr-Gate-Vorrichtung 200 und/oder der Mehr-Gate-Vorrichtung 400) elektrisch, dergestalt, dass die verschiedenen Vorrichtungen und/oder Komponenten gemäß der Vorgabe durch die Designanforderungen der Mehr-Gate-Vorrichtung 200 und/oder der Mehr-Gate-Vorrichtung 400 arbeiten können. Das MLI-Merkmal weist eine Kombination aus dielektrischen Schichten und elektrisch leitfähigen Schichten (zum Beispiel Metallschichten) auf, die so konfiguriert sind, dass sie verschiedene Interconnect-Strukturen bilden. Die leitfähigen Schichten sind dafür konfiguriert, vertikale Interconnect-Merkmale zu bilden, wie zum Beispiel Kontakte und/oder Durchkontaktierungen auf Vorrichtungsebene, und/oder horizontale Interconnect-Merkmale, wie zum Beispiel Leitungen. Vertikale Interconnect-Merkmale verbinden in der Regel horizontale Interconnect-Merkmale in verschiedenen Schichten (oder verschiedenen Ebenen) des MLI-Merkmals. Die Interconnect-Merkmale sind so konfiguriert, dass sie während des Betriebes Signale zwischen den Vorrichtungen und/oder den Komponenten der Mehr-Gate-Vorrichtung 200 und/oder der Mehr-Gate-Vorrichtung 400 leiten und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Erdungssignale) an die Vorrichtungen und/oder die Komponenten der Mehr-Gate-Vorrichtung 200 und/oder der Mehr-Gate-Vorrichtung 400 verteilen.
  • Die verschiedenen hier beschriebenen Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, oder Kombinationen davon. Die Trockenätzprozesse können ein Wasserstoff umfassendes Ätzgas (zum Beispiel H2 und/oder CH4), ein Stickstoff umfassendes Ätzgas (zum Beispiel N2 und/oder NH3), ein Chlor umfassendes Ätzgas (zum Beispiel Cl2, CHCl3, CCl4 und/oder BCl3), ein Sauerstoff umfassendes Ätzgas (zum Beispiel 02), ein Fluor umfassendes Ätzgas (zum Beispiel F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6 und/oder NF3), ein Brom umfassendes Ätzgas (zum Beispiel Br, HBr, CH3Br, CH2Br2 und/oder CHBr3), ein Jod umfassendes Ätzgas, andere geeignete Ätzgase, oder Kombinationen davon. Die Trockenätzprozesse können ein Trägergas zum Zuführen des Ätzgases verwenden. Das Trägergas kann Stickstoff, Argon, Helium, Xenon, einen anderen geeigneten Trägergasbestandteil, oder Kombinationen davon enthalten. Die Nassätzprozesse können eine Nassätzlösung implementieren, die H2SO4, H2O2, NH4OH, HCl, HF, DHF, KOH, NH3, CH3COOH, HNO3, H3PO4, H2O (das DIW oder DIWO3 sein kann), O3, andere geeignete Chemikalien, oder Kombinationen davon enthält. Während jedes Ätzprozesses können verschiedene Ätzparameter abgestimmt werden, um das gewünschte selektive Ätzen zu erreichen, wie zum Beispiel eine Strömungsrate eines Ätzgases, eine Konzentration des Ätzgases, eine Konzentration des Trägergases, ein Verhältnis einer Konzentration eines ersten Ätzgases zu einer Konzentration eines zweiten Ätzgases, ein Verhältnis der Konzentration des Trägergases zur Konzentration des Ätzgases, eine Konzentration einer Nassätzlösung, ein Verhältnis einer Konzentration eines ersten Nassätzbestandteils zu einer Konzentration eines zweiten Nassätzbestandteils, eine Leistung einer HF-Quelle, eine Vorspannung, ein Druck, eine Dauer des Ätzprozesses, eine in einer Prozesskammer während des Ätzprozesses aufrecht erhaltene Temperatur, eine Temperatur eines Wafers während des Ätzprozesses, eine Temperatur der Nassätzlösung, andere geeignete Ätzparameter, oder Kombinationen davon. Des Weiteren können die verschiedenen hier beschriebenen Ätzprozesse mehrere Schritte umfassen.
  • Die im vorliegenden Text offenbarten Gate-Schneidtechniken bilden Gate-Isolationsfinnen, um die Metall-Gates von Mehr-Gate-Vorrichtungen voneinander zu isolieren, bevor die Mehr-Gate-Vorrichtungen gebildet werden, und insbesondere, bevor die Metall-Gates der Mehr-Gate-Vorrichtungen gebildet werden. Aus der vorangegangenen Beschreibung ist ersichtlich, dass die in der vorliegenden Offenbarung beschriebenen Mehr-Gate-Vorrichtungen Vorteile im Vergleich zu herkömmlichen Mehr-Gate-Vorrichtungen bieten. Es versteht sich jedoch, dass andere Ausführungsformen zusätzliche Vorteile bieten können, dass im vorliegenden Text nicht unbedingt alle Vorteile offenbart werden, und dass kein spezieller Vorteil für alle Ausführungsformen erforderlich ist. Die vorliegende Offenbarung erlaubt viele verschiedene Ausführungsformen. Eine beispielhafte Vorrichtung umfasst eine erste Mehr-Gate-Vorrichtung mit ersten Source/Drain-Merkmalen und einem ersten Metall-Gate, das eine erste Kanalschicht umgibt, und eine zweite Mehr-Gate-Vorrichtung mit zweiten Source/Drain-Merkmalen und einem zweiten Metall-Gate, das eine zweite Kanalschicht umgibt. Die erste Kanalschicht ist zwischen den ersten Source/Drain-Merkmalen angeordnet, und die zweite Kanalschicht ist zwischen den zweiten Source/Drain-Merkmalen angeordnet. Eine Gate-Isolationsfinne, die das erste Metall-Gate und das zweite Metall-Gate trennt, weist eine erste dielektrische Schicht mit einer ersten Dielektrizitätskonstante und eine zweite dielektrische Schicht mit einer zweiten Dielektrizitätskonstante, die über der ersten dielektrischen Schicht angeordnet ist, auf. Die zweite Dielektrizitätskonstante ist kleiner als die erste Dielektrizitätskonstante. In einigen Ausführungsformen beträgt die erste Dielektrizitätskonstante mindestens etwa sieben, und die zweite Dielektrizitätskonstante beträgt maximal etwa sieben.
  • Eine Gate-Isolationsendkappe kann auf der Gate-Isolationsfinne angeordnet sein, um zusätzliche Isolation zu bieten. In einigen Ausführungsformen umfasst die Vorrichtung außerdem eine erste Metallkappschicht, die über dem ersten Metall-Gate angeordnet ist, eine zweite Metallkappschicht, die über dem zweiten Metall-Gate angeordnet ist, und eine Gate-Isolationsendkappe, die über der Gate-Isolationsfinne angeordnet ist. Die Gate-Isolationsendkappe ist zwischen der ersten Metallkappschicht und der zweiten Metallkappschicht angeordnet und trennt diese. In einigen Ausführungsformen ist eine erste Breite der Gate-Isolationsendkappe kleiner als eine zweite Breite der Gate-Isolationsfinne. In einigen Ausführungsformen weist die Gate-Isolationsfinne des Weiteren eine dritte dielektrische Schicht auf, die über der zweiten dielektrischen Schicht angeordnet ist. Die dritte dielektrische Schicht hat eine dritte Dielektrizitätskonstante, die kleiner als die erste Dielektrizitätskonstante ist. In einigen Ausführungsformen umfasst die Gate-Isolationsfinne außerdem eine vierte dielektrische Schicht, die über der dritten dielektrischen Schicht angeordnet ist. In solchen Ausführungsformen ist die zweite dielektrische Schicht entlang erster Seitenwände der vierten dielektrischen Schicht und zweiter Seitenwände der dritten dielektrischen Schicht angeordnet, und die vierte dielektrische Schicht hat eine vierte Dielektrizitätskonstante, die kleiner als die erste Dielektrizitätskonstante ist. In einigen Ausführungsformen hat die erste dielektrische Schicht einen Bodenabschnitt mit einer ersten Dicke und Seitenwandabschnitte mit einer zweiten Dicke, wobei die zweite Dicke kleiner ist als die erste Dicke. In einigen Ausführungsformen trennt die erste dielektrische Schicht das erste Metall-Gate von einem ersten Seitenwandabschnitt der zweiten dielektrischen Schicht und trennt das zweite Metall-Gate von einem zweiten Seitenwandabschnitt der zweiten dielektrischen Schicht. In einigen Ausführungsformen kontaktiert die erste dielektrische Schicht physisch einen Bodenabschnitt der zweiten dielektrischen Schicht, das erste Metall-Gate kontaktiert physisch einen ersten Seitenwandabschnitt der zweiten dielektrischen Schicht, und das zweite Metall-Gate kontaktiert physisch einen zweiten Seitenwandabschnitt der zweiten dielektrischen Schicht. In einigen Ausführungsformen wird eine erste Höhe zwischen einer Oberseite der Gate-Isolationsfinne und einer Oberseite eines Substrats definiert, eine zweite Höhe wird zwischen einer Oberseite der ersten Kanalschicht relativ zur Oberseite des Substrats definiert, und die erste Höhe ist größer als die zweite Höhe.
  • Eine weitere beispielhafte Vorrichtung umfasst ein Isolationsmerkmal, das über einem Substrat angeordnet ist, und eine Gate-Isolationsfinne, die über dem Isolationsmerkmal angeordnet ist. Das Isolationsmerkmal ist zwischen einem ersten Finnenabschnitt und einem zweiten Finnenabschnitt angeordnet, die sich von dem Substrat erstrecken. Die Gate-Isolationsfinne weist eine dielektrische Schicht mit niedrigem k-Wert auf, die über einer dielektrischen Schicht mit hohem k-Wert angeordnet ist. Das Vorrichtung umfasst des Weiteren eine erste Mehr-Gate-Vorrichtung mit einer ersten Kanalschicht, die über dem ersten Finnenabschnitt angeordnet ist, einem ersten Metall-Gate, das die erste Kanalschicht umgibt, und ersten Source/Drain-Merkmalen. Das erste Metall-Gate ist zwischen der ersten Kanalschicht und dem ersten Finnenabschnitt angeordnet. Die Vorrichtung umfasst des Weiteren eine zweite Mehr-Gate-Vorrichtung mit einer zweiten Kanalschicht, die über dem zweiten Finnenabschnitt angeordnet ist, einem zweiten Metall-Gate, das die zweite Kanalschicht umgibt, und zweiten Source/Drain-Merkmalen. Das zweite Metall-Gate ist zwischen der zweiten Kanalschicht und dem zweiten Finnenabschnitt angeordnet. Die Gate-Isolationsfinne trennt das erste Metall-Gate der ersten Mehr-Gate-Vorrichtung von dem zweiten Metall-Gate der zweiten Mehr-Gate-Vorrichtung. In einigen Ausführungsformen ist eine erste Breite des Isolationsmerkmals größer als eine zweite Breite der Gate-Isolationsfinne. In einigen Ausführungsformen ist die dielektrische Schicht mit niedrigem k-Wert U-förmig, und die dielektrische Schicht mit hohem k-Wert ist U-förmig.
  • In einigen Ausführungsformen ist das Isolationsmerkmal ein erstes Isolationsmerkmal, die Gate-Isolationsfinne ist eine erste Gate-Isolationsfinne, die dielektrische Schicht mit niedrigem k-Wert ist eine erste dielektrische Schicht mit niedrigem k-Wert, und die dielektrische Schicht mit hohem k-Wert ist eine erste dielektrische Schicht mit hohem k-Wert. In solchen Ausführungsformen kann die Vorrichtung des Weiteren ein zweites Isolationsmerkmal, das über dem Substrat und zwischen dem zweiten Finnenabschnitt und einem dritten Finnenabschnitt, der sich von dem Substrat erstreckt, angeordnet ist, und eine zweite Gate-Isolationsfinne, die über dem Isolationsmerkmal angeordnet ist, aufweisen. Die zweite Gate-Isolationsfinne umfasst eine zweite dielektrische Schicht mit niedrigem k-Wert, die über einer zweiten dielektrischen Schicht mit hohem k-Wert angeordnet ist, und eine Oxidschicht, die über der zweiten dielektrischen Schicht mit niedrigem k-Wert angeordnet ist. In solchen Ausführungsformen kann die Vorrichtung des Weiteren eine dritte Mehr-Gate-Vorrichtung mit einer dritten Kanalschicht, die über dem dritten Finnenabschnitt angeordnet ist, einem dritten Metall-Gate, das die dritte Kanalschicht umgibt, und dritten Source/Drain-Merkmalen umfassen. Das dritte Metall-Gate ist zwischen der dritten Kanalschicht und dem dritten Finnenabschnitt angeordnet. Die zweite Gate-Isolationsfinne trennt das zweite Metall-Gate der zweiten Mehr-Gate-Vorrichtung von dem dritten Metall-Gate des dritten Mehr-Gate-Vorrichtung. In einigen Ausführungsformen befindet sich ein erster Abstand zwischen dem ersten Finnenabschnitt und dem zweiten Finnenabschnitt, ein zweiter Abstand befindet sich zwischen dem zweiten Finnenabschnitt und dem dritten Finnenabschnitt, und der zweite Abstand ist größer als der erste Abstand.
  • In einigen Ausführungsformen weist die Vorrichtung außerdem eine erste Metallkappschicht und eine zweite Metallkappe auf. Die erste Metallkappschicht ist über dem ersten Metall-Gate, der ersten Gate-Isolationsfinne und dem zweiten Metall-Gate angeordnet. Die zweite Metallkappschicht ist über dem dritten Metall-Gate angeordnet. In einigen Ausführungsformen ist eine erste dielektrische Kappschicht über der ersten Metallkappschicht angeordnet, und eine zweite dielektrische Kappschicht ist über der zweiten Metallkappschicht angeordnet. In einigen Ausführungsformen ist eine Gate-Isolationsendkappe zwischen der ersten Metallkappschicht und der zweiten Metallkappschicht und zwischen der ersten dielektrischen Kappschicht und der zweiten dielektrischen Kappschicht angeordnet. Die Gate-Isolationsendkappe kontaktiert physisch die zweite Gate-Isolationsfinne.
  • Ein beispielhaftes Verfahren umfasst das Bilden eines Isolationsmerkmals in einem unteren Abschnitt eines Grabens und das Bilden einer Gate-Isolationsfinne über dem Isolationsmerkmal. Die Gate-Isolationsfinne wird in einem oberen Abschnitt des Grabens gebildet, indem eine erste dielektrische Schicht mit einer ersten Dielektrizitätskonstante entlang eines Bodens und von Seitenwänden des oberen Abschnitts des Grabens abgeschieden wird, eine zweite dielektrische Schicht in dem oberen Abschnitt des Grabens über der ersten dielektrischen Schicht abgeschieden wird, und ein Planarisierungsprozess auf der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht durchgeführt wird. Die zweite dielektrische Schicht hat eine zweite Dielektrizitätskonstante, die kleiner ist als die erste Dielektrizitätskonstante. Das Verfahren umfasst des Weiteren, nach dem Bilden der Gate-Isolationsfinne, das Bilden einer ersten Mehr-Gate-Vorrichtung und einer zweiten Mehr-Gate-Vorrichtung. Die erste Mehr-Gate-Vorrichtung hat die erste Kanalschicht, ein erstes Metall-Gate und erste Source/Drain-Merkmale, wobei die erste Kanalschicht zwischen den ersten Source/Drain-Merkmalen angeordnet ist und das erste Metall-Gate die erste Kanalschicht umgibt. Die zweite Mehr-Gate-Vorrichtung hat eine zweite Kanalschicht, ein zweites Metall-Gate und zweite Source/Drain-Merkmale, wobei die zweite Kanalschicht zwischen den zweiten Source/Drain-Merkmalen angeordnet ist und das zweite Metall-Gate die zweite Kanalschicht umgibt. Die Gate-Isolationsfinne ist zwischen dem ersten Metall-Gate der ersten Mehr-Gate-Vorrichtung und dem zweiten Metall-Gate der zweiten Mehr-Gate-Vorrichtung angeordnet und trennt diese. In einigen Ausführungsformen umfasst das Bilden der ersten Mehr-Gate-Vorrichtung mit der ersten Kanalschicht und der zweiten Mehr-Gate-Vorrichtung mit der zweiten Kanalschicht die Durchführung eines Kanalfreigabeprozesses. In einigen Ausführungsformen umfasst das Verfahren das Trimmen der ersten dielektrischen Schicht der Gate-Isolationsfinne nach dem Durchführen des Kanalfreigabeprozesses. In einigen Ausführungsformen füllen die erste dielektrische Schicht und die zweite dielektrische Schicht teilweise den oberen Abschnitt des Grabens. In solchen Ausführungsformen kann das Bilden der Gate-Isolationsfinne des Weiteren das Abscheiden einer dritten dielektrischen Schicht mit einer dritten Dielektrizitätskonstante über der zweiten dielektrischen Schicht und das Durchführen des Planarisierungsprozesses auf der dritten dielektrischen Schicht umfassen. Die dritte dielektrische Schicht füllt einen Rest des oberen Abschnitts des Grabens. Die dritte Dielektrizitätskonstante ist kleiner als die erste Dielektrizitätskonstante. In einigen Ausführungsformen kann das Bilden der Gate-Isolationsfinne des Weiteren das Zurückätzen der dritten dielektrischen Schicht und das Bilden einer vierten dielektrischen Schicht über der dritten dielektrischen Schicht umfassen, wobei die vierte dielektrische Schicht eine vierte Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist.
  • Eine weitere beispielhafte Vorrichtung weist eine erste Mehr-Gate-Vorrichtung und eine zweite Mehr-Gate-Vorrichtung auf. Die erste Mehr-Gate-Vorrichtung hat eine erste Kanalschicht, die zwischen ersten Source/Drain-Merkmalen angeordnet ist, und ein erstes Metall-Gate, das die erste Kanalschicht umgibt. Die zweite Mehr-Gate-Vorrichtung hat eine zweite Kanalschicht, die zwischen zweiten Source/Drain-Merkmalen angeordnet ist, und ein zweites Metall-Gate, das die zweite Kanalschicht umgibt. Die Vorrichtung weist des Weiteren eine dielektrische Gate-Isolationsfinne auf, die zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate angeordnet ist und diese trennt. Die dielektrische Gate-Isolationsfinne umfasst eine erste dielektrische Schicht mit einer ersten Dielektrizitätskonstante, eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, und eine dritte dielektrische Schicht, die über der zweiten dielektrischen Schicht angeordnet ist. Die zweite dielektrische Schicht hat eine zweite Dielektrizitätskonstante, die kleiner ist als die erste Dielektrizitätskonstante. Die dritte dielektrische Schicht hat eine dritte Dielektrizitätskonstante, die kleiner als die erste Dielektrizitätskonstante ist. In einigen Ausführungsformen ist die dritte Dielektrizitätskonstante größer als die zweite Dielektrizitätskonstante. In einigen Ausführungsformen ist eine Oberseite der dielektrischen Gate-Isolationsfinne relativ zu einer Oberseite eines Substrats höher als eine Oberseite des ersten Metall-Gates und eine Oberseite des zweiten Metall-Gates entlang einer Finnenlängsrichtung.
  • In einigen Ausführungsformen ist die zweite dielektrische Schicht über einer Unterseite und Seitenwänden der dritten dielektrischen Schicht angeordnet. In einigen Ausführungsformen ist die zweite dielektrische Schicht des Weiteren über einer Oberseite der dritten dielektrischen Schicht angeordnet. In einigen Ausführungsformen beträgt die erste Dielektrizitätskonstante mindestens etwa sieben, und die zweite Dielektrizitätskonstante beträgt maximal etwa sieben. In einigen Ausführungsformen umfasst die erste dielektrische Schicht ein dielektrisches Material mit hohem k-Wert, die zweite dielektrische Schicht umfasst ein dielektrisches Material mit niedrigem k-Wert, und die dritte dielektrische Schicht umfasst ein Oxidmaterial. In einigen Ausführungsformen beträgt eine Dicke der ersten dielektrischen Schicht etwa 1 nm bis etwa 7 nm. In einigen Ausführungsformen wird eine erste Höhe zwischen einer Oberseite der dielektrischen Gate-Isolationsfinne und einer Oberseite eines Substrats definiert, eine zweite Höhe wird zwischen einer Oberseite der ersten Kanalschicht und einer Oberseite der zweiten Kanalschicht relativ zu der Oberseite des Substrats definiert, und die erste Höhe ist um etwa 5 nm bis etwa 25 nm größer als die zweite Höhe. In einigen Ausführungsformen ist die dielektrische Gate-Isolationsfinne eine erste dielektrische Gate-Isolationsfinne, und das erste Metall-Gate umgibt des Weiteren eine dritte Kanalschicht. In solchen Ausführungsformen kann die Vorrichtung außerdem eine zweite dielektrische Gate-Isolationsfinne aufweisen, die zwischen der ersten Kanalschicht und der dritten Kanalschicht angeordnet ist. Die zweite dielektrische Gate-Isolationsfinne kann frei von der dritten dielektrischen Schicht sein. Die zweite dielektrische Gate-Isolationsfinne kann die erste dielektrische Schicht mit der ersten Dielektrizitätskonstante und die zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, aufweisen, wobei die zweite dielektrische Schicht die zweite Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist. In solchen Ausführungsformen kann sich das erste Metall-Gate über eine Oberseite der zweiten dielektrischen Gate-Isolationsfinne erstrecken. In solchen Ausführungsformen kann eine Oberseite der ersten dielektrischen Gate-Isolationsfinne relativ zu einer Oberseite eines Substrats höher sein als ein erster Abschnitt einer Oberseite des ersten Metall-Gates, der über der ersten Kanalschicht und der dritten Kanalschicht angeordnet ist, und kann niedriger sein als ein zweiter Abschnitt der Oberseite des ersten Metall-Gates, der über der zweiten dielektrischen Gate-Isolationsfinne angeordnet ist.
  • In einigen Ausführungsformen ist die dielektrische Gate-Isolationsfinne eine erste dielektrische Gate-Isolationsfinne. In solchen Ausführungsformen kann die Vorrichtung des Weiteren eine dritte Mehr-Gate-Vorrichtung mit einer dritten Kanalschicht, die zwischen den dritten Source/Drain-Merkmalen angeordnet ist, und einem dritten Metall-Gate, das die dritte Kanalschicht umgibt, umfassen. In solchen Ausführungsformen kann die Vorrichtung des Weiteren eine zweite dielektrische Gate-Isolationsfinne aufweisen, die zwischen dem ersten Metall-Gate und dem dritten Metall-Gate angeordnet ist und diese trennt. Die zweite dielektrische Gate-Isolationsfinne kann frei von der dritten dielektrischen Schicht sein. Die zweite dielektrische Gate-Isolationsfinne kann die erste dielektrische Schicht mit der ersten Dielektrizitätskonstante und die zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, aufweisen, wobei die zweite dielektrische Schicht die zweite Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist. In einigen Ausführungsformen ist eine erste Breite der ersten dielektrischen Gate-Isolationsfinne größer als eine zweite Breite der zweiten dielektrischen Gate-Isolationsfinne. In einigen Ausführungsformen erstreckt sich eine Metallschicht entlang einer Gate-Längsrichtung durchgehend ohne Unterbrechung über das erste Metall-Gate, die zweite dielektrische Gate-Isolationsfinne und das dritte Metall-Gate. In einigen Ausführungsformen erstreckt sich die Metallschicht des Weiteren entlang der Gate-Längsrichtung über die erste dielektrische Gate-Isolationsfinne und das zweite Metall-Gate. Eine dielektrische Schicht kann sich durch die Metallschicht bis zur ersten dielektrischen Gate-Isolationsfinne erstrecken. In einigen Ausführungsformen weist die Metallschicht eine Wolframschicht auf. In einigen Ausführungsformen weist die Metallschicht eine Titannitridschicht auf. In einigen Ausführungsformen ist die Metallschicht zwischen ersten Abstandshaltern, die entlang erster Seitenwände des ersten Metall-Gates angeordnet sind, und zwischen zweiten Abstandshaltern, die entlang zweiter Seitenwände des dritten Metall-Gates angeordnet sind, angeordnet.
  • Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/032178 [0001]

Claims (20)

  1. Vorrichtung, die umfasst: eine erste Mehr-Gate-Vorrichtung, die aufweist: eine erste Kanalschicht, die zwischen ersten Source/Drain-Merkmalen angeordnet ist, und ein erstes Metall-Gate, das die erste Kanalschicht umgibt; eine zweite Mehr-Gate-Vorrichtung, die aufweist: eine zweite Kanalschicht, die zwischen zweiten Source/Drain-Merkmalen angeordnet ist, und ein zweites Metall-Gate, das die zweite Kanalschicht umgibt; und eine Gate-Isolationsfinne, die zwischen dem ersten Metall-Gate und dem zweiten Metall-Gate angeordnet ist und diese trennt, wobei die Gate-Isolationsfinne aufweist: eine erste dielektrische Schicht mit einer ersten Dielektrizitätskonstante, und eine zweite dielektrische Schicht, die über der ersten dielektrischen Schicht angeordnet ist, wobei die zweite dielektrische Schicht eine zweite Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist.
  2. Vorrichtung nach Anspruch 1, wobei die erste dielektrische Schicht einen Bodenabschnitt mit einer ersten Dicke und Seitenwandabschnitte mit einer zweiten Dicke aufweist, wobei die zweite Dicke kleiner ist als die erste Dicke.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die erste dielektrische Schicht das erste Metall-Gate von einem ersten Seitenwandabschnitt der zweiten dielektrischen Schicht trennt und das zweite Metall-Gate von einem zweiten Seitenwandabschnitt der zweiten dielektrischen Schicht trennt.
  4. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste dielektrische Schicht physisch einen Bodenabschnitt der zweiten dielektrischen Schicht kontaktiert, das erste Metall-Gate physisch einen ersten Seitenwandabschnitt der zweiten dielektrischen Schicht kontaktiert, und das zweite Metall-Gate physisch einen zweiten Seitenwandabschnitt der zweiten dielektrischen Schicht kontaktiert.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine erste Höhe zwischen einer Oberseite der Gate-Isolationsfinne und einer Oberseite eines Substrats definiert wird, eine zweite Höhe zwischen einer Oberseite der ersten Kanalschicht relativ zu der Oberseite des Substrats definiert wird, und die erste Höhe größer als die zweite Höhe ist.
  6. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die Gate-Isolationsfinne des Weiteren eine dritte dielektrische Schicht aufweist, die über der zweiten dielektrischen Schicht angeordnet ist, wobei die dritte dielektrische Schicht eine dritte Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist.
  7. Vorrichtung nach Anspruch 6, wobei die Gate-Isolationsfinne des Weiteren eine vierte dielektrische Schicht aufweist, die über der dritten dielektrischen Schicht angeordnet ist, wobei die zweite dielektrische Schicht entlang erster Seitenwände der vierten dielektrischen Schicht und zweiter Seitenwände der dritten dielektrischen Schicht angeordnet ist, und wobei des Weiteren die vierte dielektrische Schicht eine vierte Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist.
  8. Vorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren eine erste Metallkappschicht umfasst, die über dem ersten Metall-Gate angeordnet ist, eine zweite Metallkappschicht umfasst, die über dem zweiten Metall-Gate angeordnet ist, und eine Gate-Isolationsendkappe umfasst, die über der Gate-Isolationsfinne angeordnet ist, wobei die Gate-Isolationsendkappe zwischen der ersten Metallkappschicht und der zweiten Metallkappschicht angeordnet ist und diese trennt.
  9. Vorrichtung nach Anspruch 8, wobei eine erste Breite der Gate-Isolationsendkappe kleiner ist als eine zweite Breite der Gate-Isolationsfinne.
  10. Vorrichtung nach einem der vorangehenden Ansprüche, wobei die erste Dielektrizitätskonstante mindestens etwa sieben beträgt und die zweite Dielektrizitätskonstante maximal etwa sieben beträgt.
  11. Vorrichtung, die umfasst: ein Isolationsmerkmal, das über einem Substrat angeordnet ist, wobei das Isolationsmerkmal zwischen einem ersten Finnenabschnitt und einem zweiten Finnenabschnitt, die sich von dem Substrat erstrecken, angeordnet ist; eine Gate-Isolationsfinne, die über dem Isolationsmerkmal angeordnet ist, wobei die Gate-Isolationsfinne eine dielektrische Schicht mit niedrigem k-Wert aufweist, die über einer dielektrischen Schicht mit hohem k-Wert angeordnet ist; eine erste Mehr-Gate-Vorrichtung mit einer ersten Kanalschicht, die über dem ersten Finnenabschnitt angeordnet ist, einem ersten Metall-Gate, das eine erste Kanalschicht umgibt, und ersten Source/Drain-Merkmalen, wobei das erste Metall-Gate zwischen der ersten Kanalschicht und dem ersten Finnenabschnitt angeordnet ist; und eine zweite Mehr-Gate-Vorrichtung mit einer zweiten Kanalschicht, die über dem zweiten Finnenabschnitt angeordnet ist, einem zweiten Metall-Gate, das die zweite Kanalschicht umgibt, und zweiten Source/Drain-Merkmalen, wobei das zweite Metall-Gate zwischen der zweiten Kanalschicht und dem zweiten Finnenabschnitt angeordnet ist, und wobei des Weiteren die Gate-Isolationsfinne das erste Metall-Gate der ersten Mehr-Gate-Vorrichtung von dem zweiten Metall-Gate der zweiten Mehr-Gate-Vorrichtung trennt.
  12. Vorrichtung nach Anspruch 11, wobei eine erste Breite des Isolationsmerkmals größer ist als eine zweite Breite der Gate-Isolationsfinne.
  13. Vorrichtung nach Anspruch 11 oder 12, wobei die dielektrische Schicht mit niedrigem k-Wert U-förmig ist und die dielektrische Schicht mit hohem k-Wert U-förmig ist.
  14. Vorrichtung nach einem der vorangehenden Ansprüche 11 bis 13, wobei das Isolationsmerkmal ein erstes Isolationsmerkmal ist, die Gate-Isolationsfinne eine erste Gate-Isolationsfinne ist, die dielektrische Schicht mit niedrigem k-Wert eine erste dielektrische Schicht mit niedrigem k-Wert ist, und die dielektrische Schicht mit hohem k-Wert eine erste dielektrische Schicht mit hohem k-Wert ist, und wobei die Vorrichtung des Weiteren umfasst: ein zweites Isolationsmerkmal, das über dem Substrat und zwischen dem zweiten Finnenabschnitt und einem dritten Finnenabschnitt, die sich von dem Substrat erstrecken, angeordnet ist; eine zweite Gate-Isolationsfinne, die über dem Isolationsmerkmal angeordnet ist, wobei die zweite Gate-Isolationsfinne eine zweite dielektrische Schicht mit niedrigem k-Wert, die über einer zweiten dielektrischen Schicht mit hohem k-Wert angeordnet ist, und eine Oxidschicht, die über der zweiten dielektrischen Schicht mit niedrigem k-Wert angeordnet ist, aufweist; und eine dritte Mehr-Gate-Vorrichtung mit einer dritten Kanalschicht, die über dem dritten Finnenabschnitt angeordnet ist, einem dritten Metall-Gate, das die dritte Kanalschicht umgibt, und dritten Source/Drain-Merkmalen, wobei das dritte Metall-Gate zwischen der dritten Kanalschicht und dem dritten Finnenabschnitt angeordnet ist, und wobei des Weiteren die zweite Gate-Isolationsfinne das zweite Metall-Gate der zweiten Mehr-Gate-Vorrichtung von dem dritten Metall-Gate der dritten Mehr-Gate-Vorrichtung trennt.
  15. Vorrichtung nach Anspruch 14, wobei sich ein erster Abstand zwischen dem ersten Finnenabschnitt und dem zweiten Finnenabschnitt befindet, ein zweiter Abstand sich zwischen dem zweiten Finnenabschnitt und dem dritten Finnenabschnitt befindet, und der zweite Abstand größer als der erste Abstand ist.
  16. Vorrichtung nach Anspruch 14 oder 15, die des Weiteren umfasst: eine erste Metallkappschicht und eine zweite Metallkappschicht, wobei die erste Metallkappschicht über dem ersten Metall-Gate, der ersten Gate-Isolationsfinne und dem zweiten Metall-Gate angeordnet ist und die zweite Metallkappschicht über dem dritten Metall-Gate angeordnet ist; eine erste dielektrische Kappschicht, die über der ersten Metallkappschicht angeordnet ist, und eine zweite dielektrische Kappschicht, die über der zweiten Metallkappschicht angeordnet ist; und eine Gate-Isolationsendkappe zwischen der ersten Metallkappschicht und der zweiten Metallkappschicht und zwischen der ersten dielektrischen Kappschicht und der zweiten dielektrischen Kappschicht angeordnet ist, wobei die Gate-Isolationsendkappe die zweite Gate-Isolationsfinne physisch kontaktiert.
  17. Verfahren, das umfasst: Bilden eines Isolationsmerkmals in einem unteren Abschnitt eines Grabens; Bilden einer Gate-Isolationsfinne über dem Isolationsmerkmal, wobei die Gate-Isolationsfinne in einem oberen Abschnitt des Grabens gebildet wird durch: Abscheiden einer ersten dielektrischen Schicht mit einer ersten Dielektrizitätskonstante entlang eines Bodens und von Seitenwänden des oberen Abschnitts des Grabens, Abscheiden einer zweiten dielektrischen Schicht in dem oberen Abschnitt des Grabens über der ersten dielektrischen Schicht, wobei die zweite dielektrische Schicht eine zweite Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist, und Durchführen eines Planarisierungsprozesses auf der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht; und nach dem Bilden der Gate-Isolationsfinne, Bilden einer ersten Mehr-Gate-Vorrichtung und einer zweiten Mehr-Gate-Vorrichtung, wobei: die erste Mehr-Gate-Vorrichtung die erste Kanalschicht, ein erstes Metall-Gate und erste Source/Drain-Merkmale hat, wobei die erste Kanalschicht zwischen den ersten Source/Drain-Merkmalen angeordnet ist und das erste Metall-Gate die erste Kanalschicht umgibt, die zweite Mehr-Gate-Vorrichtung eine zweite Kanalschicht, ein zweites Metall-Gate und zweite Source/Drain-Merkmale hat, wobei die zweite Kanalschicht zwischen den zweiten Source/Drain-Merkmalen angeordnet ist und das zweite Metall-Gate die zweite Kanalschicht umgibt, und die Gate-Isolationsfinne zwischen dem ersten Metall-Gate der ersten Mehr-Gate-Vorrichtung und dem zweiten Metall-Gate der zweiten Mehr-Gate-Vorrichtung angeordnet ist und diese trennt.
  18. Verfahren nach Anspruch 17, wobei das Bilden der ersten Mehr-Gate-Vorrichtung mit der ersten Kanalschicht und der zweiten Mehr-Gate-Vorrichtung mit der zweiten Kanalschicht das Durchführen eines Kanalfreigabeprozesses umfasst, wobei das Verfahren des Weiteren das Trimmen der ersten dielektrischen Schicht der Gate-Isolationsfinne nach dem Durchführen des Kanalfreigabeprozesses umfasst.
  19. Verfahren nach Anspruch 17 oder 18, wobei die erste dielektrische Schicht und die zweite dielektrische Schicht den oberen Abschnitt des Grabens teilweise füllen, und das Bilden der Gate-Isolationsfinne des Weiteren umfasst: Abscheiden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht, wobei die dritte dielektrische Schicht einen Rest des oberen Abschnitts des Grabens füllt und die dritte dielektrische Schicht eine dritte Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist; und Durchführen des Planarisierungsprozesses auf der dritten dielektrischen Schicht.
  20. Verfahren nach Anspruch 19, wobei das Bilden der Gate-Isolationsfinne des Weiteren das Zurückätzen der dritten dielektrischen Schicht und das Bilden einer vierten dielektrischen Schicht über der dritten dielektrischen Schicht umfasst, wobei die vierte dielektrische Schicht eine vierte Dielektrizitätskonstante aufweist, die kleiner als die erste Dielektrizitätskonstante ist.
DE102021107624.2A 2020-05-29 2021-03-26 Gate-isolation für mehr-gate-vorrichtung Pending DE102021107624A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063032178P 2020-05-29 2020-05-29
US63/032,178 2020-05-29
US17/199,777 2021-03-12
US17/199,777 US11637102B2 (en) 2020-05-29 2021-03-12 Gate isolation for multigate device

Publications (1)

Publication Number Publication Date
DE102021107624A1 true DE102021107624A1 (de) 2021-12-02

Family

ID=77572298

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021107624.2A Pending DE102021107624A1 (de) 2020-05-29 2021-03-26 Gate-isolation für mehr-gate-vorrichtung

Country Status (4)

Country Link
US (2) US11990471B2 (de)
KR (1) KR102590723B1 (de)
CN (1) CN113380794A (de)
DE (1) DE102021107624A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
US12107132B2 (en) * 2021-09-30 2024-10-01 International Business Machines Corporation Source/drain contact positioning under power rail
CN114121776B (zh) * 2022-01-26 2022-04-19 晶芯成(北京)科技有限公司 一种半导体隔离结构的制造方法
CN114613842B (zh) * 2022-03-14 2023-04-25 中国工程物理研究院电子工程研究所 一种片上集成的超快纳米电子器件及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387764B1 (en) 1999-04-02 2002-05-14 Silicon Valley Group, Thermal Systems Llc Trench isolation process to deposit a trench fill oxide prior to sidewall liner oxidation growth
US6287904B1 (en) 2000-01-27 2001-09-11 Advanced Micro Devices, Inc. Two step mask process to eliminate gate end cap shortening
JP6325669B2 (ja) 2013-12-19 2018-05-16 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
US10243080B2 (en) 2014-12-19 2019-03-26 Intel Corporation Selective deposition utilizing sacrificial blocking layers for semiconductor devices
KR102505242B1 (ko) * 2015-07-21 2023-03-06 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102406947B1 (ko) * 2015-10-08 2022-06-10 삼성전자주식회사 반도체 소자
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
KR20190026213A (ko) * 2017-09-04 2019-03-13 삼성전자주식회사 반도체 장치
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US10879238B2 (en) * 2018-07-31 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance finFET and method of fabricating thereof
KR102513084B1 (ko) * 2018-08-27 2023-03-24 삼성전자주식회사 반도체 장치
US11276691B2 (en) * 2018-09-18 2022-03-15 Intel Corporation Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths
US10727134B2 (en) * 2018-10-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices with gate-all-around structure
US11444171B2 (en) 2019-03-06 2022-09-13 Intel Corporation Self-aligned gate endcap (SAGE) architecture having gate or contact plugs

Also Published As

Publication number Publication date
KR20210148893A (ko) 2021-12-08
KR102590723B1 (ko) 2023-10-17
US20220384429A1 (en) 2022-12-01
US11990471B2 (en) 2024-05-21
CN113380794A (zh) 2021-09-10
US20240312987A1 (en) 2024-09-19
TW202213786A (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
DE102019116861B4 (de) Verfahren zum Strukturieren von Finnen und integrierte Schaltkreis-Vorrichtung mit benachbarten FinFET-Vorrichtungen
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017119616B4 (de) Abstandshalter für Nanodraht-basierte integrierte Schaltungsvorrichtung und Herstellungsverfahren
DE102017103419B4 (de) Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102014106152B4 (de) FinFET-Vorrichtung mit High-k-Metallgate-Stapel
DE102021104073B4 (de) Selbstausgerichtetes metall-gate für multigate-vorrichtung und herstellungsverfahren
DE102019116996A1 (de) Halbleiterstruktur mit luftspalt und verfahren zum abdichten des luftspalts
DE102018113843B4 (de) Finnen- und Gateabmessungen zum Optimieren einer Gateausbildung
DE102020115430A1 (de) P-metall-gate-first-gate-ersetzungsprozess für mehrfachgate-vorrichtungen
DE102021107624A1 (de) Gate-isolation für mehr-gate-vorrichtung
DE102012204516A1 (de) FinFET-Vorrichtung und Herstellungsverfahren für dieselbe
DE102018100050A1 (de) Integrierte Schaltung mit Seitenwandabstandhaltern für Gate-Stapel
DE102021100877B4 (de) Mittellinien-Verbindungsstruktur mit Luftspalt und Verfahren zu deren Herstellung
DE102020104621A1 (de) Halbleitervorrichtung mit einem cut-metallgate und ein herstellungsverfahren
DE102021108885A1 (de) Bilden von esd-bauelementen unter verwendung von multigatekompatiblen prozessen
DE102020112695A1 (de) Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
DE102019130454A1 (de) Gate-strukturen mit neutralen zonen zur minimierung von metallischen gate-grenzeffekten und verfahren zu deren herstellung
DE102021113549B3 (de) Halbleitervorrichtung und verfahren
DE102021103217B4 (de) Ätzprofilsteuerung der Durchkontaktierungsöffnung und entsprechende Halbleitervorrichtung
DE102021110539A1 (de) Selfausrichtendes metall-gate für eine multi-gate-vorrichtung und verfahren zu dessen herstellung
DE102021113257A1 (de) Halbleiterbauelement und Verfahren
DE102017128047A1 (de) Halbleitereinrichtung und verfahren zu deren herstellung
DE102023100726A1 (de) Isolation für multigate-vorrichtungen
DE102022132143A1 (de) Verfahren zum herstellen von halbleitervorrichtungen und halbleitervorrichtungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed