DE102018113843B4 - Finnen- und Gateabmessungen zum Optimieren einer Gateausbildung - Google Patents

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Abstract

umfassend:Es wird eine integrierte Schaltungsvorrichtung bereitgestellt, umfassend: einen ersten finnenartigen Feldeffekttransistor, der eine erste Gatestruktur (50C, 50D) umfasst, die erste Finnen (32C, 32D) quert, wobei die erste Gatestruktur (50C, 50D) ein erstes Gatedielektrikum (84B) und eine erste Gateelektrode (86B) umfasst, und wobei das erste Gatedielektrikum (84B) eine erste Dicke (T2) aufweist,einen zweiten finnenartigen Feldeffekttransistor, der eine zweite Gatestruktur (50A, 50B) umfasst, die zweite Finnen (32A, 32B) quert, wobei die zweite Gatestruktur (50A, 50B) ein zweites Gatedielektrikum (84A) und eine zweite Gateelektrode (86A) umfasst, und wobei das zweite Gatedielektrikum (84A) eine zweite Dicke (T1) aufweist, undwobei die erste Dicke (T2) größer ist als die zweite Dicke (T1),wobei ein Abstand (S7, S8) zwischen dem ersten Gatedielektrikum (84B), das über benachbarten ersten Finnen (32C, 32D) angeordnet ist, im Wesentlichen einem Abstand (S5, S6) zwischen dem zweiten Gatedielektrikum (84A) gleich ist, das über benachbarten zweiten Finnen (32A, 32B) angeordnet ist.

Description

  • STAND DER TECHNIK
  • Die Industrie für integrierte Schaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden.
  • Eine derartige Miniaturisierung bewirkte außerdem eine Steigerung der Komplexität der Verarbeitung und Herstellung von ICs und es sind ähnliche Fortschritte in IC-Verarbeitung und Herstellung erforderlich, damit diese Fortschritte umgesetzt werden. Während zum Beispiel Technologien von finnenartigen Feldeffekttransistoren (FinFET) zu kleineren Merkmalgrößen voranschreiten, werden FinFETs, die für unterschiedliche Betriebsarten ausgelegt werden, mit im Wesentlichen dem gleichen Pitch ausgebildet, um die Herstellung zu erleichtern, wobei festgestellt wurde, dass dies eine anschließende Gateausbildung und daher die FinFET-Leistungsfähigkeit beschränkt. Infolgedessen können nicht alle Vorteile von FinFETs umgesetzt werden.
  • US 2018/0122930 A1 offenbart eine integrierte Schaltung mit einer ersten Mehrfachfinnenstruktur, deren Pitch größer als der einer zweiten Mehrfachfinnenstruktur ist, wobei eine Gatestruktur, die die erste Mehrfachfinnenstruktur quert, ein dickeres Gatedielektrikum aufweist als eine Gatestruktur, die die zweiten Mehrfachfinnenstruktur quert. US 9 691 664 B1 beschreibt ein Herstellungsverfahren einer Halbleitervorrichtung. Ein erster Satz Finnen wird über einem ersten Abschnitt eines Si-Substrats gebildet. Ein zweiter Satz von Finnen wird über einem zweiten Abschnitt des Si-Substrats gebildet, der von dem ersten Abschnitt beabstandet ist. Eine iRAD-SiO2-Schicht wird über dem ersten und dem zweiten Satz von Finnen gebildet. Eine Polysiliziumschicht wird über der iRAD-SiO2-Schicht über dem ersten Satz von Finnen gebildet. Eine radikalische SiO2-Schicht wird über der iRAD-SiO2-Schicht über dem zweiten Satz von Finnen und über der Polysiliziumschicht gebildet. Eine Maske wird über der radikalischen SiO2-Schicht über dem zweiten Satz von Finnen gebildet.
  • Die Polysiliziumschicht wird entfernt. Die Maske und die iRAD-SiO2-Schicht werden von dem ersten Satz von Finnen entfernt. Das Verfahren resultiert in einem dickeren Gate-Dielektrikum im Finnenbereich mit größerem Pitch. US 9 397 006 B1 beschreibt ein Herstellungsverfahren einer Halbleitervorrichtung. Ein erster Satz von Finnen wird auf einem Substrat gebildet. Ein zweiter Satz von Finnen mit anderem Pitch wird auf dem Substrat gebildet. Ein Gate-Stapel wird über den Finnen und dem Substrat gebildet. Eine Abstandshalterschicht um jede Finne des ersten und des zweiten Satzes von Finnen und dem Substrat abgeschieden. Horizontale und vertikale Oberflächen, die von der Abstandshalterschicht bedeckt sind, werden geätzt, um Abstandshalter um den ersten und den zweiten Satz von Finnen zu bilden. Horizontale und vertikale Oberflächen des Abstandhalters werden geätzt, um den Abstandhalter um den zweiten Satz von Finnen herunterzuziehen. Eine Epitaxieschicht wird um den ersten und den zweiten Satz von Finnen aufgewachsen. Eine Epitaxieschicht wird auf dem ersten und dem zweiten Satz von Finnen aufgewachsen. Die Epitaxieschichten auf dem ersten von Finnen und auf dem zweiten Satz von Finnen wachsen jeweils zusammen.
  • Die Erfindung dient der Verbesserung bei der Integration verschiedener Finnenanordnungen, insbesondere mit unterschiedlich dicken Gate-Dielektrikumsschichten.
  • Figurenliste
  • Die vorliegende Erfindung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltungsvorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung.
    • 2A bis 2C, 3A bis 3C, 4A bis 4C, 5A bis 5C, 6A bis 6C, 7A bis 7C und 8A bis 8E sind schematische Teil- oder vollständige Ansichten einer integrierten Schaltungsvorrichtung bei verschiedenen Fertigungsstufen eines Verfahrens, wie z.B. des Verfahrens von 1 gemäß verschiedenen Aspekten der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen integrierte Schaltungsvorrichtungen (IC-Vorrichtungen) und insbesondere finnenartige Feldeffekttransistorvorrichtungen (FinFETs).
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen.
  • Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor. Des Weiteren kann das Ausbilden eines Merkmals auf einem anderen Merkmal, mit ihm verbunden und/oder gekoppelt, in der nachstehenden Offenbarung Ausführungsformen umfassen, in denen das die Merkmale in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen den Merkmalen ausgebildet werden können, so dass die Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem werden Begriffe, die sich auf räumliche Relativität beziehen, wie zusätzlich „unterer“ , „oberer“, „horizontaler“, „vertikaler“, „über“, „oberhalb“, „unter“, „unterhalb“, „oben“, „unten“, „Oberseite“, „Unterseite“ usw. so wie Ableitungen davon (z.B. „horizontal“, „nach unten“, „nach oben“ usw.) zur Einfachheit der vorliegenden Offenbarung über die Beziehung eines Merkmals zu einem anderen verwendet. Die Begriffe, die die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der Vorrichtung, die die Merkmale umfasst, abdecken.
  • Für fortschrittliche IC-Technologieknoten (zum Beispiel 22-nm-Technologieknoten und darunter) wurden FinFETs (die auch als nicht planare Transistoren bezeichnet werden) zu einem gängigen und vielversprechenden Kandidaten für Hochleistungsanwendungen und Anwendungen mit geringeren Leckströmen. ICs erfordern in der Regel Eingabe-/Ausgabe-FinFETs (I/O-FinFETs) die bei hohen Spannungen (zum Beispiel größer gleich ungefähr 1,2 Volt (V)) arbeiten, und Kern-FinFETs, die bei niedrigen Spannungen (zum Beispiel kleiner als ungefähr 1,2 V) arbeiten. Um einen I/O-Hochvoltbetrieb zu unterstützen, ist eine Dicke eines Gatedielektrikums von I/O-FinFETs größer als eine Dicke eines Gatedielektrikums von Kern-FinFETs. Es wurde festgestellt, dass eine solche Variation von Gatedielektrikumsdicken Prozesstoleranzen und eine weitere Skalierung von FinFETs negativ beeinflusst. Da zum Beispiel I/O-Finnen und Kernfinnen in der Regel mit einem gleichen Pitch hergestellt werden, um die Fertigung zu erleichtern, führen verschiedene Gatedielektrikumsdicken zu einem Abstand zwischen I/O-Finnen, der kleiner ist als ein Abstand zwischen Kernfinnen nach einer Ausbildung eines Gatedielektrikums. Der schmalere Abstand zwischen I/O-Finnen stellt Herausforderungen für ein anschließendes Ausbilden einer Gateelektrode dar. Zum Beispiel sind Prozessfenster zum Ausbilden von Gateelektroden von Kern-FinFETs durch den schmaleren Abstand zwischen I/O-Finnen nach dem Ausbilden eines Gatedielektrikums beschränkt, wodurch ein Bereich von Betriebsspannungen (Schwellenspannungen), die für Kern-FinFETs und I/O-FinFETs verfügbar sind, beschränkt ist. Die vorliegende Erfindung geht solche Herausforderungen durch Implementieren von I/O-Finnen-Pitch, der von einem Kernfinnen-Pitch unterschiedlich ist, an. Zum Beispiel weisen IC-Vorrichtungen, die hier offenbart werden, einen I/O-Finnen-Pitch, der größer ist als ein Kernfinnen-Pitch, und eine I/O-Gatedielektrikumsdicke, die größer ist als eine Kerngatedielektrikumsdicke, auf. Ein Verhältnis des I/O-Finnen-Pitch zu dem Kernfinnen-Pitch und ein Verhältnis der I/O-Gatedielektrikumsdicke und der Kerngatedielektrikumsdicke werden ausgelegt, um einen Abstand zwischen I/O-Finnen zu erzielen, der im Wesentlichen einem Abstand zwischen Kernfinnen nach dem Ausbilden eines Gatedielektrikums gleich ist, wodurch gemeinsame Prozessfenster für ein Ausbilden einer Gateelektrode für Kern-FinFETs und I/O-FinFETs bereitgestellt werden. Konkret erreicht die Erfindung die Verbesserungen und die Erleichterung der Fertigung durch die integrierten Schaltungsanordnungen nach Anspruch 1 und nach Anspruch 8 sowie das Verfahren nach Anspruch 15. Besondere Ausführungsformen ergeben sich aus den abhängigen Ansprüchen.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 1 zum Herstellen einer IC-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Erfindung. Bei Block 2 umfasst das Verfahren 1 ein Ausbilden einer ersten Mehrfinnenstruktur, die einen ersten Pitch aufweist, und einer zweiten Mehrfinnenstruktur, die einen zweiten Pitch aufweist. Der erste Pitch und der zweite Pitch werden derart ausgelegt, dass ein Finnenabstand für eine anschließende Gateausbildung optimiert ist. Zum Beispiel ist der erste Pitch größer als der zweite Pitch. In einigen Implementierungen ist die erste Mehrfinnenstruktur ein Abschnitt eines I/O-FinFET der IC-Vorrichtung und die zweite Mehrfinnenstruktur ist ein Abschnitt eines Kern-FinFET der IC-Vorrichtung. In solchen Implementierungen beträgt ein Verhältnis des ersten Pitch zu dem zweiten Pitch ungefähr 1,05 bis ungefähr 1,15 zum Beispiel in den Kanalgebieten der ersten Mehrfinnenstruktur und der zweiten Mehrfinnenstruktur. Ein leichtes Vergrößern des ersten Pitch (hier um ungefähr 5 % bis ungefähr 15 % relativ zum zweiten Pitch, um das Verhältnis des ersten Pitch zu dem zweiten Pitch von ungefähr 1,05 bis ungefähr 1,15 zu erzielen) erleichtert ein Ausbilden eines dickeren Gatedielektrikums, das eine Leistungsfähigkeit des I/O-FinFET optimieren kann, während hinreichende Prozesstoleranzen (z.B. Abstand) für ein Ausbilden von Gateelektroden des I/O-FinFET und des Kern-FinFET, welche häufig mehrere Schichten umfassen, ermöglich werden. Ein solches Verhältnis erhält auch einen minimalen Pitch für den Kern-FinFET aufrecht, um Anforderungen der hohen Dichte von zunehmend kleineren IC-Technologieknoten zu entsprechen. Erfindungsgemäß berücksichtigt ein solches Verhältnis einen Dickenunterschied der Gatedielektrika des I/O-FinFET und des Kern-FinFET, so dass nach der Gatedielektrikumsausbildung ein Abstand zwischen einer Gatedielektrikumsschicht, die auf benachbarten Finnen der ersten Mehrfinnenstruktur angeordnet ist, im Wesentlichen einem Abstand zwischen einer Gatedielektrikumsschicht, die auf benachbarten Finnen der zweiten Mehrfinnenstruktur angeordnet ist, gleich ist. Es ist zu beachten, dass Verhältnisse größer als ungefähr 1,15 einen beliebigen Dickenunterschied der Gatedielektrika des I/O-FinFET und des Kern-FinFET überkompensieren würden, wodurch Abstandsunterschiede nach dem Ausbilden eines Gatedielektrikums verursacht würden, die unterschiedliche Prozessfenster erfordern und das Ausbilden der Gateelektroden weiter erschweren würden. Außerdem würden Verhältnisse größer als 1,15 dazu führen, dass der erste Pitch, wie z.B. ein I/O-Pitch, zu groß zum Optimieren eines anschließenden Ausbildens von Source-/Drainmerkmalen ist, was eine effiziente Vereinigung von epitaktischen Source-/Drainmerkmalen verhindern kann. Eine vollständige Nicht-Vereinigung von epitaktischen Source-/Drainmerkmalen der ersten Mehrfinnenstruktur würde einen Kontaktwiderstand (Rc) negativ beeinflussen, wodurch eine Durchlassstrom-Leistungsfähigkeit (Ion-Leistungsfähigkeit) verschlechtert würde. Das Verhältnis von ungefähr 1,05 bis 1,15 kann eine vollständige bis teilweise Vereinigung (und daher in einigen Implementierungen eine teilweise Nicht-Vereinigung) zwischen epitaktischen Source-/Drainmerkmalen der ersten Mehrfinnenstruktur gewährleisten, während hier beschriebene Probleme beim Ausbilden eines Gatedielektrikums und/oder einer Gateelektrode kompensiert werden.
  • Bei Block 3 umfasst das Verfahren 1 ein Ausbilden einer ersten Gatestruktur über der ersten Mehrfinnenstruktur, und einer zweiten Gatestruktur über der zweiten Mehrfinnenstruktur. Die erste Gatestruktur umfasst ein erstes Dummy-Gate, und die zweite Gatestruktur umfasst ein zweites Dummy-Gate. Die erste Gatestruktur und die zweite Gatestruktur queren jeweils die erste Mehrfachfinnenstruktur und die zweite Mehrfachfinnenstruktur, wodurch ein erstes Kanalgebiet, das zwischen ersten Source-Draingebieten der ersten Mehrfachfinnenstruktur angeordnet ist, und ein zweites Kanalgebiet, das zwischen zweiten Source-/Draingebieten der zweiten Mehrfachfinnenstruktur angeordnet ist, definiert werden. Bei Block 4 umfasst das Verfahren 1 ein Ausbilden erster epitaktischer Source-/Drainmerkmale in den ersten Source-/Draingebieten und zweiter epitaktischer Source-/Drainmerkmale in den zweiten Source-/Draingebieten. Bei Block 5 umfasst das Verfahren 1 ein Ausbilden einer dielektrischen Zwischenschicht über den ersten epitaktischen Source-/Drainmerkmalen, den zweiten epitaktischen Source-/Drainmerkmalen, der ersten Gatestruktur und der zweiten Gatestruktur. Ein Abschnitt der ersten Gatestruktur und ein Abschnitt der zweiten Gatestruktur, wie z.B. des ersten Dummy-Gates und des zweiten Dummy-Gates, werden nach dem Ausbilden der dielektrischen Zwischenschicht freigelegt. Bei Block 6 umfasst das Verfahren 1 ein Entfernen jeweils des ersten Dummy-Gates und des zweiten Dummy-Gates von der ersten Gatestruktur bzw. der zweiten Gatestruktur, wodurch eine erste Öffnung in der ersten Gatestruktur und eine zweite Öffnung in der zweiten Gatestruktur ausgebildet werden. Die erste Öffnung und die zweite Öffnung können als Gateöffnungen oder Gategräben bezeichnet werden.
  • Bei Block 7 umfasst das Verfahren 1 ein Ausbilden eines ersten Metallgates in der ersten Öffnung und eines zweites Metallgates in der zweiten Öffnung. Das erste Metallgate umfasst ein erstes Gatedielektrikum und eine erste Gateelektrode, und das zweite Metallgate umfasst ein zweites Gatedielektrikum und eine zweite Gateelektrode. Eine Dicke des ersten Gatedielektrikums ist größer als eine Dicke des zweiten Gatedielektrikums. Dicken des ersten Gatedielektrikums und des zweiten Gatedielektrikums werden derart ausgelegt, dass eine Leistungsfähigkeit von Vorrichtungen, die der ersten Mehrfachfinnenstruktur und der zweiten Mehrfachfinnenstruktur entsprechen, wie z.B. des I/O-FinFET und des Kern-FinFET, optimiert werden, während auch ein im Wesentlichen ähnlicher Abstand zwischen dem ersten Gatedielektrikum, das auf benachbarten Finnen der ersten Mehrfachfinnenstruktur angeordnet ist, und zwischen dem zweiten Gatedielektrikum, das auf benachbarten Finnen der zweiten Mehrfachfinnenstruktur angeordnet ist, erzielt wird. Zum Beispiel beträgt in einigen Implementierungen ein Verhältnis der ersten Dicke zu der zweiten Dicke ungefähr 1,3 bis ungefähr 1,8. Ein Erhöhen der Dicke des ersten Gatedielektrikums (hier um ungefähr 30 % bis ungefähr 80 % relativ zur Dicke des zweiten Gatedielektrikums, um das Verhältnis von ungefähr 1,3 bis ungefähr 1,8 zu erzielen) stellt ein dickeres Gatedielektrikum bereit, das eine Leistungsfähigkeit des I/O-FinFET optimieren kann, während ein Abstand zwischen dem ersten Gatedielektrikum, das auf benachbarten Finnen des I/O-FinFET angeordnet ist, erzielt wird, der im Wesentlichen einem Abstand zwischen dem zweiten Gatedielektrikum, das auf benachbarten Finnen des Kern-FinFET angeordnet ist, gleich ist. Der im Wesentlichen gleiche Abstand erhöht eine Flexibilität beim Ausbilden der ersten Gateelektrode und der zweiten Gateelektrode, indem ein Ausbilden der zweiten Gateelektrode von einem Abstand zwischen Finnen des I/O-FinFET entkoppelt wird, und umgekehrt. Die erhöhte Flexibilität ermöglicht eine größere Anzahl von Schichten, Materialien und/oder Ausgestaltungen für die erste Gateelektrode und die zweite Gateelektrode, und ermöglicht daher einen breiten Bereich von Spannungsschwellenwerten für verschiedene FinFETs. Wenn das Verhältnis kleiner ist als 1,3, ist die hier beschriebene doppelte Pitch-Herangehensweise (zum Beispiel ein Vorhandensein eines Finnen-Pitch-Verhältnisses von ungefähr 1,05 bis ungefähr 1,15) möglicherweise nicht erforderlich, da jeglicher Unterschied zwischen den Dicken des ersten Gatedielektrikums und des zweiten Gatedielektrikums in solchen Implementierungen im Hinblick auf eine negative Auswirkung auf eine Ausbildung einer Gateelektrode, wie hier beschrieben, minimal oder vernachlässigbar ist. Wenn das Verhältnis größer ist als 1,8, ist die hier beschriebene doppelte Finnen-Pitch-Herangehensweise möglicherweise nicht in der Lage, derart große Unterschiede zwischen dem ersten Gatedielektrikum und dem zweiten Gatedielektrikum zu kompensieren, so dass andere Lösungen möglicherweise erforderlich sind. Bei Block 8 kann das Verfahren 1 fortfahren, um die Fertigung der IC-Vorrichtung zu vervollständigen. Zum Beispiel können verschiedene Kontakte an dem ersten Metallgate, dem zweiten Metallgate, den ersten epitaktischen Source-/Drainmerkmalen und/oder den zweiten epitaktischen Source-/Drainmerkmalen ausgebildet werden. In einigen Implementierungen sind die verschiedenen Kontakte ein Abschnitt einer mehrschichtigen Verbindungsstruktur der IC-Vorrichtung. Zusätzliche Schritte können für zusätzliche Ausführungsformen des Verfahrens 1 vor, während und nach dem Verfahren 1 bereitgestellt werden, und einige der beschriebenen Schritte können verlegt, ersetzt oder eliminiert werden.
  • 2A bis 2C, 3A bis 3C, 4A bis 4C, 5A bis 5C, 6A bis 6C, 7A bis 7C und 8A bis 8E sind schematische Teil- oder vollständige Ansichten einer IC-Vorrichtung 10 bei verschiedenen Fertigungsstufen eines Verfahrens, wie z.B. des Verfahrens 1 von 1 gemäß verschiedenen Aspekten der vorliegenden Erfindung. Die IC-Vorrichtung 10 umfasst verschiedene Vorrichtungsgebiete, wie z.B. ein Kerngebiet (häufig als ein logisches Gebiet bezeichnet), ein Speichergebiet (wie z.B. ein SRAM-Gebiet (statischer Direktzugriffspeicher)), ein analoges Gebiet, ein peripheres Gebiet (häufig als ein I/O-Gebiet bezeichnet), ein Dummy-Gebiet, ein anderes geeignetes Gebiet oder Kombinationen davon. In der dargestellten Ausführungsform umfasst die IC-Vorrichtung 10 ein Kerngebiet 12 und ein I/O-Gebiet 14, von denen jeder verschiedene passive und aktive mikroelektronische Vorrichtungen, wie z.B. Widerstände, Kondensatoren, Induktivitäten, Dioden, Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre Metalloxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), Laterally-Diffused-MOS-Transistoren (LDMOS), Hochvolttransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon umfassen kann. Zum Beispiel wird das Kerngebiet 12 derart ausgelegt, dass es einen finnenartigen p-Kanal-Feldeffekttransistor (FinFET) 13A und einen n-Kanal-FinFET 13B umfasst, so dass das Kerngebiet 12 eine FinFET-Vorrichtung umfasst, die komplementäre FinFETs aufweist. Zur Unterstützung des Beispiels wird das I/O-Gebiet 14 derart ausgelegt, dass es einen p-Kanal-FinFET 15A und einen n-Kanal-FinFET 15B umfasst, so dass das I/O-Gebiet 14 eine FinFET-Vorrichtung umfasst, die komplementäre FinFETs aufweist. In einigen Implementierungen kann die IC-Vorrichtung 10 ein Abschnitt eines IC-Chips, eines System-on-Chip (SoC) oder ein Teil davon sein. 2A bis 2C, 3A bis 3C, 4A bis 4C, 5A bis 5C, 6A bis 6C, 7A bis 7C und 8A bis 8E wurden zur Klarheit vereinfacht, um die erfindungsgemäßen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können der IC-Vorrichtung 10 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der IC-Vorrichtung 10 ersetzt, modifiziert oder eliminiert werden.
  • Unter Bezugnahme auf 2A bis 2C, ist 2A eine Draufsicht auf die IC-Vorrichtung 10, 2B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie B-B von 2A und 2C ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie C-C von 2A. In 2A bis 2C umfasst die IC-Vorrichtung 10 ein Substrat (einen Wafer) 16. In der dargestellten Ausführungsform umfasst das Substrat 16 Silizium. Alternativ oder zusätzlich umfasst das Substrat 16 andere Elementhalbleiter, wie z.B. Germanium, einen Verbindungshalbleiter, wie z.B. Siliziumkarbid, Siliziumphosphid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, wie z.B. Siliziumgermanium (SiGe), SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon. Alternativ ist das Substrat 16 ein Halbleiter-auf-Isolator-Substrat, wie z.B. ein SOI-Substrat (Silizium auf einem Isolator), ein SGOI-Substrat (Siliziumgermanium auf einem Isolator), oder ein GOI-Substrat (Germanium auf einem Isolator). Halbleiter-auf-Isolator-Substrate können unter Verwendung eines SIMOX-Verfahrens (Trennung durch Sauerstoffimplantation), eines Waferbond-Verfahrens und/oder anderer geeigneter Verfahren gefertigt werden. In einigen Implementierungen umfasst das Substrat 16 je nach Entwurfsanforderungen der IC-Vorrichtung 10 ein oder mehrere Gruppe-III-V-Materialien, ein oder mehrere Gruppe-II-IV-Materialien oder Kombinationen davon.
  • Das Substrat 16 umfasst verschiedene dotierte Gebiete, wie z.B. ein dotiertes Gebiet 18, ein dotiertes Gebiet 20, ein dotierten Gebiet 22 und ein dotiertes Gebiet 24, die gemäß Entwurfsanforderungen der IC-Vorrichtung 10 ausgelegt werden. In einigen Implementierungen umfasst das Substrat 16 p-Typ-dotierte Gebiete (zum Beispiel p-Typ-Wannen), die mit Dotierstoffen des p-Typs, wie z.B. Bor (zum Beispiel BF2), Indium, einem anderen Dotierstoff des p-Typs oder Kombinationen davon, dotiert werden. In einigen Implementierungen umfasst das Substrat 16 n-Typ-dotierte Gebiete (zum Beispiel n-Typ-Wannen), die mit Dotierstoffen des n-Typs, wie z.B. Phosphor, Arsen, einem anderen Dotierstoff des n-Typs oder Kombinationen davon, dotiert werden In einigen Implementierungen umfasst das Substrat 16 dotierte Gebiete, die mit einer Kombination von p-Typ-Dotierstoffen und n-Typ-Dotierstoffen ausgebildet werden. In der dargestellten Ausführungsform ist das dotierte Gebiet 18 für den p-Kanal-FinFET 13A ausgelegt, das dotierte Gebiet 20 ist für den n-Kanal-FinFET 13B ausgelegt, das dotierte Gebiet 22 ist für den p-Kanal-FinFET 15A ausgelegt, und das dotierte Gebiet 24 ist für den n-Kanal FinFET 15B ausgelegt. Zum Beispiel sind das dotierte Gebiet 18 und das dotierte Gebiet 22 n-Typ-Wannen, und das dotierte Gebiet 20 und das dotierte Gebiet 24 sind p-Typ-Wannen. Die verschiedenen dotierten Gebiete können direkt auf und/oder in dem Substrat 16 ausgebildet werden, wodurch zum Beispiel eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhobene Struktur oder Kombinationen davon bereitgestellt werden. Ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierungsprozess kann durchgeführt werden, um die verschiedenen dotierten Gebiete auszubilden.
  • Der FinFET 13A umfasst eine Finnenstruktur 30A (die Finnen 32A aufweist), der FinFET 13B umfasst eine Finnenstruktur 30B (die Finnen 32B aufweist), der FinFET 15A umfasst eine Finnenstruktur 30C (die Finnen 32C aufweist) und der FinFET 15B umfasst eine Finnenstruktur 30D (die Finnen 32D aufweist). Die vorliegende Offenbarung betrachtet Ausführungsformen, in denen die Finnenstruktur 30A, die Finnenstruktur 30B, die Finnenstruktur 30C und/oder die Finnenstruktur 30D mehr oder weniger Finnen umfassen, als dies in 2A bis 2C dargestellt ist. Die Finnen 32A sind im Wesentlichen parallel zueinander ausgerichtet; die Finnen 32B sind im Wesentlichen parallel zueinander ausgerichtet; die Finnen 32C sind im Wesentlichen parallel zueinander ausgerichtet; und die Finnen 32D sind im Wesentlichen parallel zueinander ausgerichtet. Die Finnen 32A bis 32D weisen jeweils eine Breite, die in einer x-Richtung definiert ist, ein Länge, die in einer y-Richtung definiert ist, und eine Höhe, die in einer z-Richtung definiert ist, auf. Außerdem weisen die Finnen 32A bis 32D jeweils mindestens ein Kanalgebiet (C) und mindestens ein Source-/Draingebiet (S/D), die entlang ihrer Länge in y-Richtung definiert sind, wobei das mindestens eine Kanalgebiet zwischen Source-/Draingebieten angeordnet ist. Das Kanalgebiet(e) umfasst einen oberen Abschnitt der Finnen 32A bis 32D, der zwischen Seitenwandabschnitten der Finnen 32A bis 32D definiert ist, wobei der obere Abschnitt und die Seitenwandabschnitte mit einer Gatestruktur (wie nachstehend beschrieben) im Eingriff stehen, so dass Strom zwischen den Source-/Draingebieten währen eines Betriebs der IC-Vorrichtung 10 fließen kann. Die Source-/Draingebiete können auch obere Abschnitte der Finnen 32A bis 32D umfassen, die zwischen Seitenwandabschnitten der Finnen 32A bis 32D definiert sind. In einigen Implementierungen sind die Finnen 32A bis 32D ein Abschnitt des Substrats 16 (wie z.B. ein Abschnitt einer Materialschicht des Substrats 16). Wenn zum Beispiel das Substrat 16 Silizium umfasst, umfassen die Finnen 32A bis 32D Silizium. Alternativ werden in einigen Implementierungen die Finnen 32A bis 32D in einer Materialschicht, wie z.B. einer oder mehreren Halbleitermaterialschichten, die über dem Substrat 16 liegen, definiert. Zum Beispiel können die Finnen 32A bis 32D einen Halbleiterschichtstapel umfassen, der verschiedene Halbleiterschichten (wie z.B. eine Heterostruktur) aufweisen kann, die über dem Substrat 16 angeordnet sind. Die Halbleiterschichten können beliebige geeignete Halbleitermaterialien umfassen, wie z.B. Silizium, Germanium, Siliziumgermanium, andere geeignete Halbleitermaterialien oder Kombinationen davon. Die Halbleiterschichten können je nach Entwurfsanforderungen der IC-Vorrichtung 10 gleiche oder unterschiedliche Materialien, Ätzraten, Komponentenatomprozentsätze, Komponentengewichtsprozentsätze, Dicken und/oder Konfigurationen umfassen. In einigen Implementierungen umfasst der Halbleiterschichtstapel abwechselnde Halbleiterschichten, wie z.B. Halbleiterschichten, die aus einem ersten Material gebildet sind, und Halbleiterschichten, die aus einem zweiten Material gebildet sind. Zum Beispiel ordnet der Halbleiterschichtstapel Siliziumschichten und Siliziumgermaniumschichten abwechselnd an (zum Beispiel SiGe/Si/SiGe/Si/SiGe/Si von unten nach oben). In einigen Implementierungen umfasst der Halbleiterschichtstapel Halbleiterschichten aus demselben Material aber mit abwechselnden Komponentenatomprozentsätzen, wie z.B. Halbleiterschichten, die eine Komponente von einem ersten Atomprozentsatz aufweisen, und Halbleiterschichten, die die Komponente von einem zweiten Atomprozentsatz aufweisen. Zum Beispiel umfasst der Halbleiterschichtstapel Siliziumgermaniumschichten, die abwechselnde Silizium- und/oder Germaniumatomprozentsätze aufweisen (zum Beispiel SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed von unten nach oben, wobei a und c verschiedene Atomprozentsätze von Silizium sind, und b und d verschiedene Prozentsätze von Germanium sind). In einigen Implementierungen umfassen die Finnen 32A, die Finnen 32B, die Finnen 32C und/oder die Finnen 32D je nach Entwurfsanforderungen ihrer jeweiligen FinFETs und/oder des Gebiets der IC-Vorrichtung 10 die gleichen oder verschiedene Materialien und/oder den gleichen oder verschiedene Halbleiterschichtstapel.
  • Die Finnen 32A bis 32D werden über dem Substrat 16 unter Verwendung eines beliebigen geeigneten Prozesses ausgebildet. In einigen Implementierungen wird eine Kombination von Abscheidungs-, lithografischen und/oder Ätzprozessen durchgeführt, um die Finnen 32A bis 32D zu definieren, die sich vom Substrat 16 erstrecken, wie in 2A bis 2C dargestellt. Zum Beispiel umfasst ein Ausbilden der Finnen 32A bis 32D ein Durchführen eines lithografischen Prozesses, um eine strukturierte Fotolackschicht über dem Substrat 16 (oder einer Materialschicht, wie z.B. einer Heterostruktur, die über dem Substrat 16 angeordnet ist) auszubilden, und Durchführen eines Ätzprozesses, um eine Struktur, die in der strukturierten Fotolackschicht definiert ist, auf das Substrat 16 (oder die Materialschicht, wie z.B. die Heterostruktur, die über dem Substrat 16 angeordnet ist) zu übertragen. Der lithografische Prozess kann umfassen: Ausbilden einer Fotolackschicht auf dem Substrat 16 (zum Beispiel mithilfe einer Rotationsbeschichtung), Durchführen eines Backprozesses vor einer Belichtung, Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, Durchführen eines Backprozesses nach der Belichtung, und Durchführen eines Entwicklungsprozesses. Während des Belichtungsprozesses, wird die Fotolackschicht mit einer Strahlungsenergie (wie z.B. Ultraviolett-Licht (UV-Licht), DUV-Licht (tiefes UV), oder EUV-Licht (extremes UV)) belichtet, wobei die Maske Strahlung an die Fotolackschicht je nach einer Maskenstruktur der Maske und/oder einem Maskentyp (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) blockiert, transmittiert und/oder reflektiert, so dass ein Bild auf die Fotolackschicht projiziert wird, das der Maskenstruktur entspricht. Da die Fotolackschicht gegenüber einer Strahlungsenergie empfindlich ist, ändern sich belichtete Abschnitte der Fotolackschicht chemisch, und belichtete (oder nicht belichtete) Abschnitte der Fotolackschicht werden während des Entwicklungsprozesses je nach Charakteristiken der Fotolackschicht und Charakteristiken einer in dem Entwicklungsprozess verwendeten Entwicklerlösung gelöst. Nach dem Entwickeln umfasst die strukturierte Fotolackschicht eine Fotolackstruktur, die der Maske entspricht. Der Ätzprozess verwendet die strukturierte Fotolackschicht als eine Ätzmaske, um Abschnitte des Substrats 16 (oder einer Materialschicht, die über dem Substrat 16 angeordnet ist) zu entfernen. Der Ätzprozess kann einen Trockenätzprozess (zum Beispiel einen RIE-Prozess (reaktives Ionenätzen)), einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. Nach dem Ätzprozess wird die strukturierte Fotolackschicht vom Substrat 16 zum Beispiel mithilfe eines Fotolackstrippprozesses entfernt. Alternativ werden die Finnen 32A bis 32D durch mehrere Strukturierungsprozesse ausgebildet, wie z.B. einen lithografischen Doppelstrukturierungsprozess (DPL) (zum Beispiel einen LELE-Prozess (Lithografie-Ätzen-Lithografie-Ätzen), einen SADP-Prozess (eine selbstjustierende Doppelstrukturierung), einen SIDP-Prozess (Spacer-is-Dielectric), einen anderen Doppelstrukturierungsprozess oder Kombinationen davon), einen Dreifachstrukturierungsprozess (z.B. einen LELELE-Prozess (Lithografie-Ätzen-Lithografie-Ätzen-Lithografie-Ätzen), einen selbstjustierenden Dreifachstrukturierungsprozess (SATP), einen anderen Dreifachstrukturierungsprozess oder Kombinationen davon), einen anderen Mehrfachstrukturierungsprozess (zum Beispiel einen selbstjustierenden Vierfachstrukturierungsprozess (SAQP)) oder Kombinationen davon. Im Allgemeinen kombinieren Doppelstrukturierungs- und/oder Mehrfachstrukturierungsprozesse lithografische Prozesse und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten lithografischen Prozesses erzielbar ist. Zum Beispiel wird in einigen Implementierungen eine strukturierte Opferschicht über einem Substrat unter Verwendung eines lithografischen Prozesses ausgebildet und Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines selbstjustierenden Prozesses ausgebildet. Dann wird die strukturierte Opferschicht entfernt, und die Spacer können zum Strukturieren des Substrats verwendet werden, um Finnen, wie z.B. die Finnen 32A bis 32D, auszubilden. In einigen Implementierungen werden gerichtete selbstjustierende Techniken (Directed Self-Assembly, DSA) beim Ausbilden der Finnen 32A bis 32D implementiert. Außerdem kann in einigen Implementierungen der Belichtungsprozess maskenlose Lithografie, Elektronenstrahlschreiben, Ionenstrahlschreiben und/oder eine Nanoprägetechnologie implementieren.
  • Ein Isolationsmerkmal(e) 34 wird über und/oder in dem Substrat 16 ausgebildet, um verschiedene Gebiete, wie z.B. das Kerngebiet 12 und das I/O-Gebiet 14, der IC-Vorrichtung 10 zu isolieren. Das Isolationsmerkmal 34 trennt ferner und isoliert aktive Vorrichtungsgebiete und/oder passive Vorrichtungsgebiete voneinander, wie z.B. den FinFET 13A, den FinFET 13B, den FinFET 15A und den FinFET 15B. Das Isolationsmerkmal 34 trennt ferner und isoliert Finnen voneinander, wie z.B. die Finnen 32A bis 32D. In der dargestellten Ausführungsform umgibt das Isolationsmerkmal 34 einen unteren Abschnitt der Finnen 32A bis 32D, wodurch obere aktive Finnengebiete 36U der Finnen 32A bis 32D (die sich im Allgemeinen auf einen Abschnitt der Finnen 32A bis 32D beziehen, der sich von einer oberen Fläche des Isolationsmerkmals 34 erstreckt (hervorsteht)) und untere aktive Finnengebiete 36L der Finnen 32A bis 32D (die sich im Allgemeinen auf einen Abschnitt der Finnen 32A bis 32D beziehen, der sich von einer oberen Fläche des Substrats 16 zu der oberen Fläche des Isolationsmerkmals 34 erstreckt (hervorsteht), definiert werden. Das Isolationsmerkmal 34 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes Isolationsmaterial (das zum Beispiel Silizium, Sauerstoff, Kohlenstoff oder eine andere geeignete Isolationskomponente umfasst), oder Kombinationen davon. Das Isolationsmerkmal 34 kann verschiedene Strukturen, wie z.B. STI-Strukturen (flache Grabenisolation), DTI-Strukturen (tiefe Grabenisolation), und/oder LOCOS-Strukturen (lokale Oxidation von Silizium) umfassen. In einigen Implementierungen können STI-Merkmale durch Ätzen eines Grabens im Substrat 16 (zum Beispiel unter Verwendung eines Trockenätzprozesses und/oder eines Nassätzprozesses) und Füllen des Grabens mit einem Isolationsmaterial (zum Beispiel unter Verwendung eines chemischen Gasphasenabscheidungsprozesses oder eines Spin-on-Glas-Prozesses) ausgebildet werden. Ein chemisch-mechanischer Polierprozess (CMP) kann durchgeführt werden, um überschüssiges Isolationsmaterial zu entfernen und/oder eine obere Fläche des Isolationsmerkmals 34 zu planarisieren. In einigen Implementierungen können STI-Merkmale durch Abscheiden eines Isolationsmaterials über dem Substrat 16 nach dem Ausbilden der Finnen 32A bis 32D (in einigen Implementierungen derart, dass die Isolationsmaterialschicht Spalte (Gräben) zwischen den Finnen 32A bis 32D füllt) und Rückätzen der Isolationsmaterialschicht zum Ausbilden des Isolationsmerkmals 34, ausgebildet werden. In einigen Implementierungen umfasst das Isolationsmerkmal 34 eine mehrschichtige Struktur, die Gräben füllt, wie z.B. eine dielektrische Bulk-Schicht, die über einer dielektrischen Liner-Schicht angeordnet ist, wobei die dielektrische Bulk-Schicht und die dielektrische Liner-Schicht Materialien umfassen, die von Entwurfsanforderungen abhängig sind (zum Beispiel eine dielektrische Bulk-Schicht, die Siliziumnitrid umfasst, und die über einer dielektrischen Liner-Schicht, die thermisches Oxid umfasst, angeordnet ist). In einigen Implementierungen umfasst das Isolationsmerkmal 34 eine dielektrische Schicht, die über einer dotierten Liner-Schicht (die zum Beispiel Borsilikatglas (BSG) oder Phosphorsilikatglas (PSG) umfasst) angeordnet ist.
  • In 2A bis 2C werden die Finnen 32A bis 32D ausgelegt, um einen Finnenabstand für ein anschließendes Gateausbilden im Kerngebiet 12 und dem I/O-Gebiet 14 zu optimieren. Zum Beispiel ist ein I/O-Finnen-Pitch (X1), der in Kanalgebieten von I/O-Finnen definiert ist, größer als ein Kernfinnen-Pitch (X2), der in Kanalgebieten von Kernfinnen der IC-Vorrichtung 10 definiert ist. In der dargestellten Ausführungsform bezieht sich ein Pitch P1 der Finnenstruktur 30A im Allgemeinen auf eine Summe einer Breite w1 der Finnen 32A und des Abstands S1 zwischen benachbarten Finnen 32A (mit anderen Worten P1=w1+S1), ein Pitch P2 der Finnenstruktur 30B bezieht sich im Allgemeinen auf eine Summe einer Breite w2 der Finnen 32B und eines Abstands S2 zwischen benachbarten Finnen 32B (mit anderen Worten P2 = w2+S2), ein Pitch P3 der Finnenstruktur 30C beziehet sich im Allgemeinen auf eine Summe einer Breite w3 der Finnen 32C und eines Abstands S3 zwischen benachbarten Finnen 32C (mit anderen Worten P3= w3+S3), und ein Pitch P4 der Finnenstruktur 30D bezieht sich im Allgemeinen auf eine Summe einer Breite w4 der Finnen 32D und eines Abstands S4 zwischen benachbarten Finnen 32D (mit anderen Worten P4= w4+S4). Der Pitch P3 ist größer als der Pitch P1 (P3>P1), und der Pitch P4 ist größer als der Pitch P2 (P4>P2), was, wie nachstehend beschrieben, Prozesstoleranzen für eine Gateausbildung erhöht. Insbesondere erleichtert ein Erhöhen des Pitch im I/O-Gebiet 14 in dem Kanalgebiet ein Ausbilden von dickeren Gatedielektrika, die zum Optimieren einer Vorrichtungsleistungsfähigkeit im I/O-Gebiet 14 erforderlich sind, während hinreichende Prozesstoleranzen (zum Beispiel Abstand) zum Ausbilden von Gateelektroden, die mehrere Schichten (welche Austrittsarbeitsschichten umfassen) umfassen können, und ein Minimieren eines Pitch im Kerngebiet 12, um eine weitere Skalierung zu unterstützen, ermöglicht werden. In einigen Implementierungen ist der 1/0-Finnen-Pitch ungefähr 5 % bis ungefähr 15 % größer als der Kernfinnen-Pitch. Zum Beispiel beträgt ein Verhältnis des I/O-Finnen-Pitch zu einem Verhältnis des Kernfinnen-Pitch (das im Allgemeinen als ein Finnen-Pitch-Verhältnis bezeichnet wird) ungefähr 1,05 bis ungefähr 1,15 (mit anderen Worten gilt 1,05 <X1/X2<1,15), so dass ein Verhältnis von P3 zu P1 ungefähr 1,05<P3/P1<1,15 ist und/oder ein Verhältnis P4 zu P2 1,05<P4/P2<1,15 ist. In einigen Implementierungen ist ein I/O-Finnen-Pitch, wie z.B. P3 und/oder P4, kleiner gleich ungefähr 30 nm, und ein Kernfinnen-Pitch, wie z.B. P1 und/oder P2, ist kleiner gleich ungefähr 28 nm. In einigen Implementierungen ist ein I/O-Finnen-Pitch, wie z.B. P3 und/oder P4, kleiner gleich ungefähr 28 nm, und ein Kernfinnen-Pitch, wie z.B. P1 und/oder P2, ist kleiner gleich ungefähr 26 nm. In einigen Implementierungen kann ein Konfigurieren des I/O-Finnen-Pitch und des Kernfinnen-Pitch auf weniger als ungefähr 30 nm mit den hier beschriebenen Finnen-Pitch-Verhältnissen implementiert werden, um Anforderungen von fortschrittlichen IC-Technologieknoten zu erfüllen. In einigen Implementierungen weisen Finnen im Kerngebiet 12 im Wesentlichen den gleichen Pitch (zum Beispiel P1 ≈ P2) auf, und Finnen im I/O-Gebiet 14 weisen im Wesentlichen den gleichen Pitch (zum Beispiel P3 ≈ P4) auf. In einigen Implementierungen weisen Finnen im Kerngebiet 12 im Wesentlichen die gleiche Breite (zum Beispiel w1 ≈ w2) auf, und Finnen im I/O-Gebiet 14 wiesen im Wesentlichen die gleiche Breite (zum Beispiel w3 ≈ w4) auf. In einigen Implementierungen sind Breiten der Finnen 32C und/oder Finnen 32D im I/O-Gebiet 14 (hier w3 und w4) kleiner als Breiten der Finnen 32A und/oder Finnen 32B im Kerngebiet 12 (hier w1 und w2). Um eine anschließende Gateausbildung zu optimieren, ist es zu beachten, dass die Pitches P1 bis P4, die Breiten w1 bis w4 und die Abstände S1 bis S4 für die Kanalgebiete der Finnenstrukturen 30A bis 30D sind.
  • Die vorliegende Offenbarung betrachtet Schwankungen von Höhen, Breiten und/oder Längen der Finnen 32A bis 32D, die von einer Verarbeitung und Fertigung der IC-Vorrichtung 10 stammen können. In der dargestellten Ausführungsform weisen die Finnen 32A bis 32D verjüngte Breiten entlang ihrer jeweiligen Höhen auf, wobei sich die Breiten w1 bis w4 entlang der Höhen der Finnen 32A bis 32D verringern. In der dargestellten Ausführungsform repräsentieren die Breiten w1 bis w4 einen Durchschnittswert einer variierenden Breite von jeweiligen oberen Abschnitten T der oberen aktiven Finnengebiete 36U der Finnen 32A bis 32D. In solchen Implementierungen verringern sich Breiten von Grenzen, die obere Abschnitte T der oberen aktiven Finnengebiete 36U kennzeichnen, zu einer oberen Fläche der Finnen 32A bis 32D, so dass Breiten w1 bis w4 jeweils einen Durchschnitt der sich verringernden Breiten der oberen Abschnitte T der oberen aktiven Finnengebiete 36U entlang ihrer Höhen repräsentieren. In einigen Implementierungen betragen die oberen Abschnitte T der oberen aktiven Finnengebiete 36U ungefähr 5 nm der Finnen 32A bis 32D. In einigen Implementierungen repräsentieren die Breiten w1 bis w4 jeweils einen Durchschnittswert einer variierenden Breite der jeweiligen oberen aktiven Finnengebiete 36U. In solchen Implementierungen verringern sich Breiten von einer oberen Fläche des Isolationsmerkmals 34 zu einer oberen Fläche der Finnen 32A bis 32D, so dass Breiten w1 bis w4 jeweils einen Durchschnitt der sich verringernden Breiten der oberen aktiven Finnengebiete 36U entlang ihrer Höhen repräsentieren. In einigen Implementierungen repräsentieren die Breiten w1 bis w4 einen Durchschnittswert einer variierenden Breite einer Gesamtheit der jeweiligen Finnen 32A bis 32D. In solchen Implementierungen verringern sich Breiten von einer oberen Fläche des Substrats 16 zu einer oberen Fläche der Finnen 32A bis 32D, so dass die Breiten w1 bis w4 jeweils einen Durchschnitt der sich verringernden Breiten der Finnen 32A bis 32D entlang ihrer Höhen repräsentieren. In einigen Implementierungen können die Breiten w1 bis w4 von ungefähr 5 nm bis ungefähr 15 nm entlang der Finnen 32A bis 32D in Abhängigkeit davon variieren, wo die Breiten w1 bis w4 entlang von Höhen der Finnen 32A bis 32D gemessen werden. In einigen Implementierungen variiert eine Finnenbreite in Abhängigkeit von einer Position einer Finne in Bezug auf andere Finnen und/oder in Bezug auf andere Merkmale der IC-Vorrichtung 10. Zum Beispiel sind Breiten von mittleren Finnen (in der dargestellten Ausführungsform umfassen die Finnenstrukturen 30A bis 30D jeweils zwei mittlere Finnen) größer als Breiten von Randfinnen (hier, eine äußerste linke Finne und eine äußerste rechte Finne, die die zwei mittleren Finnen der Finnenstrukturen 30A bis 30D umgeben). In einem anderen Beispiel sind alternativ Breiten der mittleren Finnen kleiner als Breiten der Randfinnen. Zur Förderung solcher Implementierungen können jeweilige Breiten der Randfinnen und der mittleren Finnen jeweilige Durchschnittsbreiten der Randfinnen und der mittleren Finnen auf eine beliebige Weise repräsentieren, wie hier beschrieben. Obwohl die Finnen 32A bis 32D derart dargestellt sind, dass sie verjüngte Breiten aufweisen, weisen in einigen Implementierungen die Finnen 32A bis 32D im Wesentlichen die gleichen Breiten entlang ihrer jeweiligen Höhen auf.
  • In einigen Implementierungen umfasst eine Struktur, die in einer strukturierten Fotolackschicht (oder einer strukturierten Maskenschicht) definiert ist, erste Öffnungen, die eine erste Breite aufweisen, zum Definieren der Finnen 32A, 32B, und zweite Öffnungen, die eine zweite Breite aufweisen, zum Definieren der Finnen 32C, 32D, wobei die erste Breite größer ist als die zweite Breite. In solchen Implementierungen verwendet ein Ätzprozess dann die strukturierte Fotolackschicht als eine Ätzmaske, um Abschnitte des Substrats 16 (oder einer Materialschicht, die über dem Substrat 16 angeordnet ist) zu entfernen, so dass die Finnen 32A bis 32D derart gefertigt werden, dass sie die Pitches P1 bis P4 aufweisen, wie hier beschrieben. In einigen Implementierungen umfasst eine Struktur, die in der strukturierten Fotolackschicht (oder der strukturierten Maskenschicht) definiert ist, Öffnungen zum Definieren der Finnen 32A bis 32D, wobei die Öffnungen im Wesentlichen die gleiche Breite aufweisen. In solchen Implementierungen verwendet dann ein Ätzprozess die strukturierte Fotolackschicht als eine Ätzmaske, um Abschnitte des Substrats 16 (oder einer Materialschicht, die über dem Substrat 16 angeordnet ist) zu entfernen, so dass die Finnen 32A bis 32D die gleiche Breite aufweisen. Zur Förderung solcher Implementierungen wird dann ein Trimmprozess durchgeführt, um die Finnenstrukturen 30C, 30D zu trimmen, wodurch eine Breite der Finnen 32C, 32D reduziert wird, so dass die Breite der Finnen 32C, 32D kleiner ist als eine Breite der Finnen 32A, 32B. Der Trimmprozess implementiert einen beliebigen geeigneten Prozess zum Reduzieren der Abmessung der Finnen 32C, 32D. Zum Beispiel umfasst in einigen Implementierungen der Trimmprozess einen Ätzprozess, der die Finnen 32C, 32D in Bezug auf andere Merkmale der IC-Vorrichtung 10 selektiv ätzen kann. Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess oder Kombinationen davon. In einigen Implementierungen implementiert ein Nassätzprozess eine Ätzlösung, die Ammoniakwasser (NH4OH), Wasserstoffperoxid (H2O2), Schwefelsäure (H2SO4), Tetramethylammoniumhydroxid (TMAH), eine andere geeignete Nassätzlösung oder Kombinationen davon. Zum Beispiel kann die Nassätzlösung eine NH4OH:H2O-Lösung, eine NH4OH:H2O2:H2O -Lösung (bekannt als Ammoniak-Peroxid-Mischung (APM)) oder eine H2SO4:H2O2-Lösung (die als Schwefelsäure-Peroxid-Mischung (SPM) bekannt ist) verwenden. In einigen Implementierungen implementiert ein Trockenätzprozess ein Ätzgas, das ein fluorhaltiges Ätzgas (z.B. CF4, SF6, CH2F2, CHF3 und/oder C2F6) umfasst, ein sauerstoffhaltiges Gas, ein chlorhaltiges Gas (z.B. Cl2, CHCl3, CCl4, und/oder BCl3), ein Bromhaltiges Gas (zum Beispiel HBr und/oder CHBR3), ein iodhaltiges Gas, andere geeignete Gase und/oder Plasmen oder Kombinationen davon. In einigen Implementierungen implementiert der Trimmprozess einen Oxidationsprozess. Zum Beispiel kann der Trimmprozess die Finnen 32C, 32D einer Ozonumgebung aussetzen, wodurch ein Abschnitt der Finnen 32C, 32D oxidiert wird, der anschließend durch einen Reinigungsprozess und/oder einen Ätzprozess entfernt wird.
  • Unter Bezugnahme auf 3A bis 3C, ist 3A eine Draufsicht auf die IC-Vorrichtung 10, 3B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie B-B von 3A, und 2B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie C-C von 3A. In 3A bis 3C werden verschiedene Gatestrukturen über den Finnen 32A bis 32D ausgebildet, wie z.B. eine Gatestruktur 50A, eine Gatestruktur 50B, eine Gatestruktur 50C und ein Gatestruktur 50D. Die Gatestrukturen 50A bis 50D erstrecken sich entlang der x-Richtung (zum Beispiel im Wesentlichen senkrecht zu den Finnen 32A bis 32D), und überqueren die jeweiligen Finnenstrukturen 30A bis 30D, so dass die Gatestrukturen 50A bis 50D die oberen aktiven Finnengebiete 36U der jeweiligen Finnen 32A bis 32D umschließen. In der dargestellten Ausführungsform sind die Gatestruktur 50A und die Gatestruktur 50B über jeweiligen Kanalgebieten der Finnen 32A, 32B angeordnet, und die Gatestruktur 50C ist über jeweiligen Kanalgebieten der Finnen 32C, 32D angeordnet. Die Gatestrukturen 50A, 50B umschließen die jeweiligen Kanalgebiete der Finnen 32Am 32B, wodurch jeweilige Source-/Draingebiete der Finnen 32A, 32B dazwischen liegen. Die Gatestrukturen 50A, 50B kommen mit den jeweiligen Kanalgebieten der Finnen 32Am 32B derart in Eingriff, dass Strom zwischen den jeweiligen Source-/Draingebieten der Finnen 32A, 32B während des Betriebs fließen kann. Die Gatestruktur 50A umschließt die jeweiligen Kanalgebiete der Finnen 32Am 32B, wodurch die jeweiligen Source-/Draingebiete der Finnen 32A, 32B dazwischen liegen. Zur Förderung der dargestellten Ausführungsform umschließt die Gatestruktur 50D Abschnitte der Finnen 32C, 32D, die derart angeordnet sind, dass ein Source-/Draingebiet der Finnen 32C, 32D zwischen der Gatestruktur 50D und der Gatestruktur 50C angeordnet ist. In einigen Implementierungen sind die Gatestrukturen 50A bis 50C aktive Gatestrukturen, während die Gatestruktur 50D eine Dummy-Gatestruktur ist. „Aktive Gatestruktur“ bezieht sich im Allgemeinen auf eine elektrisch funktionale Gatestruktur der IC-Vorrichtung 10, während sich eine „Dummy-Gatestruktur“ im Allgemeinen auf eine elektrisch nicht funktionierende Gatestruktur der IC-Vorrichtung 10 bezieht. In einigen Implementierungen ahmt eine Dummy-Gatestruktur physische Eigenschaften einer aktiven Gatestruktur nach, wie z.B. physische Abmessungen der aktiven Gatestruktur, ist aber nicht betriebsfähig (mit anderen Worten ermöglicht sie nicht, dass Strom fließt). In einigen Implementierungen ermöglicht die Gatestruktur 50D eine im Wesentlichen gleichmäßige Verarbeitungsumgebung, indem sie zum Beispiel ein gleichmäßiges epitaktisches Materialwachstum in Source-/Draingebieten der Finnen 32C, 32D (zum Beispiel beim Ausbilden epitaktischer Source-/Drainmerkmale), gleichmäßige Ätzraten in Source-/Draingebieten der Finnen 32C, 32D (zum Beispiel beim Ausbilden von Source- /Drainaussparungen) und/oder gleichmäßige im Wesentlichen plane Flächen (zum Beispiel durch Reduzieren (oder Verhindern) von Dishing-Effekten, die durch CMP induziert werden) ermöglicht. In einigen Implementierungen wird die IC-Vorrichtung 10 derart ausgelegt, dass die Gatestruktur 50D eine aktive Gatestruktur ist und/oder die Gatestruktur 50A, die Gatestruktur 50B und/oder die Gatestruktur 50C Dummy-Gatestrukturen sind.
  • Die Gatestrukturen 50A bis 50D umfassen Gatestapel, die derart ausgelegt sind, dass eine gewünschte Funktionalität gemäß Entwurfsanforderungen der IC-Vorrichtung 10 erzielt wird, so dass die Gatestrukturen 50A bis 50D die gleichen oder verschiedene Schichten und/oder Materialien umfassen. Die Gatestrukturen 50A bis 50D werden gemäß einem Gate-Zuletzt-Prozess gefertigt, so dass die Gatestrukturen 50A bis 50D Dummy-Gates 52 in 3A bis 3C aufweisen, die anschließend durch Metallgates ersetzt werden. Die Dummy-Gates 52 umfassen zum Beispiel eine Grenzflächenschicht (die zum Beispiel Siliziumoxid umfasst) und eine Dummy-Gateelektrode (die zum Beispiel Polysilizium umfasst). In einigen Implementierungen umfassen die Dummy-Gates 52 ein Dummy-Gatedielektrikum, das zwischen der Dummy-Gateelektrode und der Grenzflächenschicht angeordnet ist. Das Dummy-Gatedielektrikum umfasst ein dielektrisches Material, wie z.B. Siliziumoxid, ein High-k-Dielektrikumsmaterial, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. Beispiele für ein High-k-Dielektrikumsmaterial umfassen HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3), andere geeignete High-k-Dielektrikumsmaterialien und/oder Kombinationen davon. Die Dummy-Gates 52 können zahlreiche andere Schichten, zum Beispiel Abdeckschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon umfassen. Die Dummy-Gates 52 werden mithilfe von Abscheidungsprozessen, lithografischen Prozessen, Ätzprozessen, anderen geeigneten Prozessen oder Kombinationen davon ausgebildet. Zum Beispiel wird ein Abscheidungsprozess durchgeführt, um eine Dummy-Gateelektrodenschicht über dem Substrat 16, insbesondere über den Finnen 32A bis 32D und dem Isolationsmerkmal 34, auszubilden. In einigen Implementierungen wird ein Abscheidungsprozess durchgeführt, um eine Dummy-Gatedielektrikumsschicht über den Finnen 32A bis 32D vor dem Ausbilden der Dummy-Gateelektrodenschicht auszubilden, wobei die Dummy-Gateelektrodenschicht über der Dummy-Gatedielektrikumsschicht ausgebildet wird. Der Abscheidungsprozess umfasst eine CVD, eine physikalische Gasphasenabscheidung (PVD), eine Atomlagenabscheidung (ALD), eine CVD unter Verwendung von hochdichtem Plasma (HDPCVD), eine metallorganische CVD (MOCVD), eine Remote-Plasma-CVD (RPCVD), eine Plasma-unterstützte CVD (PECVD), eine Niederdruck-CVD (LPCVD), eine Atomlagen-CVD (ALCVD), eine CVD bei Atmosphärendruck (APCVD), ein Plattieren, andere geeignete Verfahren und/oder Kombinationen davon. Ein lithografischer Strukturierungs- und Ätzprozess wird dann durchgeführt, um die Dummy-Gateelektrodenschicht (und in einigen Implementierungen die Dummy-Gatedielektrikumsschicht) zu strukturieren, um die Dummy-Gates 52 auszubilden, so dass die Dummy-Gates 52 die Finnen 32A bis 32D umschließen, wie dargestellt. Der lithografische Strukturierungsprozess umfasst ein Fotolackbeschichten (zum Beispiel Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach dem Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (zum Beispiel Hardbake), andere geeignete Prozesse oder Kombinationen davon. Alternativ wird der lithografische Belichtungsprozess durch andere Verfahren, wie z.B. maskenlose Lithografie, Elektronenstahlschreiben oder Ionenstrahlschreiben, unterstützt, implementiert oder ersetzt. In einer anderen Alternative implementiert der lithografische Strukturierungsprozess eine Nanoprägetechnologie. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzverfahren oder Kombinationen davon.
  • Die Gatestrukturen 50A bis 50D umfassen ferner jeweilige Gatespacer 54, die benachbart (zum Beispiel entlang von Seitenwänden von) zu den Dummy-Gates 52 angeordnet sind. Die Gatespacer 54 werden mithilfe eines beliebigen geeigneten Prozesses ausgebildet und umfassen ein dielektrisches Material. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Siliziumkarbid) umfassen. Zum Beispiel kann in der dargestellten Ausführungsform eine dielektrische Schicht, die Silizium und Stickstoff umfasst, wie z.B. eine Siliziumnitridschicht, über dem Substrat 16 angeordnet und anschließend anisotrop geätzt werden, um die Gatespacer 54 auszubilden. In einigen Implementierungen umfassen die Gatespacer 54 eine mehrschichtige Struktur, wie z.B. eine erste dielektrische Schicht, die Siliziumnitrid umfasst, und ein zweite dielektrische Schicht, die Siliziumoxid umfasst. In einigen Implementierungen umfassen die Gatestapel 54 mehr als einen Satz von Spacern, wie z.B. Dichtungsspacer, Versatzspacer, Opferspacer, Dummy-Spacer und/oder Hauptspacer, die benachbart zu den Gatestapeln ausgebildet sind. In solchen Implementierungen können die verschiedenen Sätze von Spacern Materialien umfassen, die unterschiedliche Ätzraten aufweisen. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff umfasst, über dem Substrat 16 abgeschieden und anschließend anisotrop geätzt werden, um einen ersten Spacersatz benachbart zu den Gatestapeln auszubilden, und eine zweite dielektrische Schicht, die Silizium und Stickstoff umfasst, kann über dem Substrat 16 abgeschieden und anschließend anisotrop geätzt werden, um einen zweiten Spacersatz benachbart zu dem ersten Spacersatz auszubilden. Implantations-, Diffusions- und/oder Ausheilungsprozesse können durchgeführt werden, um schwach dotierte Source- und Drainmerkmale (LDD) und/oder stark dotierte Source- und Drainmerkmale (HDD) (wobei diese in 3A bis 3C nicht dargestellt sind) in Source-/Draingebieten der Finnen 32A bis 32D vor und/oder nach dem Ausbilden der Gatespacer 54 auszubilden.
  • Unter Bezugnahme auf 4A bis 4C, ist 4A eine Draufsicht auf die IC-Vorrichtung 10, 4B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie B-B von 4A, und 4C ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie C-C von 4A. In 4A bis 4C werden Sourcemerkmale und Drainmerkmale (die als Source- und Drainmerkmale bezeichnet werden) in Source-/Draingebieten der Finnen 32A bis 32D ausgebildet. Zum Beispiel wird ein Halbleitermaterial auf den Finnen 32A bis 32D epitaktisch aufgewachsen, wodurch epitaktische Source-/Drainmerkmale 60A auf den Finnen 32A, epitaktische Source-/Drainmerkmale 60B auf den Finnen 32B, epitaktische Source-/Drainmerkmale 60C auf den Finnen 32C und epitaktische Source-/Drainmerkmale 60D auf den Finnen 32D ausgebildet werden. In der dargestellten Ausführungsform wird ein Finnenaussparungsprozess (zum Beispiel ein Rückätzprozess) an Source-/Draingebieten der Finnen 32A bis 32D durchgeführt, so dass die epitaktischen Source-/Drainmerkmale 60A bis 60D von unteren aktiven Finnengebieten 36L der Finnen 32A bis 32D aufgewachsen werden. In einigen Implementierungen werden Source-/Draingebiete der Finnen 32A bis 32D keinem Finnenaussparungsprozess unterzogen, so dass die epitaktischen Source-/Drainmerkmale 60A bis 60D von den oberen aktiven Finnengebiete 36U der Finnen32A bis 32D aufgewachsen werden und mindestens einen Abschnitt davon umschließen. Zur Förderung der dargestellten Ausführungsform erstrecken sich (wachsen) die epitaktischen Source-/Drainmerkmale 60A bis 60D seitlich entlang der x-Richtung (in einigen Implementierungen im Wesentlichen senkrecht zu den Finnen 32a bis 32D), so dass die epitaktischen Source-/Drainmerkmale 60A bis 60D vereinigte epitaktische Source-/Drainmerkmale sind, die mehr als eine Finne umspannen (zum Beispiel umspannt das Source-/Drainmerkmal 60A die Finnen 32A, das epitaktische Source-Drainmerkmal 60B umspannt die Finnen 322B, das epitaktische Source-Drainmerkmal 60C umspannt die Finnen 32C, und das epitaktische Source-/Drainmerkmal 60D umspannt die Finnen 32D). Da ein Pitch von Finnenstrukturen im I/O-Gebiet 14 größer ist als ein Pitch von Finnenstrukturen im Kerngebiet 12, können epitaktische Source-/Drainmerkmale im I/O-Gebiet 14 teilweise anstatt vollständig vereinigt werden. Zum Beispiel sind in 4C die epitaktischen Source-/Drainmerkmale 60A, 60B vollständig vereinigt, so dass das epitaktische Source-/Drainmerkmal 6oA die Finnen 32A ohne Unterbrechung (oder Spalte) zwischen einem epitaktischen Material, das von den benachbarten Finnen 32A aufgewachsen wird, umspannt, und das epitaktische Source-/Drainmerkmal 60B die Finnen 32B ohne Unterbrechung (oder Spalte) zwischen einem epitaktischen Material, das von den benachbarten Finnen 32B aufgewachsen wird, umspannt. Dagegen sind in 4B die epitaktischen Source-/Drainmerkmale 60C, 60C teilweise vereinigt, so dass das epitaktische Source-/Drainmerkmal 60C die Finnen 32C mit einer Unterbrechung (oder Spalten G) zwischen einem epitaktischen Material, das von den benachbarten Finnen 32C aufgewachsen wird, umspannt, und das epitaktische Source-/Drainmerkmal 60D die Finnen 32D mit einer Unterbrechung (oder Spalten G) zwischen einem epitaktischen Material, das von den benachbarten Finnen 32D aufgewachsen wird, umspannt.
  • Ein epitaktischer Prozess kann CVD-Abscheidungstechniken (zum Beispiel eine Gasphasenepitaxie (VPE), eine CVD im Ultrahochvakuum (UHV-CVD), eine LPCVD und/oder eine PECVD), eine Molekularstrahlepitaxie, andere geeignete SEG-Prozesse oder Kombinationen davon, implementieren. Der epitaktische Prozess kann gasförmige und/oder flüssige Vorstufen verwenden, die mit der Zusammensetzung des Substrats 16 und/oder der Finnen 32A bis 32D reagieren. Die epitaktischen Source-/Drainmerkmale 60A bis 60D werden mit n-Typ-Dotierstoffen und/oder p-Typ-Dotierstoffen dotiert. Zum Beispiel sind für den FinFET 13A und den FinFET 15A die epitaktischen Source-/Drainmerkmale 60A und die epitaktischen Source-/Drainmerkmale 60C epitaktische Schichten, die Silizium und/oder Germanium umfassen, wobei die Silizium-Germanium-haltigen epitaktischen Schichten mit Bor, Kohlenstoff, einem anderen p-Typ-Dotierstoff oder Kombinationen davon (die zum Beispiel eine epitaktische Si:Ge: B-Schicht oder eine epitaktische Si:Ge:C-Schicht bilden) dotiert werden. Zur Förderung des Beispiels sind für den FinFET 13B und den FinFET 15B die epitaktischen Source-/Drainmerkmale 60B und die epitaktischen Source-/Drainmerkmale 60D epitaktische Schichten, die Silizium und/oder Kohlenstoff umfassen, wobei Silizium-haltige epitaktische Schichten oder Silizium-Kohlenstoff-haltige epitaktische Schichten mit Phosphor, Arsen, einem anderen n-Typ-Dotierstoff oder Kombinationen davon (die zum Beispiel eine epitaktische Si:P-Schicht, eine epitaktische Si:C-Schicht oder eine epitaktische Si:C:P-Schicht bilden) dotiert werden. Es ist zu beachten, dass in 3A die epitaktischen Source-/Drainmerkmale 60A bis 60D als Oxiddefinitionsgebiete (OD-Gebiete) dargestellt sind, so dass die epitaktischen Source-/Drainmerkmale 60A, 60C alternativ als P+ OD-Gebiete bezeichnet werden können, und die epitaktischen Source-/Drainmerkmale 60B, 60D alternativ als N+ OD-Gebiete bezeichnet werden können. In einigen Implementierungen umfassen die epitaktischen Source-/Drainmerkmale 60A bis 60D Materialien und/oder Dotierstoffe, die eine gewünschte Zugspannung und/oder Druckspannung in den Kanalgebieten erzielen. In einigen Implementierungen werden die epitaktischen Source-/Drainmerkmale 60A bis 60D während einer Abscheidung dotiert, indem Verunreinigungen einem Sourcematerial des epitaktischen Prozesses hinzugefügt werden. In einigen Implementierungen werden die epitaktischen Source-/Drainmerkmale 60A bis 60D durch einen Ionenimplantationsprozess dotiert, der auf einen Abscheidungsprozess folgt. In einigen Implementierungen werden Ausheilungsprozesse durchgeführt, um Dotierstoffe in den epitaktischen Source-/Drainmerkmalen 6oA bis 6oD und/oder anderen Source-/Drainmerkmalen der IC-Vorrichtung 10, wie z.B. HDD-Gebieten und/oder LDD-Gebieten (wobei sie in 4A bis 4C nicht gezeigt sind) zu aktivieren.
  • Unter Bezugnahme auf 5A bis 5C, ist 5A eine Draufsicht auf die IC-Vorrichtung 10, 5B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie B-B von 5A, und 5C ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie C-C von 5A. In 5A bis 5C wird eine dielektrische Zwischenschicht (ILD) 70 über dem Substrat 16, insbesondere über den epitaktischen Source-/Drainmerkmalen 60A bis 60D, den Gatestrukturen 50A bis 50D und den Finnen 32A bis 32D, ausgebildet. In einigen Implementierungen ist die ILD-Schicht 70 ein Abschnitt eines mehrschichtigen Verbindungsmerkmals (MLI), das verschiedene Vorrichtungen (zum Beispiel Transistoren, Widerstände, Kondensatoren und/oder Induktivitäten) und/oder Komponenten (zum Beispiel Gatestrukturen und/oder Source-/Drainmerkmale) der IC-Vorrichtung 10 elektrisch koppelt, so dass die verschiedenen Vorrichtungen und/oder Komponenten arbeiten können, wie durch Entwurfsanforderungen der IC-Vorrichtung 10 spezifiziert. Die ILD-Schicht 70 umfasst ein dielektrisches Material, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, von TEOS gebildetes Oxid, PSG, BPSG, ein Low-k-Dielektrikumsmaterial, ein anderes geeignetes dielektrisches Material oder Kombinationen davon umfasst. Beispiele für Low-k-Dielektrikumsmaterialien umfassen FSG, kohlenstoffdotiertes Siliziumoxid, Black Diamond® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK (Dow Chemical, Midland, Michigan), Polyimid, ein anderes Low-k-Dielektrikumsmaterial oder Kombinationen davon. In einigen Implementierungen weist die ILD-Schicht 70 eine mehrschichtige Struktur auf, die mehrere dielektrische Materialien aufweist. In einigen Implementierungen wird eine Kontakt-Ätzstoppschicht (CESL) zwischen der ILD-Schicht 70 und den epitaktischen Source-/Drainmerkmalen 60A bis 60D, den Finnen 32A bis 32D und/oder den Gatestrukturen 50A bis 50D angeordnet. Die CESL umfasst ein anderes Material als die ILD-Schicht 70, wie z.B. ein dielektrisches Material, das von dem dielektrischen Material der ILD-Schicht 70 verschieden ist. In der dargestellten Ausführungsform, in der die ILD-Schicht 70 ein Low-k-Dielektrikumsmaterial umfasst, umfasst die CESL Silizium und Stickstoff (zum Beispiel Siliziumnitrid oder Siliziumoxinitrid). Die ILD-Schicht 70 und/oder die CESL wird über dem Substrat 16 zum Beispiel mithilfe eines Abscheidungsprozesses (wie z.B. einer CVD, einer PVD, einer ALD, einer HDPCVD, einer MOCVD, einer RPCVD, einer PECVD, einer LPCVD, einer ALCVD, einer APCVD, eines Plattierens, anderer geeigneter Verfahren oder Kombinationen davon) ausgebildet. In einigen Implementierungen werden die ILD-Schicht 70 und/oder die CESL mithilfe eines fließfähigen CVD-Prozesses (FCVD) ausgebildet, der zum Beispiel ein Abscheiden eines fließfähigen Materials (wie z.B. einer flüssigen Verbindung) über dem Substrat 16 und Umwandeln des fließfähigen Materials in ein festes Material mithilfe einer geeigneten Technik, wie z.B. einer thermischen Ausheilung und/oder einer Ultraviolettstrahlungsbehandlung, umfasst. Anschließend an die Abscheidung der ILD-Schicht 70 und/oder der CESL wird ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt, so dass ein oberer Abschnitt der Gatestrukturen 50A bis 50D erreicht (freigelegt) wird. In der dargestellten Ausführungsform wird der CMP-Prozess und/oder der Planarisierungsprozess durchgeführt, bis die Dummy-Gates 52 erreicht (freigelegt) werden.
  • Unter Bezugnahme auf 6A bis 6C, ist 6A eine Draufsicht auf die IC-Vorrichtung 10, 6B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie B-B von 6A, und 6C ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie C-C von 6A. In 6A bis 6C werden die Dummy-Gates 52 der Gatestrukturen 50A bis 50D entfernt, um einen Graben (eine Öffnung) 80A in der Gatestruktur 50A, einen Graben 80B in der Gatestruktur 50B, einen Graben 80C in der Gatestruktur 50C und einen Graben 80D in der Gatestruktur 50D auszubilden. Die Gräben 80A bis 80D legen die oberen aktiven Finnengebiete 36U der Finnen 32A bis 32D frei. In einigen Implementierungen wird ein Abschnitt der Dummy-Gates 52 entfernt, so dass die Gräben 80A bis 80D eine Grenzflächenschicht und/oder ein Gatedielektrikum (und in einigen Implementierungen ein Dummy-Gatedielektrikum) der Dummy-Gates 52 freilegen. Der Ätzprozess ist ein Trockenätzprozess, ein Nassätzprozess oder Kombinationen davon. In einigen Implementierungen entfernt ein Ätzprozess die Dummy-Gates 52 selektiv, ohne die ILD-Schicht 70, die Gatespacer 54, das Isolationsmerkmal 34, die Finnen 32A bis 32D und/oder andere Merkmale der IC-Vorrichtung 10 zu entfernen (oder sie nur minimal zu entfernen). In einigen Implementierungen kann ein selektiver Ätzprozess eingestellt werden, so dass eine Dummy-Gateelektrodenschicht (die zum Beispiel Polysilizium umfasst) eine geeignete Ätzrate in Bezug auf eine Grenzflächenschicht und ein Dummy-Gatedielektrikum der Dummy-Gates 52, die Gatespacer 54, die ILD-Schicht 70 und/oder ein anderes Merkmal der IC-Vorrichtung 10 aufweist. In einigen Implementierungen werden die Dummy-Gates 52 von mindestens einer der Gatestrukturen 50A bis 50D durch ein Metallgate ersetzt, während die Dummy-Gates 52 von mindestens einer der Gatestrukturen 50A bis 50D verbleiben (mit anderen Worten nicht ersetzt werden), so dass ein Graben möglicherweise nicht in allen der Gatestrukturen 50A bis 50D ausgebildet wird.
  • Unter Bezugnahme auf 7A bis 7C ist 7A eine Draufsicht auf die IC-Vorrichtung 10, 7B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie B-B von 7A, und 7C ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie C-C von 7A. In 7A bis 7C werden Metallgates in den Gräben 80A bis 80D ausgebildet. In der dargestellten Ausführungsform werden die Metallgates 82A in den Gräben 80A, 80B der Gatestrukturen 50A, 50B ausgebildet, und die Metallgates 82B werden in den Gräben 80C, 8oD der Gatestrukturen 50C, 50D ausgebildet. Die Metallgates 82A, 82B werden derart ausgelegt, dass eine gewünschte Funktionalität gemäß Entwurfsanforderungen der IC-Vorrichtung 10 erzielt wird, so dass die Gatestrukturen 50A bis 50G die gleichen oder verschiedene Schichten und/oder Materialien umfassen. In der dargestellten Ausführungsform umfassen die Metallgates 82A ein Gatedielektrikum 84A und eine Gateelektrode 86A, und die Metallgates 82B umfassen ein Gatedielektrikum 84B und eine Gateelektrode 86B. Da die Gatestrukturen 50A, 50B den p-Kanal FinFET 13A und den n-Kanal FinFET 13B umspannen, zieht die vorliegende Offenbarung in Betracht, dass die Gatestrukturen 50A, 50B verschiedene Schichten in Bereichen, die dem p-Kanal FinFET 13A und dem n-Kanal FinFET 13B entsprechen, umfassen können. Zum Beispiel können eine Anzahl, eine Ausgestaltung und/oder Materialien von Schichten des Gatedielektrikums 84A und/oder der Gateelektrode 86A, die über dem dotierten Gebiet 18, der dem FinFET 13A entspricht, angeordnet sind, von einer Anzahl, einer Ausgestaltung und/oder Materialien von Schichten des Gatedielektrikums 84A und/oder der Gateelektrode 86A, die über dem dotierten Gebiet 20, der dem FinFET 13B entspricht, angeordnet sind, verschieden sein. Da die Gatestrukturen 50C, 50D den p-Kanal FinFET 15A und den n-Kanal FinFET 15B umspannen, zieht die vorliegende Offenbarung ferner in Betracht, dass die Gatestrukturen 50C, 50D verschiedene Schichten in Gebieten, die dem p-Kanal FinFET 15A und dem n-Kanal FinFET 15B entsprechen, umfassen können. Zum Beispiel können eine Anzahl, eine Ausgestaltung und/oder Materialien von Schichten des Gatedielektrikums 84B und/oder der Gateelektrode 86B, die über dem dotierten Gebiet 22, der dem FinFET 15A entspricht, angeordnet sind, von einer Anzahl, einer Ausgestaltung und/oder Materialien von Schichten des Gatedielektrikums 84B und/oder der Gateelektrode 86B, die über dem dotierten Gebiet 24, der dem FinFET 15B entspricht, angeordnet sind, verschieden sein.
  • Das Gatedielektrikum 84A umschließt die oberen aktiven Finnengebiete 36U der Finnen 32A und der Finnen 32B, und das Gatedielektrikum 84B umschließt die oberen aktiven Finnengebiete 36U der Finnen 32C und der Finnen 32D. In der dargestellten Ausführungsform wird das Gatedielektrikum 84A konform über den Finnen 32A, 32B und dem Isolationsmerkmal 34 angeordnet, so dass das Gatedielektrikum 84A eine im Wesentlichen gleichmäßige Dicke T1 aufweist. Zur Unterstützung der dargestellten Ausführungsform wird das Gatedielektrikum 84B konform über den Finnen 32C, 32D und dem Isolationsmerkmal 34 angeordnet, so dass das Gatedielektrikum 84B eine im Wesentlichen gleichmäßige Dicke T2 aufweist. Um einen I/O-Hochvoltbetrieb zu unterstützen, ist eine Dicke von Gatedielektrika von I/O-FinFETs größer als eine Dicke eines Gatedielektrikums von Kern-FinFETs. Zum Beispiel ist zur Förderung der dargestellten Ausführungsform T2 des Gatedielektrikums 84B größer als T1 des Gatedielektrikums 84A (T2>T1). In einigen Implementierungen ist T2 ungefähr 30 % größer als T1. In einigen Implementierungen ist ein Verhältnis von T2 zu Ti größer als ungefähr 1,3 (mit anderen Worten T2/T\1i>1,3). In der dargestellten Ausführungsform ist ein Verhältnis von T2 zu Ti ungefähr 1,3 bis ungefähr 1,8 (mit anderen Worten 1,8≥T2/T1≥1,3). Pitches (hier P1 bis P4) und Gatedielektrikumsdicken (hier T1 und T2) des Kerngebiets 12 und des I/O-Gebiets 14 werden ausgelegt, um einen Abstand zwischen dem Gatedielektrikum, das auf benachbarten Finnen im Kerngebiet 12 angeordnet ist (hier Abstand S5 und/oder Abstand S6), zu erzielen, der im Wesentlichen einem Abstand zwischen einem Gatedielektrikum, das auf benachbarten Finnen im I/O-Gebiet 14 (hier Abstand S7 und/oder Abstand S8) gleich ist. Zum Beispiel ist in der dargestellten Ausführungsform der Abstand S5 zwischen dem Gatedielektrikum 84A, das auf den benachbarten Finnen 32A angeordnet ist, im Wesentlichen dem Abstand S7 zwischen dem Gatedielektrikum 84B, das auf den benachbarten Finnen 32C angeordnet ist, gleich (mit anderen Worten S5 ≈ S7), und der Abstand S6 zwischen dem Gatedielektrikum 84A, das auf den benachbarten Finnen 32B angeordnet ist, ist im Wesentlichen dem Abstand S8 zwischen dem Gatedielektrikum 84B, das auf den benachbarten Finnen 32D angeordnet ist, gleich (mit anderen Worten S6 ≈ S8).
  • In herkömmlichen IC-Vorrichtungen, in denen ein Kerngebiet und ein I/O-Gebiet Finnenstrukturen mit im Wesentlichen den gleichen Finnen-Pitches aufweisen, führen unterschiedliche Gatedielektrikumsdicken zu einem Abstand zwischen I/O-Finnen, der kleiner ist als ein Abstand zwischen Kernfinnen, was eine Ausbildung einer Gateelektrode beschränkt. Da zum Beispiel die Gateelektroden in dem Kerngebiet und dem I/O-Gebiet in der Regel zum gleichen Zeitpunkt ausgebildet werden und viele von denselben Schichten umfassen, beschränkt der schmalere Abstand zwischen I/O-Finnen eine Anzahl von Schichten, Materialien und/oder Ausgestaltungen für Gateelektroden in dem Kerngebiet und dem I/O-Gebiet, wodurch ein Bereich von Schwellenspannungen beschränkt wird, die für FinFETs im Kerngebiet und dem I/O-Gebiet verfügbar sind. Dagegen optimiert ein Erhöhen von Finnen-Pitch im I/O-Gebiet 14 relativ zum Kerngebiet 12, wie hier beschrieben, ein Gateausbilden, indem dickere Gatedielektrika erlaubt werden, die für ein I/O-Gebiet 14 benötigt werden, ohne einen Abstand für anschließend ausgebildete Gateelektroden im Kerngebiet 12 und dem I/O-Gebiet 14 zu beschränken. Da zum Beispiel ein Abstand zwischen I/O-Finnen und Kernfinnen nach der Ausbildung von Gatedielektrikum im Wesentlichen gleich sind, ist die Gateelektrodenausbildung für den Kerngebiet 12 nicht durch einen Abstand zwischen I/O-Finnen beschränkt (mit anderen Worten ist die Gateelektrodenausbildung im Kerngebiet 12 vom I/O-Abstand entkoppelt), wodurch eine Flexibilität beim Ausbilden von Gateelektroden im Kerngebiet 12 im Vergleich zu herkömmlichen IC-Vorrichtungen erhöht wird. Außerdem erhöht ein vergrößerter Abstand zwischen I/O-Finnen eine Flexibilität beim Ausbilden von Gateelektroden im I/O-Gebiet 14 im Vergleich zu herkömmlichen IC-Vorrichtungen. Die erhöhte Flexibilität ermöglicht größere Anzahlen von Schichten, Materialien und/oder Ausgestaltungen für Gateelektroden im Kerngebiet 12 und I/O-Gebiet 14, und ermöglicht daher einen breiten Bereich von Spannungsschwellenwerten für verschiedene FinFETs der IC-Vorrichtung 10, von denen jeder in der Regel für einen konkreten Betreib (zum Beispiel eine Hochgeschwindigkeitsanwendung, eine Niedrigleistungsanwendung und eine andere Anwendung) optimiert ist. Dies wird erzielt, ohne dass Leistungsfähigkeit des Kerngebiets 12 (zum Beispiel indem kleiner Abstand zwischen Finnen, der zur Unterstützung einer kontinuierlichen IC-Skalierung erwünscht ist, aufrechterhalten wird), die Leistungsfähigkeit des I/O-Gebiets 14 und/oder des Gatefertigungsprozesses beeinflusst wird. Verschiedene Ausführungsformen können verschiedene Vorteile aufweisen, und kein bestimmter Vorteil wird von einer Ausführungsform notwendigerweise verlangt.
  • Die Gatedielektrika 84A, 84B umfassen ein dielektrisches Material, wie z.B. Siliziumoxid, ein High-k-Dielektrikumsmaterial, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. In der dargestellten Ausführungsform umfassen die Gatedielektrika 84A, 84B eine oder mehrere High-k-Dielektrikumsschichten, wie zum Beispiel Hafnium, Aluminium, Zirkonium, Lanthan, Tantal, Titan, Yttrium, Sauerstoff, Stickstoff, eine andere geeignete Komponente oder Kombinationen davon. In einigen Implementierungen umfassen die eine oder die mehrere High-k-Dielektrikumsschichten HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrCF, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, ein anderes geeignetes High-k-Dielektrikumsmaterial oder Kombinationen davon. High-k-Dielektrikumsmaterial bezieht sich im Allgemeinen auf dielektrische Materialien, die eine hohe Dielektrizitätskonstante aufweisen, zum Beispiel größer als jene von Siliziumoxid (k≈3,9). In einigen Implementierungen weist das high-k-Dielektrikumsmaterial eine Dielektrizitätskonstante auf, die größer gleich ungefähr neun ist (k≥9). In einigen Implementierungen umfassen die Gatedielektrika 84A, 84B ferner eine Grenzflächenschicht (die ein dielektrisches Material, wie z.B. Siliziumoxid umfasst), die zwischen der High-k-Dielektrikumsschicht und den jeweiligen Finnen 32A bis 32D und dem Isolationsmerkmal 34 angeordnet ist. In einigen Implementierungen umfassen die Gatedielektrika 84A, 84B eine mit Stickstoff dotierte, sauerstoffhaltige dielektrische Schicht und eine High-k-Dielektrikumsschicht, die über der mit Stickstoff dotierten sauerstoffhaltigen dielektrischen Schicht angeordnet ist. In einigen Implementierungen beträgt ein Verhältnis einer Dicke der High-k-Dielektrikumsschicht zu einer Dicke der mit Stickstoff dotierten sauerstoffhaltigen dielektrischen Schicht weniger als 1. In einigen Implementierungen ist ein Verhältnis einer Dicke der mit Stickstoff dotierten sauerstoffhaltigen dielektrischen Schicht des Gatedielektrikums 84B zu einer Dicke der mit Stickstoff dotierten sauerstoffhaltigen dielektrischen Schicht des Gatedielektrikums 84A größer gleich ungefähr 2. In einigen Implementierungen ist ein Verhältnis einer Dicke der High-k-Dielektrikumsschicht des Gatedielektrikums 84B zu einer Dicke der High-k-Dielektrikumsschicht des Gatedielektrikums 84A größer gleich ungefähr 1. In einigen Implementierungen werden die Gatedielektrika 84A, 84B ausgelegt, um Austrittsarbeiten des FinFET 13A, des FinFET 13B, des FinFET 15A und/oder des FinFET 15B gemäß Entwurfsanforderungen der IC-Vorrichtung 10 einzustellen. Die Gatedielektrika 84A, 84B werden mithilfe verschiedener Prozesse, wie z.B. einer ALD, einer CVD, einer PVD und/oder eines anderen geeigneten Prozesses, ausgebildet.
  • Die Gateelektroden 86A, 86B werden jeweils über den Gatedielektrika 84A, 84B angeordnet. Die Gateelektroden 86A, 86B umfassen ein elektrisch leitfähiges Material. In einigen Implementierungen umfassen die Gateelektroden 86A, 86B mehrere Schichten, wie z.B. eine oder mehrere Abdeckschichten, Austrittsarbeitsschichten, Haft-/Sperrschichten und/oder Metallfüll- (oder Bulk-)Schichten. Eine Abdeckschicht kann ein Material umfassen, das eine Diffusion und/oder Reaktion von Komponenten zwischen den Gatedielektrika 84A, 84B und anderen Schichten der Gatestrukturen 50A bis 50D (insbesondere Gateschichten, die ein Metall umfassen) verhindert oder eliminiert. In einigen Implementierungen umfasst die Abdeckschicht ein Metall und Stickstoff, wie z.B. Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (W2N), Titansiliziumnitrid (TiSiN), Tantalsiliziumnitrid (TaSiN) oder Kombinationen davon. Eine Austrittsarbeitsschicht kann ein leitfähiges Material umfassen, das derart eingestellt ist, dass es eine gewünschte Austrittsarbeit (wie z.B. eine n-Typ-Austrittsarbeit oder eine p-Typ-Austrittsarbeit) aufweist, wie z.B. n-Typ-Austrittsarbeitsmaterialien und/oder p-Typ-Austrittsarbeitsmaterialien. P-Typ-Austrittsarbeitsmaterialien umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, ein anderes p-Typ-Austrittsarbeitsmaterial oder Kombinationen davon. N-Typ-Austrittsarbeitsmaterialien umfassen Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, ein anderes n-Typ-Austrittsarbeitsmaterial oder Kombinationen davon. Eine Haft-/Sperrschicht kann ein Material, das eine Anhaftung zwischen benachbarten Schichten, wie z.B. der Austrittsarbeitsschicht und der Metallfüllschicht, fördert, und/oder ein Material, das eine Diffusion zwischen Gateschichten, wie z.B. der Austrittsarbeitsschicht und der Metallschicht, blockiert und/oder reduziert, umfassen. Zum Beispiel umfasst die Haft-/Sperrschicht ein Metall (zum Beispiel W, Al, Ta, Ti, Ni, Cu, Co, ein anderes geeignetes Metall oder Kombinationen davon), Metalloxide, Metallnitride (zum Beispiel TiN) oder Kombinationen davon. Eine Metallfüllschicht kann ein geeignetes leitfähiges Material, wie z.B. Al, W und/oder Cu, umfassen. In einigen Implementierungen wird eine Hartmaskenschicht (die zum Beispiel Siliziumnitrid oder Siliziumkarbid umfasst) über zumindest einem Abschnitt der Gateelektroden 86A, 86B angeordnet. Die Gateelektroden 86A, 86B werden mithilfe verschiedener Abscheidungsprozesse, wie z.B. einer ALD, einer CVD, einer PVD und/oder eines anderen geeigneten Prozesses, ausgebildet. Da die Abstände S5 bis S8 im Wesentlichen gleich sind, ist ein Ausbilden der Gateelektrode 86A nicht durch ein Ausbilden der Gateelektrode 86B beschränkt, wodurch eine Flexibilität beim Einstellen der Gateelektrode 86A für eine optimale Leistungsfähigkeit des FinFET 13A und/oder des FinFET 13B erleichtert wird. Außerdem erleichtert ein Erhöhen der Abstände S7, S8, wie hier beschrieben, weiter die Flexibilität beim Einstellen der Gateelektrode 86B für eine optimale Leistungsfähigkeit des FinFET 15A und/oder des FinFET 15B. Gemeinsame Prozessfenster können daher beim Ausbilden der Gateelektroden 86A, 86B implementiert werden. Ein CMP-Prozess kann durchgeführt werden, um jegliches überschüssiges Material der verschiedenen Schichten der Gateelektroden 86A, 86B zu entfernen, wodurch die Gateelektroden 50A bis 50D planarisiert werden.
  • Unter Bezugnahme auf 8A bis 8E, ist 8A eine Draufsicht auf die IC-Vorrichtung 10, 8B ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie B-B von 8A, CC ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie C-C von 8A, 8D ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie D-D von 8A, und 8E ist eine Querschnittsteilansicht der IC-Vorrichtung 10 entlang der Linie E-E von 8A. In 8A bis 8E kann die IC-Vorrichtung 10 einer weiteren Verarbeitung unterzogen werden, um die Fertigung zu vervollständigen. In einigen Implementierungen werden verschiedene Kontakte ausgebildet, um den Betrieb der IC-Vorrichtung 10 zu erleichtern. Zum Beispiel wird ein MLI-Merkmal über dem Substrat 16 ausgebildet. Das MLI-Merkmal koppelt elektrisch verschiedene Vorrichtungen (zum Beispiel Transistoren, Widerstände, Kondensatoren und/oder Induktivitäten) und/oder Komponenten (zum Beispiel Gatestrukturen und/oder Source-/Drainmerkmale) der IC-vorrichtung 10, so dass die verschiedenen Vorrichtungen und/oder Komponenten arbeiten können, wie durch Entwurfsanforderungen der IC-Vorrichtung 10 spezifiziert. Das MLI-Merkmal umfasst eine Kombination von dielektrischen Schicht und elektrisch leitfähigen Schichten (zum Beispiel Metallschichten), die zum Ausbilden verschiedener Verbindungsstrukturen ausgelegt sind. Die leitfähigen Schichten werden ausgelegt, um vertikale Verbindungsmerkmale auszubilden, wie z.B. Kontakte auf Vorrichtungsebene und/oder Durchkontaktierungen, und/oder horizontale Verbindungsmerkmale, wie z.B. leitfähige Leitungen. Vertikale Verbindungsmerkmale verbinden typischerweise horizontale Verbindungsmerkmale in verschiedenen Schichten (oder verschiedenen Ebenen) des MLI-Merkmals. Während des Betriebs der IC-Vorrichtung 10, sind die Verbindungsmerkmale derart ausgelegt, dass sie Signale zwischen den Vorrichtungen (hier dem FinFET 13A, dem FinFET 13B, dem FinFET 15A und dem FinFET 15B) und/oder den Komponenten der IC-Vorrichtung 10 leiten und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Massesignale) an die Vorrichtungen und/oder die Komponenten der IC-Vorrichtung 10 verteilen. Die vorliegende Offenbarung betrachtet das MLI-Merkmal, das je nach Entwurfsanforderungen der IC-Vorrichtung 10 eine beliebige Anzahl und/oder Ausgestaltung von dielektrischen Schichten und/oder leitfähigen Schichten umfasst.
  • Das MLI-Merkmal kann zusätzliche ILD-Schichten umfassen, die über dem Substrat 16 ausgebildet werden. In der dargestellten Ausführungsform wird eine ILD-Schicht 90, die ein Abschnitt des MLI-Merkmals ist, über der ILD-Schicht 70 und den Gatestrukturen 50A bis 50D angeordnet. Die ILD-Schicht 90 ist der ILD-Schicht 70 ähnlich. In einigen Implementierungen ist die ILD-Schicht 90 eine ILD erster Ebene des MLI-Merkmals (zum Beispiel ILD-1). In einigen Implementierungen wird eine CESL zwischen der ILD-Schicht 90 und der ILD-Schicht 70 angeordnet, die den hier beschriebenen CESLs ähnlich ist. Zur Förderung der dargestellten Ausführungsform werden Kontakte 92A bis 92J auf Vorrichtungsebene, Durchkontaktierungen (nicht dargestellt) und leitfähige Leitungen (nicht dargestellt) (die gemeinsam als eine Metallschicht, wie z.B. eine Metall-Eins-(M1)-Schicht des MLI-Merkmals bezeichnet werden) in den ILD-Schichten des MLI-Merkmals angeordnet, um Verbindungsstrukturen auszubilden. Die Kontakte 92A bis 92J auf Vorrichtungsebene und leitfähige Leitungen umfassen ein beliebiges geeignetes elektrisch leitfähiges Material, wie z.B. Ta, Ti, Al, Cu, Co, W, TiN, TaN, andere geeignete leitfähige Materialien oder Kombinationen davon. Verschiedene leitfähige Materialien können kombiniert werden, um die Kontakte 92A bis 92J auf Vorrichtungsebene, Durchkontaktierungen und/oder leitfähige Leitungen mit verschiedenen Schichten, wie z.B. einer oder mehreren Sperrschichten, Haftschichten, Liner-Schichten, Bulk-Schichten, anderen geeigneten Schichten oder Kombinationen davon, bereitzustellen. In einigen Implementierungen umfassen die Kontakte 92A bis 92J auf Vorrichtungsebene Ti, TiN und/oder Co; Durchkontaktierungen umfassen Ti, TiN und/oder W; und leitfähige Leitungen umfassen Cu, Co und/oder Ru. Die Kontakte 92A bis 92J auf Vorrichtungsebene, Durchkontaktierungen, und leitfähige Leitungen werden durch Strukturieren der ILD-Schicht 70, der ILD-Schicht 90 und/oder anderer ILD-Schichten des MLI-Merkmals ausgebildet. Das Strukturieren der ILD-Schichten kann lithografische Prozesse und/oder Ätzprozesse umfassen, um Öffnungen (Gräben), wie z.B. Kontaktöffnungen, Durchkontaktierungsöffnungen und/oder Leitungsöffnungen in jeweiligen ILD-Schichten auszubilden. In einigen Implementierungen umfassen die lithografischen Prozesse ein Ausbilden einer Fotolackschicht über jeweiligen ILD-Schichten, Belichten der Fotolackschicht mit strukturierter Strahlung, und Entwickeln der belichteten Fotolackschicht, wodurch eine strukturierte Fotolackschicht ausgebildet wird, die als ein Maskierungselement zum Ätzen von Öffnung(en) in jeweiligen ILD-Schichten verwendet werden kann. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Danach werden die Öffnung(en) mit einem oder mehreren leitfähigen Materialien gefüllt. Das (die) leitfähige(n) Material(ien) kann (können) mithilfe einer PVD, einer CVD, einer ALD, eines Elektroplattierens, eines stromlosen Plattierens, eines anderen geeigneten Abscheidungsprozesses oder Kombinationen davon abgeschieden werden. Danach kann jegliches überschüssiges leitfähiges Material(ien) durch einen Planarisierungsprozess, wie z.B. einen CMP-Prozess, entfernt werden, wodurch eine obere Fläche der ILD-Schichten (zum Beispiel der ILD-Schicht 90-), der Kontakte 92A bis 92J auf Vorrichtungsebene, Durchkontaktierungen und/oder leitfähiger Leitungen planarisiert wird.
  • Die Kontakte 92A bis 92J auf Vorrichtungsebene (die auch als lokale Verbindungen oder lokale Kontakte bezeichnet werden) koppeln elektrisch und/oder koppeln physisch IC-Vorrichtungsmerkmale, wie z.B. Merkmale des FinFET 13A, des FinFET 13B, des FinFET 15A und des FinFET 15B mit dem MLI-Merkmal. Zum Beispiel sind die Kontakte 92A bis 92J auf Vorrichtungsebene Metall-Vorrichtungskontakte (Metal-to-Device, MD), die sich im Allgemeinen auf Kontakte mit einem leitfähigen Gebiet, wie z.B. Source-/Draingebiete, der IC-Vorrichtung 10 beziehen. In der dargestellten Ausführungsform sind die Kontakte 92A bis 92C auf Vorrichtungsebene auf jeweiligen epitaktischen Source-/Drainmerkmalen 60A angeordnet, so dass die Kontakte 92A bis 92C auf Vorrichtungsebene die Source-/Draingebiete des FinFET 13A mit dem MLI-Merkmal (zum Beispiel jeweiligen Durchkontaktierungen) physisch (oder direkt) verbinden; die Kontakte 92D bis 92F auf Vorrichtungsebene sind auf jeweiligen epitaktischen Source-/Drainmerkmalen 60B angeordnet, so dass die Kontakte 92A bis 92F auf Vorrichtungsebene die Source-/Draingebiete des FinFET 13B mit dem MLI-Merkmal (zum Beispiel jeweiligen Durchkontaktierungen) physisch (oder direkt) verbinden; die Kontakte 92G, 92H auf Vorrichtungsebene sind auf jeweiligen epitaktischen Source-/Drainmerkmalen 60C angeordnet, so dass die Kontakte 92G, 92H auf Vorrichtungsebene die Source-/Draingebiete des FinFET 15A mit dem MLI-Merkmal (zum Beispiel jeweiligen Durchkontaktierungen) physisch (oder direkt) verbinden; und die Kontakte 92I, 92J auf Vorrichtungsebene sind auf jeweiligen epitaktischen Source-/Drainmerkmalen 60D angeordnet, so dass die Kontakte 92I, 92J auf Vorrichtungsebene die Source-/Draingebiete des FinFET 15B mit dem MLI-Merkmal (zum Beispiel jeweiligen Durchkontaktierungen) physisch (oder direkt) verbinden. In einigen Implementierungen sind ein oder mehrere der Kontakte 92A bis 92J auf Vorrichtungsebene Dummy-Kontakte, die physische Eigenschaften aufweisen, welche Kontakten auf Vorrichtungsebene ähnlich sind, um eine im Wesentlichen gleichmäßige Verarbeitungsumgebung zu ermöglichen. Die Kontakte 92A bis 92J auf Vorrichtungsebene erstrecken sich durch die ILD-Schicht 90 und/oder die ILD-Schicht 70, aber die vorliegende Offenbarung betrachtet Ausführungsformen, in denen sich die Kontakte 92A bis 92J auf Vorrichtungsebene durch mehr oder weniger ILD-Schichten und/oder CESLs des MLI-Merkmals erstrecken. In einigen Implementierungen umfasst das MLI-Merkmal Kontakte auf Vorrichtungsebene, die eine oder mehrere der Gatestrukturen 50A bis 50D mit dem MLI-Merkmal elektrisch koppeln und/oder physisch koppeln. In solchen Implementierungen werden die Kontakte auf Vorrichtungsebene auf den jeweiligen Gatestrukturen 50A bis 50D angeordnet, so dass die Kontakte auf Vorrichtungsebene die Gatestrukturen 50A bis 50D mit dem MLI-Merkmal (zum Beispiel jeweiligen Durchkontaktierungen) physisch (oder direkt) verbinden. Solche Kontakte auf Vorrichtungsebene werden daher als ein Gatekontakt (CG) oder ein Metall-Poly-Kontakt (MP) bezeichnet, der sich im Allgemeinen auf einen Kontakt mit einer Gatestruktur, wie z.B. einer Poly-Gatestruktur oder eine Metallgatestruktur, bezieht. In einigen Implementierungen umfasst das MLI-Merkmal Durchkontaktierungen, die eine oder mehrere der Gatestrukturen 50A bis 50D mit dem MLI-Merkmal elektrisch koppeln und/oder physisch koppeln. In solchen Implementierungen werden die Durchkontaktierungen auf den jeweiligen Gatestrukturen 50A bis 50D angeordnet, so dass die Durchkontaktierungen die jeweiligen Gatestrukturen 50A bis 50D mit dem MLI-Merkmal (zum Beispiel jeweiligen leitfähigen Leitungen) physisch (oder direkt) verbinden. Die vorliegende Offenbarung betrachtet jede Ausgestaltung von Kontakten auf Vorrichtungsebene, Durchkontaktierungen und/oder leitfähigen Leitungen.

Claims (18)

  1. Integrierte Schaltungsvorrichtung, umfassend: eine erste Mehrfinnenstruktur (30C, 30D), die ein erstes Kanalgebiet (C) aufweist, das zwischen einem ersten Sourcegebiet und einem ersten Draingebiet (S/D) angeordnet ist; eine zweite Mehrfinnenstruktur (30A, 30B), die ein zweites Kanalgebiet (C) aufweist, das zwischen einem zweiten Sourcegebiet und einem zweiten Draingebiet (S/D) angeordnet ist; eine erste Gatestruktur (50C, 50D), die die erste Mehrfinnenstruktur (30C, 30D) quert, so dass die erste Gatestruktur (50C, 50D) über dem ersten Kanalgebiet (C) angeordnet ist; eine zweite Gatestruktur (50A, 50B), die die zweite Mehrfinnenstruktur (30A, 30B) quert, so dass die zweite Gatestruktur (50A, 50B) über dem zweiten Kanalgebiet (C) angeordnet ist, wobei die erste Gatestruktur (50C, 50D) ein erstes Gatedielektrikum (84B) umfasst, das eine erste Dicke (T2) aufweist, die zweite Gatestruktur (50A, 50B) ein zweites Gatedielektrikum (84A) umfasst, das eine zweite Dicke (T1) aufweist, und die erste Dicke (T2) größer ist als die zweite Dicke (T1), und wobei die erste Mehrfinnenstruktur (30C, 30D) einen ersten Pitch (P3, P4) in dem ersten Kanalgebiet (C) aufweist, die zweite Mehrfinnenstruktur (30A, 30B) einen zweiten Pitch (P1, P2) in dem zweiten Kanalgebiet (C) aufweist, und der erste Pitch (P3, P4) größer ist als der zweite Pitch (P1, P2), wobei ein erster Abstand (S7, S8) zwischen dem ersten Gatedielektrikum (84B), das auf benachbarten Finnen (32C, 32D) der ersten Mehrfachfinnenstruktur (30C, 30D) angeordnet ist, im Wesentlichen einem zweiten Abstand (S5, S6) zwischen dem zweiten Gatedielektrikum (84A) gleich ist, das auf benachbarten Finnen (32A, 32B) der zweiten Mehrfachfinnenstruktur (30A, 30B) angeordnet ist.
  2. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei ein Verhältnis des ersten Pitch (P3, P4) zu dem zweiten Pitch (P1, P2) ungefähr 1,05 bis ungefähr 1,15 beträgt.
  3. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei ein Verhältnis der ersten Dicke (T2) zu der zweiten Dicke (T1) ungefähr 1,3 bis ungefähr 1,8 beträgt.
  4. Integrierte Schaltungsvorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Breite (W3, W4) der Finnen (32C, 32D) der ersten Mehrfinnenstruktur (30C, 30D) kleiner ist als eine Breite (W1, W2) der Finnen (32A, 32B) der zweiten Mehrfinnenstruktur (30A, 30B).
  5. Integrierte Schaltungsvorrichtung nach einem der vorhergehenden Ansprüche, die ein I/O-Gebiet (14) und ein Kerngebiet (12) umfasst, wobei die erste Mehrfachfinnenstruktur (30C, 30D) und die erste Gatestruktur (50C, 50D) ein Abschnitt eines Transistors sind, der in dem I/O-Gebiet (14) angeordnet ist, und die zweite Mehrfachfinnenstruktur (30A, 30B) und die zweite Gatestruktur (50A, 50B) ein Abschnitt eines Transistors sind, der in dem Kerngebiet (12) angeordnet ist.
  6. Integrierte Schaltungsvorrichtung nach einem der vorhergehenden Ansprüche, die ferner ein erstes epitaktisches Source-/Drainmerkmal (60C, 60D), das über dem ersten Sourcegebiet und dem ersten Draingebiet (S/D) angeordnet ist, und ein zweites epitaktisches Source-/Drainmerkmal (60A, 60B), das über dem zweiten Sourcegebiet und dem zweiten Draingebiet (S/D) angeordnet ist, umfasst, wobei das erste epitaktische Source-/Drainmerkmal (60C, 60D) zumindest teilweise vereinigt ist und das zweite epitaktische Source-/Drainmerkmal (60A, 60B) vollständig vereinigt ist.
  7. Integrierte Schaltungsvorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste Pitch (P3, P4) kleiner als ungefähr 30 nm ist und der zweite Pitch (P1, P2) kleiner als ungefähr 28 nm ist.
  8. Integrierte Schaltungsvorrichtung, umfassend: einen ersten finnenartigen Feldeffekttransistor (15A, 15B), der eine erste Gatestruktur (50C, 50D) umfasst, die erste Finnen (32C, 32D) quert, wobei die erste Gatestruktur (50C, 50D) ein erstes Gatedielektrikum (84B) und eine erste Gateelektrode (86B) umfasst, und wobei das erste Gatedielektrikum (84B) eine erste Dicke (T2) aufweist, einen zweiten finnenartigen Feldeffekttransistor (13A, 13B), der eine zweite Gatestruktur (50A, 50B) umfasst, die zweite Finnen (32A, 32B) quert, wobei die zweite Gatestruktur (50A, 50B) ein zweites Gatedielektrikum (84A) und eine zweite Gateelektrode (86A) umfasst, und wobei das zweite Gatedielektrikum (84A) eine zweite Dicke (T1) aufweist, und wobei die erste Dicke (T2) größer ist als die zweite Dicke (Ti), wobei ein Abstand (S7, S8) zwischen dem ersten Gatedielektrikum (84B), das über benachbarten ersten Finnen (32C, 32D) angeordnet ist, im Wesentlichen einem Abstand (S5, S6) zwischen dem zweiten Gatedielektrikum (84A) gleich ist, das über benachbarten zweiten Finnen (32A, 32B) angeordnet ist.
  9. Integrierte Schaltungsvorrichtung nach Anspruch 8, wobei die erste Dicke (T2) ungefähr 30% bis ungefähr 80% größer ist als die zweite Dicke (T1).
  10. Integrierte Schaltungsvorrichtung nach Anspruch 9, wobei ein erster Pitch (P3, P4) eines Kanalgebiets (C) der ersten Finnen (32C, 32D) ungefähr 5 % bis ungefähr 15 % größer ist als ein zweiter Pitch (P1, P2) eines Kanalgebiets (C) der zweiten Finnen (32A, 32B).
  11. Integrierte Schaltungsvorrichtung nach einem der vorhergehenden Ansprüche 8 bis 10, wobei eine Breite (W3, W4) eines oberen Abschnitts (T) eines oberen aktiven Finnengebiets (36U) der ersten Finnen (32C, 32D) kleiner ist als eine Breite (W1, W2) eines oberen Abschnitts (T) eines oberen aktiven Finnengebiets (36U) der zweiten Finnen (32A, 32B).
  12. Integrierte Schaltungsvorrichtung nach Anspruch 11, wobei der obere Abschnitt (T) ungefähr 5 nm der ersten Finnen (32C, 32D) und der zweiten Finnen (32A, 32B) beträgt.
  13. Integrierte Schaltungsvorrichtung nach einem der Ansprüche 8 bis 12, wobei: der erste finnenartige Feldeffekttransistor ein zumindest teilweise vereinigtes epitaktisches Source-/Drainmerkmal (60C, 60D) umfasst, das über den ersten Finnen (32C, 32D) angeordnet ist, und der zweite finnenartige Feldeffekttransistor ein vollständig vereinigtes epitaktisches Source-/Drainmerkmal (60A, 60B) umfasst, dass über den zweiten Finnen (32A, 32B) angeordnet ist.
  14. Integrierte Schaltungsvorrichtung nach einem der vorhergehenden Ansprüche 8 bis 13, wobei der erste finnenartige Feldeffekttransistor in einem Eingabe-/Ausgabegebiet (14) angeordnet ist und der zweite finnenartige Feldeffekttransistor in einem Kerngebiet (12) angeordnet ist.
  15. Verfahren, umfassend: Ausbilden einer ersten Mehrfinnenstruktur (30C, 30D), die einen ersten Pitch (P3, P4) in einem ersten Kanalgebiet (C) aufweist, und einer zweiten Mehrfinnenstruktur (30A, 30B), die einen zweiten Pitch (P1, P2) in einem zweiten Kanalgebiet (C) aufweist, wobei der erste Pitch (P3, P4) größer ist als der zweite Pitch (P1, P2); Ausbilden einer ersten Gatestruktur (50C, 50D) über dem ersten Kanalgebiet (C) der ersten Mehrfinnenstruktur (30C, 30D), wobei die erste Gatestruktur (50C, 50D) ein erstes Gatedielektrikum (84B) umfasst, das eine erste Dicke (T2) aufweist; und Ausbilden einer zweiten Gatestruktur (50A, 50B) über dem zweiten Kanalgebiet (C) der zweiten Mehrfinnenstruktur (30A, 30B), wobei die zweite Gatestruktur (50A, 50B) ein zweites Gatedielektrikum (84A) umfasst, das eine zweite Dicke (T1) aufweist, die kleiner ist als die erste Dicke (T2), wobei nach dem Ausbilden des ersten Gatedielektrikums (84B) und des zweiten Gatedielektrikums (84A) ein Abstand (S7, S8) zwischen dem ersten Gatedielektrikum (84B), das auf benachbarten Finnen (32C, 32D) der ersten Mehrfachfinnenstruktur (30C, 30D) angeordnet ist, im Wesentlichen einem Abstand (S5, S6) zwischen dem zweiten Gatedielektrikum (84A) gleich ist, das auf benachbarten Finnen (32A, 32B) der zweiten Mehrfachfinnenstruktur (30A, 30B) angeordnet ist.
  16. Verfahren nach Anspruch 15, wobei ein Verhältnis des ersten Pitch (P3, P4) zu dem zweiten Pitch (P1, P2) ungefähr 1,05 bis ungefähr 1,15 beträgt.
  17. Verfahren nach Anspruch 15 oder 16, wobei ein Verhältnis der ersten Dicke (T2) zu der zweiten Dicke (T1) ungefähr 1,3 bis ungefähr 1,8 beträgt.
  18. Verfahren nach einem der vorhergehenden Ansprüche 15 bis 17, wobei: das Ausbilden der ersten Gatestruktur (50C, 50B) ein Ersetzen eines ersten Dummy-Gates (52) durch ein erstes Metallgate (82B) umfasst, wobei das erste Metallgate (82B) das erste Gatedielektrikum (84B) und eine erste Gateelektrode (86B), die über dem ersten Gatedielektrikum (84B) angeordnet ist, umfasst, und das Ausbilden der zweiten Gatestruktur (50A, 50B) ein Ersetzen eines zweiten Dummy-Gates (52) durch ein zweites Metallgate (82A) umfasst, wobei das zweite Metallgate (82A) das zweite Gatedielektrikum (84A) und eine zweite Gateelektrode (86A), die über dem zweiten Gatedielektrikum (84A) angeordnet ist, umfasst.
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