DE102023100726A1 - Isolation für multigate-vorrichtungen - Google Patents

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Ko-Cheng Liu
Chang-Miao Liu
Ming-Lung Cheng
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Eine beispielhafte Vorrichtung enthält einen Stapel aus Kanalschichten über einer Substraterweiterung, einem Gate und einer Isolationsschicht. Der Stapel aus Kanalschichten erstreckt sich zwischen einer ersten epitaktischen Source/Drain und einer zweiten epitaktischen Source/Drain. Das Gate umgibt jede Kanalschicht des Stapels der Kanalschichten. Die Isolationsschicht befindet sich über der Substraterweiterung, das Gate befindet sich zwischen einer untersten Kanalschicht des Stapels aus Kanalschichten und der Isolationsschicht, und die Isolationsschicht befindet sich zwischen dem Gate und der Substraterweiterung. Die Isolationsschicht erstreckt sich zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain, die jeweils eine undotierte epitaktische Schicht enthalten können. Eine obere Oberfläche der undotierten epitaktischen Schicht befindet sich unter einer unteren Oberfläche der untersten Kanalschicht und/oder über einer oberen Oberfläche der Isolationsschicht. Die Isolationsschicht kann die Substraterweiterung umhüllen und/oder einen Luftspalt darin aufweisen.

Description

  • Diese Anmeldung ist eine nicht vorläufige Anmeldung und beansprucht die Priorität der vorläufigen US-Patenanmeldung Nr. 63/311,087 , eingereicht am 17. Februar 2022, deren gesamte Offenbarung durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • In letzter Zeit wurden Multigate-Vorrichtungen mit Gates eingeführt, die sich teilweise oder vollständig um einen Kanal herum erstrecken, um den Zugang zum Kanal auf mindestens zwei Seiten für eine bessere Gate-Steuerung bereitzustellen. Multigate-Vorrichtungen ermöglichen ein aggressives Herunterskalieren von IC-Technologien, wobei die Gate-Steuerung beibehalten und Kurzkanaleffekte (SCEs) abgeschwächt werden, während sie sich nahtlos in herkömmliche IC-Fertigungsprozesse integrieren lassen. Mit der weiteren Skalierung der Multigate-Vorrichtungen werden fortschrittliche Techniken zur Optimierung der Zuverlässigkeit und/oder Leistung von Multigate-Vorrichtungen benötigt.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten durch die folgende detaillierte Beschreibung zu verstehen, wenn sie zusammen mit den beigefügten Figuren gelesen wird. Es wird betont, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zu Illustrationszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale der Klarheit der Diskussion halber willkürlich vergrößert oder verkleinert sein.
    • 1 ist ein Flussdiagramm eines Verfahrens zum Herstellen einer Multigate-Vorrichtung mit verbesserter Bodenisolation gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A-2R sind fragmentarische Querschnittsansichten einer Multigate-Vorrichtung, in Teilen oder als Ganzes, in verschiedenen Herstellungsstadien, wie etwa die, die mit dem Verfahren von 1 verbunden sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3A-3R sind fragmentarische Querschnittsansichten der Multigate-Vorrichtung von 2A-2R, in Teilen oder als Ganzes, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 4A-4R sind fragmentarische Querschnittsansichten der Multigate-Vorrichtung von 2A-2R, in Teilen oder als Ganzes, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 5A-5C sind fragmentarische Querschnittsansichten der Multigate-Vorrichtung von 2A-2R, in Teilen oder als Ganzes, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 6A-6C sind fragmentarische Querschnittsansichten einer anderen Multigate-Vorrichtung, in Teilen oder als Ganzes, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 7A-7C sind fragmentarische Querschnittsansichten einer anderen Multigate-Vorrichtung, in Teilen oder als Ganzes, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung bezieht sich auf integrierte Schaltungsvorrichtungen und insbesondere auf Isolationstechniken für Multigate-Vorrichtungen, wie z. B. finnenartige Feldeffekttransistoren (FETs), Gate-all-around-FETs (GAA-FETs), andere Arten von Multigate-Vorrichtungen oder Kombinationen davon.
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es handelt sich dabei lediglich nur um Beispiele, die nicht als einschränkend zu verstehen sind. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem werden räumlich relative Begriffe wie „untere“, „obere“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unter“, „unterhalb“, „oben“, „unten“ usw. sowie Ableitungen davon (z. B. „horizontal“, „nach unten“, „nach oben“, etc.) zur Erleichterung der vorliegenden Offenbarung der Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Die räumlich relativen Begriffe sollen unterschiedliche Ausrichtungen der Vorrichtung einschließlich der Merkmale abdecken. In der vorliegenden Offenbarung können auch Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholt auftreten. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Wenn ferner eine Zahl oder ein Bereich von Zahlen mit „etwa“, „ungefähr“ und dergleichen beschrieben wird, soll der Begriff Zahlen umfassen, die innerhalb eines angemessenen Bereichs liegen, wobei Schwankungen berücksichtigt werden, die während der Herstellung zwangsläufig auftreten und die ein Durchschnittsfachmann versteht. Beispielsweise umfasst die Zahl oder der Bereich von Zahlen einen angemessenen Bereich einschließlich der beschriebenen Zahl, wie etwa innerhalb von +/-10 % der beschriebenen Zahl, basierend auf bekannten Herstellungstoleranzen, die mit der Herstellung eines Merkmals verbunden sind, das eine Charakteristik aufweist, die der Zahl zugeordnet ist. Beispielsweise kann eine Materialschicht mit einer Dicke von „etwa 5 nm“ einen Abmessungsbereich von 4,5 nm bis 5,5 nm aufweisen, wobei einem Durchschnittsfachmann bekannt ist, dass Herstellungstoleranzen im Zusammenhang mit dem Abscheiden der Materialschicht +/-10 % betragen. Aufgrund der Abweichungen, die mit jedem Herstellungsprozess fest verbunden sind, sollen mit der Beschreibung von Produktmerkmalen, die „wesentliche“ Eigenschaften und/oder Charakteristiken aufweisen, zudem Eigenschaften und/oder Charakteristiken erfasst werden, die innerhalb der Toleranzen bei Herstellungsprozessen liegen. „Im Wesentlichen vertikale“ oder „im Wesentlichen horizontale“ Merkmale sollen beispielsweise Merkmale erfassen, die innerhalb bestimmter Toleranzen der zur Herstellung solcher Merkmale verwendeten Herstellungsprozesse ungefähr vertikal und horizontal sind - aber nicht mathematisch oder perfekt vertikal und horizontal sind.
  • Multigate-Vorrichtungen enthalten eine Gate-Struktur, die sich teilweise oder vollständig um einen Kanalbereich herum erstreckt, um einen Zugang zu einem Kanalbereich auf mindestens zwei Seiten bereitzustellen. Die Gate-all-around-Vorrichtung (GAA-Vorrichtung) ist eine solche Multigate-Vorrichtung, die Kanalschichten (Bereiche) enthält, die vertikal oder horizontal gestapelt und auf eine Weise über einem Substrat aufgehängt sind, die es einem Gate-Stapel ermöglicht, die Kanalschichten zu umhüllen (oder diese zu umgeben) und in sie einzugreifen. Die Kanalschichten erstrecken sich zwischen einem Source-Bereich und einem Drain-Bereich (z. B. epitaktische Source/Drains), und an den Gate-Stapel, den Source-Bereich und/oder den Drain-Bereich kann eine Spannung zum Steuern eines Stromflusses zwischen dem Source-Bereich und dem Drain-Bereich angelegt werden. Die GAA-Vorrichtungen können die Kontaktfläche zwischen dem Gate-Stapel und den Kanalbereichen erheblich vergrößern, wobei beobachtet wurde, dass dies im Vergleich zu anderen Multigate-Vorrichtungen wie FinFETs die Unterschwellenschwingung (SS) verringert, Kurzkanaleffekte (SCEs) verringert, den Treiberstrom erhöht und/oder die Kanalsteuerung verbessert.
  • Der Leckstrom von GAA-Vorrichtungen hat sich jedoch bei der Skalierung der Technologieknoten für integrierte Schaltungen (IC) als erhebliche Herausforderung herausgestellt (d. h. durch Erhöhen der Vorrichtungsdichte (d. h. der Anzahl der miteinander verbundenen Vorrichtungen in einer bestimmten Chipfläche) und/oder Verringern der Geometriegröße (d. h. der Abmessungen und/oder Größen der Vorrichtungsmerkmale und/oder Zwischenräume dazwischen)). Beispielsweise kann sich ein parasitärer Transistor zwischen dem Gate-Stapel, einem erhöhten Abschnitt des Substrats (über dem die Kanalschichten und der Gate-Stapel angeordnet sind) und den epitaktischen Source/Drains bilden, und Strom kann unerwünschterweise durch den erhöhten Abschnitt des Substrats zwischen den epitaktischen Source/Drains fließen/lecken. Da der Gate-Stapel den erhöhten Abschnitt des Substrats in einer herkömmlichen GAA-Vorrichtung umhüllt, anstatt ihn wie die Kanalschichten zu umgeben, ist die Steuerung des Leckstroms durch den Gate-Stapel im Sperrzustand in dem erhöhten Abschnitt des Substrats auf drei Seiten begrenzt (z. B. Tri-Gate-Steuerung), die sich bei der Skalierung von IC-Technologieknoten als unzureichend erwiesen hat und von der beobachtet wurde, dass sie eine Drain(spannungs)-bedingte Potentialbarriereabsenkung (DIBL) in GAA-Vorrichtungen induziert und/oder verschlimmert.
  • Es wurden mehrere Ansätze untersucht, um den Leckstrom durch den erhöhten Abschnitt des Substrats (im Folgenden als Mesa bezeichnet) zu reduzieren, wie z. B. die Reduzierung der Höhe und/oder anderer Abmessungen der Mesa, die Reduzierung der Abmessungen der Kanalschichten, die Reduzierung der Tiefen (und damit der Volumina) der epitaktischen Source/Drains, die Abdeckung der Mesa mit weniger leitfähigen Materialien (z. B. die Konfiguration der epitaktischen Source/Drains mit unteren undotierten epitaktischen Schichten), die Bildung von Anti-Punch-Through-Schichten (APT-Schichten) in der Mesa oder Kombinationen davon. Obwohl diese Ansätze den Leckstrom und/oder DIBL reduzieren können, sind diese Ansätze durch die Komplexität des IC-Designs und/oder der IC-Herstellung begrenzt und verschlechtern häufig andere elektrische Leistungen der GAA-Vorrichtung, beispielsweise durch Erhöhen des Kanalwiderstands (Rch) und/oder der parasitären Kapazität. Das Bilden der GAA-Vorrichtung auf einem Halbleiter-auf-Isolator-Substrat (SOI-Substrat), wie etwa einem Silizium-auf-Isolator-Substrat, ist ein weiterer Ansatz, um einen Stromleckpfad durch die Mesa zu verhindern. Jedoch sind SOI-Substrate und eine entsprechende Herstellung derselben kostenintensiv.
  • Die vorliegende Offenbarung schlägt somit eine Bodenisolationstechnik vor (die auch als Bulk-Substrat-Isolationstechnik und/oder als Mesa-Isolationstechnik bezeichnet werden kann), die den Leckstrom durch eine Mesa mit geringer bis keiner Auswirkung auf andere elektrische Charakteristiken einer GAA-Vorrichtung, wie z. B. den Kanalwiderstand, erheblich reduziert. Hierin beschriebene GAA-Vorrichtungen weisen eine Isolationsschicht auf, die einen Gate-Stapel elektrisch und physikalisch von einer Halbleiter-Mesa isoliert, die sich von einem Bulk-Substrat aus erstreckt. In einer Querschnittsansicht der GAA-Vorrichtung entlang einer Länge der Kanalschichten befindet sich die Isolationsschicht zwischen der Halbleiter-Mesa und dem Gate-Stapel, die Isolationsschicht befindet sich zwischen den epitaktischen Source/Drains und der Gate-Stapel steht nicht in physischem Kontakt mit der Halbleiter-Mesa. In einer Querschnittsansicht der GAA-Vorrichtung entlang einer Breite der Kanalschichten umhüllt die Isolationsschicht die Halbleiter-Mesa, die Isolationsschicht befindet sich zwischen der Halbleiter-Mesa und dem Gate-Stapel und die Isolationsschicht befindet sich zwischen dem Gate-Stapel und den Isolationselementen (die über dem Substrat und neben der Halbleiter-Mesa angeordnet sind). In einigen Ausführungsformen ist die Isolationsschicht eine dielektrische Schicht, wie etwa eine Siliziumnitridschicht. In einigen Ausführungsformen ist die Isolationsschicht eine dielektrische Schicht mit niedrigem k-Wert.
  • Die Isolationsschicht kann jeden parasitären Transistor, der zwischen dem Gate-Stapel, epitaktischen Source/Drains und der darunter liegenden Halbleiter-Mesa gebildet ist, im Wesentlichen unterdrücken und/oder eliminieren, wodurch ein Leckstrom durch die Halbleiter-Mesa reduziert und/oder blockiert wird. Da ferner die Isolationsschicht die Halbleiter-Mesa vom Gate-Stapel isoliert, ist die Halbleiter-Mesa im Wesentlichen geerdet, dient die Halbleiter-Mesa nicht als Kanal zwischen epitaktischen Source/Drains (und muss somit nicht durch den Gate-Stapel gesteuert werden) und ist jeder dadurch fließende Leckstrom im Vergleich zu herkömmlichen GAA-Vorrichtungen (z. B. wo der Gate-Stapel die Halbleiter-Mesa umhüllt) nicht nennenswert. Hierin offenbarte GAA-Vorrichtungen weisen somit eine bessere Steuerung im Sperrzustand und/oder eine insgesamt verbesserte Leistung auf. Ferner kann das Design der Kanalschichten und/oder des Gate-Stapels unabhängig von der Halbleiter-Mesa eingerichtet werden. Zum Beispiel können Abmessungen der Kanalschichten und/oder Abmessungen des Gate-Stapels so gewählt werden, ohne zu berücksichtigen, wie solche Abmessungen den Mesa-bedingten Leckstrom reduzieren und/oder aufheben, beispielsweise wenn herkömmliche GAA-Vorrichtungen mit Kanalschichten mit reduzierter Breite konstruiert werden, um die Gate-Steuerung zu verbessern und die Auswirkungen des Mesa-bedingten Leckstroms zu minimieren.
  • Die Isolationsschicht kann durch Einfügen einer Opferschicht zwischen einer untersten Halbleiterschicht eines Halbleiterschichtstapels, der aufbereitet ist, um die Kanalschichten zu bilden, und einem Bulk-Substrat gebildet werden. Anschließend wird die Opferschicht durch die Isolationsschicht ersetzt. Ein Abstand zwischen einer untersten Kanalschicht und der Halbleiter-Mesa wird durch eine Dicke der Opferschicht/Isolationsschicht erhöht, was entsprechend eine Stufenhöhe zwischen den Böden der epitaktischen Source/Drains und der untersten Kanalschicht erhöht. Das Erhöhen der Stufenhöhe ermöglicht, dass die epitaktischen Source/Drains dickere undotierte epitaktische Abschnitte aufweisen, ohne ein Volumen von dotierten epitaktischen Abschnitten der epitaktischen Source/Drains zu verringern. Bei den hierin offenbarten GAA-Vorrichtungen bedecken die undotierten Abschnitte Seitenwände der Halbleiter-Mesa und Seitenwände der Isolationsschicht, was die Leitfähigkeit um die Halbleiter-Mesa verringert. Die Oberseiten der undotierten Abschnitte befinden sich unterhalb der untersten Kanalschicht und oberhalb der Isolationsschicht, um die Steuerung des unteren Leckstroms zu optimieren, ohne ein Volumen der dotierten Abschnitte zu begrenzen. Die offenbarten GAA-Vorrichtungen können ferner eine APT-Schicht in der Halbleiter-Mesa implementieren, um den unteren Leckstrom weiter zu begrenzen, und eine Dotierstoffkonzentration der APT-Schicht kann im Vergleich zu APT-Schichten in herkömmlichen GAA-Vorrichtungen verringert werden, was die Ausdiffusion von Dotierstoffen verringern und/oder die Qualität des epitaktischen Materials verbessern kann.
  • Zwischen dem Substrat und/oder der Mesa und dem Gate-Stapel kann auch eine parasitäre Kapazität entstehen. Beispielsweise wird ein kapazitives Element intrinsisch durch das Substrat/die Mesa (d. h. einen ersten Leiter), eine Gate-Elektrode des Gate-Stapels (d. h. einen zweiten Leiter) und ein Gate-Dielektrikum des Gate-Stapels (d. h. einen Isolator zwischen dem ersten Leiter und dem zweiten Leiter) gebildet, was bei einer GAA-Vorrichtung ungewünscht zu einer parasitären Kapazität zwischen Bulk-Substrat und Gate (CBG) beiträgt. Die Kapazität ist indirekt proportional zu einem Abstand zwischen ihren Leitern (d. h. die Kapazität nimmt ab, wenn der Abstand zwischen ihren Leitern zunimmt) und ist direkt proportional zu einer dielektrischen Konstante ihres Isolators (d. h. die Kapazität nimmt ab, wenn eine dielektrische Konstante ihres Isolators abnimmt). Die hierin offenbarten GAA-Vorrichtungen verringern auch die parasitäre Kapazität zwischen dem Bulk-Substrat und dem Gate durch Erhöhen eines Abstands zwischen dem Bulk-Substrat und der Gate-Elektrode des Gate-Stapels und/oder Verringern einer dielektrischen Konstante eines Isolators zwischen dem Bulk-Substrat und der Gate-Elektrode des Gate-Stapels. Beispielsweise erhöht das Hinzufügen der Isolationsschicht zwischen der Halbleiter-Mesa und dem Gate-Stapel einen Abstand zwischen der Gate-Elektrode des Gate-Stapels und dem Bulk-Substrat, wodurch die parasitäre Kapazität zwischen Bulk-Substrat und Gate verringert wird. In einem solchen Beispiel wird ein Isolator des kapazitiven Elements, das zu der parasitären Kapazität zwischen dem Bulk-Substrat und dem Gate beiträgt, durch die Isolationsschicht und das Gate-Dielektrikum gebildet, anstatt nur durch das Gate-Dielektrikum wie bei herkömmlichen GAA-Vorrichtungen. Ferner enthält die Isolationsschicht ein dielektrisches Material mit einer niedrigeren dielektrischen Konstante (z. B. eine dielektrische Schicht mit niedrigem k-Wert) als das Gate-Dielektrikum (z. B. eine dielektrische Schicht mit hohem k-Wert), was eine dielektrische Gesamtkonstante des Isolators verringert und somit weiter die parasitäre Kapazität zwischen dem Bulk-Substrat und dem Gate reduziert. In einigen Ausführungsformen wird ein Luftspalt innerhalb der Isolationsschicht gebildet, was die dielektrische Gesamtkonstante weiter verringern kann und dementsprechend die parasitäre Kapazität zwischen dem Bulk-Substrat und dem Gate weiter reduzieren kann.
  • Auf den folgenden Seiten werden hier Details der vorgeschlagenen Bodenisolationstechniken für Multigate-Vorrichtungen und daraus resultierende Multigate-Vorrichtungen beschrieben. Unterschiedliche Ausführungsformen können unterschiedliche Vorteile haben, und keine Ausführungsform muss einen bestimmten Vorteil aufweisen.
  • 1 ist ein Flussdiagramm eines Verfahrens 10 zum Herstellen einer Multigate-Vorrichtung mit verbesserter Bodenisolation gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Bei Block 15 umfasst das Verfahren 10 das Bilden einer Finnenstruktur über einem Substrat. Die Finnenstruktur enthält einen Substratabschnitt, eine erste Opferschicht über dem Substratabschnitt, eine erste Halbleiterschicht über der ersten Opferschicht und eine zweite Halbleiterschicht über der ersten Halbleiterschicht. Bei Block 20 umfasst das Verfahren 10 das Bilden eines Isolationselements neben dem Substratabschnitt der Finnenstruktur. Bei Block 25 wird eine zweite Opferschicht über dem Isolationselement gebildet. Die zweite Opferschicht grenzt an den Substratabschnitt und die erste Opferschicht an. Bei Block 30 umfasst das Verfahren 10 das selektive Entfernen der ersten Opferschicht und der zweiten Opferschicht, um einen Spalt zwischen der ersten Halbleiterschicht und dem Substratabschnitt zu bilden. Bei Block 35 wird der Spalt mit einer Isolationsschicht gefüllt, beispielsweise einer dielektrischen Schicht. Bei Block 40 werden in einem Source/Drain-Bereich der Finnenstruktur die zweite Halbleiterschicht, die erste Halbleiterschicht, die Isolationsschicht und ein Teil des Substratabschnitts entfernt, um eine Source/Drain-Vertiefung zu bilden, die sich über eine untere Oberfläche der Isolationsschicht hinaus erstreckt. Bei Block 45 umfasst das Verfahren 10 das Bilden einer epitaktischen Source/Drain in der Source/Drain-Vertiefung. Bei Block 50 wird in einem Kanalbereich der Finnenstruktur die erste Halbleiterschicht durch einen Gate-Stapel ersetzt. Der Gate-Stapel umgibt die zweite Halbleiterschicht, und die Isolationsschicht befindet sich zwischen dem Gate-Stapel und dem Substratabschnitt. 1 wurde der Klarheit halber vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Schritte können vor, während und nach dem Verfahren 10 bereitgestellt werden, und einige der beschriebenen Schritte können für zusätzliche Ausführungsformen des Verfahrens 10 verschoben, ersetzt oder ausgeschlossen werden.
  • 2A-2R, 3A-3R, 4A-4R und 5A-5C sind fragmentarische Querschnittsansichten einer Multigate-Vorrichtung 100, in Teilen oder als Ganzes, in verschiedenen Herstellungsstadien, wie z. B. diejenigen, die dem Verfahren 10 in 1 zugeordnet sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. 3A-3R und 4A-4R entsprechen jeweils den Herstellungsstadien von 2A-2R. 5A entspricht dem Herstellungsstadium von 2D, 5B entspricht dem Herstellungsstadium von 2F und 5C entspricht dem Herstellungsstadium von 2H. 3A-3D und 4A-4D sind entlang der Linien 1-1 bzw. Linien 2-2 von 2A-2D aufgenommen; 3E-3J sind entlang der Linien 1-1 bzw. Linien 1'-1' von 2E-2J aufgenommen; 4E-4J sind entlang der Linien 2-2 bzw. Linien 2'-2' von 2E-2J aufgenommen und 3K-3R und 4K-4R sind entlang der Linien 1-1 bzw. Linien 2-2 von 2K-2R aufgenommen. 5A-5C sind entlang der Linien 3-3 von 2D, 2F bzw. 2H aufgenommen. 2A-2R sind durch die Multigate-Vorrichtung 100 entlang einer Gate-Breitenrichtung aufgenommen (d. h. Metall-Gate-x-Schnittansichten). Die 3A-3R sind durch jeweilige Source/Drain-Bereich (S/D-Bereiche) der Multigate-Vorrichtung 100 entlang einer Gate-Längsrichtung (d. h. Source/Drain-y-Schnittansichten) aufgenommen (geschnitten). Die 4A-4R sind durch jeweilige KanalBereiche (C-Bereiche) der Multigate-Vorrichtung 100 entlang der Gate-Längsrichtung aufgenommen (d. h. Kanal-y-Schnittansichten und/oder Metall-Gate-y-Schnittansichten). Die 5A-5C sind durch einen Gate-Abstandshalter eines Gates der Multigate-Vorrichtung 100 entlang der Gate-Längsrichtung aufgenommen. Die 2A-2R, 3A-3R, 4A-4R und 5A-5C werden hier zur Erleichterung der Beschreibung und des besseren Verständnisses gleichzeitig diskutiert. Die 2A-2R, 3A-3R, 4A-4R und 5A-5C wurden der Klarheit halber vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können der Multigate-Vorrichtung 100 hinzugefügt werden, und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der Multigate-Vorrichtung 100 ersetzt, modifiziert oder ausgeschlossen werden.
  • Die Multigate-Vorrichtung 100 ist so hergestellt, dass sie mindestens einen GAA-Transistor enthält (d. h. einen Transistor mit einem Gate, das mindestens einen aufgehängten Kanal (zum Beispiel Nanodrähte, Nanoblätter, Nanostäbchen usw.) umgibt, wobei der mindestens eine aufgehängte Kanal sich zwischen epitaktischen Source/Drains erstreckt). Die Multigate-Vorrichtung 100 kann mit mindestens einem GAA-Transistor vom p-Typ und/oder mindestens einem GAA-Transistor vom n-Typ eingerichtet sein. Die Multigate-Vorrichtung 100 kann in einem Mikroprozessor, einem Speicher, einer anderen IC-Vorrichtung oder Kombinationen davon enthalten sein. In einigen Ausführungsformen ist die Multigate-Vorrichtung 100 ein Teil eines IC-Chips, eines System-on-Chip (SoC) oder eines Teils davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen enthält, wie beispielsweise Widerstände, Kondensatoren, Induktoren, Dioden, p-Typ-FETs (PFETs), n-Typ FETs (NFETs), Metall-Oxid-Halbleiter-FETs (MOSFETs), komplementäre Metall-Oxid-Halbleiter-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), lateral diffundierte MOS-Transistoren (LDMOS-Transistoren), Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon.
  • Bei Betrachtung von 2A, 3A und 4A enthält die Multigate-Vorrichtung 100 ein Substrat (Wafer) 105. Das Substrat 105 enthält einen elementaren Halbleiter, wie etwa Silizium und/oder Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid oder Kombinationen davon; einen Legierungshalbleiter, wie etwa Siliziumgermanium (SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP oder Kombinationen davon; oder Kombinationen davon. In der dargestellten Ausführungsform enthält das Substrat 105 Silizium. Das Substrat 105 kann verschiedene dotierte Bereiche darin enthalten, wie etwa p-Typ-dotierte Bereiche (z. B. p-Wannen), n-Typ-dotierte Bereiche (z. B. n-Wannen) oder Kombinationen davon. N-Wannen enthalten n-Typ-Dotierstoffe, wie etwa Phosphor, Arsen, andere n-Typ-Dotierstoffe oder Kombinationen davon. P-Wannen enthalten p-Typ-Dotierstoffe, wie etwa Bor, Indium, andere p-Typ-Dotierstoffe oder Kombinationen davon. In einigen Ausführungsformen enthalten in dem Substrat 105 gebildete dotierte Bereiche eine Kombination aus p-Typ-Dotierstoffen und n-Typ-Dotierstoffen. Die verschiedenen dotierten Bereiche können beispielsweise direkt auf und/oder in dem Substrat 105 gebildet werden, um eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhabene Struktur oder Kombinationen davon bereitzustellen. Die verschiedenen dotierten Bereiche, wie beispielsweise p-Wannen und/oder n-Wannen, werden in dem Substrat 105 durch Ionenimplantationsverfahren, Diffusionsverfahren, andere geeignete Dotierverfahren oder Kombinationen davon gebildet.
  • Ein Anti-Punch-Through-Implantationsprozess (APT-Implantationsprozess) kann durchgeführt werden, um eine Anti-Punch-Through-Schicht (APT-Schicht) 106 im Substrat 105 zu bilden. Die APT-Schicht 106 ist ein dotierter Bereich in dem Substrat 105, der derart eingerichtet ist, dass er einen Punch-Through (d. h., er verhindert einen unerwünschten Zusammenschluss von und/oder einen nicht nennenswerten Zwischenraum zwischen Drain-Verarmungsgebieten und Source-Verarmungsgebieten, da solche unerwünschte Leitungspfade und/oder Leckströme zwischen Source/Drains verursachen und somit die Schaltfunktionalität eines Transistors beeinträchtigen können) und/oder eine unerwünschte Dotierstoffdiffusion verhindert. In n-Typ-Bereichen der Multigate-Vorrichtung 100 (die n-Kanal-Vorrichtungen mit n-Typ-Source/Drains entsprechen, die in einem p-Typ-Substrat angeordnet sind) kann die APT-Schicht 106 p-Typ-Dotierstoffe wie etwa Bor und/oder Bordifluorid (BF2) enthalten. In p-Typ-Bereichen der Multigate-Vorrichtung 100 (die p-Kanal-Vorrichtungen mit p-Typ-Source/Drains entsprechen, die in einem n-Typ-Substrat angeordnet ist) kann die APT-Schicht 106 n-Typ-Dotierstoffe wie etwa Phosphor und/oder Arsen enthalten. Da die offenbarte Bodenisolationstechnik einen nachfolgend gebildeten Gate-Stapel physisch und elektrisch von dem Substrat 105 isoliert, kann eine Dotierstoffkonzentration der APT-Schicht 106 kleiner eingerichtet werden als eine Dotierstoffkonzentration einer APT-Schicht, die in einer herkömmlichen GAA-Vorrichtung implementiert ist (d. h., wo ein Gate-Stapel direkt in Kontakt mit einem Bulk-Substrat steht). Beispielsweise ist eine Dotierstoffkonzentration der APT-Schicht 106 kleiner als etwa 1 × 1014 cm-3 und beträgt in einigen Ausführungsformen etwa 1 × 1012 cm-3 bis etwa 1 × 1014 cm-3. Solch eine niedrige APT-Dotierstoffkonzentration kann vorteilhafterweise eine Leckage am Übergang minimieren, während gleichzeitig ein Punch-Through verhindert wird. APT-Schichten mit Dotierstoffkonzentrationen von mehr als 1 × 1015 cm-3 können während der nachfolgenden Verarbeitung zu einer unerwünschten Ausdiffusion führen, wodurch die Dotierstoffe unerwünschterweise in die Halbleiterschichten 120 (d. h. nachfolgend gebildete Kanäle) eingeführt und die Charakteristika der Vorrichtung verändern werden können, und/oder schlechtere Wachstumsoberflächen für die nachfolgend gebildeten epitaktischen Source/Drains bereitstellen, was deren Qualität verschlechtern kann.
  • Eine Opferschicht 108A befindet sich über dem Substrat 105 und ein Halbleiterschichtstapel 110 (einschließlich der Halbleiterschichten 115 und der Halbleiterschichten 120) befindet sich über der Opferschicht 108A. Eine Zusammensetzung der Opferschicht 108A unterscheidet sich von einer Zusammensetzung der Halbleiterschichten 115 und der Halbleiterschichten 120, und eine Zusammensetzung der Halbleiterschichten 115 unterscheidet sich von einer Zusammensetzung der Halbleiterschichten 120. Die Unterschiede in der Zusammensetzung zwischen der Opferschicht 108A, den Halbleiterschichten 115 und den Halbleiterschichten 120 sind derart eingerichtet und/oder abgestimmt, dass sie die gewünschte Ätzselektivität und/oder unterschiedliche Oxidationsraten während der nachfolgenden Bearbeitung bereitstellen. Zu den Unterschieden in den Zusammensetzungen zählen unterschiedliche Materialien, Atomprozentsätze der Bestandteile, Gewichtsprozentsätze der Bestandteile, Dicken und/oder Materialeigenschaften, die eine Ätzselektivität für gegebene Ätzmittel und/oder unterschiedliche Oxidationsraten bereitstellen können. Die Opferschicht 108A, die Halbleiterschichten 115 und die Halbleiterschichten 120 können eine beliebige Kombination von Halbleitermaterialien enthalten, die eine gewünschte Ätzselektivität, gewünschte Oxidationsratenunterschiede und/oder gewünschte Leistungseigenschaften (z. B. Materialien, die den Stromfluss maximieren) bereitstellen, einschließlich aller hierin offenbarten Halbleitermaterialien.
  • In der dargestellten Ausführungsform enthalten die Opferschicht 108A und die Halbleiterschichten 115 das gleiche Material, aber unterschiedliche Atomprozentsätze der Bestandteile, um die gewünschte Ätzselektivität bereitzustellen (d. h., die Opferschicht 108A kann mit minimaler bis gar keiner Ätzung der Halbleiterschichten 115 geätzt werden oder umgekehrt), und die Halbleiterschichten 115 und die Halbleiterschichten 120 enthalten unterschiedliche Materialien, um die gewünschte Ätzselektivität und/oder unterschiedliche Oxidationsraten bereitzustellen. Beispielsweise enthält die Opferschicht 108A Siliziumgermanium mit einer ersten Germaniumkonzentration, die Halbleiterschichten 115 enthalten Siliziumgermanium mit einer zweiten Germaniumkonzentration und die Halbleiterschichten 120 enthalten Silizium. Die erste Germaniumkonzentration ist größer als die zweite Germaniumkonzentration, um eine hohe Ätzselektivität der Opferschicht 108A über den Halbleiterschichten 115 und den Halbleiterschichten 120 bereitzustellen. Beispielsweise sind die erste Germaniumkonzentration und die zweite Germaniumkonzentration derart eingerichtet, dass sie eine Ätzselektivität für ein gegebenes Ätzmittel bereitstellen, die circa 1:10 bis circa 1:50 beträgt, so dass das gegebene Ätzmittel die Opferschicht 108A mit minimaler bis gar keiner Ätzung/Entfernung der Halbleiterschichten 115 ätzen/entfernen kann. In einigen Ausführungsformen weist die Opferschicht 108A eine Germaniumkonzentration auf, die größer als etwa 40 Atomprozent (at%) ist, und die Halbleiterschichten 115 weisen eine Germaniumkonzentration auf, die kleiner als etwa 30 at% ist. Beispielsweise weisen die Halbleiterschichten 115 eine Germaniumkonzentration auf, die etwa 18 at% bis etwa 25 at% beträgt. In solchen Ausführungsformen sind die Ätzraten der Opferschicht 108A, der Halbleiterschichten 115 und der Halbleiterschichten 120 gegenüber einem gegebenen Ätzmittel unterschiedlich. In einigen Ausführungsformen enthalten die Halbleiterschichten 115 und die Halbleiterschichten 120 das gleiche Material, aber unterschiedliche Atomprozentsätze der Bestandteile. Beispielsweise enthalten die Halbleiterschichten 115 und die Halbleiterschichten 120 Siliziumgermanium mit unterschiedlichen Siliziumatomprozentsätzen und/oder unterschiedlichen Germaniumatomprozentsätzen. In solchen Ausführungsformen sind die Germaniumatomprozentsätze der Halbleiterschichten 115 und der Halbleiterschichten 120 geringer als die Germaniumatomprozentsätze der Opferschicht 108A.
  • Die Opferschicht 108A hat eine Dicke t1 entlang der z-Richtung, die Halbleiterschichten 115 haben eine Dicke t2 entlang der z-Richtung und die Halbleiterschichten 120 haben eine Dicke t3 entlang der z-Richtung. Die Dicke t1 ist größer als die Dicke t2 und die Dicke t3, und die Dicke t2 und die Dicke t3 sind gleich oder verschieden. In einigen Ausführungsformen beträgt die Dicke t1 etwa 10 nm bis etwa 20 nm. In einigen Ausführungsformen beträgt die Dicke t2 etwa 4 nm bis etwa 8 nm. In einigen Ausführungsformen beträgt die Dicke t3 etwa 4 nm bis etwa 8 nm. Die Halbleiterschichten 115 und die Halbleiterschichten 120 sind vertikal (z. B. entlang der z-Richtung) in einer verschachtelten und/oder alternierenden Konfiguration von einer oberen Oberfläche der Opferschicht 108A gestapelt, und der Halbleiterschichtstapel 110 hat eine Höhe h entlang der z-Richtung. In einigen Ausführungsformen beträgt die Höhe h etwa 50 nm bis etwa 60 nm. In einigen Ausführungsformen werden die Opferschicht 108A und der Halbleiterschichtstapel 110 über dem Substrat 105 durch epitaktisches Aufwachsen der Opferschicht 108A auf dem Substrat 105 und epitaktisches Aufwachsen der Halbleiterschichten 115 und der Halbleiterschichten 120 in der dargestellten verschachtelten und alternierenden Konfiguration über der Opferschicht 108A abgeschieden. Beispielsweise wird eine erste der Halbleiterschichten 115 epitaktisch auf der Opferschicht 108A aufgewachsen, eine erste der Halbleiterschichten 120 wird epitaktisch auf der ersten der Halbleiterschichten 115 aufgewachsen, eine zweite der Halbleiterschichten 115 wird epitaktisch auf der ersten der Halbleiterschichten 120 aufgewachsen und so weiter, bis der Halbleiterschichtstapel 110 eine gewünschte Anzahl von Halbleiterschichten 115 und Halbleiterschichten 120 aufweist und/oder der Halbleiterschichtstapel 110 eine gewünschte Höhe aufweist. In solchen Ausführungsformen können die Opferschicht 108A, die Halbleiterschichten 115 und die Halbleiterschichten 120 als epitaktische Schichten bezeichnet werden.
  • Die Opferschicht 108A, die Halbleiterschichten 115 und die Halbleiterschichten 120 können durch Molekularstrahlepitaxie (MBE), chemische Gasphasenabscheidung (CVD), metallorganische CVD (MOCVD), andere geeignete epitaktische Wachstumsverfahren oder Kombinationen davon epitaktisch aufgewachsen werden. In einigen Ausführungsformen werden die Opferschicht 108A, die Halbleiterschichten 115 und die Halbleiterschichten 120 durch ein selektives CVD-Verfahren gebildet, wie beispielsweise Remote-Plasma-CVD (RPCVD), das das Einführen eines siliziumhaltigen Vorläufers und/oder eines germaniumhaltigen Vorläufers und eines Trägergases in eine Bearbeitungskammer umfasst. Der siliziumhaltige Vorläufer und/oder der germaniumhaltige Vorläufer interagieren mit Halbleiteroberflächen der Multigate-Vorrichtung 100, um die Opferschicht 108A, die Halbleiterschichten 115 bzw. die Halbleiterschichten 120 zu bilden. Der siliziumhaltige Vorläufer enhält SiH4, Si2H6, DCS, SiHCl3, SiCl4, andere geeignete siliziumhaltige Vorläufer oder Kombinationen davon. Der germaniumhaltige Vorläufer enthält GeH4, Ge2H6, GeCl4, GeCl2, andere geeignete germaniumhaltige Vorläufer oder Kombinationen davon. Das Trägergas kann ein Edelgas wie H2 sein. In einigen Ausführungsformen werden die Opferschicht 108A, die Halbleiterschichten 115 und die Halbleiterschichten 120 in derselben Bearbeitungskammer epitaktisch aufgewachsen und die Charakteristika des Vorläufers werden abgestimmt, um die Opferschicht 108A, die Halbleiterschichten 115 und die Halbleiterschichten 120 zu bilden. Ein siliziumhaltiger Vorläufer (z. B. SiH4), ein germaniumhaltiger Vorläufer (z. B. GeH4) und ein Trägervorläufer (z. B. H2) werden beispielsweise in die Bearbeitungskammer eingeführt, wenn die Opferschicht 108A und die Halbleiterschichten 115 abgeschieden werden, und der siliziumhaltige Vorläufer und der Trägervorläufer werden in die Bearbeitungskammer eingeführt, wenn die Halbleiterschichten 120 abgeschieden werden. Ein Fluss des Germaniumkonzentrationsvorläufers kann gestoppt werden, wenn die Halbleiterschichten 120 abgeschieden werden, und/oder verschiedene Parameter, wie etwa eine Flussrate des germaniumhaltigen Vorläufers, werden abgestimmt, um die Opferschicht 108A und die Halbleiterschichten 115 mit unterschiedlichen Germaniumkonzentrationen bereitzustellen. In einigen Ausführungsformen werden Reinigungsprozesse zwischen der Abscheidung unterschiedlicher Halbleiterschichten durchgeführt. Beispielsweise wird zwischen jedem Abscheidungsschritt ein Reinigungsprozess durchgeführt, um Abscheidungsgas/Vorläufer eines vorhergehenden Abscheidungsschritts und jegliche Nebenprodukte davon aus der Bearbeitungskammer zu entfernen, bevor ein nachfolgender Abscheidungsschritt durchgeführt wird, wie etwa zwischen dem Abscheiden einer jeweiligen Halbleiterschicht 115 und dem Abscheiden einer jeweiligen Halbleiterschicht 120 über der jeweiligen Halbleiterschicht 115.
  • In einigen Ausführungsformen wird bei dem selektiven CVD-Verfahren ein dotierstoffhaltiger Vorläufer in die Bearbeitungskammer eingeführt, um das In-situ-Dotieren der Halbleiterschichten 115 und/oder der Halbleiterschichten 120 zu erleichtern. Der dotierstoffhaltige Vorläufer enthält Bor (z. B. B2H6), Phosphor (z. B. PH3), Arsen (z. B. AsH3), andere geeignete dotierstoffhaltige Vorläufer oder Kombinationen davon. In einigen Ausführungsformen werden bei den selektiven CVD-Verfahren ein ätzmittelhaltiger Vorläufer in die Bearbeitungskammer eingeführt, um das Wachstum von Siliziummaterial und/oder Germaniummaterial auf dielektrischen Oberflächen und/oder Nicht-Halbleiteroberflächen zu verhindern oder zu begrenzen. In solchen Ausführungsformen werden Parameter der selektiven CVD-Verfahren abgestimmt, um eine Nettoabscheidung von Halbleitermaterial auf Halbleiteroberflächen sicherzustellen. Der ätzmittelhaltige Vorläufer enthält Cl2, HCl, andere ätzmittelhaltige Vorläufer, die die gewünschte Wachstumsselektivität des Halbleitermaterials (z. B. Silizium und/oder Germanium) erleichtern können, oder Kombinationen davon.
  • Bei Betrachtung von 2B, 3B und 4B sind der Halbleiterschichtstapel 110, die Opferschicht 108A und das Substrat 105 so strukturiert, dass sie Finnen bilden, wie etwa eine Finne 130A und eine Finne 130B, die sich von dem Substrat 105 erstrecken. Die Finne 130A und die Finne 130B erstrecken sich jeweils im Wesentlichen parallel zueinander entlang der x-Richtung, mit einer Länge in x-Richtung, einer Breite W1 in y-Richtung und einer Höhe in z-Richtung. Die Finne 130A und die Finne 130B weisen jeweils einen Substratabschnitt (d. h. einen jeweiligen strukturierten, vorstehenden Abschnitt des Substrats 105, der als eine Substraterweiterung 105' bezeichnet werden kann, einen Finnenabschnitt des Substrats 105, einen Substratfinnenabschnitt, einen geätzten Substratabschnitt usw.), einen Opferschichtabschnitt (d. h. einen jeweiligen Abschnitt der Opferschicht 108A) über dem Substratabschnitt und einen Halbleiterschichtstapelabschnitt (d. h. einen jeweiligen Abschnitt des Halbleiterschichtstapels 110) über dem Opferschichtabschnitt auf. Die Finne 130A und die Finne 130B weisen einen Zwischenraum S zwischen sich entlang der y-Richtung und eine Teilung P entlang der y-Richtung auf. Eine Teilung bezieht sich im Allgemeinen auf eine Summe einer Breite der Finnen (z. B. Breite W1) und einen Zwischenraum zwischen direkt benachbarten Finnen (z. B. Zwischenraum S) (d. h. ein seitlicher Abstand zwischen Kanten von direkt benachbarten Finnen). In einigen Ausführungsformen beträgt die Teilung P ca. 60 nm bis ca. 70 nm. In einigen Ausführungsformen beträgt die Breite W1 ca. 20 nm bis ca. 30 nm. In einigen Ausführungsformen beträgt der Zwischenraum S ca. 30 nm bis ca. 50 nm. In einigen Ausführungsformen ist die Teilung ein seitlicher Abstand zwischen Mittelpunkten direkt benachbarter Finnen.
  • Ein Lithografie- und/oder Ätzprozess wird durchgeführt, um den Halbleiterschichtstapel 110, die Opferschicht 108A und das Substrat 105 zu strukturieren. Der Lithografieprozess kann das Bilden einer Resistschicht über dem Halbleiterschichtstapel 110 (zum Beispiel durch Schleuderbeschichtung), das Durchführen eines Backprozesses vor der Belichtung, das Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, das Durchführen eines Backprozesses nach der Belichtung und das Durchführen eines Entwicklungsprozesses umfassen. Während des Belichtungsprozesses wird die Resistschicht Strahlungsenergie (wie ultraviolettem (UV) Licht, tiefem UV-Licht (DUV-Licht) oder extremem UV-Licht (EUV-Licht)) ausgesetzt, wobei die Maske Strahlung blockiert, durchlässt und/oder reflektiert auf die Resistschicht abhängig von einem Maskenmuster des Masken- und/oder Maskentyps (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske), so dass ein Bild auf die Resistschicht projiziert wird, das dem Maskenmuster entspricht. Da die Resistschicht gegenüber Strahlungsenergie empfindlich ist, verändern sich belichtete Teile der Resistschicht chemisch, und belichtete (oder nicht belichtete) Teile der Resistschicht werden während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und Eigenschaften einer Entwicklung aufgelöst Lösung, die im Entwicklungsprozess verwendet wird. Nach der Entwicklung enthält die strukturierte Resistschicht ein Resistmuster, das der Maske entspricht. Der Ätzprozess entfernt Abschnitte des Halbleiterschichtstapels 110, der Opferschicht 108A und des Substrats 105 unter Verwendung der strukturierten Resistschicht als Ätzmaske. In einigen Ausführungsformen wird die strukturierte Resistschicht über einer Maskenschicht ausgebildet, die über dem Halbleiterschichtstapel 110 angeordnet ist, ein erster Ätzprozess entfernt Teile der Maskenschicht, um eine Strukturierungsschicht (d. h. eine strukturierte Hartmaskenschicht) zu bilden, und ein zweiter Ätzvorgang Der Prozess entfernt Abschnitte des Halbleiterschichtstapels 110, der Opferschicht 108A und des Substrats 105 unter Verwendung der Strukturierungsschicht als Ätzmaske. Der Ätzprozess kann ein Trockenätzen, ein Nassätzen, ein anderes geeignetes Ätzen oder Kombinationen davon umfassen. Nach dem Ätzprozess wird die strukturierte Resistschicht beispielsweise durch ein Resist-Stripping-Verfahren oder ein anderes geeignetes Verfahren entfernt.
  • In einigen Ausführungsformen werden die Finne 130A und die Finne 130B durch einen Mehrfachstrukturierungsprozess gebildet, wie etwa einen Doppelstrukturierungs-LithografieProzess (DPL-Prozess) (z. B. einen Lithografie-Ätz-Lithografie-Ätz-Prozess (LELE-Prozess), einen selbstausrichtenden Doppelstrukturierungsprozess (SADP), ein Spacer-is-Dielectric-Prozess (SID-Prozess), ein anderer Doppelstrukturierungsprozess oder Kombinationen davon), ein Dreifachstrukturierungsprozess (z. B. ein Lithografie-Ätz-Lithografie-Ätz-Lithografie-Ätz-Prozess (LELELE) Prozess, ein selbstausgerichteter Dreifachstrukturierungsprozess (SATP), ein anderer Dreifachstrukturierungsprozess oder Kombinationen davon) und/oder ein anderer Mehrfachstrukturierungsprozess (z. B. ein selbstausgerichteter Vierfachstrukturierungsprozess (SAQP)). Solche Prozesse können auch die Finne 130A und die Finne 130B jeweils mit einem jeweiligen Halbleiterschichtstapel 110, einer jeweiligen Opferschicht 108A und einer jeweiligen Substraterweiterung 105' bereitstellen. In einigen Ausführungsformen werden Techniken der gerichteten Selbstorganisation (DSA) implementiert, während die verschiedenen Schichten strukturiert werden, die die Finne 130A und die Finne 130B bilden.
  • Die Gräben 140 befinden sich zwischen der Finne 130A und der Finne 130B und/oder umgeben diese, und die Isolationselemente 142 sind in den Gräben 140 ausgebildet. Die Isolationselemente 142 füllen untere Abschnitte der Gräben 140 und umgeben Abschnitte der Finne 130A und der Finne 130B. Die Abschnitte der Finne 130A und der Finne 130B, die sich von oberen Oberflächen der Isolationselemente 142 erstrecken, können als aktive Finnenbereiche bezeichnet werden. Die Isolationselemente 142 isolieren aktive Vorrichtungsbereiche und/oder passive Vorrichtungsbereiche elektrisch. Beispielsweise trennen und isolieren die Isolationselemente 142 die Finne 130A und die Finne 130B elektrisch, die Finne 130A von anderen Vorrichtungsbereichen und/oder Vorrichtungen der Multigate-Vorrichtung 100 und die Finne 130B von anderen Vorrichtungsbereichen und/oder Vorrichtungen der Multigate-Vorrichtung 100. Die Isolationselemente 142 enthalten Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, andere geeignete Isolationsmaterialien (zum Beispiel einschließlich Silizium, Sauerstoff, Stickstoff, Kohlenstoff oder andere geeignete Isolationsbestandteile) oder Kombinationen davon. Die Isolationselemente 142 können eine mehrschichtige Struktur aufweisen. Beispielsweise können die Isolationselemente 142 ein Bulk-Dielektrikum (z. B. eine Oxidschicht) über einer dielektrischen Auskleidung (einschließlich beispielsweise Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, Siliziumoxicarbonitrid oder Kombinationen davon) aufweisen. In einem anderen Beispiel weisen die Isolationselemente 142 eine dielektrische Schicht über einer dotierten Auskleidung, wie etwa einer Auskleidung aus Borsilikatglas (BSG) und/oder einer Auskleidung aus Phosphorsilikatglas (PSG), auf. Die Abmessungen und/oder Charakteristika der Isolationselemente 142 sind dazu eingerichtet, Strukturen mit flacher Grabenisolation (STI), Strukturen mit tiefer Grabenisolation (DTI), Strukturen mit lokaler Oxidation von Silizium (LOCOS), andere geeignete Isolationsstrukturen oder Kombinationen davon bereitzustellen. In der dargestellten Ausführungsform sind die Isolationselemente 142 STIs.
  • Die Isolationselemente 142 können durch Abscheiden einer Auskleidungsschicht (z. B. einer dielektrischen Schicht) über der Multigate-Vorrichtung 100, die die Gräben 140 teilweise füllt, Abscheiden eines Oxidmaterials über der Multigate-Vorrichtung 100 (insbesondere über der Auskleidungsschicht), das den Rest der Gräben 140 füllt, und Durchführen eines Planarisierungsprozesses gebildet werden. Der Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierprozess (CMP), wird durchgeführt, bis eine Planarisierungsstoppschicht, beispielsweise die Halbleiterschichten 120, erreicht und freigelegt werden. In einigen Ausführungsformen entfernt der Planarisierungsprozess Maskenschichten, jegliche Auskleidungsschicht, jegliches Oxidmaterial oder Kombinationen davon entfernt, die sich über und/oder auf den oberen Oberflächen der Finne 130A und der Finne 130B befinden. Reste der Auskleidungsschicht und des Oxidmaterials bilden Auskleidungen bzw. Bulk-Dielektrika von Isolationselementen 142. Die dielektrische Auskleidung kann Seitenwände der Gräben 140 (gebildet durch die Seitenwände der Finne 130A und der Finne 130B) und Böden der Gräben 140 (gebildet durch das Substrat 105) abdecken. Die Auskleidungsschicht wird durch Atomlagenabscheidung (ALD), CVD, physikalische Gasphasenabscheidung (PVD), Plasma-CVD mit hoher Dichte (HDPCVD), MOCVD, RPCVD, PECVD, LPCVD, Atomlagen-CVD (ALCVD), Atmosphärendruck-CVD (APCVD), subatmosphärische CVD (SACVD), andere geeignete Verfahren oder Kombinationen davon gebildet. Das Oxidmaterial wird durch fließfähiges CVD (FCVD), ein Abscheidungsverfahren mit hohem Aspektverhältnis (HARP), HDPCVD, andere geeignete Verfahren oder Kombinationen davon gebildet. In einigen Ausführungsformen wird ein Temperprozess durchgeführt, wenn die Isolationselemente 142 gebildet werden.
  • Die Isolationselemente 142 werden dann vertieft und/oder zurückgeätzt, so dass die Finne 130A und die Finne 130B von den Isolationselementen 142 vorstehen. In der dargestellten Ausführungsform werden die Isolationselemente 142 zurückgeätzt, bis die Isolationselemente 142 eine Zielentfernung (oder -tiefe) unterhalb der Opferschichten 108A, wie z. B. ein Abstand d1 entlang der z-Richtung, sind. Der Abstand d1 liegt zwischen den unteren Oberflächen der Opferschichten 108A und den oberen Oberflächen der Isolationselemente 142. In einigen Ausführungsformen beträgt der Abstand d1 etwa 5 nm bis etwa 20 nm. In solchen Ausführungsformen ist eine Höhe der Isolationselemente 142 entlang der z-Richtung geringer als eine Höhe der Substraterweiterungen 105' entlang der z-Richtung (z. B. relativ zu einer oberen Oberfläche des Substrats 105). In einigen Ausführungsformen entfernt ein Ätzprozess selektiv die Isolationselemente 142 in Bezug auf die Halbleiterschichten der Finne 130A und der Finne 130B. Mit anderen Worten entfernt der Ätzprozess im Wesentlichen die Isolationselemente 142, entfernt jedoch nicht oder nicht im Wesentlichen die Halbleiterschichten 120, die Halbleiterschichten 115, die Opferschichten 108A und die Substraterweiterungen 105'. Zum Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das dielektrische Materialien (z. B. Isolationselemente 142) mit einer höheren Rate ätzt als Halbleitermaterialien (z. B. Halbleiterschichten 120, Halbleiterschichten 115, Opferschichten 108A und Substraterweiterungen 105'). Der Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon. In einigen Ausführungsformen entfernt der Ätzprozess Maskenschichten der Finne 130A und der Finne 130B. In einigen Ausführungsformen fungieren die Maskenschichten der Finne 130A und der Finne 130B als Ätzmasken während des Ätzprozesses.
  • Bei Betrachtung von 2C, 3C und 4C werden Opferschichten 108B über den Isolationselementen 142 gebildet. Die Opferschichten 108B haben eine Dicke t4 entlang der z-Richtung. Die Dicke t4 ist größer als der Abstand d1, um sicherzustellen, dass die Opferschichten 108B die Opferschichten 108A überlappen (überlagern), so dass die Opferschichten 108B und die Opferschichten 108A kombiniert werden, um eine durchgehende Opferschicht 108 entlang der y-Richtung zu bilden, wie in 3C und 4C dargestellt. Die Opferschichten 108A und die Opferschichten 108B teilen sich somit die Grenzflächen 144 und eine Überlappung ov zwischen den Opferschichten 108A und den Opferschichten 108B entspricht einer Abmessung der Grenzflächen 144 entlang der z-Richtung (z. B. Länge). In einigen Ausführungsformen beträgt die Dicke t4 etwa 20 nm bis etwa 30 nm. Die Überlappung ov ist kleiner oder gleich der Dicke 11, um sicherzustellen, dass sich die Opferschichten 108B unter den untersten Halbleiterschichten 115 befinden. In der dargestellten Ausführungsform ist die Überlappung ov kleiner als die Dicke t1 der Opferschichten 108A und ein Abstand d2 entlang der z-Richtung liegt zwischen den oberen Oberflächen der Opferschichten 108A und den oberen Oberflächen der Opferschichten 108B. In einigen Ausführungsformen beträgt die Überlappung ov etwa 10 nm bis etwa 15 nm. In einigen Ausführungsformen beträgt der Abstand d2 weniger als etwa 5 nm. In einigen Ausführungsformen ist die Dicke t4 kleiner als eine Summe des Abstands d1 und des Abstands d2, aber größer als der Abstand d1, so dass die Seitenwände der Substraterweiterungen 105' von den Opferschichten 108B und den Isolationselementen 142 bedeckt sind.
  • Eine Zusammensetzung der Opferschichten 108B unterscheidet sich von der Zusammensetzung der Halbleiterschichten 115 und der Zusammensetzung der Halbleiterschichten 120. Die Zusammensetzungsunterschiede zwischen den Opferschichten 108B, den Opferschichten 108A, den Halbleiterschichten 115 und den Halbleiterschichten 120 sind dazu eingerichtet, die gewünschte Ätzselektivität während der nachfolgenden Verarbeitung bereitzustellen. Die Zusammensetzungsunterschiede umfassen unterschiedliche Materialien, Atomprozentsätze der Bestandteile, Gewichtsprozentsätze der Bestandteile, Dicken und/oder Materialeigenschaften, die einem gegebenen Ätzmittel eine Ätzselektivität verleihen. In einigen Ausführungsformen enthalten die Opferschichten 108B und die Opferschichten 108A das gleiche Material mit den gleichen Atomprozentsätzen der Bestandteile, wie z. B. Siliziumgermanium mit der gleichen Germaniumkonzentration. In einigen Ausführungsformen enthalten die Opferschichten 108B und die Opferschichten 108A das gleiche Material, aber mit unterschiedlichen Atomprozentsätzen der Bestandteile, wie z. B. Siliziumgermanium mit unterschiedlichen Germaniumkonzentrationen. In solchen Ausführungsformen ist eine Germaniumkonzentration der Opferschichten 108B größer als eine Germaniumkonzentration der Halbleiterschichten 115, um eine hohe Ätzselektivität der Opferschichten 108B über den Halbleiterschichten 115 und den Halbleiterschichten 120 bereitzustellen, unterscheidet sich jedoch von einer Germaniumkonzentration der Opferschichten 108A. In einigen Ausführungsformen weisen die Opferschichten 108B eine Germaniumkonzentration auf, die größer als etwa 40 at% ist. Die Germaniumkonzentration der Opferschichten 108B kann größer oder kleiner als die Germaniumkonzentration der Opferschichten 108A sein. In einigen Ausführungsformen enthält die Opferschicht 108A kristallines Halbleitermaterial (z. B. kristallines Siliziumgermanium) und die Opferschichten 108B enthalten ein kristallines Halbleitermaterial (z. B. kristallines Siliziumgermanium mit einem anderen Germaniumprozentsatz als die Opferschicht 108A) oder ein amorphes Halbleitermaterial (z. B. amorphes Siliziumgermanium mit einem anderen Germaniumprozentsatz als die Opferschicht 108A). In einigen Ausführungsformen werden die Germaniumkonzentrationen der Opferschichten 108A und der Opferschichten 108B basierend auf der Strukturdichte abgestimmt und/oder ausgewählt, was Ätzbelastungseffekte reduzieren kann. In einigen Ausführungsformen enthalten die Opferschichten 108B und die Opferschichten 108A unterschiedliche Materialien.
  • Die Opferschichten 108B können durch Abscheiden eines Halbleitermaterials (z. B. Siliziumgermanium mit einer Germaniumkonzentration von mehr als etwa 40 at%) über der Multigate-Vorrichtung 100, das Reste der Gräben 140 füllt, und dann Vertiefungen und/oder Zurückätzen des Halbleitermaterials gebildet werden, bis das Halbleitermaterial unter den untersten Halbleiterschichten 115 ist. In einigen Ausführungsformen wird das Halbleitermaterial zurückgeätzt, bis die Opferschichten 108B eine Zieldicke (z. B. Dicke t4), einen Zielabstand/-tiefe (z. B. Abstand d2) unter den untersten Halbleiterschichten 115, eine Zielüberlappung zwischen den Opferschichten 108A und den Opferschichten 108B (z. B. Überlappung ov) oder Kombinationen davon aufweisen. Das Halbleitermaterial kann durch ALD, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, SACVD, andere geeignete Abscheidungsverfahren oder Kombinationen davon abgeschieden werden. In einigen Ausführungsformen wird das Halbleitermaterial durch einen flächendeckenden Abscheidungsprozess abgeschieden. Das Vertiefen und/oder Zurückätzen kann ein Trockenätzen, ein Nassätzen, ein anderer Ätzprozess oder Kombinationen davon sein. In einigen Ausführungsformen ist das Zurückätzen ein selektiver Ätzprozess, wie er unten unter Bezugnahme auf 2F, 2H, 3F, 3H, 4F und 4H beschrieben wird. In einigen Ausführungsformen ist das Zurückätzen zur Minimierung und/oder Verhinderung einer Entfernung der Opferschicht 108a ein anisotropes Ätzen (das beispielsweise dazu eingerichtet ist, Material in der z-Richtung mit minimaler (bis keiner) Materialentfernung in der x-Richtung und/oder der y-Richtung zu entfernen). In einigen Ausführungsformen beträgt der Abstand d2 etwa 0 nm bis etwa 1 nm, um die Entfernung der Opferschicht 108A zu minimieren und/oder zu verhindern. In einigen Ausführungsformen wird vor dem Zurückätzen ein Planarisierungsprozess, wie etwa CMP, durchgeführt, bis eine Planarisierungsstoppschicht erreicht und freigelegt wird, wie etwa die Halbleiterschichten 120 der Finne 130A und der Finne 130B. In einigen Ausführungsformen entfernt der Planarisierungsprozess Maskenschichten oberhalb und/oder über den oberen Oberflächen der Finne 130A und der Finne 130B.
  • Bei Betrachtung von 2D, 3D, 4D und 5A werden Dummy-Gates 145 über Abschnitten der Finne 130A und der Finne 130B gebildet, und Gate-Abstandshalter 148 werden angrenzend an die (d. h. entlang der Seitenwände von) Dummy-Gates 145 gebildet, wodurch Gate-Strukturen 150 gebildet werden. Dummy-Gates 145 erstrecken sich der Länge nach in eine Richtung, die sich von der Längsrichtung der Finne 130A und der Finne 130B unterscheiden (z. B. orthogonal zu dieser ist). Beispielsweise erstrecken sich die Dummy-Gates 145 im Wesentlichen parallel zueinander entlang der y-Richtung, wobei sie eine Länge in der y-Richtung, eine Breite in der x-Richtung und eine Höhe in der z-Richtung aufweisen. Die Dummy-Gates 145 sind über Kanalbereichen der Multigate-Vorrichtung 100 und zwischen Source/Drain-Bereichen der Multigate-Vorrichtung 100 angeordnet. In der X-Z-Ebene (2D) sind die Dummy-Gates 145 über oberen Oberflächen jeweiliger Kanalbereiche der Finne 130A und der Finne 130B angeordnet, so dass die Dummy-Gates 145 sich zwischen jeweilige Source/Drain-Bereiche der Finne 130A und der Finne 130B einfügen. In der Y-Z-Ebene in den Kanalbereichen der Multigate-Vorrichtung 100 (4D und 5A) sind die Dummy-Gates 145 und die Gate-Abstandshalter 148 auf Oberseiten und Seitenwänden der Finne 130A und der Finne 130B angeordnet, so dass die Dummy-Gates 145 die Finne 130A und die Finne 130B umhüllen. Die Dummy-Gates 145 und die Gate-Abstandshalter 148 füllen Gräben 140 in Kanalbereichen. Da sich die Opferschichten 108A zwischen den Substraterweiterungen 105' und den Halbleiterschichtstapeln 110 der Finne 130A und der Finne 130B befinden und die Opferschichten 108B über den Isolationselementen 142 liegen und mit den Opferschichten 108A verbunden sind, stehen die Gate-Strukturen 150 (d. h. Dummy-Gates 145 und Gate-Abstandshalter 148) nicht physisch in Kontakt mit dem Substrat 105 und/oder den Substraterweiterungen 105'. Beispielsweise sind die Gate-Strukturen 150 von dem Substrat 105 und/oder den Substraterweiterungen 105' durch die Opferschicht 108 getrennt. Ferner erstrecken sich die Gate-Strukturen 150 vertikal über die Halbleiterschichtstapel 110 hinaus. Beispielsweise erstrecken sich die Gate-Strukturen 150 über den Abstand d2 entlang der z-Richtung unter den untersten Halbleiterschichten 115 der Halbleiterschichtstapel 110 (2D, 4D und 5A).
  • Jedes der Dummy-Gates 145 kann einen Stapel von Schichten enthalten, wie etwa ein Dummy-Gate-Dielektrikum, eine Dummy-Gate-Elektrode und eine Hartmaske. Das Dummy-Gate-Dielektrikum enthält ein dielektrisches Material, wie etwa Siliziumoxid. Die Dummy-Gate-Elektrode enthält ein geeignetes Dummy-Gate-Material, wie etwa Polysilizium. Die Hartmaske enthält ein geeignetes Hartmaskenmaterial, wie etwa Siliziumnitrid. In einigen Ausführungsformen enthalten die Dummy-Gates 145 zahlreiche andere Schichten, wie zum Beispiel Deckschichten, Grenzschichten, Diffusionsschichten, Sperrschichten oder Kombinationen davon. Die Dummy-Gates 145 werden durch Abscheideprozesse, Lithografieprozesse, Ätzprozesse, andere geeignete Prozesse oder Kombinationen davon gebildet. Beispielsweise bildet ein erster Abscheidungsprozess eine Dummy-Gate-Dielektrikumsschicht über der Multigate-Vorrichtung 100, ein zweiter Abscheidungsprozess bildet eine Dummy-Gate-Elektrodenschicht über der Dummy-Gate-Dielektrikumsschicht und ein dritter Abscheidungsprozess bildet eine Hartmaskenschicht über der Dummy-Gate-Elektrodenschicht. Zu dem ersten, dem zweiten und dem dritten Abscheidungsprozess gehören CVD, PVD, ALD, RPCVD, PECVD, HDPCVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, Plattieren, andere geeignete Verfahren oder Kombinationen davon. Dann werden ein Lithografie-Strukturierungsprozess und ein Ätzprozess, wie etwa die hierin beschriebenen, durchgeführt, um die Hartmaskenschicht, die Dummy-Gate-Elektrodenschicht und die Dummy-Gate-Dielektrikumsschicht zu strukturieren. Beispielsweise werden die Hartmaskenschicht und die Dummy-Gate-Elektrodenschicht von den Source/Drain-Bereichen der Multigate-Vorrichtung 100 entfernt, wodurch das Dummy-Gate 145 mit dem Dummy-Gate-Dielektrikum, der Dummy-Gate-Elektrode und der Hartmaske in Kanalbereichen, aber nicht in Source/Drain-Bereichen der Finne 130A und der Finne 130B gebildet wird, wie z. B. in 2D, 3D und 4D dargestellt ist. In einigen Ausführungsformen wird die Dummy-Gate-Dielektrikumsschicht nicht von den Source/Drain-Bereichen der Multigate-Vorrichtung 100 durch den Lithografie-Strukturierungsprozess und den Ätzprozess entfernt. In solchen Ausführungsformen kann das Dummy-Gate-Dielektrikum Kanalbereiche und Source/Drain-Bereiche der Multigate-Vorrichtung 100 überspannen.
  • Die Gate-Abstandshalter 148 werden durch einen beliebigen geeigneten Prozess gebildet und enthalten ein dielektrisches Material, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, andere geeignete Materialien oder Kombinationen davon (z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkohlenstoffnitrid, Siliziumoxicarbid, Siliziumoxicarbonitrid oder Kombinationen davon) enthalten kann. Zum Beispiel wird eine dielektrische Schicht, die Silizium und Stickstoff enthält, wie etwa eine Siliziumnitridschicht, über der Multigate-Vorrichtung 100 abgeschieden und geätzt, um Gate-Abstandshalter 148 zu bilden. In einigen Ausführungsformen weisen die Gate-Abstandshalter 148 eine mehrschichtige Struktur auf, wie etwa eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. In einigen Ausführungsformen enthalten die Gate-Abstandshalter 148 mehr als einen Satz Abstandshalter, wie z. B. Dichtungsabstandshalter, versetzte Abstandshalter, Opferabstandshalter, Dummy-Abstandshalter, Hauptabstandshalter oder Kombinationen davon. In solchen Ausführungsformen können die verschiedenen Sätze von Abstandshaltern unterschiedliche Materialien mit unterschiedlichen Ätzraten enthalten. Beispielsweise kann eine Siliziumoxidschicht abgeschieden und geätzt werden, um einen ersten Abstandshaltersatz zu bilden, der an die Seitenwände der Dummy-Gates 145 zu angrenzt, und eine Siliziumnitridschicht kann abgeschieden und geätzt werden, um einen zweiten Abstandshaltersatz zu bilden, der an den ersten Abstandshaltersatz angrenzt. In einigen Ausführungsformen können Finnen-Abstandshalter neben (d. h. entlang der Seitenwände) der Finne 130A und der Finne 130B in Source/Drain-Bereichen gebildet werden, während Gate-Abstandshalter 148 gebildet werden, und können dieselben Materialien und/oder Schichten wie die Gate-Abstandshalter 148 enthalten. In einigen Ausführungsformen enthalten die Finnen-Abstandshalter andere Materialien und/oder Schichten als die Gate-Abstandshalter 148.
  • Bei Betrachtung von 2E, 3E und 4E wird ein Lithografieprozess durchgeführt, um eine strukturierte Maskenschicht 152 (d. h. eine Hartmaske und/oder eine Ätzmaske) zu bilden. Die strukturierte Maskenschicht 152 bedeckt einen Bereich 154A der Multigate-Vorrichtung 100, wie etwa einen n-Typ-Vorrichtungsbereich, und legt einen Bereich 154B der Multigate-Vorrichtung 100 frei, wie etwa einen p-Typ-Vorrichtungsbereich. Beispielsweise bedeckt die strukturierte Maskenschicht 152 eine jeweilige Gate-Struktur 150, jeweilige Abschnitte der Finne 130A und der Finne 130B und jeweilige Abschnitte des Substrats 105 im Bereich 154A, während eine Öffnung 155 in der strukturierten Maskenschicht 152 eine jeweilige Gate-Struktur 150, jeweilige Abschnitte der Finne 130A und der Finne 130B und jeweilige Abschnitte des Substrats 105 im Bereich 154B freilegt. In einigen Ausführungsformen ist die strukturierte Maskenschicht 152 eine strukturierte Resistschicht. In einigen Ausführungsformen ist die strukturierte Maskenschicht 152 eine strukturierte Antireflex-Überzugsschicht. In einigen Ausführungsformen weist die strukturierte Maskenschicht 152 mehrere Schichten auf. Beispielsweise kann die strukturierte Maskenschicht 152 eine strukturierte Resistschicht aufweisen, die über einer strukturierten unteren Antireflex-Überzugsschicht (BARC-Schicht) angeordnet ist.
  • Der Lithografieprozess kann das Bilden einer Resistschicht über der Multigate-Vorrichtung 100 (zum Beispiel durch Schleuderbeschichtung), das Durchführen eines Backprozesses vor der Belichtung, das Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, das Durchführen eines Backprozesses nach der Belichtung und einen Entwicklungsprozess durchführen. Während des Belichtungsprozesses wird die Resistschicht Strahlungsenergie (wie etwa UV-Licht, DUV-Licht oder EUV-Licht) ausgesetzt, wobei die Maske Strahlung blockiert, durchlässt und/oder reflektiert auf die Resistschicht abhängig von einem Maskenmuster der Maske und/oder Maskentyp (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske), so dass ein Bild auf die Resistschicht projiziert wird, das dem Maskenmuster entspricht. Da die Resistschicht gegenüber Strahlungsenergie empfindlich ist, verändern sich belichtete Teile der Resistschicht chemisch, und belichtete (oder nicht belichtete) Teile der Resistschicht werden während des Entwicklungsprozesses in Abhängigkeit von Eigenschaften der Resistschicht und Eigenschaften einer Entwicklungslösung aufgelöst, die im Entwicklungsprozess verwendet wird. Die strukturierte Resistschicht umfasst ein Resistmuster, das den Bereich 154A abdeckt und den Bereich 154B freilegt, wodurch die strukturierte Maskenschicht 152 bereitgestellt wird.
  • Bei Betrachtung von 2F, 3F, 4F und 5B werden die Opferschichten 108A und die Opferschichten 108B von dem Bereich 154B entfernt, um einen Spalt 156 (auch als ein Hohlraum oder ein Luftspalt bezeichnet) zu bilden. In der X-Z-Ebene im Bereich 154B (2F) erstreckt sich der Spalt 156 kontinuierlich entlang der x-Richtung, und die oberen Oberflächen der Substraterweiterungen 105' sind von den untersten Halbleiterschichten 115 und den Gate-Strukturen 150 getrennt (und berühren diese daher nicht physisch). In der Y-Z-Ebene in den Source/Drain-Bereichen des Bereichs 154B (3F) erstreckt sich der Spalt 156 kontinuierlich entlang der y-Richtung, der Spalt 156 legt die oberen Oberflächen der Isolationselemente 142 frei, die oberen Oberflächen der Substraterweiterungen 105' sind getrennt von den untersten Halbleiterschichten 115 (und berühren diese somit nicht physikalisch). In derY-Z-Ebene in den Kanalbereichen des Bereichs 154B (4F und 5B) erstreckt sich der Spalt 156 kontinuierlich entlang der y-Richtung und die oberen Oberflächen der Substraterweiterungen 105' sind von den untersten Halbleiterschichten 115, den Dummy-Gates 145 und den Gate-Abstandshaltern 148 getrennt (und berühren diese daher nicht physisch). Dementsprechend schweben im Bereich 154B die Halbleiterschichtstapel 110 über den Substraterweiterungen 105' und die Abschnitte der Gate-Strukturen 150 (d. h. Dummy-Gates 145 und Gate-Abstandshalter 148) schweben über den Substraterweiterungen 105' und den Isolationselementen 142. Die Abschnitte des Spalts 156 zwischen den untersten Halbleiterschichten 115 und den Substraterweiterungen 105' haben einen Zwischenraum s1 entlang der z-Richtung (2F, 3F, 4F und 5B). Die Abschnitte des Spalts 156 zwischen den Gate-Strukturen 150 (d. h. Dummy-Gates 145 und Gate-Abstandshaltern 148) und den Isolationselementen 142 haben einen Zwischenraum s2 entlang der z-Richtung (4F und 5B). Die Abschnitte des Spalts 156 zwischen den Gate-Strukturen 150 und den Substraterweiterungen 105' haben einen Zwischenraum s3 entlang der z-Richtung (2F, 4F und 5B).
  • Der Zwischenraum s1 ist etwa gleich der Dicke t1 der Opferschichten 108A und der Zwischenraum s2 ist etwa gleich der Dicke t4 der Opferschichten 108B. Es wird darauf hingewiesen, dass die Dicke t1 so eingerichtet ist, um sicherzustellen, dass der Zwischenraum s1 groß genug ist, um zu ermöglichen, dass ein nachfolgend abgeschiedenes Isolationsmaterial den Spalt 156 füllt, während ein nachfolgendes epitaktisches Source/Drain-Wachstum berücksichtigt wird. Wenn beispielsweise die Dicke t1 der Opferschichten 108A kleiner als 10 nm ist, können Spalten, die durch Entfernen der Opferschichten 108A gebildet werden, wie z. B. der Spalt 156, zu dünn sein, was es schwierig macht, die Spalten mit einem Isolationsmaterial zu füllen. Wenn jedoch die Dicke t1 der Opferschichten 108A größer als 10 nm ist, können die Opferschichten 108A eine Spannung in die Finne 130A und die Finne 130B einleiten, die größer als erwünscht ist, was Defekte verursachen kann, wenn die Opferschichten 108B gebildet werden, und/oder Isolationsschichten, die die Opferschichten 108A ersetzen, wie z. B. die Isolationsschichten 160A, können einen größeren Abschnitt als erwünscht von nachfolgend ausgebildeten Source/Drain-Vertiefungen bilden, was sich negativ auf nachfolgende epitaktische Source/Drains auswirken kann (z. B. durch die Entstehung von Diskontinuitäten darin). Es wird ferner darauf hingewiesen, dass die Dicke t4 so eingerichtet ist, dass sie einen Zwischenraum s2 und einen Zwischenraum s3 (der der Überlappung ov entspricht) bereitstellt, die groß genug sind, um zu ermöglichen, dass ein nachfolgend abgeschiedenes Isolationsmaterial die Substraterweiterungen 105' umhüllt und deren Seitenwände bedeckt, so dass nachfolgend gebildete Isolationsschichten die Bulk-Substrat-Gate-Kapazität ausreichend verringern können, während eine anschließende Kanalfreigabe- und Gate-Ersetzungsverarbeitung in Betracht gezogen wird. Wenn zum Beispiel die Dicke t4 der Opferschichten 108B kleiner als 20 nm ist, können Abschnitte der Substraterweiterungen 105' von Dummy-Gates 145 bedeckt sein und somit werden nachfolgend gebildete Gate-Stapel nicht physikalisch von den Substraterweiterungen 105' isoliert. Wenn jedoch die Dicke t4 der Opferschichten 108B größer als 30 nm ist, können sich nachfolgend gebildete Isolationsschichten entlang der Seitenwände der Halbleiterschichtstapel 110 erstrecken, was die Komplexität des Ersetzens der Halbleiterschichten 115 durch einen Gate-Stapel (d. h. die Kanalfreigabe und den Gate-Ersatz) erhöhen kann. In einigen Ausführungsformen ist der Zwischenraum s2 größer als der Zwischenraum s1. Der Zwischenraum s3 ist kleiner als der Zwischenraum s1 und der Zwischenraum s2. In einigen Ausführungsformen ist der Zwischenraum s3 etwa gleich der Überlappung ov zwischen den Opferschichten 108A und den Opferschichten 108B. In einigen Ausführungsformen ist der Zwischenraum s3 eine Differenz zwischen der Dicke 11 (oder dem Zwischenraum s1) und dem Zwischenraum d2.
  • Die Opferschichten 108A und die Opferschichten 108B werden von dem Bereich 154B durch einen beliebigen geeigneten Prozess entfernt. In einigen Ausführungsformen entfernt ein Ätzprozess selektiv die Opferschichten 108A und die Opferschichten 108B in Bezug auf die Substraterweiterungen 105', die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145, die Gate-Abstandshalter 148, andere Vorrichtungsmerkmale oder Kombinationen davon. Mit anderen Worten entfernt der Ätzprozess im Wesentlichen die Opferschicht 108, aber nicht oder nicht im Wesentlichen die Substraterweiterungen 105', die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145 und die Gate-Abstandshalter 148. Beispielsweise wird für den Ätzprozess ein Ätzmittel ausgewählt, das Siliziumgermanium mit einer Germaniumkonzentration von mehr als etwa 40 at% (z. B. die Opferschichten 108A und die Opferschichten 108B) mit einer höheren Rate ätzt als Siliziumgermanium mit einer Germaniumkonzentration von weniger als 30 at% (z. B. die Halbleiterschichten 115), Silizium (z. B. die Halbleiterschichten 120 und die Substraterweiterungen 105'), Polysilizium (z. B. die Dummy-Gates 145) und dielektrische Materialien (z. B. die Isolationselemente 142 und die Gate-Abstandshalter 148).
  • Der Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer Ätzprozess oder Kombinationen davon. Verschiedene Ätzparameter werden abgestimmt, um das selektive Ätzen der Opferschicht 108 zu steuern, wie z. B. Ätzgaszusammensetzung, Trägergaszusammensetzung, Ätzgasflussrate, Trägergasflussrate, Ätzlösungszusammensetzung, Ätzzeit, Ätzdruck, Ätztemperatur, Quellenleistung, Hochfrequenz(HF)- und/oder Gleichstrom(DC)-Vorspannung, HF- und/oder DC-Vorspannungsleistung, andere Ätzparameter oder Kombinationen davon. In einigen Ausführungsformen ist der Ätzprozess ein Nassätzen, das eine Ätzlösung verwendet, die HF, CH3COOH, H2O2, HNO3, Tetramethylammoniumhydroxid (TMAH), Tetraethylammoniumhydroxid (TEAH), NH4OH, KOH, andere geeignete Nassätzmittelbestandteile oder Kombinationen davon enthält, um die Opferschicht 108 selektiv zu entfernen. Eine Konzentration der Bestandteile der Ätzlösung, eine Ätztemperatur, eine Ätzzeit (d. h., wie lange in die Ätzlösung eingetaucht wird) oder Kombinationen davon werden abgestimmt, um die gewünschte Ätzselektivität zu erreichen. In einigen Ausführungsformen ist der Ätzprozess ein mehrstufiger Ätzprozess, wie beispielsweise ein Trockenätzen, gefolgt von einem Nassätzen, was die Ätzeffizienz verbessern kann. In solchen Ausführungsformen kann das Trockenätzen ein Ätzgas verwenden, das HCl, CF4, C4F8, NF3, NH3, andere geeignete Ätzgasvorläufer zum selektiven Entfernen von Siliziumgermanium oder Kombinationen davon enthält. Eine Ätzgasflussrate, ein Ätzdruck, eine Konzentration der Bestandteile der Ätzlösung, eine Ätztemperatur, eine Ätzzeit oder Kombinationen davon werden abgestimmt, um die gewünschte Ätzselektivität zu erreichen. In manchen Ausführungsformen kann der Ätzprozess Abschnitte der Opferschicht 108 unter der strukturierten Maskenschicht 152 geringfügig entfernen, beispielsweise wenn eine Ätzzeit abgestimmt wird, um eine vollständige Entfernung der Opferschicht 108 von dem Bereich 154B sicherzustellen. In solchen Ausführungsformen, wie in 2F dargestellt, kann der Ätzprozess die Opferschicht 108A in dem Bereich 154A teilweise ätzen, so dass die Opferschicht 108A in dem Bereich 154A eine gekrümmte Oberfläche aufweist, wie etwa eine konkave Oberfläche 158, und der Spalt 156 sich geringfügig seitlich von dem Bereich 154B in den Bereich 154A und unter der strukturierten Maskenschicht 152 erstreckt. Nach dem Ätzprozess wird die strukturierte Maskenschicht 152 entfernt, beispielsweise durch ein Resist-Stripping-Verfahren oder ein anderes geeignetes Verfahren. In einigen Ausführungsformen wird die strukturierte Maskenschicht 152 durch den Ätzprozess teilweise entfernt.
  • Bei Betrachtung von 2G, 3G und 4G wird eine Isolationsschicht 160A über der Multigate-Vorrichtung 100 durch ALD, CVD, PVD, RPCVD, PECVD, HDPCVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, andere geeignete Verfahren oder Kombinationen davon abgeschieden. Im Bereich 154B füllt die Isolationsschicht 160A den Spalt 156. Die Isolationsschicht 160A befindet sich zwischen den Halbleiterschichtstapeln 110 (insbesondere den untersten Halbleiterschichten 115) und den Substraterweiterungen 105', den Gate-Strukturen 150 und den Substraterweiterungen 105' sowie den Gate-Strukturen 150 und den Isolationselementen 142. Dort, wo sich der Spalt 156 in den Bereich 154A erstreckt, erstreckt sich die Isolationsschicht 160A ebenfalls etwas seitlich in den Bereich 154A hinein. In Ausführungsformen, in denen die Opferschichten 108A eine konkave Oberfläche 158 haben, hat die Isolationsschicht 160A eine konvexe Oberfläche 162, die eine Schnittstelle mit der konkaven Oberfläche 158 bildet (d. h., die Isolationsschicht 160A und die Opferschicht 108A haben eine gekrümmte Grenzfläche). In einigen Ausführungsformen wird für ein angemessenes Füllen des Zwischenraums s1, des Zwischenraums s2 (der größer als der Zwischenraum s1 ist) und des Zwischenraums s3 (der kleiner als der Zwischenraum s1 ist) des Spalts 156 die Isolationsschicht 160A durch ALD oder FCVD abgeschieden, die beide eine hervorragende Fähigkeit zum Füllen von Spalten haben. Die Isolationsschicht 160A bedeckt auch obere Oberflächen der Halbleiterschichtstapel 110 (insbesondere obere Oberflächen der obersten Halbleiterschichten 120) (2G), Oberseiten und Seitenwände der Gate-Strukturen 150 (2G und 4G) und Oberseiten und Seitenwände der Halbleiterschichtstapel 110 (3G). In den Source/Drain-Bereichen (3G) umgibt die Isolationsschicht 160A die Halbleiterschichtstapel 110 der Finne 130A und der Finne 130B in dem Bereich 154B und umhüllt die Halbleiterschichtstapel 110 der Finne 130A und der Finne 130B in dem Bereich 154A. Ferner bedeckt die Isolationsschicht 160A im Bereich 154A (3G) Abschnitte der Seitenwände der Opferschichten 108A, die nicht von den Opferschichten 108B überlappt sind, und die oberen Oberflächen der Opferschichten 108B.
  • Die Isolationsschicht 160A enthält ein Material, das die Substraterweiterungen 105' von den untersten Halbleiterschichten 115 und/oder den Gate-Strukturen 150 elektrisch isolieren kann. Beispielsweise ist die Isolationsschicht 160A eine dielektrische Schicht. In der dargestellten Ausführungsform enthält die Isolationsschicht 160A Silizium und Stickstoff, wie z. B. Siliziumnitrid (SiN), Siliziumcarbonitrid (SiCN), Siliziumoxinitrid (SiON), Siliziumoxicarbonitrid (SiCON), anderes Silizium und Stickstoff enthaltendes dielektrisches Material oder Kombinationen davon. In einigen Ausführungsformen enthält die Isolationsschicht 160A Silizium und Kohlenstoff, wie z. B. Siliziumkarbid (SiC), kohlenstoffdotiertes Siliziumoxid (SiCO), anderes silizium- und kohlenstoffhaltiges dielektrisches Material oder Kombinationen davon. In einigen Ausführungsformen enthält die Isolationsschicht 160A ein dielektrisches Material mit niedrigem k-Wert, wie z. B. Fluorsilikatglas (FSG), kohlenstoffdotiertes Oxid, poröses kohlenstoffdotiertes Oxid, Black Diamond® (Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, Benzocyclobuten (BCB), SiLK (Dow Chemical, Midland, Michigan), Polyimid, andere dielektrische Materialien mit niedrigem k-Wert, einschließlich der hierin beschriebenen, oder Kombinationen davon.
  • Bei Betrachtung von 2H, 3H, 4H und 5C wird ein Trimmprozess an der Isolationsschicht 160A durchgeführt, um die Halbleiterschichtstapel 110 der Finne 130A und der Finne 130B in den Source/Drain-Bereichen freizulegen. Im Bereich 154A entfernt der Trimmprozess die Isolationsschicht 160A von den Oberseiten der Halbleiterschichtstapel 110, den Seitenwänden der Halbleiterschichtstapel 110, den Seitenwänden der Opferschichten 108A und den Oberseiten der Opferschichten 108B. Im Bereich 154B entfernt der Trimmprozess die Isolationsschicht 160A von den Oberseiten der Halbleiterschichtstapel 110, den Seitenwänden der Halbleiterschichtstapel 110, den Seitenwänden der Substraterweiterungen 105' und den Oberseiten der Isolationselemente 142. Dementsprechend enthält der Bereich 154A nach dem Trimmprozess nicht mehr die Isolationsschicht 160A, so dass die Opferschichten 108A und die Opferschichten 108B darin freigelegt sind. Im Bereich 154B befinden sich die Isolationsschichten 160A zwischen den untersten Halbleiterschichten 115 und den Substraterweiterungen 105' (2H und 3H) und zwischen den Gate-Strukturen 150 und den Isolationselementen 142 (2H und 4H). Beispielsweise haben die Isolationsschichten 160A eine Dicke t5 zwischen den untersten Halbleiterschichten 115 und den Substraterweiterungen 105' in der Finne 130A und der Finne 130B und die Isolationsschichten 160A haben eine Dicke t6 zwischen den Gate-Strukturen 150 und den Isolationselementen 142. Die Dicke t5 ist etwa gleich dem Zwischenraum s1 und/oder der Dicke t1 der Opferschichten 108A. In einigen Ausführungsformen beträgt die Dicke t5 etwa 10 nm bis etwa 20 nm. Die Dicke t6 ist etwa gleich dem Zwischenraum s2 (und/oder der Dicke t4 der Opferschichten 108B). In einigen Ausführungsformen beträgt die Dicke t6 etwa 20 nm bis etwa 30 nm. Ein Abstand d3 liegt zwischen den Oberseiten der Substraterweiterungen 105' und den Unterseiten der Gate-Strukturen 150 (2H und 4H). Der Abstand d3 ist etwa gleich dem Zwischenraum s3. In einigen Ausführungsformen ist der Abstand d3 etwa gleich der Überlappung ov. In einigen Ausführungsformen ist der Abstand d3 eine Differenz zwischen der Dicke t5 und dem Abstand d2. In einigen Ausführungsformen beträgt der Abstand d3 etwa 10 nm bis etwa 15 nm.
  • Die Isolationsschicht 160A wird durch einen beliebigen geeigneten Prozess getrimmt. In einigen Ausführungsformen entfernt ein Ätzprozess selektiv die Isolationsschicht 160A in Bezug auf die Substraterweiterungen 105', die Opferschichten 108A, die Opferschichten 108B, die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145, die Gate-Abstandshalter 148, andere Vorrichtungsmerkmale oder Kombinationen davon. Mit anderen Worten, der Ätzprozess entfernt im Wesentlichen die Isolationsschicht 160A, entfernt jedoch nicht oder im Wesentlichen nicht die Substraterweiterungen 105', die Opferschichten 108A, die Opferschichten 108B, die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145 und die Gate-Abstandshalter 148. Zum Beispiel wird ein Ätzmittel für den Ätzprozess ausgewählt, in dem Silizium und Stickstoff enthaltendes dielektrisches Material (z. B. Isolationsschichten 160A) mit einer höheren Rate geätzt wird als andere dielektrische Materialien (z. B. Isolationselemente 142 und Gate-Abstandshalter 148), Halbleitermaterialien (z. B. Substraterweiterungen 105', Opferschichten 108A, Opferschichten 108B, Halbleiterschichten 115 und Halbleiterschichten 120) und Polysilizium (z. B. Dummy-Gates 145). In einem weiteren Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das silizium- und kohlenstoffhaltiges dielektrisches Material mit einer höheren Rate ätzt als andere dielektrische Materialien, Halbleitermaterialien und Polysilizium. In einem anderen Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das dielektrisches Material mit niedrigem k-Wert mit einer höheren Rate ätzt als andere dielektrische Materialien, Halbleitermaterialien und Polysilizium. Der Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon. In einigen Ausführungsformen ist der Ätzprozess ein anisotroper Ätzprozess mit einer vertikalen Ätzrate, die größer ist als eine horizontale Ätzrate. In einigen Ausführungsformen beträgt die horizontale Ätzrate ungefähr null. Der anisotrope Ätzprozess kann somit Material in der vertikalen Richtung (d. h. der z-Richtung) mit minimaler bis keiner Materialentfernung in der horizontalen Richtung (d. h. der x-Richtung und/oder der y-Richtung) entfernen. Verschiedene Ätzparameter werden abgestimmt, um die Richtung und/oder Selektivität des Ätzprozesses zu steuern, wie beispielsweise die Ätzgaszusammensetzung, die Trägergaszusammensetzung, die Ätzgasflussrate, die Trägergasflussrate, die Ätzlösungszusammensetzung, die Ätzzeit, der Ätzdruck, die Ätztemperatur, die Quellenleistung, die HF- und/oder DC-Vorspannung, die HF- und/oder DC-Vorspannungsleistung, andere Ätzparameter oder Kombinationen davon.
  • Des Weiteren umfasst die Verarbeitung in 2H, 3H, 4H und 5C das Entfernen der Opferschichten 108A und der Opferschichten 108B von dem Bereich 154A, wodurch der Spalt 166 in dem Bereich 154A gebildet wird. In der X-Z-Ebene im Bereich 154A (2H) erstreckt sich der Spalt 166 kontinuierlich entlang der x-Richtung, und die oberen Oberflächen der Substraterweiterungen 105' sind von den untersten Halbleiterschichten 115 und den Gate-Strukturen 150 getrennt (und stehen somit nicht mit diesen in physischem Kontakt). Der Spalt 166 legt auch die konvexe Oberfläche 162 der Isolationsschicht 160A frei. In der Y-Z-Ebene in den Source/Drain-Bereichen des Bereichs 154A (3H) erstreckt sich der Spalt 166 kontinuierlich entlang der y-Richtung, der Spalt 166 legt die oberen Oberflächen der Isolationselemente 142 frei und die oberen Oberflächen der Substraterweiterungen 105' sind getrennt von den untersten Halbleiterschichten 115 (und stehen somit nicht mit diesen in physischem Kontakt). In der Y-Z-Ebene in den Kanalbereichen des Bereichs 154A (4H) erstreckt sich der Spalt 166 kontinuierlich entlang der y-Richtung und die oberen Oberflächen der Substraterweiterungen 105' sind von den untersten Halbleiterschichten 115 und den Dummy-Gates 145 getrennt (und stehen somit nicht mit diesen in physischem Kontakt). Dementsprechend schweben im Bereich 154A die Halbleiterschichtstapel 110 über den Substraterweiterungen 105' und Abschnitte der Gate-Strukturen 150 schweben über den Substraterweiterungen 105' und den Isolationselementen 142. Ähnlich wie bei dem im Bereich 154B gebildeten Spalt 156 haben Abschnitte des Spalts 166 einen Zwischenraum s1 zwischen den untersten Halbleiterschichten 115 und den Substraterweiterungen 105', Abschnitte des Spalts 166 haben einen Zwischenraum s2 zwischen den Dummy-Gates 145 und den Isolationselementen 142 und Abschnitte des Spalts 166 haben einen Zwischenraum s3 zwischen den Gate-Strukturen 150 und den Substraterweiterungen 105'.
  • Die Opferschicht 108 wird von dem Bereich 154A durch einen beliebigen geeigneten Prozess entfernt. In einigen Ausführungsformen entfernt ein Ätzprozess selektiv die Opferschichten 108A und die Opferschichten 108B in Bezug auf die Substraterweiterungen 105', die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145, die Gate-Abstandshalter 148, die Isolationsschichten 160A, andere Vorrichtungsmerkmale oder Kombinationen davon. Mit anderen Worten entfernt der Ätzprozess im Wesentlichen die Opferschicht 108 von dem Bereich 154A, entfernt jedoch nicht oder nicht im Wesentlichen die Substraterweiterungen 105', die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145, die Gate-Abstandshalter 148 und die Isolationsschichten 160A. Beispielsweise wird für den Ätzprozess ein Ätzmittel ausgewählt, das Siliziumgermanium mit einer Germaniumkonzentration von mehr als etwa 40 at% (z. B. die Opferschichten 108A und die Opferschichten 108B) mit einer höheren Rate ätzt als Siliziumgermanium mit einer Germaniumkonzentration von weniger als 30 at% (z. B. die Halbleiterschichten 115), Silizium (z. B. die Halbleiterschichten 120 und die Substraterweiterungen 105'), Polysilizium (z. B. die Dummy-Gates 145) und dielektrische Materialien (z. B. die Isolationselemente 142, die Gate-Abstandshalter 148 und die Isolationsschichten 160A). Der Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon. Verschiedene Ätzparameter werden abgestimmt, um das selektive Ätzen der Opferschichten 108A und der Opferschichten 108B zu steuern, wie beispielsweise die Ätzgaszusammensetzung, die Trägergaszusammensetzung, die Ätzgasflussrate, die Trägergasflussrate, die Ätzlösungszusammensetzung, die Ätzzeit, der Ätzdruck, die Ätztemperatur, die Quellenleistung, die HF- und/oder DC-Vorspannung, die HF- und/oder DC-Vorspannungsleistung, andere Ätzparameter oder Kombinationen davon. In einigen Ausführungsformen ist der Ätzprozess ein Trockenätzen, das ein Ätzgas verwendet, das HCl, CF4, C2F8, NF3, NH3, andere geeignete Ätzgasvorläufer zum selektiven Entfernen von Siliziumgermanium oder Kombinationen davon enthält, wobei eine Ätzgasflussrate, ein Ätzdruck, eine Ätztemperatur, eine Ätzzeit oder Kombinationen davon abgestimmt werden, um die gewünschte Ätzselektivität zu erreichen.
  • In einigen Ausführungsformen sind das Trimmen der Isolationsschicht 160A und das Entfernen der Opferschicht 108 getrennte, unterschiedliche Prozesse. Beispielsweise trimmt ein erster Ätzprozess die Isolationsschicht 160A im Bereich 154A und im Bereich 154B und ein zweiter Ätzprozess entfernt die Opferschicht 108. In einigen Ausführungsformen sind das Trimmen der Isolationsschichten 160A und das Entfernen der Opferschicht 108 ein einziger Prozess, wie beispielsweise ein Ätzprozess, bei dem ein Ätzmittel verwendet wird, das die Isolationsschichten 160A, die Opferschichten 108A und die Opferschichten 108B im Wesentlichen entfernen kann, wobei die Halbleiterschichten 115, die Halbleiterschichten 120, die Substraterweiterungen 105', die Dummy-Gates 145, die Isolationselemente 142 und die Gate-Abstandshalter 148 minimal bis gar nicht entfernt werden. In einigen Ausführungsformen umfasst das Entfernen der Opferschicht 108 vor dem Durchführen des Ätzprozesses das Bilden einer strukturierten Maskenschicht über der Multigate-Vorrichtung 100, die den Bereich 154B bedeckt und den Bereich 154A freilegt. Die strukturierte Maskenschicht kann wie die strukturierte Maskenschicht 152 eingerichtet und/oder ausgebildet sein. In solchen Ausführungsformen wird die strukturierte Maskenschicht nach dem Ätzprozess entfernt.
  • Bei Betrachtung von 2I, 3I und 4I wird eine Isolationsschicht 160B über der Multigate-Vorrichtung 100 durch ALD, CVD, PVD, RPCVD, PECVD, HDPCVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, andere geeignete Verfahren oder Kombinationen davon abgeschieden. Die Isolationsschicht 160B füllt den Spalt 166. Die Isolationsschicht 160B befindet sich zwischen den Halbleiterschichtstapeln 110 (insbesondere den untersten Halbleiterschichten 115) und den Substraterweiterungen 105', den Gate-Strukturen 150 und den Substraterweiterungen 105' sowie den Gate-Strukturen 150 und den Isolationselementen 142. In Ausführungsformen, in denen die Isolationsschichten 160A konvexe Oberflächen 162 aufweisen, weist die Isolationsschicht 160B konkave Oberflächen auf, die an konvexe Oberflächen 162 angrenzen, so dass die Isolationsschicht 160B und die Isolationsschichten 160A gekrümmte Grenzflächen 168 aufweisen. In manchen Ausführungsformen wird zur Sicherstellung einer angemessenen Füllung des Abstands s1, des Zwischenraums s2 und des Zwischenraums s3 des Spalts 166 die Isolationsschicht 160B durch ALD oder FCVD abgeschieden. Die Isolationsschicht 160B bedeckt auch obere Oberflächen der Halbleiterschichtstapel 110 (insbesondere obere Oberflächen der obersten Halbleiterschichten 120) (2I), Oberseiten und Seitenwände der Gate-Strukturen 150 (2I und 4I) und Oberseiten und Seitenwände der Halbleiterschichtstapel 110 (3I). In den Source/Drain-Bereichen (3I) umgibt die Isolationsschicht 160B die Halbleiterschichtstapel 110 der Finne 130A und der Finne 130B in dem Bereich 154A und umhüllt die Halbleiterschichtstapel 110 der Finne 130A und der Finne 130B in dem Bereich 154B. Ferner bedeckt die Isolationsschicht 160B im Bereich 154B (3I) die Seitenwände der Isolationsschichten 160A und Abschnitte der Seitenwände der Substraterweiterungen 105', die nicht von Isolationselementen 142 bedeckt sind.
  • Die Isolationsschicht 160B enthält ein Material, das die Substraterweiterungen 105' von den untersten Halbleiterschichten 115 und/oder den Gate-Strukturen 150 elektrisch isolieren kann. Die Isolationsschicht 160B kann das gleiche Material oder ein anderes Material als die Isolationsschichten 160A enthalten. In der dargestellten Ausführungsform enthalten die Isolationsschicht 160B und die Isolationsschichten 160A das gleiche dielektrische Material. Die Verwendung des gleichen Materials für die Isolationsschicht 160B und die Isolationsschichten 160A kann die Gleichmäßigkeit verbessern. Beispielsweise sind die Isolationsschicht 160B und die Isolationsschichten 160A dielektrische Schichten, die Silizium und Stickstoff enthalten, wie z. B. SiN, SiCN, SiON, SiCON, andere silizium- und stickstoffhaltige dielektrische Materialien oder Kombinationen davon. In einigen Ausführungsformen enthält die Isolationsschicht 160B Silizium und Kohlenstoff, wie beispielsweise SiC, SiCO, anderes silizium- und kohlenstoffhaltiges dielektrisches Material oder Kombinationen davon. In einigen Ausführungsformen enthält die Isolationsschicht 160B ein dielektrisches Material mit niedrigem k-Wert.
  • Bei Betrachtung von 2J, 3J und 4J wird ein Trimmprozess an der Isolationsschicht 160B durchgeführt, um die Halbleiterschichtstapel 110 der Finne 130A und der Finne 130B in Source/Drain-Bereichen freizulegen. Der Trimmprozess entfernt die Isolationsschicht 160B von den Oberseiten der Halbleiterschichtstapel 110, den Seitenwänden der Halbleiterschichtstapel 110, den Seitenwänden der Substraterweiterungen 105' und den Oberseiten der Isolationselemente 142. Dementsprechend enthält der Bereich 154B nach dem Trimmprozess nicht mehr die Isolationsschicht 160B, während sich im Bereich 154A die Isolationsschichten 160B zwischen den untersten Halbleiterschichten 115 und den Substraterweiterungen 105' (2J, 3J und 4J) und zwischen den Gate-Strukturen 150 und den Isolationselementen 142 (2J und 4J) befinden. Beispielsweise weisen die Finne 130A und die Finne 130B die Isolationsschichten 160B mit einer Dicke t7 zwischen den untersten Halbleiterschichten 115 und den Substraterweiterungen 105' auf, und die Isolationsschichten 160B haben eine Dicke t8 zwischen den Gate-Strukturen 150 und den Isolationselementen 142. Die Dicke t7 ist etwa gleich dem Zwischenraum s1 (und/oder der Dicke t1 der Opferschichten 108A) und die Dicke t8 ist etwa gleich dem Zwischenraum s2 (und/oder der Dicke t4 der Opferschichten 108B). Die Dicke t7 kann gleich, kleiner oder größer als die Dicke t5 sein, und die Dicke t8 kann gleich, kleiner oder größer als die Dicke t6 sein. In einigen Ausführungsformen beträgt die Dicke t7 etwa 10 nm bis etwa 20 nm. In einigen Ausführungsformen beträgt die Dicke t8 etwa 20 nm bis etwa 30 nm. Der Abstand d4 liegt zwischen den Oberseiten der Substraterweiterungen 105' und den Unterseiten der Gate-Strukturen 150 (2J und 4J). Der Abstand d4 ist etwa gleich dem Zwischenraum s3. Der Abstand d4 kann gleich, kleiner oder größer als der Abstand d3 sein. In einigen Ausführungsformen ist der Abstand d4 ungefähr gleich der Überlappung ov. In einigen Ausführungsformen ist der Abstand d4 eine Differenz zwischen der Dicke t5 und dem Abstand d2. In einigen Ausführungsformen beträgt der Abstand d4 etwa 10 nm bis etwa 15 nm.
  • Die Isolationsschicht 160B wird durch einen beliebigen geeigneten Prozess getrimmt. In einigen Ausführungsformen entfernt ein Ätzprozess selektiv die Isolationsschicht 160B in Bezug auf die Substraterweiterungen 105', die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145, die Gate-Abstandshalter 148, andere Vorrichtungsmerkmale oder Kombinationen davon. Mit anderen Worten, der Ätzprozess entfernt im Wesentlichen die Isolationsschicht 160B, entfernt jedoch nicht oder im Wesentlichen nicht die Substraterweiterungen 105', die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationselemente 142, die Dummy-Gates 145 und die Gate-Abstandshalter 148. Zum Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das silizium- und stickstoffhaltiges dielektrisches Material (z. B. die Isolationsschicht 160B) mit einer höheren Rate ätzt als andere dielektrische Materialien (z. B. die Isolationselemente 142 und die Gate-Abstandshalter 148), Halbleitermaterialien (z. B. die Substraterweiterungen 105', die Halbleiterschichten 115 und die Halbleiterschichten 120) und Polysilizium (z. B. die Dummy-Gates 145). In einem weiteren Beispiel wird für den Ätzprozess ein Ätzmittel ausgewählt, das silizium- und kohlenstoffhaltiges dielektrisches Material mit einer höheren Rate ätzt als andere dielektrische Materialien, Halbleitermaterialien und Polysilizium. In einem anderen Beispiel wird ein Ätzmittel für den Ätzprozess ausgewählt, der dielektrisches Material mit niedrigem k-Wert mit einer höheren Rate ätzt als andere dielektrische Materialien, Halbleitermaterialien und Polysilizium. Der Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon. In einigen Ausführungsformen ist der Ätzprozess ein anisotroper Ätzprozess mit einer vertikalen Ätzrate, die größer ist als eine horizontale Ätzrate, und der anisotrope Ätzprozess ist dazu eingerichtet, Material in der vertikalen Richtung mit minimaler (bis gar keiner) Materialentfernung in der horizontalen Richtung zu entfernen. In einigen Ausführungsformen beträgt die horizontale Ätzrate ungefähr null. Verschiedene Ätzparameter werden abgestimmt, um die Richtung und/oder Selektivität des Ätzprozesses zu steuern, wie beispielsweise die Ätzgaszusammensetzung, die Trägergaszusammensetzung, die Ätzgasflussrate, die Trägergasflussrate, die Ätzlösungszusammensetzung, die Ätzzeit, der Ätzdruck, die Ätztemperatur, die Quellenleistung, die HF- und/oder DC-Vorspannung, die HF- und/oder DC-Vorspannungsleistung, andere Ätzparameter oder Kombinationen davon.
  • Bei Betrachtung von 2K, 3K und 4K werden Source/Drain-Vertiefungen 170 in den Source/Drain-Bereichen der Multigate-Vorrichtung 100 gebildet. Beispielsweise entfernt ein Ätzprozess in Source/Drain-Bereichen Halbleiterschichtstapel 110, Isolationsschichten 160A, Isolationsschichten 160B und einige, aber nicht alle Substraterweiterungen 105'. Um ein qualitativ hochwertiges Wachstum von epitaktischen Source/Drains sicherzustellen, wird der Ätzprozess durchgeführt, bis sich die Source/Drain-Vertiefungen 170 über die Isolationsschichten 160A und/oder die Isolationsschichten 160B hinaus erstrecken und die Substraterweiterungen 105' freilegen, so dass die Source/Drain-Vertiefungen 170 gebildete Böden aufweisen B. durch Halbleiteroberflächen, von denen leicht epitaktisches Material aufwachsen kann. Die Substraterweiterungen 105' (d. h. Halbleiteroberflächen, wie etwa Siliziumoberflächen) stellen eine bessere Epitaxialwachstumsoberfläche bereit als die Isolationsschichten 160A und/oder die Isolationsschichten 160B (d. h. dielektrische Oberflächen). In ABB. Wie in 2K gezeigt, erstrecken sich die Source/Drain-Vertiefungen 170 über einen Abstand (Tiefe) d5 unterhalb der Halbleiterschichtstapel 110 (insbesondere der untersten Halbleiterschichten 115) in Kanalgebieten. Die Tiefe d5 ist größer oder gleich der Dicke t5 und/oder der Dicke t7, um ein Freilegen der Halbleitererweiterung 105' sicherzustellen. In einigen Ausführungsformen beträgt der Abstand d5 etwa 15 nm bis etwa 30 nm. Da Teile der Substraterweiterungen 105' in Kanalgebieten bedeckt und während des Ätzprozesses geschützt werden, weisen die Substraterweiterungen 105' vertiefte Teile in Source/Drain-Gebieten und nicht vertiefte Teile in Kanalgebieten auf. Abschnitte der nicht vertieften Abschnitte in Kanalgebieten, die über den vertieften Abschnitten der Substraterweiterungen 105' in Source/Drain-Bereichen liegen, werden als Mesas 105" bezeichnet (auch als Substrat-Mesas, Halbleiter-Mesas, Hügel, Erweiterungen, oder Kombinationen davon).
  • Der Source/Drain-Ätzprozess kann ein Trockenätzen, ein Nassätzen, einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein mehrstufiger Ätzprozess. Beispielsweise kann der Ätzprozess zwischen Ätzmittel wechseln, um die Halbleiterschichten 115, die Halbleiterschichten 120, die Isolationsschichten 160A und/oder die Isolationsschichten 160B, die Substraterweiterungen 105' oder Kombinationen davon separat und abwechselnd zu entfernen. In einigen Ausführungsformen sind Parameter des Ätzprozesses derart eingerichtet, dass sie die Halbleiterschichtstapel 110 und/oder die Substraterweiterungen 105' mit minimalem (bis keinem) Ätzen von den Gate-Strukturen 150 (d. h. den Dummy-Gates 145 und den Gate-Abstandshaltern 148) selektiv ätzen. In einigen Ausführungsformen sind Parameter des Ätzprozesses derart eingerichtet, dass sie die Isolationsschichten 160A und/oder die Isolationsschichten 160B mit minimalem (bis keinem) Ätzen der Gate-Strukturen 150, der Halbleiterschichtstapel 110, der Substraterweiterungen 105 oder Kombinationen davon selektiv ätzen. In einigen Ausführungsformen wird ein Lithografieprozess, wie etwa die hierin beschriebenen, durchgeführt, um eine strukturierte Maskenschicht zu bilden, die die Gate-Strukturen 150 bedeckt, und der Ätzprozess verwendet die strukturierte Maskenschicht als eine Ätzmaske.
  • Bei Betrachtung von 2L, 3L und 4L werden innere Abstandshalter 172 unter den Gate-Strukturen 150 (z. B. unter den Gate-Abstandshaltern 148) gebildet. Die inneren Abstandshalter 172 trennen die Halbleiterschichten 120 voneinander, trennen die unterste Halbleiterschicht 120 von der Isolationsschicht 160B im Bereich 154A, trennen die unterste Halbleiterschicht 120 von der Isolationsschicht 160A im Bereich 154B und grenzen an die Seitenwände der Halbleiterschichten 115 unter den Dummy-Gates 145 an. Die inneren Abstandshalter 172 haben eine Breite W2 entlang der x-Richtung. In einigen Ausführungsformen beträgt die Breite W2 etwa 3 nm bis etwa 8 nm. Die inneren Abstandshalter 172 enthalten ein dielektrisches Material, das Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon enthält (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumcarbid, Siliziumoxicarbonitrid oder Kombinationen davon). In der dargestellten Ausführungsform enthalten die inneren Abstandshalter 172 ein silizium- und kohlenstoffhaltiges dielektrisches Material, wie z. B. SiOC und/oder SiOCN. In einigen Ausführungsformen enthält die Abstandshalterschicht ein dielektrisches Material mit niedrigem k-Wert, wie z. B. die hierin beschriebenen. In einigen Ausführungsformen enthält das dielektrische Material Dotierstoffe (z. B. p-Typ-Dotierstoffe und/oder n-Typ-Dotierstoffe).
  • In einigen Ausführungsformen umfasst das Bilden der inneren Abstandshalter 172 einen ersten Ätzprozess, einen Abscheidungsprozess und einen zweiten Ätzprozess. Der erste Ätzprozess ätzt selektiv die Halbleiterschichten 115, die durch die Source/Drain-Vertiefungen 170 freigelegt sind, mit minimalem (bis keinem) Ätzen der Halbleiterschichten 120, der Substraterweiterungen 105', der Mesas 105", der Gate-Strukturen 150, der Isolationsschichten 160A, der Isolationsschichten 160B, anderer Vorrichtungsmerkmale oder Kombinationen davon. Der erste Ätzprozess bildet somit Spalten zwischen den Halbleiterschichten 120, Spalten zwischen den untersten Halbleiterschichten 120 und den Isolationsschichten 160B im Bereich 154A und Spalten zwischen den untersten Halbleiterschichten 120 und den Isolationsschichten 160A im Bereich 154B. Die Spalten befinden sich unter den Gate-Abstandshaltern 148, so dass Abschnitte der Halbleiterschichten 120 unter den Gate-Abstandshaltern 148 aufgehängt und durch die Spalten voneinander, den Isolationsschichten 160A, den Isolationsschichten 160B oder Kombinationen davon getrennt sind. In einigen Ausführungsformen erstrecken sich die Spalten etwas seitlich unter den Dummy-Gates 145. Der erste Ätzprozess ist dazu eingerichtet, seitlich (z. B. entlang der x-Richtung und/oder der y-Richtung) die Halbleiterschichten 115 zu ätzen, wodurch die Längen der Halbleiterschichten 115 reduziert werden. Der erste Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon. In einigen Ausführungsformen ist der erste Ätzprozess ein anisotroper Ätzprozess mit einer horizontalen Ätzrate, die größer ist als eine vertikale Ätzrate (in einigen Ausführungsformen ist die vertikale Ätzrate gleich null). Der anisotrope Ätzprozess kann somit Material in der horizontalen Richtung (d. h. der x-Richtung und/oder der y-Richtung) mit minimaler (bis keiner) Materialentfernung in der vertikalen Richtung (d. h. der z-Richtung) entfernen.
  • Der Abscheidungsprozess bildet eine Abstandshalterschicht über den Gate-Strukturen 150 und über den Merkmalen, die die Source/Drain-Vertiefungen 170 bilden (z. B. Substraterweiterungen 105', Mesas 105", Halbleiterschichten 115, Halbleiterschichten 120, Isolationsschichten 160A, Isolationsschichten 160B oder Kombinationen davon). Der Abscheidungsprozess kann CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren oder Kombinationen davon umfassen. Die Abstandshalterschicht füllt teilweise (und in einigen Ausführungsformen vollständig) die Source/Drain-Vertiefungen 170. Der Abscheidungsprozess ist dazu eingerichtet, um sicherzustellen, dass die Abstandshalterschicht die Spalten zwischen den Halbleiterschichten 120, den untersten Halbleiterschichten 120 und den Isolationsschichten 160B sowie den untersten Halbleiterschichten 120 und den Isolationsschichten 160A füllt. Die Abstandshalterschicht (und somit die inneren Abstandshalter 172) enthält ein Material, das sich von einem Material der Halbleiterschichten 120, einem Material der Substraterweiterungen 105' und der Mesas 105", einem Material der Gate-Strukturen 150 oder Kombinationen davon unterscheidet, um ein selektives Ätzen während des zweiten Ätzprozesses zu erreichen. Das Material der Abstandsschicht kann sich auch von einem Material der Isolationsschichten 160A und/oder einem Material der Isolationsschichten 160B unterscheiden, um ein minimales (bis kein) Ätzen der Isolationsschichten 160A und/oder der Isolationsschichten 160B während des zweiten Ätzprozesses sicherzustellen. Nach dem Abscheiden ätzt der zweite Ätzprozess selektiv die Abstandshalterschicht, um die inneren Abstandshalter 172 zu bilden, die die Spalten füllen, mit minimalem (bis keinem) Ätzen der Halbleiterschichten 120, Substraterweiterungen 105', Mesas 105", Gate-Strukturen 150, Isolationsschichten 160A, Isolationsschichten 160B oder Kombinationen davon. In einigen Ausführungsformen entfernt der zweite Ätzprozess die Abstandshalterschicht vollständig von den Substraterweiterungen 105' in den Source/Drain-Bereichen, um sicherzustellen, dass die Source/Drain-Vertiefungen 170 Böden aufweisen, die durch Halbleiteroberflächen gebildet werden, von denen aus anschließend epitaktische Source/Drains aufgewachsen werden können. Der zweite Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon.
  • Bei Betrachtung von 2M, 3M und 4M werden undotierte oder unabsichtlich dotierte (UID) epitaktische Schichten 176 in den Source/Drain-Vertiefungen 170 gebildet. Die undotierten epitaktischen Schichten 176 sind im Wesentlichen frei von Dotierstoffen. Die undotierten epitaktischen Schichten 176 enthalten Silizium, Germanium, Siliziumgermanium, andere geeignete Halbleitermaterialien oder Kombinationen davon. In der dargestellten Ausführungsform enthalten die undotierten epitaktischen Schichten 176 Silizium, das im Wesentlichen frei von n-Typ-Dotierstoffen und p-Typ-Dotierstoffen ist, oder Siliziumgermanium, das im Wesentlichen frei von n-Typ-Dotierstoffen und p-Typ-Dotierstoffen ist. Für die Zwecke der vorliegenden Offenbarung werden Halbleitermaterialien mit Dotierstoffkonzentrationen von weniger als etwa 1 × 1016 cm-3 als undotiert und/oder UID betrachtet. Die undotierten epitaktischen Schichten 176 haben eine Dicke t9 entlang der z-Richtung zwischen ihren Oberseiten und den Unterseiten der Source/Drain-Vertiefungen 170 (die durch Oberflächen von vertieften Abschnitten der Substraterweiterungen 105' gebildet sind). Die Dicke t9 ist größer als eine Höhe h1 der oberen Oberflächen der Isolationsschichten 160A/der Isolationsschichten 160B über den Böden der Source/Drain-Vertiefungen 170 und kleiner als eine Höhe h2 der untersten Halbleiterschichten 120 (d. h. der unteren Oberflächen davon) über den Böden der Source/ Drain-Vertiefungen 170. Dementsprechend befinden sich die undotierten epitaktischen Schichten 176 unter den untersten Halbleiterschichten 120, die Kanalschichten der Multigate-Vorrichtung 100 bereitstellen werden. In einigen Ausführungsformen beträgt die Dicke t9 etwa 20 nm bis etwa 30 nm. Wenn die Dicke t9 weniger als 20 nm beträgt, isolieren die undotierten epitaktischen Schichten 176 die Seitenwände der Mesas 105" möglicherweise nicht ausreichend, so dass ein Leckstrom in der Mesa 105" unter den Isolationsschichten 160A/Isolationsschichten 160B entstehen kann. In einigen Ausführungsformen legt eine Dicke t9 von weniger als 20 nm die Seitenwände der Mesas 105" frei, und die dotierten epitaktischen Schichten, die anschließend in den Source/Drain-Vertiefungen 170 gebildet werden, bedecken unerwünschterweise die Mesas 105" und/oder berühren sie physisch. Wenn die Dicke größer als 30 nm ist, können die undotierten epitaktischen Schichten 176 die Seitenwände der untersten Halbleiterschichten 120 vollständig oder teilweise bedecken, was die untersten Halbleiterschichten 120 verschlechtert und/oder verhindert, dass sie als Kanäle für die Multigate-Vorrichtung 100 dienen. In einigen Ausführungsformen ist die Höhe h1 etwa gleich dem Abstand d5. In einigen Ausführungsformen beträgt die Höhe h1 etwa 15 nm bis etwa 30 nm.
  • Bei Betrachtung von 2N, 3N und 4N werden epitaktische Schichten 178 über den undotierten epitaktischen Schichten 176 in den Source/Drain-Vertiefungen 170 gebildet. Die epitaktischen Schichten 178 füllen die Source/Drain-Vertiefungen 170, so dass die epitaktischen Schichten 178 und die undotierten epitaktischen Schichten 176 kombiniert werden, um epitaktische Source/Drains 180 zu bilden. Die epitaktischen Schichten 178 bedecken die Seitenwände der Halbleiterschichten 120 (2N). Die epitaktischen Schichten 178 enthalten Silizium, Germanium, Siliziumgermanium, andere geeignete Halbleitermaterialien oder Kombinationen davon. Die epitaktischen Schichten 178 sind mit n-Typ-Dotierstoffen und/oder p-Typ-Dotierstoffen dotiert. In einigen Ausführungsformen ist eine Dotierstoffkonzentration der epitaktischen Schichten 178 größer als etwa 5 × 1020 cm-3 und beträgt in einigen Ausführungsformen etwa 5 × 1020 cm-3 bis etwa 5 × 1021 cm-3. In Transistorbereichen vom p-Typ können die epitaktischen Schichten 178 ein Halbleitermaterial (z. B. Siliziumgermanium) enthalten, das mit p-Typ-Dotierstoffen dotiert ist, wie etwa Bor, Indium, anderen p-Typ-Dotierstoffen oder Kombinationen davon. In Transistorbereichen vom n-Typ können die epitaktischen Schichten 178 ein Halbleitermaterial (z. B. Silizium) enthalten, das mit n-Typ-Dotierstoffen dotiert ist, wie etwa Phosphor, Arsen, anderen n-Typ-Dotierstoffen oder Kombinationen davon. In einigen Ausführungsformen enthalten epitaktische Source/Drains vom p-Typ und epitaktische Source/Drains vom n-Typ das gleiche Halbleitermaterial. In einigen Ausführungsformen enthalten epitaktische Source/Drains vom p-Typ und epitaktische Source/Drains vom n-Typ unterschiedliche Halbleitermaterialien. In einigen Ausführungsformen weisen epitaktische Source/Drains vom p-Typ und/oder epitaktische Source/Drains vom n-Typ mehrschichtige Strukturen auf. Beispielsweise können die epitaktischen Schichten 178 eine erste epitaktische Schicht, eine zweite epitaktische Schicht und eine dritte epitaktische Schicht aufweisen, wobei die erste epitaktische Schicht zwischen den Halbleiterschichten 120 und der zweiten epitaktischen Schicht liegt, die zweite epitaktische Schicht liegt zwischen der ersten epitaktischen Schicht und der dritten epitaktischen Schicht, und die dritte epitaktische Schicht ist eine Deckschicht. In einigen Ausführungsformen enthalten die epitaktischen Schichten 178 Materialien und/oder Dotierstoffe, die eine gewünschte Zugspannung und/oder Druckspannung in den Halbleiterschichten 120 erreichen. Die erste epitaktische Schicht kann die zweite epitaktische Schicht umhüllen. In den epitaktischen Schichten 178 können leicht dotierte Source/Drain-Bereiche (LDD-Bereiche), stark dotierte Source/Drain-Bereiche (HDD-Bereiche), andere dotierte Bereiche oder Kombinationen davon angeordnet sein. Derartige dotierte Bereiche können sich beispielsweise in die Halbleiterschichten 120 unter den Gate-Abstandshaltern 148 erstrecken.
  • Die undotierten epitaktischen Schichten 176 können von den Substraterweiterungen 105' und Mesas 105" aus aufwachsen, und die epitaktischen Schichten 178 können von den Halbleiterschichten 120 und undotierten epitaktischen Schichten 176 aus aufwachsen. Die undotierten epitaktischen Schichten 176 und/oder epitaktischen Schichten 178 können durch Epitaxieprozesse gebildet werden, bei denen CVD-Abscheidungstechniken implementiert werden (zum Beispiel Gasphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), LPCVD und/oder PECVD), Molekularstrahlepitaxie, andere geeignete SEG-Prozesse oder Kombinationen davon). Die Epitaxieprozesse können gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der Substraterweiterungen 105', der Mesas 105", der Halbleiterschichten 120, der undotierten epitaktischen Schichten 176 oder Kombinationen davon interagieren. In einigen Ausführungsformen werden Epitaxie-Wachstumsbedingungen, wie z. B. Epitaxie-Wachstumsvorläufer, Epitaxie-Wachstumstemperatur, Epitaxie-Wachstumszeit, Epitaxie-Wachstumsdruck und/oder andere geeignete Epitaxie-Wachstumsparameter abgestimmt, um ein Epitaxie-Wachstum auf Halbleiteroberflächen mit minimalem (bis keinem) Wachstum auf dielektrischen Oberflächen und/oder Nicht-Halbleiteroberflächen zu erreichen. In einigen Ausführungsformen werden die epitaktischen Schichten 178 während der Abscheidung dotiert, indem Dotierstoffe zu einem Quellenmaterial des Epitaxieprozesses hinzugefügt werden. In einigen Ausführungsformen werden Epitaxie-Wachstumsparameter so gesteuert, dass sie eine Verschmelzung von epitaktischen Sourcen/Drains entlang der y-Richtung verhindern, wie etwa eine Verschmelzung zwischen epitaktischen Source/Drains vom n-Typ und epitaktischen Source/Drains vom p-Typ. In einigen Ausführungsformen werden die epitaktischen Schichten 178 durch einen Ionenimplantationsprozess nach einem Abscheidungsprozess dotiert. In einigen Ausführungsformen werden Temperprozesse durchgeführt, um Dotierstoffe in den epitaktischen Schichten 178 und/oder anderen Source/Drain-Bereichen, wie etwa HDD-Bereichen und/oder LDD-Bereichen, zu aktivieren. In einigen Ausführungsformen werden die epitaktischen Source/Drains 180 im Bereich 154A und die epitaktischen Source/Drains 180 im Bereich 154B in getrennten Verarbeitungssequenzen gebildet, beispielsweise durch das Maskieren des Bereichs 154A, wenn epitaktische Source/Drains für Transistoren vom n-Typ im Bereich 154B gebildet werden, und das Maskieren des Bereichs 154B, wenn epitaktische Source/Drains für Transistoren vom p-Typ im Bereich 154A gebildet werden.
  • Bei Betrachtung von 2O, 3O und 4O wird eine Dielektrikumsschicht über der Multigate-Vorrichtung 100 gebildet. In der dargestellten Ausführungsform weist die Dielektrikumsschicht eine Mehrschichtstruktur auf, wie etwa eine Kontakt-Ätzstoppschicht (CESL) 186 und eine dielektrische Zwischenschicht (ILD-Schicht) 188. Die ILD-Schicht 188 und die CESL 186 sind über den epitaktischen Source/Drain-Elementen 180 angeordnet. In der X-Z-Ebene (2O) füllen die ILD-Schicht 188 und die CESL 186 Zwischenräume zwischen benachbarten Gate-Strukturen 150, die CESL 186 befindet sich zwischen der ILD-Schicht 188 und den Gate-Abstandshaltern 148 und die CESL 186 liegt zwischen der ILD-Schicht 188 und den epitaktischen Source/Drains 180. In der Y-Z-Ebene (3O) füllen die ILD-Schicht 188 und die CESL 186 Zwischenräume zwischen benachbarten epitaktischen Source/Drains 180, die CESL 186 befindet sich zwischen der ILD-Schicht 188 und den Isolationselementen 142 und die CESL 186 befindet sich zwischen der ILD-Schicht 188 und den epitaktischen Source/Drains 180.
  • Die ILD-Schicht 188 enthält ein dielektrisches Material, wie etwa Siliziumoxid, Tetraethylorthosilikat-Oxid (TEOS-Oxid), PSG, BSG, BPSG, FSG, kohlenstoffdotiertes Oxid, Black Diamond® (Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorpher fluorierter Kohlenstoff, Parylen, dielektrisches Material auf Basis von Benzocyclobuten (BCB), SiLK (Dow Chemical, Midland, Michigan), Polyimid, anderes dielektrisches Material oder Kombinationen davon. In einigen Ausführungsformen enthält die ILD-Schicht 188 ein dielektrisches Material mit niedrigem k-Wert, wie z. B. kohlenstoffdotiertes Oxid, oder ein dielektrisches Material mit extrem niedrigem k-Wert (z. B. k ≤ 2,5), wie z. B. poröses kohlenstoffdotiertes Oxid und/oder poröses Siliziumdioxid. Die CESL 186 enthält ein anderes Material als die ILD-Schicht 188, beispielsweise ein dielektrisches Material, das sich von dem dielektrischen Material der ILD-Schicht 188 unterscheidet. Wenn die ILD-Schicht 188 ein dielektrisches Material mit niedrigem k-Wert, beispielsweise poröses Siliziumoxid, enthält, kann die CESL 186 beispielsweise Silizium und Stickstoff enthalten, wie z. B. Siliziumnitrid, Siliziumcarbonitrid oder Siliziumoxicarbonitrid. Die CESL 186 und/oder die ILD-Schicht 188 können eine mehrschichtige Struktur aufweisen.
  • Das Bilden der dielektrischen Schicht kann das Abscheiden der CESL 186 über der Multigate-Vorrichtung 100, das Abscheiden der ILD-Schicht 188 über der CESL 186 und das Durchführen eines CMP- und/oder anderen Planarisierungsprozesses bis zum Erreichen (Freilegen) der Oberseiten der Dummy-Gates 145 (z. B. obere Oberflächen davon) umfassen. In einigen Ausführungsformen entfernt der Planarisierungsprozess Hartmasken von den Dummy-Gates 145, um darunter liegende Dummy-Gate-Elektroden, wie etwa Polysilizium-Gate-Elektroden, freizulegen. Die CESL 186 und die ILD-Schicht 188 werden durch CVD, PVD, ALD, HDPCVD, HARP, FCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren oder Kombinationen davon gebildet. In einigen Ausführungsformen wird die ILD-Schicht 188 durch FCVD, HARP, HDPCVD oder Kombinationen davon gebildet.
  • Bei Betrachtung von 2P-2R, 3P-3R und 4P-4R wird ein Gate-Austauschprozess durchgeführt, um die Dummy-Gates 145 durch Gate-Stapel 190 zu ersetzen, von denen jeder ein Gate-Dielektrikum 192 und eine Gate-Elektrode 194 enthält. In 2P, 3P und 4P werden beispielsweise die Dummy-Gates 145 entfernt, um Gate-Öffnungen 196 zu bilden, die die Kanalbereiche der Finne 130A und der Finne 130B freilegen. In der X-Z-Ebene (2P) befinden sich die Gate-Öffnungen 196 zwischen den Gate-Abstandshaltern 148 und legen die obersten Halbleiterschichten 120 frei. In der Y-Z-Ebene (4P) legen die Gate-Öffnungen 196 die Halbleiterschichten 120, die Halbleiterschichten 115, die Isolationsschichten 160A und die Isolationsschichten 160B frei. In einigen Ausführungsformen entfernt ein Ätzprozess selektiv die Dummy-Gates 145 in Bezug auf die Halbleiterschichten 115, die Halbleiterschichten 120, die Gate-Abstandshalter 148, die Isolationsschichten 160A, die Isolationsschichten 160B, die CESL 186, die ILD-Schicht 188, andere Vorrichtungselemente oder Kombinationen davon. Mit anderen Worten, der Ätzprozess entfernt die Dummy-Gates 145 mit minimaler (bis keiner) Entfernung der Halbleiterschichten 115, der Halbleiterschichten 120, der Gate-Abstandshalter 148, der Isolationsschichten 160A, der Isolationsschichten 160B, der CESL 186 und der ILD-Schicht 188. Der Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon.
  • Vor dem Bilden der Gate-Stapel 190 in den Gate-Öffnungen 196 wird ein Kanalfreisetzungsprozess durchgeführt, um aufgehängte Kanalschichten zu bilden. In 2Q, 3Q und 4Q werden beispielsweise die durch die Gate-Öffnungen 196 freigelegten Halbleiterschichten 115 selektiv entfernt, um Spalten 198 zu bilden, wodurch die Halbleiterschichten 120 in den Kanalbereichen der Multigate-Vorrichtung 100 aufgehängt werden. Die Spalten 198 befinden sich zwischen den Halbleiterschichten 120, zwischen den Halbleiterschichten 120 und den Isolationsschichten 160A und zwischen den Halbleiterschichten 120 und den Isolationsschichten 160B. In der dargestellten Ausführungsform weist jeder Kanalbereich drei aufgehängte Halbleiterschichten 120 auf, die im Folgenden als Kanalschichten 120' bezeichnet werden. Die Kanalschichten 120' sind vertikal entlang der z-Richtung gestapelt und stellen jeweils drei Kanäle bereit, durch die Strom zwischen jeweiligen epitaktischen Source/Drain-Elementen 118 fließen kann. In einigen Ausführungsformen werden die Halbleiterschichten 115 durch einen Ätzprozess selektiv entfernt, wobei die Halbleiterschichten 120, die Gate-Abstandshalter 148, die Isolationsschichten 160A, die Isolationsschichten 160B, die inneren Abstandshalter 172, die ILD-Schicht 188 oder Kombinationen davon nur minimal (bis gar nicht) geätzt werden. In einigen Ausführungsformen wird für den Ätzprozess ein Ätzmittel ausgewählt, das Siliziumgermanium (d. h. Halbleiterschichten 115) mit einer höheren Rate ätzt als Silizium (d. h. Halbleiterschichten 120) und dielektrische Materialien (d. h. Gate-Abstandshalter 148, Isolationsschichten 160A, Isolationsschichten 160B, innere Abstandshalter 172, ILD-Schicht 188 oder Kombinationen davon) (d. h., das Ätzmittel hat eine hohe Ätzselektivität in Bezug auf Siliziumgermanium). Der Ätzprozess ist ein Trockenätzen, ein Nassätzen, ein anderer geeigneter Ätzprozess oder Kombinationen davon. In einigen Ausführungsformen wandelt ein Oxidationsprozess vor dem Durchführen des Ätzprozesses die Halbleiterschichten 115 in Silizium-Germanium-Oxid-Elemente um, und der Ätzprozess entfernt dann die Silizium-Germanium-Oxid-Elemente. In einigen Ausführungsformen wird während und/oder nach dem Entfernen der Halbleiterschichten 115 ein Ätzprozess durchgeführt, um ein Profil der Halbleiterschichten 120 zu modifizieren, um Zielabmessungen und/oder Zielformen für die Kanalschichten 120' zu erreichen. Beispielsweise können die Kanalschichten 120' zylindrisch geformte Profile (z. B. Nanodrähte), rechteckig geformte Profile (z. B. Nanostäbchen), blattförmige Profile (z. B. Nanoblätter) (z. B. Abmessungen in der X-Y-Ebene sind größer als Abmessungen in der X-Z-Ebene und der Y-Z-Ebene, um blattartige Strukturen zu bilden) oder jedes andere geeignete geformte Profil aufweisen. In einigen Ausführungsformen haben die Kanalschichten 120' Abmessungen im Nanometerbereich und können einzeln oder gemeinsam als „Nanostrukturen“ bezeichnet werden. In einigen Ausführungsformen haben die Kanalschichten 120' Abmessungen im Subnanometerbereich und/oder andere geeignete Abmessungen.
  • In 2R, 3R und 4R umfasst die Verarbeitung das Bilden von Gate-Stapeln 190 (auch als High-k/Metall-Gates bezeichnet), die die Gate-Öffnungen 196 und die Spalten 198 füllen. Die Gate-Stapel 190 und die Gate-Abstandshalter 148 werden gemeinsam als Gate-Strukturen 150 bezeichnet. Dort, wo die Multigate-Vorrichtung 100 zumindest einen GAA-Transistor aufweist, wie etwa in der vorliegenden Ausführungsform, sind die Kanalschichten 120' von den Gate-Stapeln umgeben. Die Gate-Stapel 190 sind zwischen den Kanalschichten 120', zwischen den Kanalschichten 120' und den Isolationsschichten 160A und zwischen den Kanalschichten 120' und den Isolationsschichten 160B angeordnet (2P und 4P). In der Y-Z-Ebene (2P) sind die Gate-Stapel 190 zwischen den jeweiligen Gate-Abstandshaltern 148 und den jeweiligen inneren Abstandshaltern 172 angeordnet. Die Gate-Stapel 190 sind derart eingerichtet, dass sie die gewünschte Funktionalität gemäß den Designanforderungen der Multigate-Vorrichtung 100 erreichen, und die Gate-Stapel 190 können die gleichen oder unterschiedliche Schichten und/oder Materialien enthalten. Wie angemerkt, enthalten die Gate-Stapel 190 ein jeweiliges Gate-Dielektrikum 192, von denen jedes eine Gate-Dielektrikumsschicht enthalten kann, und eine jeweilige Gate-Elektrode 194, von denen jede eine Austrittsarbeitsschicht und eine leitfähige Bulk-Schicht (oder Füllschicht) enthalten kann. Die Gate-Stapel 190 können zahlreiche andere Schichten enthalten, beispielsweise Deckschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon. In einigen Ausführungsformen weisen die Gate-Dielektrika 192 eine Gate-Dielektrikumsschicht auf, die über einer Grenzflächenschicht angeordnet ist (einschließlich eines dielektrischen Materials, wie z. B. Siliziumoxid), und Gate-Elektroden 194 sind über den Gate-Dielektrika 192 angeordnet. Die Gate-Dielektrikumsschicht enthält ein dielektrisches Material, wie z. B. Siliziumoxid, dielektrisches Material mit hohem k-Wert, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. Zu Beispielen für dielektrisches Material mit hohem k-Wert zählen Hafniumdioxid (HfO2), HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, Zirkoniumoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung (HfO2-Al2O3-Legierung), andere geeignete dielektrische Materialien mit hohem k-Wert oder Kombinationen davon. In einigen Ausführungsformen ist die Gate-Dielektrikumschicht eine Dielektrikumschicht mit hohem k-Wert. Die Gate-Elektroden 194 enthalten ein leitfähiges Material, wie etwa Polysilizium, Al, Cu, Ti, Ta, W, Mo, Co, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, ein anderes leitfähiges Material oder Kombinationen davon. In einigen Ausführungsformen ist die Austrittsarbeitsschicht eine leitfähige Schicht, die so abgestimmt ist, dass sie eine gewünschte Austrittsarbeit (wie etwa eine Austrittsarbeit vom n-Typ oder eine Austrittsarbeit vom p-Typ) aufweist, und die leitfähige Bulk-Schicht ist eine leitfähige Schicht, die über der Austrittsarbeitsschicht gebildet ist. In einigen Ausführungsformen enthält die Austrittsarbeitsschicht Austrittsarbeitsmaterialien vom n-Typ, wie etwa Ti, Ag, Mn, Zr, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, andere geeignete Austrittsarbeitsmaterialien vom n-Typ oder Kombinationen davon. In einigen Ausführungsformen enthält die Austrittsarbeitsschicht ein Austrittsarbeitsmaterial vom p-Typ, wie etwa Ru, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete Austrittsarbeitsmaterialien vom p-Typ oder Kombinationen davon. Die leitfähige Bulk-Schicht enthält ein geeignetes leitfähiges Material, wie beispielsweise Al, W, Cu, Ti, Ta, Polysilizium, Metalllegierungen, andere geeignete Materialien oder Kombinationen davon. In einigen Ausführungsformen umfasst das Bilden der Gate-Stapel 190 das Abscheiden einer Gate-Dielektrikumsschicht über der Multigate-Vorrichtung 100, die die Gate-Öffnungen (z. B. die Gate-Öffnungen 196 und die Spalten 198) teilweise füllt, das Abscheiden einer Gate-Elektrodenschicht über der Gate-Dielektrikumsschicht, die den Rest der Gate-Öffnungen füllt, und das Durchführen eines Planarisierungsprozesses, wie etwa CMP, auf der Gate-Elektrodenschicht und/oder der Gate-Dielektrikumsschicht. Die Abscheidungsprozesse können CVD, PVD, ALD, RPCVD, PECVD, HDPCVD, FCVD, HARP, LPCVD, ALCVD, APCVD, SACVD, MOCVD, Plattieren, andere geeignete Verfahren oder Kombinationen davon umfassen.
  • In einigen Ausführungsformen weist die Multigate-Vorrichtung 100 mindestens einen Transistor auf, der einen Kanal (z. B. Kanalschichten 120'), Source/Drains (z. B. epitaktische Source/Drains 180) und ein Gate (z. B. Gate-Stapel 190) aufweist. Das Gate greift in den Kanal ein, der zwischen Source/Drains definiert ist, und während des Betriebs kann Strom zwischen Source/Drains (z. B. zwischen Source und Drain oder umgekehrt) fließen, und das Gate und der Kanal sind über einem erhöhten Abschnitt (z. B. Substraterweiterungen 105'/Mesas 105") eines Bulk-Substrats (z. B. Substrat 105') angeordnet. Da der erhöhte Abschnitt des Bulk-Substrats durch eine Isolationsschicht (z. B. Isolationsschicht 160A/Isolationsschicht 160B) und undotierte Abschnitte der epitaktischen Source/Drains (z. B. undotierte epitaktische Schichten 176), wie z. B. hierin beschrieben, physikalisch und elektrisch vom Gate isoliert ist, weist der Transistor einen minimalen bis keinen Leckstrom durch das Bulk-Substrat auf und zeigt eine reduzierte parasitäre Kapazität und eine verbesserte Leistung im Vergleich zu herkömmlichen GAA-Transistoren.
  • In einigen Ausführungsformen kann das Herstellen der Multigate-Vorrichtung 100 das Bilden verschiedener Kontakte umfassen, um den Betrieb der Transistoren der Multigate-Vorrichtung 100 zu erleichtern. Beispielsweise können eine oder mehrere dielektrische Schichten (z. B. ähnlich der ILD-Schicht 188 und/oder der CESL 186) über den Gate-Strukturen (einschließlich der Gate-Stapel 190 und der Gate-Abstandshalter 148) und der ILD-Schicht 188 gebildet werden. Kontakte können dann in der ILD-Schicht 188/CESL 186 und/oder darüber angeordneten dielektrischen Schichten gebildet werden. Beispielsweise werden jeweils Kontakte ausgebildet, die physikalisch und/oder elektrisch mit den Gate-Stapeln 190 und mindestens einer epitaktischen Source/Drain 180 der Multigate-Vorrichtung 100 koppeln. Die Kontakte enthalten ein leitfähiges Material, wie etwa Metall. Zu den Metallen zählen Aluminium, Aluminiumlegierungen (wie etwa Aluminium/Silizium/Kupferlegierungen), Kupfer, Kupferlegierungen, Titan, Titannitrid, Tantal, Tantalnitrid, Wolfram, Polysilizium, Metallsilizid, andere geeignete Metalle oder Kombinationen davon. Das Metallsilizid kann Nickelsilizid, Kobaltsilizid, Wolframsilizid, Tantalsilizid, Titansilizid, Platinsilizid, Erbiumsilizid, Palladiumsilizid oder Kombinationen davon enthalten. In einigen Ausführungsformen sind dielektrische Schichten, die über der ILD-Schicht 188/CESL 186 angeordnet sind, und die Kontakte (zum Beispiel der Gate-Kontakt und die Source/Drain-Kontakte, die sich durch die ILD-Schicht 188, die CESL 186 und/oder die darüber angeordneten dielektrischen Schichten erstrecken) ein Abschnitt des MLI-Merkmals, das über dem Substrat 105 angeordnet ist. Das MLI-Merkmal kann eine Kombination aus Metallschichten und dielektrischen Schichten enthalten, die dazu eingerichtet sind, um vertikale Verbindungselemente, wie etwa Kontakte und/oder Durchkontaktierungen, und/oder horizontale Verbindungselemente, wie etwa Leitungen, zu bilden. Die verschiedenen leitfähigen Elemente enthalten Materialien, die den Kontakten ähnlich sind. In einigen Ausführungsformen wird ein Damascene-Prozess und/oder ein Dual-Damascene-Prozess verwendet, um das MLI-Merkmal zu bilden.
  • 6A-6C sind fragmentarische Querschnittsansichten einer Multigate-Vorrichtung 200, in Teilen oder als Ganzes, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Der Klarheit und Einfachheit halber sind ähnliche Merkmale der Multigate-Vorrichtung 200 in 6A-6C und der Multigate-Vorrichtung 100 in 2A-2R, 3A-3R, 4A-4R und 5A-5C durch die gleichen Bezugsziffern gekennzeichnet. 6B ist entlang der Linie 1-1 von 6A aufgenommen. 6C ist entlang der Linien 2-2 und Linien 2'-2' von 6A aufgenommen. 6A-6C wurden der Klarheit halber vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können zur Multigate-Vorrichtung 200 hinzugefügt werden, und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der Multigate-Vorrichtung 200 ersetzt, modifiziert oder ausgeschlossen werden.
  • Die Multigate-Vorrichtung 200 ist in vielerlei Hinsicht der Multigate-Vorrichtung 100 ähnlich. In den 6A-6C ist die Multigate-Vorrichtung 200 ähnlich eingerichtet und hergestellt wie die Multigate-Vorrichtung 100, außer dass die Multigate-Vorrichtung 200 eine Füllschicht 260A im Bereich 154B und eine Füllschicht 260B im Bereich 154A enthält. Die Füllschicht 260A und die Füllschicht 260B enthalten unterschiedliche Materialien, und die Materialien werden ausgewählt, um die Kapazitätsverringerung, andere Leistungsparameter, deren Herstellung oder Kombinationen davon in den jeweiligen Bereichen auf der Grundlage der darin hergestellten Bauelemente und/oder Strukturen zu optimieren. In einigen Ausführungsformen enthalten die Füllschicht 260A und die Füllschicht 260B dielektrische Materialien mit unterschiedlichen dielektrischen Konstanten. Wenn beispielsweise der Bereich 154A ein p-Typ-Vorrichtungsbereich mit einem p-Typ-Transistor darin ist und der Bereich 154B ein n-Typ-Vorrichtungsbereich mit einem n-Typ-Transistor darin ist, wird ein dielektrisches Material und/oder eine dielektrische Konstante der Füllschicht 260A ausgewählt, das bzw. die die parasitäre Kapazität in dem n-Typ-Vorrichtungsbereich reduziert wird, und ein dielektrisches Material und/oder eine dielektrische Konstante der Füllschicht 260B wird ausgewählt, das bzw. die die Kapazität in dem p-Typ-Vorrichtungsbereich verringert. Da in einigen Ausführungsformen eine Mesa-Leckage n-Typ-Vorrichtungen stärker beeinflusst als p-Typ-Vorrichtungen (d. h., die Leistung von p-Typ-Vorrichtungen ist immun gegen Mesa-Leckage und/oder weniger anfällig), kann die Füllschicht 260A (im Bereich 154B, wie etwa ein Vorrichtungsbereich vom n-Typ) ein dielektrisches Material wie etwa Siliziumnitrid enthalten, und die Füllschicht 260B (im Bereich 154A, wie etwa ein Vorrichtungsbereich vom p-Typ) kann ein Halbleitermaterial wie etwa Silizium enthalten. Das Bereitstellen des n-Typ-Vorrichtungsbereichs mit einer Isolationsschicht (d. h. Füllschicht 260A) zwischen den Substraterweiterungen 105'/Mesas 105" und dem Gate-Stapel 190 kann die parasitäre Kapazität reduzieren, Mesa-Leckagen unterdrücken, die DIBL-Steuerung verbessern oder Kombinationen davon der n-Typ-Transistoren im Bereich 154B verbessern. Das Bereitstellen des p-Typ-Vorrichtungsbereichs mit einer Halbleiterschicht (d. h. Füllschicht 260B) zwischen den Substraterweiterungen 105'/Mesas 105" und dem Gate-Stapel 190 stellt eine Gate-Steuerung für „Mesa-Kanäle“ bereit (z. B., weil der Gate-Stapel 190 zwischen den Substraterweiterungen 105'/Mesas 105" liegt), die die Durchlassleistung von p-Typ-Transistoren im Bereich 154A erhöhen können. In solchen Ausführungsformen können die APT-Schichten 106 Bodenleckagen in dem p-Typ-Vorrichtungsbereich ausreichend blockieren.
  • 7A-7C sind fragmentarische Querschnittsansichten einer Multigate-Vorrichtung 300, in Teilen oder als Ganzes, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Der Klarheit und Einfachheit halber sind ähnliche Merkmale der Multigate-Vorrichtung 300 in 7A-7C und der Multigate-Vorrichtung 100 in 2A-2R, 3A-3R, 4A-4R und 5A-5C durch die gleichen Bezugsziffern gekennzeichnet. 7B ist entlang der Linie 1-1 von 7A aufgenommen. 7C ist entlang der Linien 2-2 und Linien 2'-2' von 7A aufgenommen. Die 7A-7C wurden der Klarheit halber vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können zur Multigate-Vorrichtung 300 hinzugefügt werden, und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der Multigate-Vorrichtung 300 ersetzt, modifiziert oder ausgeschlossen werden.
  • Die Multigate-Vorrichtung 300 ist in vielerlei Hinsicht der Multigate-Vorrichtung 100 ähnlich. In den 7A-7C ist die Multigate-Vorrichtung 300 ähnlich eingerichtet und hergestellt wie die Multigate-Vorrichtung 100, außer dass die Multigate-Vorrichtung 300 einen Luftspalt 362A innerhalb der Isolationsschicht 160A und einen Luftspalt 362B innerhalb der Isolationsschicht 160B enthält. In der X-Z-Ebene (7A) erstrecken sich der Luftspalt 362A und der Luftspalt 362B zwischen undotierten epitaktischen Schichten 176. In der Y-Z-Ebene (7C) erstrecken sich der Luftspalt 362A und der Luftspalt 362B jeweils kontinuierlich entlang der y-Richtung. Zum Beispiel erstrecken sich der Luftspalt 362B und der Luftspalt 362A über die Substraterweiterungen 105' und die Isolationselemente 142. Da Luft eine dielektrische Konstante hat, die etwa eins beträgt (k ≈ 1), was niedriger ist als die dielektrischen Konstanten von dielektrischen, isolierenden Materialien (z B. Siliziumnitrid), können der Luftspalt 362A und der Luftspalt 362B die parasitäre Kapazität zwischen den Gates 190 und den Substraterweiterungen 105 /Mesas 105" weiter reduzieren, was die Leistung der Multigate-Vorrichtung 300 ferner verbessern kann. In einigen Ausführungsformen in der X-Z-Ebene sind der Luftspalt 362A und der Luftspalt 362B von der Isolationsschicht 160A bzw. der Isolationsschicht 160B umgeben. Der Luftspalt 362A und der Luftspalt 362B können während der Abscheidung der Isolationsschicht 160B bzw. der Isolationsschicht 160A gebildet werden. In einigen Ausführungsformen wird die Dicke t1 der Opferschicht 108A und/oder die Dicke t4 der Opferschichten 108B verringert, um die Bildung des Luftspalts 362A und des Luftspalts 362B zu erleichtern.
  • Die Multigate-Vorrichtung 200 und/oder die Multigate-Vorrichtung 300 kann mindestens einen GAA-Transistor enthalten, wie etwa mindestens einen GAA-Transistor vom p-Typ und/oder mindestens einen GAA-Transistor vom n-Typ. Die Multigate-Vorrichtung 200 und/oder die Multigate-Vorrichtung 300 kann in einem Mikroprozessor, einem Speicher, einer anderen IC-Vorrichtung oder Kombinationen davon enthalten sein. In einigen Ausführungsformen ist die Multigate-Vorrichtung 200 und/oder die Multigate-Vorrichtung 300 ein Teil eines IC-Chips, eines SoC oder eines Teils davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen enthält, wie etwa Widerstände, Kondensatoren, Induktoren, Dioden, PFETs, NFETs, MOSFETs, CMOS-Transistoren, BJTs, LDMOS-Transistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon.
  • Bodenisolationstechniken zum Verbessern der Leistung und/oder Zuverlässigkeit von Multigate-Vorrichtungen, wie beispielsweise GAA FETs, werden hierin offenbart. Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen bereit. Eine beispielhafte Halbleiterstruktur weist eine Halbleiter-Mesa, eine Halbleiterschicht, die über der Halbleiter-Mesa angeordnet ist, einen Gate-Stapel, der die Halbleiterschicht umgibt, und eine dielektrische Schicht, die zwischen dem Gate-Stapel und der Halbleiter-Mesa angeordnet ist, auf. Die dielektrische Schicht umhüllt die Halbleiter-Mesa. In einigen Ausführungsformen ist ein Luftspalt in der dielektrischen Schicht angeordnet.
  • In einigen Ausführungsformen weist die Halbleiterstruktur ferner eine epitaktische Source/Drain-Struktur mit einem dotierten Abschnitt, der über einem undotierten Abschnitt angeordnet ist, auf. Der dotierte Abschnitt ist neben der Halbleiterschicht angeordnet. Der undotierte Abschnitt ist neben der dielektrischen Schicht und der Halbleiter-Mesa angeordnet. In einigen Ausführungsformen befindet sich eine obere Oberfläche des undotierten Abschnitts der epitaktischen Source/Drain-Struktur zwischen einer oberen Oberfläche der dielektrischen Schicht und einer unteren Oberfläche der Halbleiterschicht.
  • In einigen Ausführungsformen ist eine erste Dicke der dielektrischen Schicht größer als eine zweite Dicke der Halbleiterschicht. In einigen Ausführungsformen hat die dielektrische Schicht eine erste Abmessung entlang einer ersten Richtung und eine zweite Abmessung entlang einer zweiten Richtung, die sich von der ersten Richtung unterscheidet, und die Halbleiterschicht hat eine dritte Abmessung entlang der ersten Richtung und eine vierte Abmessung entlang der zweiten Richtung. Die erste Abmessung ist ungefähr gleich der dritten Abmessung. Die zweite Abmessung ist größer als die vierte Abmessung.
  • In einigen Ausführungsformen weist die Halbleiterstruktur ferner ein Isolationselement, das neben der Halbleiter-Mesa angeordnet ist, auf. Die dielektrische Schicht befindet sich zwischen dem Isolationselement und dem Gate-Stapel. In einigen Ausführungsformen ist eine erste Dicke der dielektrischen Schicht zwischen dem Gate-Stapel und der Halbleiter-Mesa geringer als eine zweite Dicke der dielektrischen Schicht zwischen dem Gate-Stapel und dem Isolationselement.
  • Eine beispielhafte Vorrichtung enthält eine erste epitaktische Source/Drain und eine zweite epitaktische Source/Drain, die über einem Substrat angeordnet sind. Ein erhöhter Abschnitt des Substrats befindet sich zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain. Die Vorrichtung weist ferner eine Isolationsschicht auf, die über dem erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist. Die Vorrichtung weist ferner eine Kanalschicht auf, die über dem erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist. Die Vorrichtung weist ferner ein Gate auf, das über dem erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist. Das Gate umhüllt die Kanalschicht. Das Gate weist eine Gate-Elektrode und eine Gate-Elektrode auf. Die Isolationsschicht befindet sich zwischen dem Gate und dem erhöhten Abschnitt des Substrats. Die Vorrichtung kann ferner ein über dem Substrat angeordnetes Isolationselement aufweisen. In einigen Ausführungsformen erstreckt sich der erhöhte Abschnitt des Substrats durch das Isolationselement, die Isolationsschicht befindet sich zwischen einem ersten Abschnitt des Gates und dem erhöhten Abschnitt des Substrats und zwischen einem zweiten Abschnitt des Gates und dem Isolationselement, und eine untere Oberfläche des zweiten Abschnitts des Gates befindet sich über einer oberen Oberfläche des erhöhten Abschnitts des Substrats.
  • In einigen Ausführungsformen weisen die erste epitaktische Source/Drain und die zweite epitaktische Source/Drain jeweils eine undotierte epitaktische Schicht auf. Eine obere Oberfläche der undotierten epitaktischen Schicht befindet sich unter einer unteren Oberfläche der Kanalschicht, und eine untere Oberfläche der undotierten epitaktischen Schicht befindet sich unter einer unteren Oberfläche der Isolationsschicht. In einigen Ausführungsformen enthält die Isolationsschicht Silizium und Stickstoff.
  • In einigen Ausführungsformen ist die Kanalschicht eine erste Kanalschicht, der erhöhte Abschnitt des Substrats ist ein erster erhöhter Abschnitt, das Gate ist ein erstes Gate und die Isolationsschicht ist eine erste Isolationsschicht. In solchen Ausführungsformen kann die Vorrichtung ferner eine zweite Kanalschicht aufweisen, die über einem zweiten erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und einer dritten epitaktischen Source/Drain angeordnet ist. Die Vorrichtung kann ferner eine zweite Isolationsschicht aufweisen, die über dem zweiten erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der dritten epitaktischen Source/Drain angeordnet ist. Die Vorrichtung kann ferner ein zweites Gate aufweisen, das über dem zweiten erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist. Das zweite Gate umgibt die zweite Kanalschicht, und die zweite Isolationsschicht befindet sich zwischen dem Gate und dem zweiten erhöhten Abschnitt des Substrats. In einigen Ausführungsformen enthalten die erste Isolationsschicht und die zweite Isolationsschicht ein gleiches Material. In einigen Ausführungsformen enthalten die erste Isolationsschicht und die zweite Isolationsschicht unterschiedliche Materialien.
  • Ein beispielhaftes Verfahren umfasst das Bilden einer Finnenstruktur über einem Substrat. Die Finnenstruktur weist einen Substratabschnitt, eine erste Opferschicht über dem Substratabschnitt, eine erste Halbleiterschicht über der ersten Opferschicht und eine zweite Halbleiterschicht über der ersten Halbleiterschicht auf. Das Verfahren umfasst ferner das Bilden eines Isolationselements, das an den Substratabschnitt der Finnenstruktur angrenzt, und das Bilden einer zweiten Opferschicht über dem Isolationselement. Die zweite Opferschicht grenzt an den Substratabschnitt und die erste Opferschicht an. Das Verfahren umfasst ferner das selektive Entfernen der ersten Opferschicht und der zweiten Opferschicht, um einen Spalt zwischen der ersten Halbleiterschicht und dem Substratabschnitt zu bilden. Das Verfahren umfasst ferner das Füllen des Spalts mit einer Isolationsschicht und in einem ersten Bereich der Finnenstruktur das Entfernen der zweiten Halbleiterschicht, der ersten Halbleiterschicht, der Isolationsschicht und eines Abschnitts des Substratabschnitts, um eine Source/Drain-Vertiefung zu bilden, die sich über eine untere Oberfläche der Isolationsschicht hinaus erstreckt. Das Verfahren umfasst ferner das Bilden einer epitaktischen Source/Drain in der Source/Drain-Vertiefung und in einem zweiten Bereich der Finnenstruktur das Ersetzen der ersten Halbleiterschicht durch einen Gate-Stapel. Der Gate-Stapel umgibt die zweite Halbleiterschicht. Die Isolationsschicht befindet sich zwischen dem Gate-Stapel und dem Substratabschnitt.
  • In einigen Ausführungsformen kann das Bilden der epitaktischen Source/Drain das Bilden einer undotierten epitaktischen Schicht in der Source/Drain-Vertiefung und das Bilden einer dotierten epitaktischen Schicht über der undotierten epitaktischen Schicht in der Source/Drain-Vertiefung umfassen. Eine obere Oberfläche der undotierten epitaktischen Schicht befindet sich unter einer unteren Oberfläche der zweiten Halbleiterschicht und über einer oberen Oberfläche der Isolationsschicht. In einigen Ausführungsformen umfasst das Füllen des Spalts mit der Isolationsschicht das Abscheiden eines dielektrischen Materials und das Trimmen des dielektrischen Materials. In einigen Ausführungsformen enthält die erste Halbleiterschicht Siliziumgermanium mit einer ersten Germaniumkonzentration, die erste Opferschicht enthält Siliziumgermanium mit einer zweiten Germaniumkonzentration und die zweite Opferschicht enthält Siliziumgermanium mit einer dritten Germaniumkonzentration. Die erste Germaniumkonzentration ist geringer als die zweite Germaniumkonzentration und die dritte Germaniumkonzentration.
  • Die vorhergehenden Ausführungen skizzieren Merkmale mehrerer Ausführungsformen, damit Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage zum Entwickeln oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/311087 [0001]

Claims (20)

  1. Halbleiterstruktur, aufweisend: eine Halbleiter-Mesa; eine Halbleiterschicht, die über der Halbleiter-Mesa angeordnet ist; einen Gate-Stapel, der die Halbleiterschicht umgibt; und eine dielektrische Schicht, die zwischen dem Gate-Stapel und der Halbleiter-Mesa angeordnet ist, wobei die dielektrische Schicht die Halbleiter-Mesa umhüllt.
  2. Halbleiterstruktur nach Anspruch 1, ferner aufweisend eine epitaktische Source/Drain-Struktur mit einem dotierten Abschnitt, der über einem undotierten Abschnitt angeordnet ist, wobei der dotierte Abschnitt neben der Halbleiterschicht angeordnet ist und der undotierte Abschnitt neben der dielektrischen Schicht und der Halbleiter-Mesa angeordnet ist.
  3. Halbleiterstruktur nach Anspruch 2, wobei eine obere Oberfläche des undotierten Abschnitts der epitaktischen Source/Drain-Struktur zwischen einer oberen Oberfläche der dielektrischen Schicht und einer unteren Oberfläche der Halbleiterschicht liegt.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine erste Dicke der dielektrischen Schicht größer ist als eine zweite Dicke der Halbleiterschicht.
  5. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei: die dielektrische Schicht eine erste Abmessung entlang einer ersten Richtung und eine zweite Abmessung entlang einer zweiten Richtung, die von der ersten Richtung verschieden ist, aufweist; die Halbleiterschicht eine dritte Abmessung entlang der ersten Richtung und eine vierte Abmessung entlang der zweiten Richtung aufweist; und die erste Abmessung etwa gleich der dritten Abmessung ist und die zweite Abmessung größer als die vierte Abmessung ist.
  6. Halbleiterstruktur nach Anspruch 1, ferner aufweisend ein Isolationselement, das neben der Halbleiter-Mesa angeordnet ist, wobei die dielektrische Schicht zwischen dem Isolationsmerkmal und dem Gate-Stapel liegt.
  7. Halbleiterstruktur nach Anspruch 6, wobei eine erste Dicke der dielektrischen Schicht zwischen dem Gate-Stapel und der Halbleiter-Mesa kleiner ist als eine zweite Dicke der dielektrischen Schicht zwischen dem Gate-Stapel und dem Isolationselement.
  8. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, die ferner einen in der dielektrischen Schicht angeordneten Luftspalt aufweist.
  9. Vorrichtung, aufweisend: eine erste epitaktische Source/Drain und eine zweite epitaktische Source/Drain, die über einem Substrat angeordnet sind, wobei ein erhöhter Abschnitt des Substrats zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain liegt; eine Isolationsschicht, die über dem erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist; eine Kanalschicht, die über dem erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist; und ein Gate, das über dem erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist, wobei: das Gate die Kanalschicht umhüllt, das Gate eine Gate-Elektrode und eine Gate-Elektrode enthält, und die Isolationsschicht zwischen dem Gate und dem erhöhten Abschnitt des Substrats liegt.
  10. Vorrichtung nach Anspruch 9, ferner aufweisend ein Isolationselement, das über dem Substrat angeordnet ist, wobei: der erhöhte Abschnitt des Substrats sich durch das Isolationselement erstreckt; die Isolationsschicht zwischen einem ersten Abschnitt des Gates und dem erhöhten Abschnitt des Substrats und zwischen einem zweiten Abschnitt des Gates und dem Isolationselement liegt; und eine untere Oberfläche des zweiten Abschnitts des Gates über einer oberen Oberfläche des erhöhten Abschnitts des Substrats liegt.
  11. Vorrichtung nach Anspruch 9 oder 10, wobei die erste epitaktische Source/Drain und die zweite epitaktische Source/Drain jeweils eine undotierte epitaktische Schicht enthält, wobei eine obere Oberfläche der undotierten epitaktischen Schicht unter einer unteren Oberfläche der Kanalschicht liegt.
  12. Vorrichtung nach Anspruch 11, wobei eine untere Oberfläche der undotierten epitaktischen Schicht unter einer unteren Oberfläche der Isolationsschicht liegt.
  13. Vorrichtung nach einem der Ansprüche 9 bis 12, wobei die Isolationsschicht Silizium und Stickstoff enthält.
  14. Vorrichtung nach einem der vorhergehenden Ansprüche 9 bis 13, wobei die Kanalschicht eine erste Kanalschicht ist, der erhöhte Abschnitt des Substrats ein erster erhöhter Abschnitt ist, das Gate ein erstes Gate ist, die Isolationsschicht eine erste Isolationsschicht ist und die Vorrichtung ferner Folgendes aufweist: eine zweite Kanalschicht, die über einem zweiten erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und einer dritten epitaktischen Source/Drain angeordnet ist; eine zweite Isolationsschicht, die über dem zweiten erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der dritten epitaktischen Source/Drain angeordnet ist; und ein zweites Gate, das über dem zweiten erhöhten Abschnitt des Substrats und zwischen der ersten epitaktischen Source/Drain und der zweiten epitaktischen Source/Drain angeordnet ist, wobei: das zweite Gate die zweite Kanalschicht umgibt, und die zweite Isolationsschicht zwischen dem Gate und dem zweiten erhöhten Abschnitt des Substrats liegt.
  15. Vorrichtung nach Anspruch 14, wobei die erste Isolationsschicht und die zweite Isolationsschicht dasselbe Material enthalten.
  16. Vorrichtung nach Anspruch 14, wobei die erste Isolationsschicht und die zweite Isolationsschicht unterschiedliche Materialien enthalten.
  17. Verfahren, umfassend: Bilden einer Finnenstruktur über einem Substrat, wobei die Finnenstruktur einen Substratabschnitt, eine erste Opferschicht über dem Substratabschnitt, eine erste Halbleiterschicht über der ersten Opferschicht und eine zweite Halbleiterschicht über der ersten Halbleiterschicht enthält; Bilden eines Isolationselements neben dem Substratabschnitt der Finnenstruktur; Bilden einer zweiten Opferschicht über dem Isolationselement, wobei die zweite Opferschicht neben dem Substratabschnitt und der ersten Opferschicht liegt; selektives Entfernen der ersten Opferschicht und der zweiten Opferschicht, wodurch ein Spalt zwischen der ersten Halbleiterschicht und dem Substratabschnitt gebildet wird; Füllen des Spalts mit einer Isolationsschicht; Entfernen der zweiten Halbleiterschicht, der ersten Halbleiterschicht, der Isolationsschicht und eines Abschnitts des Substratabschnitts in einem ersten Bereich der Finnenstruktur, wodurch eine Source/Drain-Vertiefung in dem ersten Bereich der Finnenstruktur gebildet wird, die sich über eine untere Oberfläche der Isolationsschicht hinaus erstreckt; Bilden einer epitaktischen Source/Drain in der Source/Drain-Vertiefung; und Ersetzen der ersten Halbleiterschicht durch einen Gate-Stapel in einem zweiten Bereich der Finnenstruktur, wobei der Gate-Stapel die zweite Halbleiterschicht umgibt und die Isolationsschicht zwischen dem Gate-Stapel und dem Substratabschnitt liegt.
  18. Verfahren nach Anspruch 17, wobei das Bilden der epitaktischen Source/Drain Folgendes umfasst: Bilden einer undotierten epitaktischen Schicht in der Source/Drain-Vertiefung, wobei eine obere Oberfläche der undotierten epitaktischen Schicht unter einer unteren Oberfläche der zweiten Halbleiterschicht und über einer oberen Oberfläche der Isolationsschicht liegt; und Bilden einer dotierten epitaktischen Schicht über der undotierten epitaktischen Schicht in der Source/Drain-Vertiefung.
  19. Verfahren nach Anspruch 17 oder 18, wobei die erste Halbleiterschicht Siliziumgermanium mit einer ersten Germaniumkonzentration enthält, die erste Opferschicht Siliziumgermanium mit einer zweiten Germaniumkonzentration enthält, die zweite Opferschicht Siliziumgermanium mit einer dritten Germaniumkonzentration enthält, die erste Germaniumkonzentration niedriger ist als die zweite Germaniumkonzentration und die erste Germaniumkonzentration niedriger ist als die dritte Germaniumkonzentration.
  20. Verfahren nach einem der vorhergehenden Ansprüche 17 bis 19, wobei das Füllen des Spalts mit der Isolationsschicht das Abscheiden eines dielektrischen Materials und das Trimmen des dielektrischen Materials umfasst.
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