DE102021111813A1 - Multigate-vorrichtung mit luftspaltabstandhalter und rückseitigem schienenkontakt und deren herstellungsverfahren - Google Patents

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Guan-Lin Chen
Kuo-Cheng Chiang
Shi Ning Ju
Chih-Hao Wang
Kuan-Lun Cheng
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Abstract

Verfahren und Vorrichtungen, die eine Multigate-Vorrichtung aufweist mit einer Kanalschicht, die zwischen einem Source-Merkmal und einem Drain-Merkmal angeordnet ist, einem Metallgate, das die Kanalschicht umgibt, einem ersten Luftspalt-Abstandhalter, der zwischen dem Metallgate und dem Source-Merkmal liegt, und einem zweiten Luftspalt-Abstandhalter, der zwischen dem Metallgate und dem Drain-Merkmal liegt. Ein rückseitiger Kontakt erstreckt sich zu dem Source-Merkmal. Eine Stromleitungsmetallisierungsschicht ist mit dem rückseitigen Kontakt verbunden.

Description

  • PRIORITÄT
  • Diese Anmeldung ist eine nichtvorläufige Anmeldung und beansprucht die Priorität der vorläufigen US-Patentanmeldung 62/706,099 , eingereicht am 31. Juli 2020, deren gesamte Offenbarung durch Bezugnahme hiermit hierin aufgenommen wird.
  • HINTERGRUND
  • In der Elektronikindustrie steigt die Nachfrage nach immer kleineren und schnelleren elektronischen Vorrichtungen, die gleichzeitig eine größere Anzahl von immer komplexeren und anspruchsvolleren Funktionen bewältigen können. Um diesen Anforderungen gerecht zu werden, besteht in der Industrie für integrierte Schaltungen (ICs) ein anhaltender Trend zur Herstellung kostengünstiger, leistungsstarker und stromsparender ICs. Bisher wurden diese Ziele zum Großteil durch die Reduzierung von IC-Abmessungen (beispielsweise von minimaler IC-Merkmalsgröße) erreicht, wodurch die Produktionseffizienz verbessert wurde und die damit verbundenen Kosten gesenkt wurden. Allerdings führte eine solche Skalierung auch zu komplexeren IC-Fertigungsprozessen. Um weitere Fortschritte bei IC-Vorrichtungen und ihrer Leistung zu erzielen, sind daher ähnliche Fortschritte bei den IC-Fertigungsprozessen und der Technologie erforderlich.
  • Neuerdings wurden Multigate-Vorrichtungen eingeführt, um die Gate-Steuerung zu verbessern. Es zeigte sich, dass Multigate-Vorrichtungen die Gatekanal-Kopplung erhöhen, den Aus-Zustand-Strom reduzieren und/oder Kurzkanaleffekte (Short Channel Effects, SCEs) verringern. Eine solche Multigate-Vorrichtung ist die GAA-Vorrichtung (Gate-All-Around), die eine Gatestruktur aufweist, welche sich teilweise oder vollständig um einen Kanalbereich herum erstrecken kann, um den Zugang zu dem Kanalbereich auf mindestens zwei Seiten zu ermöglichen. GAA-Vorrichtungen ermöglichen eine aggressive Verkleinerung von IC-Technologien, wobei die Gate-Steuerung beibehalten wird und SCEs unterdrückt werden, wobei sie sich nahtlos in herkömmliche IC-Fertigungsprozesse integrieren lassen. Bei der weiteren Skalierung von GAA-Vorrichtungen ergeben sich jedoch Herausforderungen beim Erreichen der gewünschten Gate-Dichte und Leistung. Beispielsweise können bei der Verkleinerung von Vorrichtungen kleinere leitfähige Merkmale den Widerstand erhöhen, kleinere dielektrische Merkmale können zu einer höheren Kapazität führen, was jeweils die Vorrichtungsleistung beeinträchtigt. Somit sind bestehende GAA-Vorrichtungen und Herstellungsverfahren solcher Vorrichtungen für die vorgesehenen Zwecke zwar generell geeignet, aber nicht in jeder Hinsicht zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung lässt sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen verstehen. Es ist zu beachten, dass die verschiedenen Merkmale gemäß der branchenüblichen Praxis in der Industrie nicht maßstabsgetreu dargestellt sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert werden.
    • 1 ist ein Flussdiagramm eines Verfahrens zur Herstellung einer Multigate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2, 3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A sind fragmentarische Querschnittsansichten der Multigate-Vorrichtung in Teilen oder in ihrer Gesamtheit in verschiedenen Herstellungsstadien (beispielsweise solche in Verbindung mit dem Verfahren in 1) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3B, 4B, 5B, 6B, 7B, 8B, 9B, 10B, 11, 12, 13, 14, 15, 16, 17, 18, 19, 20A, 20B, 21A, 21B, 22A, 22B, 23, 24, 25, 26A, 27A, 28A, 29 und 30A sind fragmentarische perspektivische Ansichten einer Multigate-Vorrichtung, in Teilen oder als Ganzes, in verschiedenen Herstellungsstufen (beispielsweise solche in Verbindung mit dem Verfahren in 1) gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 26B, 27B, 28B, 30B und 30C sind fragmentarische Querschnittsansichten eines Teils der Multigate-Vorrichtung gemäß den Aspekten von 26A, 27A, 28A und 30A.
    • 31A, 31B und 31C sind eine fragmentarische perspektivische Ansicht und fragmentarische Querschnittsansichten einer anderen Multigate-Vorrichtung, in Teilen oder als Ganzes, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung hergestellt werden kann.
    • 32A, 32B und 32C sind eine fragmentarische perspektivische Ansicht und fragmentarische Querschnittsansichten einer anderen Multigate-Vorrichtung, in Teilen oder als Ganzes, die gemäß verschiedenen Aspekten der vorliegenden Offenbarung hergestellt werden kann.
    • 33 ist eine Umrisszeichnung einer Implementierung einer Vorrichtung gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft allgemein integrierte Schaltungsvorrichtungen und insbesondere Techniken zur Herstellung und daraus resultierenden Multigate-Vorrichtungen.
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen und Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Zur Vereinfachung der vorliegenden Offenbarung werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal gegebenenfalls nicht in direktem Kontakt stehen. Ferner werden räumlich relative Begriffe, beispielsweise „unten“, „oben“, „horizontal“, „vertikal“, „oberhalb“, „über“, „unterhalb“, „unter“, „aufwärts“, „abwärts“, „vorne“, „hinten“ usw. sowie Ableitungen davon (beispielsweise „nach unten“, „nach oben“ usw.) zur Vereinfachung der vorliegenden Offenbarung der Beziehung eines Merkmals zu einem anderen Merkmal verwendet. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung umfassen, die die Merkmale aufweist. Ferner, wenn eine Zahl oder ein Zahlenbereich mit „ungefähr“, „etwa“ oder dergleichen beschrieben wird, soll der Begriff Zahlen umfassen, die innerhalb eines angemessenen Bereichs liegen, wobei Schwankungen berücksichtigt werden, die bei der Herstellung naturgemäß auftreten, wie sie von einem Fachmann verstanden werden. Beispielsweise umfasst die Zahl oder der Zahlenbereich einen angemessenen Bereich, der die beschriebene Zahl einschließt, wie beispielsweise innerhalb von +/-10 % der beschriebenen Zahl, basierend auf bekannten Fertigungstoleranzen in Verbindung mit der Herstellung eines Merkmals, das eine mit der Zahl verbundene Eigenschaft aufweist. Beispielsweise kann eine Materialschicht mit einer Dicke von „etwa 5 nm“ einen Abmessungsbereich von 4,5 nm bis 5,5 nm umfassen, wobei Fertigungstoleranzen, die mit dem Aufbringen der Materialschicht verbunden sind, einem Fachmann bekannt sind und +/-10% betragen. Ferner kann es in der vorliegenden Offenbarung vorkommen, dass Bezugszeichen in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt nicht grundsätzlich eine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Konfigurationen vor.
  • Mit abnehmenden Abmessungen von Vorrichtungen kann der Widerstand der zugehörigen Metall-Interconnect-Leitungen, die mit verkleinert werden, ansteigen. Eine Technik zur Verringerung des Widerstands von Metallisierungsleitungen, die nachstehend vorgestellt wird, besteht darin, das Routing auf der Rückseite der Vorrichtung bereitzustellen, wodurch zusätzlicher Platz geschaffen werden kann und somit die Größe der Metallisierungsleitungen erhöht werden kann. Eine Funktionalität für das Metallrouting, die von einer solchen Konfiguration profitieren kann, ist eine Stromschiene. Durch die Konfiguration der rückseitigen Stromschiene der Vorrichtung kann aufgrund des zusätzlichen Platzes für das Routing auch eine höhere Gate-Dichte (beispielsweise dichter gepackte Gates auf der Vorrichtung) erzielt werden. Ferner kann die Breite der Metallisierungsleitung der Stromversorgungsschiene vergrößert werden, wenn auf der Rückseite des Vorrichtung angeordnet. Dies rührt daher, dass die Stromschiene nicht durch das M0-Routing der Vorderseite der Vorrichtung eingeschränkt ist. In einigen Implementierungen kann die Breite der rückseitigen Stromschiene mehr als doppelt so groß sein wie bei einer ähnlich konfigurierten vorderseitigen Stromschiene. Je größer die Breite der Metallisierungsleitung ist, desto geringer ist ihr Widerstand, was sich auf den IR-Abfall und folglich auf die Schaltungsleistung auswirkt.
  • Weitere Verbesserungen, die hierin in einer oder mehreren Ausführungsformen erläutert werden, stellen einen Luftspalt bereit, der zwischen der Gatestruktur und dem Source/Drain-Bereich liegt. Der Luftspalt kann eine Verringerung der Kapazität im Vergleich zu anderen Konfigurationen mit inneren Abstandhaltern ermöglichen, da die Dielektrizitätskonstante von Luft annähernd 1 ist. Der innere Luftspalt-Abstandhalter kann für Verbesserungen der Vorrichtungsleistung sorgen, die eine AC-Reduzierung sowie Geschwindigkeitsverbesserungen für die resultierender Vorrichtung ermöglichen.
  • Die vorliegende Offenbarung schlägt daher Verfahren und Vorrichtungen vor, die einen inneren Abstandhalter bereitstellen, der zumindest teilweise aus einem Luftspalt und/oder einem rückseitigen Metallisierungsrouting (beispielsweise einem Stromschiene-Routing) gebildet wird. In einigen Implementierungen wird der innere Luftspalt-Abstandhalter während der rückseitigen Bearbeitung der Vorrichtung gebildet. Während der rückseitigen Bearbeitung der Vorrichtung werden in einigen Implementierungen einige oder die Gesamtheit der inneren Abstandhalter, die während der Herstellung der Vorrichtungsmerkmale (beispielsweise Gate, Source/Drain) gebildet wurden, selektiv entfernt. Die vorherigen inneren Abstandhalter werden durch Luft ersetzt, die eine Dielektrizitätskonstante nahe 1 aufweist, was die Kapazität der Vorrichtung in vorteilhafter Weise reduziert, wie vorstehend erläutert. In einigen Ausführungsformen umfassen die Verfahren Bilden einer dielektrischen Finne, die eine erste GAA-Vorrichtung (insbesondere ein erstes Metallgate der ersten GAA-Vorrichtung) von einer zweiten GAA-Vorrichtung (insbesondere ein zweites Metallgate der zweiten GAA-Vorrichtung) trennt. Ferner können innere Luftspalt-Abstandhalter zwischen einem Gate und der dielektrischen Finne bereitgestellt werden, die ebenfalls die Vorteile einer niedrigen Dielektrizitätskonstante innerhalb des Raums bieten. Einzelheiten der inneren Luftspalt-Abstandhalter und rückseitigen Verbindungen für Stromschienentechniken zur Herstellung von GAA-Vorrichtungen und daraus resultierenden GAA-Vorrichtungen wie hierin vorgeschlagen werden mit Bezug auf die nachfolgenden Seiten und/oder Zeichnungen beschrieben. Es ist zu beachten, dass, während eine Multigate-Vorrichtung, die GAA-Transistoren aufweist, für die folgende Erläuterung verwendet wird, es denkbar sein kann, dass andere Vorrichtungstypen wie finnenartige Feldeffekttransistoren (FinFETs) auch durch die vorliegenden Verfahren und Vorrichtungen bereitgestellt werden können. Ferner können die hierin beschriebenen GAA-Vorrichtungen n-Feldeffekttransistoren (NFET) und/oder p-Feldeffekttransistoren (PFET) umfassen.
  • 1 ist ein Flussdiagramm einer Ausführungsform eines Verfahrens 100 zur Herstellung einer Multigate-Vorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. In einigen Ausführungsformen stellt das Verfahren 100 eine Vorrichtung her, die mehrere Gate-All-Around-Transistoren (GAA) aufweist. Das Verfahren 100 ist nur beispielhaft und soll die vorliegende Offenbarung nicht auf die explizite Darstellung beschränken. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 vorgesehen sein und einige hierin beschriebene Schritte können für zusätzliche Ausführungsformen des Verfahrens ersetzt, eliminiert oder umgestellt werden. Der Einfachheit halber werden hierin nicht alle Schritte im Detail beschrieben. Neben dem, was in den Zeichnungen der vorliegenden Offenbarung explizit dargestellt ist, kann die Halbleitervorrichtung 200 zusätzliche Transistoren, Bipolartransistoren, Widerstände, Kondensatoren, Dioden, Sicherungen usw. aufweisen. Die Multigate-Vorrichtung 200 oder ein Teil davon kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung enthalten sein. In einigen Ausführungsformen ist die Multigate-Vorrichtung 200 Teil eines IC-Chips, eines SoC (System on Chip) oder ein Teil davon. Die beispielhaften Zeichnungen des Multigate 200 sind der Übersichtlichkeit halber vereinfacht, um die erfinderischen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können der Multigate-Vorrichtung 200 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der Multigate-Vorrichtung 200 ersetzt, modifiziert oder eliminiert werden. Abgesehen von den spezifisch vermerkten Unterschieden der beispielhaften Vorrichtungen 200, 200', 200'' und 200''' gilt eine Beschreibung einer der Vorrichtungen für die anderen beispielhaften Vorrichtungen. In der gesamten vorliegenden Offenbarung bezeichnen gleiche Bezugszeichen gleiche/ähnliche Merkmale, sofern nicht anders angegeben oder beschrieben.
  • Das Verfahren 100 beginnt bei Block 102, wo ein Substrat mit mehreren darauf gebildeten Finnenstrukturen erhalten wird. Mit Bezug auf das Beispiel von 2 wird ein Substrat 202 bereitgestellt. In einer Ausführungsform kann das Substrat 202 ein Siliziumsubstrat (Si-Substrat) sein. In einigen anderen Ausführungsformen kann das Substrat 202 andere Halbleiter wie Germanium (Ge), Silizium-Germanium (SiGe) oder ein III-V-Halbleitermaterial enthalten. Beispielhafte III-V-Halbleitermaterialien können Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumphosphid (GaP), Galliumnitrid (GaN), Galliumarsenidphosphid (GaAsP), Aluminiumindiumarsenid (AlInAs), Aluminiumgalliumarsenid (AlGaAs), Galliumindiumphosphid (GaInP) und Indiumgalliumarsenid (InGaAs) umfassen. Das Substrat 202 kann auch eine Isolierschicht wie beispielsweise eine Siliziumoxidschicht enthalten, um eine SOI-Struktur (Silicon-on-Insulator) oder eine GOI-Struktur (Germanium-on-Insulator) zu erhalten. In einigen Ausführungsformen kann das Substrat 202 einen oder mehrere Wannenbereiche aufweisen, wie beispielsweise n-Wannenbereiche, die mit einem n-Dotierstoff (beispielsweise Phosphor (P) oder Arsen (As)) dotiert sind, oder p-Wannenbereiche, die mit einem p-Dotierstoff (beispielsweise Bor (B)) dotiert sind, um verschiedene Arten von Vorrichtungen zu bilden. Ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierungsprozess kann durchgeführt werden, um die verschiedenen dotierten Bereiche zu bilden.
  • Mit Bezug weiter auf 2 kann ein Stapel 204 von Epitaxieschichten auf dem Substrat 202 angeordnet werden. Der Stapel 204 kann mehrere Halbleiterschichten 208 enthalten, die mit mehreren Opferschichten 206 verschachtelt sind. Wie nachstehend näher erläutert, bilden die Halbleiterschichten 208 oder Teile davon Kanalbereiche der Multigate-Vorrichtung 200 und werden daher als Kanalschichten 208 bezeichnet. Die Kanalschichten 208 und die Opferschichten 206 können voneinander verschiedene Halbleiterzusammensetzungen aufweisen. Die Opferschichten 206 und die Kanalschichten 208 werden abwechselnd nacheinander abgeschieden, um den Stapel 204 zu bilden. In einigen Implementierungen werden die Kanalschichten 208 aus Silizium (Si) und die Opferschichten 206 aus Silizium-Germanium (SiGe) gebildet. In einigen Ausführungsformen ermöglicht der zusätzliche Germaniumanteil in den Opferschichten 206 eine selektive Entfernung oder Aussparung der Opferschichten 206 ohne wesentliche Beschädigung der Kanalschichten 208, wie nachstehend erläutert. In einigen Ausführungsformen kann der Stapel 204, der die Opferschichten 206 und die Kanalschichten 208 aufweist, unter Verwendung eines Epitaxieverfahrens zum Abscheiden der Materialien gebildet werden. Beispielhafte Techniken umfassen CVD-Abscheidungstechniken (beispielsweise Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie (MBE) und/oder andere geeignete Verfahren, sind aber nicht darauf beschränkt. Es ist zu beachten, dass vier (4) Schichten der Opferschichten 206 und vier (4) Schichten der Kanalschichten 208 in der Darstellung von 2 abwechselnd und vertikal angeordnet sind. Dies dient jedoch nur der Veranschaulichung und ist nicht als einschränkend gegenüber dem Wortlaut der Ansprüche gedacht. Die Anzahl der Schichten hängt von der gewünschten Anzahl von Kanalelementen für die Halbleitervorrichtung 200 ab. In einigen Ausführungsformen beträgt die Anzahl der Kanalschichten 208 2 bis 10. Die Kanalschichten 208 und/oder die Opferschichten 206 können eine konstante Dicke aufweisen oder in ihrer Dicke variieren. Die Dicke kann basierend auf der Leistung der Vorrichtung 200, einschließlich der Kanalabmessungen (Schichten 208), der Gate-Höhe (Schichten 206) und der gewünschten Höhe des inneren Luftspalt-Abstandhalters (siehe unten), ausgewählt werden.
  • Eine vergrabene Ätzstoppschicht 210 kann ebenfalls in dem Substrat angeordnet sein. Die vergrabene Ätzstoppschicht 210 kann auch epitaktisch gewachsen sein oder durch Implantation in das Substrat gebildet werden. In einigen Ausführungsformen weist die vergrabene Ätzstoppschicht 210 die gleiche Zusammensetzung auf wie die Opferschichten 206. In einer Ausführungsform enthält die vergrabene Ätzstoppschicht 210 Silizium-Germanium (SiGe). Zusätzliches Substratmaterial 202 wird über der vergrabenen Ätzstoppschicht 210 gebildet.
  • Mit Bezug nun auf die Beispiele in 3A und 3B werden mehrere Finnenstrukturen 212 von dem Substrat 202 und dem Stapel 204 von 2 gebildet. Die Finnenstrukturen 212 erstrecken sich jeweils im Wesentlichen parallel zueinander entlang einer y-Richtung und weisen eine in der y-Richtung definierte Länge, eine in einer x-Richtung definierte Breite und eine in einer z-Richtung definierte Höhe auf. Die Finnenstrukturen 212 definieren jeweils einen aktiven Bereich auf dem Substrat. Mit Bezug auf das Beispiel von 2 werden die Finnenstrukturen 212 von dem Epitaxiestapel 204 gebildet. Während in den beispielhaften Zeichnungen zwei (2) oder vier (4) Finnenstrukturen dargestellt sind, dient dies nur der Veranschaulichung und soll den Wortlaut der Ansprüche nicht einschränken. Die Finnenstrukturen 212 umfassen den Epitaxiestapel 204 und auch einen Teil des darunter liegenden Substrats, der mit 202A bezeichnet ist. Es wird nochmals daraufhingewiesen, dass der Abschnitt 202A über der vergrabenen Ätzstoppschicht 210 eine epitaktisch gewachsene Schicht des Substrats 202 sein kann. In einigen Implementierungen ist der Abschnitt 202A Silizium.
  • Zum Zwecke der Strukturierung kann eine Hartmaskenschicht 216 über dem Stapel 204 angeordnet werden. Die Hartmaskenschicht 216 kann eine einzelne Schicht oder eine Mehrfachschicht sein. In einer Ausführungsform umfasst die Hartmaskenschicht 216 eine Siliziumoxidschicht und eine Siliziumnitridschicht. In einigen Ausführungsformen wird ein Lithographie- und/oder Ätzprozess durchgeführt, um einen Halbleiterschichtstapel zu strukturieren, um Finnen 212 zu bilden. Der Lithografieprozess kann umfassen: Bilden einer Resistschicht über dem Halbleiterschichtstapel 204 (beispielsweise durch Spin Coating), Durchführen eines Brennprozesses vor der Belichtung, Durchführen eines Belichtungsprozesses unter Verwendung einer Maske, Durchführen eines Brennprozesses nach der Belichtung und Durchführen eines Entwicklungsprozesses. Während des Belichtungsprozesses wird die Resistschicht mit Strahlungsenergie (beispielsweise UV-Licht, DUV-Licht (Deep Ultraviolet) oder EUV-Licht (Extreme Ultraviolet) belichtet, wobei die Maske abhängig von einer Maskenstruktur der Maske und/oder dem Maskentyp (beispielsweise binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) Strahlung blockiert, durchlässt und/oder auf die Resistschicht reflektiert, so dass ein Abbild auf die Resistschicht projiziert wird, das der Maskenstruktur entspricht. Da die Resistschicht empfindlich auf Strahlungsenergie reagiert, werden belichtete Abschnitte der Resistschicht chemisch verändert und belichtete (oder nicht belichtete) Abschnitte der Resistschicht werden während des Entwicklungsprozesses abhängig von den Eigenschaften der Resistschicht und den Eigenschaften einer im Entwicklungsprozess verwendeten Entwicklungslösung aufgelöst. Nach der Entwicklung umfasst die strukturierte Resistschicht eine Resiststruktur, die mit der Maske übereinstimmt. Der Ätzprozess entfernt Abschnitte des Halbleiterschichtstapels 204 unter Verwendung der strukturierten Resistschicht und/oder der Hartmaskenschicht 216 als eine Ätzmaske. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein RIE-Prozess (Reactive Ion Etching). Nach dem Ätzprozess wird die strukturierte Resistschicht entfernt, beispielsweise durch einen Resist-Stripping-Prozess oder einen anderen geeigneten Prozess. Alternativ werden die Finnenstrukturen 212 durch einen Mehrfachstrukturierungsprozess gebildet, wie beispielsweise einen DPL-Prozess (Double Patterning Lithography) (wie beispielsweise einen LELE-Prozess (Lithography-Etch-Lithography-Etch), einen SADP-Prozess (Self-Aligned Double Patterning), einen SID-SADP-Prozess (Spacer-Is-Dielectric-SADP), einen anderen Doppelstrukturierungsprozess oder Kombinationen davon), ein Dreifach-Strukturierungsprozess (wie beispielsweise ein LELELE-Prozess (Lithography-Etch-Lithography-Etch-Lithography-Etch), ein SATP-Prozess (Self-Aligned Tripple Patterning), ein anderer Dreifach-Strukturierungsprozess oder Kombinationen davon), ein anderer MehrfachStrukturierungsprozess (wie beispielsweise ein SAQP-Prozess (Self-Aligned Quadruple Patterning)) oder Kombinationen davon. Solche Prozesse können auch Finnenstrukturen 212 mit Hartmaskenschicht 216, Halbleiterschichtstapel 204 und Finnenabschnitt 202A bereitstellen, wie in 3A, 3B dargestellt. In einigen Ausführungsformen werden bei der Strukturierung des Halbleiterschichtstapels 204 DAS-Techniken (Directed Self-Assembly) eingesetzt. Ferner kann in einigen Ausführungsformen der Belichtungsprozess maskenlose Lithographie, Elektronenstrahl-Schreiben (E-Beam) und/oder Ionenstrahl-Schreiben zur Strukturierung der Resistschicht implementieren. Die Finnenstruktur 212 sind jeweils zwischen Gräben 214 angeordnet, die durch den entsprechenden Ätzprozess gebildet werden.
  • Das Verfahren 100 fährt mit Block 104 fort, bei dem Isolationsmerkmale wie STI-Merkmale (Shallow Trench Isolation) zwischen den Finnenstrukturen gebildet werden. Mit Bezug auf das Beispiel von 4A, 4B, 5A und 5B werden Flachgrabenisolationsmerkmale 402 in dem Graben 214 angeordnet. In einer Ausführungsform ist das Isolationsmaterial beispielsweise mehrschichtig, einschließlich einer Auskleidungsschicht und einer darüber liegenden Schicht, wie beispielsweise einem Oxidmaterial. In einigen Ausführungsformen wird das Oxidmaterial durch ein FCVD-Verfahren (Flowable CVD) abgeschieden, das beispielsweise Abscheiden eines fließfähigen Oxidmaterials (beispielsweise in einem flüssigen Zustand) über der Multigate-Vorrichtung 200 und Umwandeln des fließfähigen Oxidmaterials in ein festes Oxidmaterial durch ein Temperverfahren umfasst. Das fließfähige Oxidmaterial kann in die Gräben 214 fließen und sich an die freigelegten Oberflächen der Multigate-Vorrichtung 200 anpassen, was in einigen Implementierungen ein hohlraumfreies Füllen der Gräben 214 ermöglicht.
  • In einigen Ausführungsformen kann das isolierende Material, das die Isolationsschicht 402 bildet, SiO2, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Low-k-Dielektrikum, Kombinationen davon und/oder andere geeignete, herkömmliche Materialien umfassen. In verschiedenen Beispielen kann das dielektrische Material durch einen CVD-Prozess, einen SACVD-Prozess (Subatomospheric CVD), einen FCVD-Prozess (Flowable CVD), einen ALD-Prozess, einen PVD-Prozess oder einen anderen geeigneten Prozess abgeschieden werden. Der Abscheidungsprozess kann Gräben 214 überfüllen (nicht dargestellt), so dass eine Dicke des Materials für die Isolationsmerkmale 402 größer ausfällt als eine Höhe der Finnen 212. Nach dem Abscheidungsprozess wird ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanischer Polierprozess (CMP), an den Materialien durchgeführt, wodurch die Dicke reduziert wird. Diese Planarisierung bildet eine Oberfläche wie in 4A und 4B dargestellt. In einer Ausführungsform wird der Planarisierungsprozess mit einem Ätzstopp der Hartmaskenschicht 216 durchgeführt.
  • Die Bildung der Isolationsmerkmale kann dann fortgesetzt werden, um das abgeschiedene (und planarisierte) isolierende Material(-ien) auszusparen, um die STI-Strukturen zu bilden, so dass sich die Finnenstrukturen über den STI-Strukturen erstrecken. Mit Bezug auf das Beispiel von 5A und 5B kann das Isoliermaterial (die Isoliermaterialien) dann ausgespart werden, so dass sich die Finnenstrukturen 212 zwischen den zurückgeätzten Isolationsmerkmalen 402 erstrecken (hervorstehen). Der Ätzprozess zum Aussparen des Isolationsmaterials ist so konfiguriert, dass Material (beispielsweise Oxid) selektiv bezüglich der Finnenstruktur 212 entfernt wird. So füllen die Isolationsmerkmale 402 untere Abschnitte der Gräben 214 zwischen der Finnenstruktur 212. In einigen Ausführungsformen können zusätzlich oder alternativ ein Feldoxid, ein LOCOS-Merkmal und/oder andere geeignete Isolationsmerkmale auf und/oder innerhalb des Substrats implementiert werden.
  • Das Verfahren 100 fährt dann mit Block 106 fort, bei dem eine Mantelschicht über der Finnenstruktur gebildet wird. Die Mantelschicht kann eine Opferschicht sein und kann über jeder Finnenstruktur gebildet werden. Gemäß dem Beispiel von 6A und 6B wird eine Mantelschicht 602 auf jedem Finnenelement 212 gebildet. In einigen Ausführungsformen kann die Mantelschicht 602 eine ähnliche Zusammensetzung aufweisen wie die Opferschichten 206. In einer Ausführungsform ist die Mantelschicht 602 aus Silizium-Germanium (SiGe) gebildet. In einigen Ausführungsformen weisen die Mantelschicht 602 und die Opferschichten 206 eine Zusammensetzung auf, die ein selektives Entfernen der Opferschichten 206 und der Mantelschicht 602 während der Freigabe der Kanalschichten 208 in einem nachfolgenden Prozess durch einen einzigen Ätzprozess ermöglicht, wie nachstehend näher erläutert. In einer Ausführungsform kann die Mantelschicht 602 unter Verwendung von Gasphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) epitaktisch aufgewachsen oder durch einen Abscheidungsprozess wie einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD), einen fließfähigen CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess oder einen anderen geeigneten Prozess gebildet werden. In einigen Ausführungsformen können die Vorgänge in Block 106 nach der konformen Abscheidung des Materials für die Mantelschicht602 einen Rückätzprozess umfassen, um Material der Mantelschicht 602 von Abschnitten des Isolationsmerkmals 402 zwischen den Finnen zu entfernen. In einigen Implementierungen kann der Block 106 entfallen. Es ist zu beachten, dass andere Auskleidungsschichten zusätzlich zu, oder anstelle von, der Mantelschicht 602 über den Finnenstrukturen 212 gebildet werden können, vor oder nach der Bildung der Isolationsmerkmale in Block 104. In einigen Ausführungsformen kann eine Oxidauskleidung und/oder eine Siliziumauskleidung über der Finnenstruktur 212 vor der Bildung der Isolationsmerkmale 402 gebildet werden.
  • Das Verfahren 100 fährt dann mit Block 108 fort, bei dem Trennstrukturen, die auch als dielektrische Finnen bezeichnet werden, zwischen den oberen Abschnitten der Finnenstrukturen gebildet werden, wodurch die benachbarten aktiven Bereiche voneinander getrennt werden und später dazu dienen, benachbarte Gatestrukturen voneinander zu trennen, die über den aktiven Bereichen gebildet werden, falls gewünscht. Die dielektrischen Finnen können eine mehrschichtige Struktur umfassen, die den Spalt zwischen den Finnenstrukturen ausfüllt und über den STI-Merkmalen von Block 104 angeordnet ist. 7A, 7B, 8A, 8B, 9A, 9B, 10A und 10B veranschaulichen eine Ausführungsform der Bildung einer mehrschichtigen Trennstruktur oder dielektrischer Finnen zwischen aktiven Bereichen. Mit Bezug auf das Beispiel von 7A, 7B wird zunächst eine erste dielektrische Schicht 702 über der Vorrichtung 200 abgeschieden. In einer Ausführungsform ist die erste dielektrische Schicht 702 ein High-k-Dielektrikum. In einer Ausführungsform kann die erste dielektrische Schicht 702 Siliziumnitrid, Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder Kombinationen davon sein. In einigen Ausführungsformen enthält die dielektrische Schicht 702 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAIOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3, (Ba,Sr)TiO3, HfO2-Al2O3, ein anderes geeignetes high-k-dielektrisches Material oder Kombinationen davon. Eine zweite dielektrische Schicht, wie beispielsweise eine Oxidschicht, 704 kann dann über der ersten dielektrischen Schicht 702 gebildet werden. In einigen Ausführungsformen kann die Oxidschicht 704 durch einen fließfähigen CVD-, HARP- und/oder anderen Prozess abgeschieden werden, der geeignete lückenfüllende Eigenschaften bietet. In einigen Ausführungsformen können die Gräben 214 mit der Oxidschicht überfüllt werden und nach der Abscheidung der Oxidschicht 704 kann ein CMP-Prozess durchgeführt werden, der eine im Wesentlichen ebene obere Oberfläche ergibt, wie in 7A und 7B dargestellt. In einer Ausführungsform stellt die Mantelschicht 602 einen Ätzstopp für diesen Planarisierungsprozess bereit.
  • Weiter im Verlauf der Herstellung der dielektrischen Finnen und mit Bezug auf 8A und 8B werden die Schichten 702 und/oder 704 zurückgeätzt, wodurch eine Öffnung 802 gebildet wird. In einer Ausführungsform wird die Oxidschicht 704 entfernt, um die Öffnung 802 zu bilden, die durch die erste dielektrische Schicht 702 definierte Seitenwände aufweist und durch die Gräben 214 begrenzt ist. In einer Ausführungsform werden die Schichten 702 und 704 jeweils entfernt, um die Öffnung 802 zu bilden, wie in 8A, 8B dargestellt. Der Ätzprozess zur Bildung der Öffnung 802 kann ein Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein.
  • Wie in 9A und 9B dargestellt, wird ein drittes dielektrisches Material 902 der dielektrischen Finne innerhalb der Öffnungen 802 gebildet. Das dielektrische Material 902 kann so abgeschieden werden, dass es die Öffnung 802 überfüllt, und anschließend wird überschüssiges Material durch einen Planarisierungsprozess entfernt. In einer Ausführungsform ist das dielektrische Material 902 ein High-k-Dielektrikum. In einigen Ausführungsformen ist das dielektrische Material 902 im Wesentlichen die gleiche Zusammensetzung wie die erste dielektrische Schicht 702. In einer Ausführungsform kann das dielektrische Material 902 Siliziumnitrid, Siliziumcarbonitrid (SiCN), Siliziumoxycarbonitrid (SiOCN) oder Kombinationen davon sein. In einigen Ausführungsformen umfasst die dielektrische Schicht 702 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3, (Ba,Sr)TiO3, HfO2-Al2O3, ein anderes geeignetes high-k-dielektrisches Material oder Kombinationen davon. Das dielektrische Material 902 kann durch ein geeignetes Verfahren abgeschieden werden, wie beispielsweise ein SACVD-Verfahren, ein FCVD-Verfahren, ein anderes CVD-Verfahren, ein ALD-Verfahren, ein PVD-Verfahren oder ein anderes geeignetes Verfahren. In einigen Implementierungen wird ein Planarisierungsprozess im Anschluss an die Abscheidung durchgeführt, wodurch das abgeschiedene dielektrische Material 902 verdünnt wird, um eine ebene Oberfläche zu erhalten. In einigen Ausführungsformen kann der Planarisierungsprozess an der Hartmaske 216 enden.
  • Die dielektrischen Schichten 702, 704 und 902 wie vorstehend erläutert bilden zusammen die Trennstruktur, die als eine dielektrische Finne 904 bezeichnet wird. Die dielektrische Finne 904 erstreckt sich zwischen benachbarten aktiven Bereichen, den Finnenstrukturen 212, und insbesondere zwischen Abschnitten der Mantelschicht 602, die auf den eben genannten benachbarten Finnenstrukturen 212 angeordnet sind. Die dielektrische Finne 904 wird als solche bezeichnet, weil sich die dielektrischen Finnen 904 wie die Finnenstrukturen 212 vertikal (Z-Richtung) über dem Substrat 202 (insbesondere über der Isolationsstruktur 402) und in Längsrichtung entlang derY-Richtung von dem Substrat 202 erstrecken und in X-Richtung von der benachbarten dielektrischen Finne 904 beabstandet sind.
  • In einigen Ausführungsformen werden nach der Bildung der dielektrischen Finne 904 und vor der Bildung des Dummy-Gates die Hartmaske 216 und die benachbarten Mantelschichten 602 geätzt, um eine Öffnung 1002 zu bilden, wie in 10A und 10B dargestellt. In einigen Ausführungsformen wird eine obere Oberfläche eines obersten Kanalbereichs 208 durch das Ätzen freigelegt, auf welcher die Gatestruktur gebildet werden kann, wie nachstehend beschrieben. Das Ätzen erfolgt selektiv an der Hartmaske 216 und den Mantelschichten 602, entweder durch die Verwendung eines selektiven Ätzmittels oder durch die Verwendung von Maskierungselementen, so dass die dielektrischen Finnen 904 erhalten bleiben.
  • Das Verfahren 100 fährt dann mit Block 110 fort, bei dem eine Dummy-Gatestruktur über den Finnenstrukturen gebildet wird. Mit Bezug auf das Beispiel von 11 werden Dummy-Gatestrukturen 1102 über Abschnitten der Finnen 212 und der dielektrischen Finnen 904 gebildet. Die Dummy-Gatestrukturen 1102 füllen Teile der Öffnungen 1002, sind auf der obersten Kanalschicht 208 angeordnet und können sich über den dielektrischen Finnen 904 erstrecken. Die Dummy-Gatestrukturen 1102 erstrecken sich in Längsrichtung in einer Richtung, die von der Längsrichtung der Finnenstrukturen 212 verschieden ist (beispielsweise senkrecht dazu). Beispielsweise erstrecken sich die Dummy-Gatestrukturen 1102 im Wesentlichen parallel zueinander entlang der x-Richtung und weisen eine in der x-Richtung definierte Länge, eine in der y-Richtung definierte Breite und eine in der z-Richtung definierte Höhe auf. Die Dummy-Gatestrukturen 1102 sind über Kanalbereichen der Finnen 212 der Multigate-Vorrichtung 200 und zwischen Source/Drain-Bereichen (S/D-Bereichen) der Finnenstrukturen 212 der Multigate-Vorrichtung 200 angeordnet. Die Dummy-Gatestrukturen 1102 können sich jeweils über einer oder mehreren Finnenstrukturen 212 erstrecken.
  • Die Dummy-Gatestrukturen 1102 umfassen jeweils ein Dummy-Gatedielektrikum 1104 und eine Dummy-Gateelektrode 1106. Das Dummy-Gatedielektrikum 1104 enthält ein dielektrisches Material, wie beispielsweise Siliziumoxid, ein High-k-Dielektrikum, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. In einigen Ausführungsformen umfasst das Dummy-Gatedielektrikum 1104 eine Grenzflächenschicht (beispielsweise Siliziumoxid) und eine high-k-dielektrische Schicht, die über der Grenzflächenschicht angeordnet ist. Die Dummy-Gateelektrode 1106 enthält ein geeignetes Dummy-Gatematerial wie beispielsweise Polysilizium. In einigen Ausführungsformen umfassen die Dummy-Gatestrukturen 1102 zahlreiche weitere Schichten, beispielsweise Hartmaskenschichten, Deckschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten oder Kombinationen davon. In einer Implementierung umfasst die Hartmaskenschicht eine Siliziumoxidschicht und eine Siliziumnitridschicht. Die Dummy-Gatestrukturen 1102 werden durch Abscheidungsprozesse, Lithografieprozesse, Ätzprozesse, andere geeignete Prozesse oder Kombinationen davon gebildet. Beispielsweise wird ein erster Abscheidungsprozess durchgeführt, um eine dielektrische Dummy-Gateschicht über der Multigate-Vorrichtung 200 zu bilden, und ein zweiter Abscheidungsprozess wird durchgeführt, um eine Dummy-Gateelektrodenschicht über der dielektrischen Dummy-Gateschicht zu bilden. Die Abscheidungsprozesse umfassen CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, Plattieren, andere geeignete Verfahren oder Kombinationen davon. Ein lithografischer Strukturierungs- und Ätzprozess wird dann durchgeführt, um die Hartmaskenschicht, die Dummy-Gateelektrodenschicht und die Dummy-Gatedielektrikumschicht zu strukturieren, um Dummy-Gatestrukturen 1102 zu bilden, die das Dummy-Gatedielektrikum 1104 und die Dummy-Gateelektrode 1106 umfassen, wie in 11 dargestellt. Die lithografischen Strukturierungsprozesse umfassen Beschichten des Resists (beispielsweise Aufschleudern), Soft-Brennen, Ausrichten der Maske, Belichten, Brennen nach der Belichtung, Entwickeln des Resists, Spülen, Trocknen (beispielsweise Hard-Brennen), andere geeignete Lithografieprozesse oder Kombinationen davon. Die Ätzverfahren umfassen Trockenätzverfahren, Nassätzverfahren, andere Ätzverfahren oder Kombinationen davon.
  • Die Dummy-Gatestrukturen 1102 können ferner Gate-Abstandhalter 1202 aufweisen, die an den Seitenwänden angeordnet sind. Mit Bezug auf das Beispiel von 12 sind die Gate-Abstandhalter 1202 entlang der Seitenwände der Dummy-Gatestapel 1102 gebildet. Die Gate-Abstandhalter 1202 können ein geeignetes dielektrisches Material enthalten. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon enthalten (beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumkohlenstoffnitrid, Siliziumoxycarbid und/oder Siliziumoxycarbonitrid). In einigen Ausführungsformen umfassen die Gate-Abstandhalter 1202 eine mehrschichtige Struktur, wie beispielsweise eine erste dielektrische Schicht, die Siliziumnitrid enthält, und eine zweite dielektrische Schicht, die Siliziumoxid enthält. In einigen Ausführungsformen wird mehr als ein Satz von Abstandhaltern, wie beispielsweise Dichtungsabstandhalter, Offset-Abstandhalter, Opferabstandhalter, Dummy-Abstandhalter und/oder Hauptabstandhalter, neben den Dummy-Gatestrukturen 1102 ausgebildet.
  • Das Verfahren 100 fährt dann mit Block 112 fort, bei dem die Source/Drain-Bereiche der Finnenstruktur(en) ausgespart werden, um die Bildung von Source/Drain-Merkmalen vorzubereiten. Mit Bezug auf das Beispiel in 12 werden Abschnitte der Finnenstrukturen 212 in den Source/Drain-Bereichen der Multigate-Vorrichtung 200 (d. h. Source/Drain-Bereiche der Finnenstrukturen 212, die nicht von den Gatestrukturen 1102 bedeckt sind) zumindest teilweise entfernt oder ausgespart, um Source/Drain-Aussparungen oder Gräben 1204 zu bilden. In der dargestellten Ausführungsform werden die Halbleiterschichtstapel 204 in den Source/Drain-Bereichen der Multigate-Vorrichtung 200 durch einen Ätzprozess vollständig entfernt, wodurch die Finnenabschnitte 202A in den Source/Drain-Bereichen freigelegt werden. In Ausführungsformen werden auch Abschnitte der Mantelschicht 602, die neben den Source/Drain-Bereichen der Finnenstrukturen 212 liegen, durch den Ätzprozess vollständig entfernt. In der dargestellten Ausführungsform weist jede Source/Drain-Aussparung 1204 somit eine Seitenwand, die durch eine entsprechende dielektrische Finne 904 definiert ist, und eine Unterseite auf, der durch einen entsprechenden Finnenabschnitt 202A und ein entsprechendes Isolationsmerkmal 402 definiert ist. Der Ätzprozess kann einen Trockenätzprozess, einen Nassätzprozess, einen anderen geeigneten Ätzprozess oder Kombinationen davon umfassen. In einigen Ausführungsformen ist der Ätzprozess ein mehrstufiger Ätzprozess. In einigen Ausführungsformen wird durch die Aussparung ein oberer Abschnitt der dielektrischen Finne 904 (beispielsweise ein Abschnitt einer dielektrischen Schicht 902) entfernt.
  • Das Verfahren 100 fährt dann mit Block 114 fort, bei dem innere Abstandhalter zwischen dem jeweiligen Source/Drain-Bereich und der Gatestruktur bereitgestellt werden. 13, 14 und 15 veranschaulichen beispielhafte Schritte zur Bildung innerer Abstandhalter mit mehreren Schichten. Mit Bezug zunächst auf 13 umfasst Block 114 in einigen Ausführungsformen leichtes (seitliches) Ätzen von Opferschichten 206, um Aussparungen 1302 zu bilden (beispielsweise vertikal unter der Gatestruktur 1102 und einschließlich der Gate-Abstandhalter 1202). Die Aussparungen 1302 werden zwischen hängenden Endbereichen der Kanalschichten 208 gebildet. In einer Ausführungsform werden die Aussparungen 1302 durch selektives Ätzen des Silizium-Germaniums (SiGe) gebildet. In einigen Ausführungsformen werden die Kanalschichten 208 leicht geätzt, wodurch ihre Dicke an den Aussparungen 1302 verringert wird. In einer Ausführungsform weisen die Aussparungen 1302 eine Höhe h1 von etwa 5 nm (Nanometern) bis etwa 15 nm auf. In einer Ausführungsform weisen die Aussparungen 1302 einen inneren Rand (wie beispielsweise den nächstgelegenen Kanal) auf, der im Wesentlichen mit einem inneren Rand (wie beispielsweise dem nächstgelegenen Gate) der Gate-Abstandhalter 1202 ausgerichtet ist (fluchtet). In einer Ausführungsform weisen die Aussparungen 1302 eine Breite w1 von etwa 2 nm bis etwa 15 nm auf. Die Breite und Höhe der Aussparungen 1302 können die Abmessungen des anschließend gebildeten Luftspaltes definieren, wie nachstehend näher erläutert, wobei die Wahl der Dicke t1 und der Breite w1 die Leistung der Vorrichtung in Bezug auf die Kapazität beeinflusst und sich auf die Herstellung der Vorrichtung auswirkt. Es ist zu beachten, dass sich die Aussparungen 1302 in einigen Ausführungsformen zu der dielektrischen Finne 904 erstrecken. Die Mantelschicht 602 kann gleichzeitig mit den Opferschichten 206 geätzt werden, wodurch ein Teil der Aussparung 1302 zwischen dem Ende der Kanalschicht 208 und der dielektrischen Finne 904 entsteht.
  • Weitere im Verlauf zur Bildung der inneren Abstandhalter und mit Bezug auf das Beispiel von 14 wird ein erster innerer Abstandhalter 1402 in jeder der Aussparungen 1302 gebildet. In einer Ausführungsform ist der erste innere Abstandhalter 1402 ein dielektrisches Material. Beispielhafte Materialien für den ersten inneren Abstandhalter 1402 umfassen Nitrid (beispielsweise SiN, SiON). In einer anderen Ausführungsform umfasst der erste innere Abstandhalter 1402 einen anderen Materialtyp, der eine Selektivität gegenüber den umgebenden Materialien ermöglicht. In einer Ausführungsform kann der erste innere Abstandhalter 1402 als Dummy-Abstandhalter oder Dummy-Dielektrikum bezeichnet werden, da es sich um ein Opfermaterial handelt, das anschließend entfernt wird, um die Luftspaltmerkmale oder Teile davon zu bilden, wie nachstehend erläutert. Der erste innere Abstandhalter 1402 erstreckt sich zwischen benachbarten hängenden Bereichen der Kanalschichten 208 und zwischen einer untersten Kanalschicht 208 und dem Abschnitt 202A. Der erste innere Abstandhalter 1402 erstreckt sich auch zwischen einem Ende der Kanalschichten und der dielektrischen Finne 904.
  • In einer Ausführungsform beträgt die Dicke t1 des zweiten inneren Abstandhalters etwa 1 nm bis etwa 10 nm. Die Dicke t1 kann geringer sein als die Breite w1 der Aussparung 1302. In einigen Ausführungsformen wird dielektrisches Material über der Vorrichtung 200 abgeschieden (beispielsweise konform) und anschließend zurückgeätzt, um den ersten inneren Abstandhalter 1402 bereitzustellen, der in den Aussparungen 1302 enthalten ist. Die ersten inneren Abstandhalter 1402 erweitern jeweils die Höhe h1 der Aussparung 1302. In einigen Ausführungsformen wird die Dicke t1 des inneren Abstandhalters so gewählt, um die Abmessungen des Luftspalts zu bestimmen. Ist die Dicke t1 zu groß, kann der Luftspalt nachträglich abgeschiedenen Schichten (siehe Block 130) in den Luftspalt eindringen lassen. Wenn die Dicke t1 zu klein ist, ist der bereitgestellte Luftspalt so groß, dass die Leistung der Vorrichtung durch den resultierenden Luftspalt nicht ausreichend verbessert wird, wie nachstehend erläutert.
  • Der erste innere Abstandhalter grenzt an den Stapel 204, der die Opferschichten 206 aufweist; der erste innere Abstandhalter kann an den Umfang der Seitenwand der Opferschicht 206 grenzen. Aufgrund des leichten Ätzens der Kanalschichten 208 bei der Bildung der Aussparungen 1302 kann in einigen Ausführungsformen ein kleiner Bereich der Seitenwand der Kanalschicht 208 kontaktiert werden, zusätzlich zu den Angrenzungen durch die obere Oberfläche und die untere Oberfläche der Kanalschichten 208. In anderen Ausführungsformen wirkt sich das Ätzen der Aussparungen 1302 nicht auf die Kanalschicht 208 aus und die erste innere Abstandhalterschicht 1402 grenzt nur an eine obere Oberfläche und/oder eine untere Oberfläche der Kanalschichten 208. Die erste innere Abstandhalterschicht 1402 grenzt ferner an die dielektrische Finne 904 wie vorstehend erläutert. In ähnlicher Weise kann die erste Abstandhalterschicht einen Teil (beispielsweise die untere Oberfläche) des Gate-Abstandhalters 1202 und einen Teil (beispielsweise die obere Oberfläche) des Isolationsmerkmals 402 kontaktieren, wo die Mantelschicht zuvor entfernt wurde.
  • Weiter im Verlauf zur Bildung von inneren Abstandhaltern und mit Bezug auf das Beispiel von 15 wird ein zweiter innerer Abstandhalter 1502 in jeder der Aussparungen 1302 gebildet, der an den ersten inneren Abstandhalter 1402 anliegt. In einer Ausführungsform ist der zweite innere Abstandhalter 1502 ein Low-k-Material. Beispielhafte Materialien für den zweiten inneren Abstandhalter 1502 sind unter anderem SiOC, SiCN, SiOCN oder Kombinationen davon.
  • In einigen Implementierungen wird das Low-k-Material des zweiten inneren Abstandhalters 1502 über der Vorrichtung 200 abgeschieden und anschließend zurückgeätzt, um den zweiten inneren Abstandhalter 1502 innerhalb der Aussparungen 1302 bereitzustellen. Die Abscheidungsverfahren für das Material des zweiten inneren Abstandhalters umfassen CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD und/oder andere geeignete Verfahren. In einigen Ausführungsformen ist die Dicke t2 des zweiten inneren Abstandhalters 1502 geringer als die Dicke t1 des ersten inneren Abstandhalters 1402. Die Dicken t1, t2 wirken sich auf die Dielektrizitätskonstante des Bereichs zwischen dem Source/Drain-Merkmal und dem später gebildeten Metallgate und damit auf die Kapazität der Vorrichtung aus, wie nachstehend beschrieben.
  • In einer Ausführungsform beträgt die Dicke des zweiten inneren Abstandhalters t2 etwa 1 nm bis etwa 5 nm. Die Dicke t2 kann geringer sein als die Breite w1 der Aussparung 1302. In einigen Ausführungsformen ist t1 plus t2 im Wesentlichen gleich der Breite w1 der Aussparung 1302. Jeder der zweiten inneren Abstandhalter 1502 erweitert die Höhe h1 der Aussparung 1302. Somit beträgt die Höhe der zweiten inneren Abstandhalter 1502 in einigen Ausführungsformen etwa 5 nm bis 15 nm. In einigen Implementierungen, wie bei der Vorrichtung 200', wird die Dicke der zweiten inneren Abstandhalter t2 so gewählt, dass sie einen Teil der inneren Luftspalt-Abstandhalter-Abmessungen definiert. In einigen Implementierungen wird die Dicke der zweiten inneren Abstandhalter t2 so gesteuert, dass sie nicht zu groß ist, was zu einer Erhöhung der Kapazität der Vorrichtung führen kann (beispielsweise Verringerung der Abmessungen eines Luftspalts). In einigen Implementierungen wird die Dicke der Vorrichtung der zweiten inneren Abstandhalter t2 so gewählt, dass sie ausreicht, um das Source/Drain-Merkmal während des Entfernens des ersten inneren Abstandhalters 1402 zu schützen, um den Luftspalt zu bilden, wie nachstehend erläutert.
  • Der zweite innere Abstandhalter 1502 grenzt an den ersten inneren Abstandhalter 1402 und eine obere/untere Oberfläche der Kanalschichten 208. Die zweite innere Abstandhalterschicht 1502 grenzt ferner an die dielektrische Finne 904 und insbesondere an die erste dielektrische Schicht 702. In einigen Ausführungsformen liegt diese Grenzfläche in dem Bereich, wo die Mantelschicht 206 entfernt worden ist. In einer Ausführungsform kann die erste dielektrische Schicht 702 die gleiche Zusammensetzung aufweisen wie die zweite innere Abstandhalterschicht 1502. Die zweite Abstandhalterschicht kann ferner an einen Abschnitt (beispielsweise die untere Oberfläche) des Gate-Abstandhalters 1202 und einen Abschnitt (beispielsweise die obere Oberfläche) des Isolationsmerkmals 402 grenzen, wo die Mantelschicht zuvor entfernt worden ist. Der zweite innere Abstandhalter 1502 grenzt ebenfalls an den Source/Drain-Bereich und, wenn ausgebildet, das Source/Drain-Merkmal.
  • In einigen Implementierungen sind die inneren Abstandhalter 1402/1502 entlang der y-Richtung relativ zu den Halbleiterschichten 208 leicht ausgespart, so dass die Abstandhalter 1402/1502 nicht die Gesamtheit der oberen Oberflächen und/oder der unteren Oberflächen der Halbleiterschichten 208 bedecken und eine Halbleiterschicht 208 beobachtet werden kann, die sich von oberhalb/unterhalb der inneren Abstandhalter 1402/1502 erstreckt. Mit anderen Worten kann die Aussparung 1302 in einigen Ausführungsformen nicht vollständig gefüllt sein. In einigen Ausführungsformen bedecken die inneren Abstandhalter 1402/1502 die Gesamtheit der oberen Oberflächen und/oder der unteren Oberflächen der Halbleiterschichten 208. Mit anderen Worten ist (fluchtet) eine Außenfläche des zweiten inneren Abstandhalters 1502 in einigen Ausführungsformen vertikal mit einer Außenkante der Kanalschicht 208 ausgerichtet.
  • Das Verfahren 100 fährt dann mit Block 116 fort, bei dem Ätzen an einem Anschluss des GAA-Transistors/der Transistoren der Vorrichtung durchgeführt wird. In einigen Ausführungsformen wird eine der Source-Seite oder eine Drain-Seite der Vorrichtung weiter geätzt. In einer Ausführungsform wird Ätzen des Substrats unter der Source-Seite der Vorrichtung(en) durchgeführt. Das Ätzen kann an einem Anschluss (beispielsweise Source/Drain) erfolgen, an dem ein rückseitiger Kontakt zu bilden ist, wie nachstehend näher erläutert. Mit Bezug auf das Beispiel von 16 wird eine source-seitige Aussparung 1602 in den Source/Drain-Bereich der Vorrichtung 200 und insbesondere in die Finne 212 geätzt. Die source-seitige Aussparung 1602 grenzt an die Aussparung 1204 an. In einigen Implementierungen wird zur Bildung der Aussparung 1602 ein Maskierungselement 1604 über dem Vorrichtung 200 angeordnet, das eine Öffnung über der Source-Seite der geätzten rückseitigen Finnenstruktur 212 bereitstellt. Innerhalb der Öffnung wird die Tiefe der Aussparung 1204 entweder auf der Source-Seite oder der Drain-Seite durch einen Ätzprozess erweitert. Die Aussparung 1602 kann selektiv durch ein geeignetes Nass- oder Trockenätzverfahren geätzt werden, das zum Ätzen der Zusammensetzung des Substrats 202 (beispielsweise Silizium) geeignet ist, während das Ätzen benachbarter dielektrischer Materialien, einschließlich der zweiten inneren Abstandhalter 1502, der dielektrischen Finne 904 und des Isolationsmerkmals 402, minimiert oder vermieden wird. Die source-seitige Aussparung 1602 kann oberhalb der vergrabenen Ätzstoppschicht 210 enden.
  • Das Verfahren 100 fährt dann mit Block 118 fort, bei dem Source/Drain-Merkmale für die Vorrichtung gewachsen werden. Mit Bezug auf das Beispiel in 17 werden Source/Drain-Merkmale 1702 gebildet. Die Source/Drain-Merkmale sind als ein Source-Merkmal 1702A und ein Drain-Merkmal 1702B bezeichnet, wobei auch andere Konfigurationen möglich sind. Das Source-Merkmal 1702A und das Drain-Merkmal 1702B werden zusammen als Source/Drain-Merkmale 1702 bezeichnet. In einer Ausführungsform sind das Source-Merkmal 1702A und das Drain-Merkmal 1702B eines gleichen Typs (beispielsweise NFET, PFET). Um die Source/Drain-Merkmale 1702 zu bilden, wird ein Halbleitermaterial von freigelegten Keimbereichen (wie beispielsweise Finnenabschnitte 202A des Substrats 202) innerhalb der Aussparungen 1204 und 1602 epitaktisch aufgewachsen. In einigen Ausführungsformen sind die Halbleiterschichten 208, die durch die Source/Drain-Aussparungen 1204 freigelegt sind, ebenfalls Keimbereiche für das epitaktische Material, wobei die Wachstumsrate von der oberen Oberfläche der Finnenabschnitte 202A abweichen kann. In einigen Ausführungsformen füllen die epitaktischen Source/Drain-Merkmale 1702 die jeweiligen Source/Drain-Aussparungen vollständig aus, so dass die oberen Oberflächen der epitaktischen Source/Drain-Merkmale 1702 im Wesentlichen planar mit einer Unterseite der Gatestruktur 1102 sind. Ein Epitaxieprozess kann CVD-Abscheidungstechniken (beispielsweise LPCVD, VPE und/oder UHV-CVD), Molekularstrahlepitaxie, andere geeignete Epitaxiewachstumsverfahren oder Kombinationen davon verwenden. Der Epitaxieprozess kann gasförmige und/oder flüssige Vorläufer verwenden, die mit der Zusammensetzung der Finnenabschnitte 202A und/oder der Halbleiterschichten 208 wechselwirken. Die epitaktischen Source/Drain-Merkmale 1702 sind mit n-Dotierstoffen und/oder p-Dotierstoffen dotiert. In einigen Ausführungsformen mit n-Transistoren umfassen die epitaktischen Source/Drain-Merkmale 1702 Silizium, das mit Kohlenstoff, Phosphor, Arsen, anderen n-Dotierstoffen oder Kombinationen davon dotiert sein kann (so dass beispielsweise epitaktische Si:C-Source/Drain-Merkmale, epitaktische Si:P-Source/Drain-Merkmale oder epitaktische Si:C:P-Source/Drain-Merkmale gebildet werden). In einigen Ausführungsformen mit p-Transistoren umfassen die epitaktischen Source/Drain-Merkmale 1702A/B Silizium-Germanium oder Germanium, das mit Bor, einem anderen p-Dotierstoff oder Kombinationen davon dotiert sein kann (so dass beispielsweise Si:Ge:B epitaktische Source/Drain-Merkmale gebildet werden). In einigen Ausführungsformen umfassen die epitaktischen Source/Drain-Merkmale 1702 mehr als eine epitaktische Halbleiterschicht, wobei die epitaktischen Halbleiterschichten die gleichen oder unterschiedliche Materialien und/oder Dotierstoffkonzentrationen aufweisen können. In einigen Ausführungsformen enthalten die epitaktischen Source/Drain-Merkmale 1702 Materialien und/oder Dotierstoffe, die eine gewünschte Zugspannung und/oder Druckspannung in den jeweiligen Kanalbereichen der n-Transistoren und/oder der p-Transistoren erzeugen. In einigen Ausführungsformen werden die epitaktischen Source/Drain-Merkmale 1702 während der Abscheidung durch Hinzufügen von Verunreinigungen zu einem Ausgangsmaterial des Epitaxieprozesses (d. h. in-situ) dotiert. In einigen Ausführungsformen werden die epitaktischen Source/Drain-Merkmale 1702 durch einen Ionenimplantationsprozess im Anschluss an einen Abscheidungsprozess dotiert. In einigen Ausführungsformen werden Temperprozesse (beispielsweise schnelles thermisches Tempern und/oder Laser-Tempern) durchgeführt, um Dotierstoffe in epitaktischen Source/Drain-Merkmalen 1702 und/oder anderen Source/Drain-Bereichen (beispielsweise stark dotierten Source/Drain-Bereichen und/oder leicht dotierten Source/Drain-Bereichen (LDD)) zu aktivieren. In einigen Ausführungsformen werden bestimmte epitaktische Source/Drain-Merkmale 1702 der Vorrichtung 200 in separaten Verarbeitungsabfolgen gebildet, die beispielsweise einen Transistorbereich umfassen, wenn epitaktische Source/Drain-Merkmale 1702 in einem anderen Transistorbereich gebildet werden.
  • Es ist zu beachten, dass aufgrund des fehlenden signifikanten Wachstums des epitaktischen Materials der Source/Drain-Merkmale 1702 ein Spalt neben einer freigelegten oberen Oberfläche der Isolationsstruktur 402 gebildet werden kann. In einigen Implementierungen kann dieser Spalt an den zweiten inneren Abstandhalter 1502 grenzen (beispielsweise angrenzend an den unteren Kanalbereich der Vorrichtung).
  • In einigen Implementierungen werden nach der Bildung der Source/Drain-Epitaxiemerkmale isolierende Schichten über diesen gebildet. Mit Bezug auf das Beispiel in 18 werden Abscheidungsprozesse (wie CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, andere geeignete Verfahren oder Kombinationen davon) durchgeführt, um eine untere Kontaktätzstoppschicht (B-CESL) 1802 und eine ILD-Schicht (Inter-Level Dielectric) 1804 über der Multigate-Vorrichtung 200 zu bilden. Ein CMP-Prozess und/oder ein anderer Planarisierungsprozess wird durchgeführt, bis die oberen Abschnitte (oder die oberen Oberflächen) der Dummy-Gatestapel 1102 erreicht (freigelegt) sind. In einigen Ausführungsformen wird die ILD-Schicht 1804 durch FCVD, HARP, HDP oder Kombinationen davon gebildet. In einigen Ausführungsformen entfernt der Planarisierungsprozess die Hartmaskenschicht(en) der Dummy-Gatestruktur 1102, um darunter liegende DummyGateelektroden 1106 der Dummy-Gatestruktur 1102, wie beispielsweise Polysilizium-Gateelektroden, freizulegen. Die B-CESL-Schicht 1802 und/oder die ILD-Schicht 1804 sind über den epitaktischen Source/Drain-Merkmalen 1702 und den dielektrischen Finnen 904 neben den Source/Drain-Bereichen der Multigate-Vorrichtung 200 angeordnet. Die ILD-Schicht 1804 ist ferner zwischen benachbarten Gatestrukturen 1102 angeordnet. Die ILD-Schicht 1804 enthält ein dielektrisches Material, beispielsweise Siliziumoxid, kohlenstoffdotiertes Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, TEOS-gebildetes Oxid, PSG, BSG, BPSG, FSG, Black Diamond® (Applied Materials, Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, dielektrisches Material auf BCB-Basis, SiLK (Dow Chemical, Midland, Michigan), Polyimid, anderes geeignetes dielektrisches Material oder Kombinationen davon. In einigen Ausführungsformen enthält die ILD-Schicht 1804 ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner als die Dielektrizitätskonstante von Siliziumdioxid ist (beispielsweise k < 3,9). In einigen Ausführungsformen enthält die ILD-Schicht 1804 ein dielektrisches Material mit einer Dielektrizitätskonstante, die kleiner als etwa 2,5 ist (d. h. ein ELK-dielektrisches Material (Extreme Low-k), wie beispielsweise SiO2 (beispielsweise poröses Siliziumdioxid), Siliziumkarbid (SiC) und/oder kohlenstoffdotiertes Oxid (beispielsweise ein Material auf SiCOH-Basis (mit beispielsweise Si-CH3-Bindungen)), von denen jedes so eingerichtet/konfiguriert ist, eine Dielektrizitätskonstante von weniger als etwa 2,5 aufzuweisen. Die ILD-Schicht 1804 kann eine Mehrschichtstruktur mit mehreren dielektrischen Materialien aufweisen. In einigen Ausführungsformen ist die B-CESL 1802 zwischen der ILD-Schicht 1804 und den epitaktischen Source/Drain-Merkmalen 1702, den dielektrischen Schichten 902 (der dielektrischen Finnen 904) und den Gate-Abstandhaltern 1202 angeordnet. Die CESL 1802 enthält ein anderes Material als die ILD-Schicht 1804, beispielsweise ein dielektrisches Material, das verschieden von dem dielektrischen Material der ILD-Schicht 1804 ist. Wenn beispielsweise die ILD-Schicht 1804 ein dielektrisches Material enthält, das Silizium und Sauerstoff enthält und eine Dielektrizitätskonstante geringer ist als etwa die Dielektrizitätskonstante von Siliziumdioxid aufweist, kann die CESL 1802 Silizium und Stickstoff wie beispielsweise Siliziumnitrid oder Siliziumoxynitrid enthalten.
  • In einer Ausführungsform ist die CESL 1802 auf epitaktischen Source/Drain-Merkmalen 1702 angeordnet und kontaktiert diese physisch. Die ILD-Schicht 1804 und die CESL 1802 sind ein Teil eines darüber gebildeten MLI-Merkmals (Multilayer Interconnect). In einigen Ausführungsformen bilden die ILD-Schicht 1804 und die CESL 1802 eine unterste Schicht des MLI-Merkmals (beispielsweise ein ILDo). Ein MLI-Merkmal koppelt elektrisch verschiedene Vorrichtungen (wie beispielsweise p-Transistoren und/oder n-Transistoren der Multigate-Vorrichtung 200, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (wie beispielsweise Gateelektroden und/oder epitaktische Source/Drain-Merkmale von p-Transistoren und/oder n-Transistoren der Multigate-Vorrichtung 200), so dass die verschiedenen Vorrichtungen und/oder Komponenten gemäß den Konstruktionsanforderungen der Multigate-Vorrichtung 200 arbeiten können. Ein MLI-Merkmal umfasst eine Kombination von dielektrischen Schichten und elektrisch leitfähigen Schichten (beispielsweise Metallschichten), die eingerichtet sind, verschiedene Interconnect-Strukturen zu bilden. Die leitfähigen Schichten sind eingerichtet, vertikale Interconnect-Merkmale wie beispielsweise Vorrichtungsebene-Kontakte und/oder Vorrichtungsebene-Durchkontaktierungen und/oder horizontale Interconnect-Merkmale wie beispielsweise leitfähige Leitungen zu bilden. Vertikale Interconnect-Merkmale verbinden typischerweise horizontale Interconnect-Merkmale in verschiedenen Schichten (oder verschiedenen Ebenen) des MLI-Merkmals. Während des Betriebs sind die Interconnect-Merkmale eingerichtet, Signale zwischen den Vorrichtungen und/oder den Komponenten der Multigate-Vorrichtung 200 zu führen und/oder Signale (beispielsweise Taktsignale, Spannungssignale und/oder Massesignale) an die Vorrichtungen und/oder die Komponenten der Multigate-Vorrichtung 200 zu verteilen. In einer Ausführungsform erstreckt sich ein Kontaktelement durch die CESL 1802 und das ILD 1804 über dem Drain-Merkmal 1702B, um einen elektrischen Kontakt mit dem Drain-Merkmal 1702B herzustellen, siehe unten. In einer Ausführungsform erfolgt der Kontakt zu dem Source-Merkmal 1702A über einen rückseitigen Kontakt wie unten beschrieben und somit sorgen die CESL 1802 und das ILD 1804 für eine Isolierung des Source-Merkmals 1702.
  • Das Verfahren 100 fährt dann mit Block 120 fort, bei dem ein Gate-Ersatzprozess durchgeführt wird, um die Dummy-Gatestruktur von Block 110 durch eine Metallgatestruktur zu ersetzen. In einigen Implementierungen umfasst Block 120 ferner Durchführen eines Schnittmetallgate-Prozesses, bei dem bestimmte Bereiche definiert werden, Gatetrennungsmerkmale der dielektrischen Finnen bereitzustellen, und bestimmte andere Gatestrukturen definiert werden, mit benachbarten Gates verbunden zu sein. In einigen Implementierungen wird beispielsweise ein Ätzprozess durchgeführt, der die Dummy-Gateelektroden 1106 ausspart, bis die dielektrischen Schichten 902 der dielektrischen Finnen 904 zwischen den verbleibenden Teilen der Dummy-Gateelektroden 1106 freigelegt sind. Siehe 19. Die freigelegten dielektrischen Schichten 902 werden dann von diesem Bereich der dielektrischen Finnen 904 entfernt, wodurch die Öffnung 1904 gebildet wird, während ein Maskierungselement 1902 andere Bereiche schützt. Auf diese Weise werden die dielektrischen Finnen 904 beibehalten, die bestimmte Vorrichtungsbereiche überspannen, um eine Isolierung zwischen benachbarten Merkmalen (beispielsweise Gatestrukturen) zu gewährleisten und somit einen Schnittmetallgate-Bereich bereitzustellen, während Abschnitte der dielektrischen Finnen 904, die bestimmte Vorrichtungsbereiche überspannen, (teilweise) entfernt werden, so dass das anschließend gebildete Metallgate über den Bereich hinweg zusammenhängend ist. Mit Bezug auf 19, 20A und 20B wird die dielektrische Finne 904 unter dem Maskierungselement 1902 beibehalten, wodurch ein Schnittgate-Bereich entsteht, während die dielektrische Finne 904 auf der rechten Seite der Zeichnung teilweise entfernt wird (so dass beispielsweise die dielektrische Schicht 902 ausgespart wird), wodurch die Öffnung 1904 gebildet wird.
  • Im weiteren Verlauf des Gateersatzprozesses und mit Bezug auf das Beispiel von 20A und 20B wird dann ein Rest der Dummy-Gatestrukturen 1102 entfernt. Beispielsweise werden die Dummy-Gateelektroden 1106 und die Dummy-Gateelektrode 1104 durch einen Ätzprozess vollständig entfernt, um eine obere Kanalschicht 208 freizulegen. Der Ätzprozess kann ein selektiver Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein. Die Entfernung der Dummy-Gatestruktur bildet einen Teil der Öffnung 2102 (beispielsweise über der obersten Kanalschicht).
  • Im weiteren Verlauf des Gateersatzprozesses und mit Bezug auf das Beispiel von 21A und 21B kann ein Kanalfreigabeprozess durchgeführt werden, der zur Entfernung der Opferschichten 206 in dem Kanalbereich führt, wodurch hängende Halbleiterschichten 208 in dem Kanalbereich gebildet werden, die durch Spalten voneinander und/oder von den Finnenabschnitten 202A getrennt sind. Der Ätzprozess, der die Kanalschichten 208 freigibt, kann ein selektiver Trockenätzprozess, ein Nassätzprozess oder eine Kombination davon sein. Der Kanalfreigabeprozess kann ferner Entfernen der Mantelschicht 602 in dem Kanalbereich umfassen, um beispielsweise einen Spalt zwischen einem Ende der Kanalschicht 208 und der dielektrischen Finne 904 zu bilden. Der Kanalfreigabeprozess kann einen Ätzprozess selektiv für eine Zusammensetzung (beispielsweise Silizium-Germanium) der Mantelschicht 602 und/oder der Opferschichten 206 umfassen, während kein oder nur minimales Ätzen der Kanalschichten 208 erfolgt. Das Freigeben der Kanalschichten, Entfernen der Dummy-Gatestruktur und/oder Entfernen der Mantelschicht 602 schaffen entsprechende Öffnungen 2102 in den Kanalbereichen der Vorrichtung 200 wie in 21A und 21B dargestellt. Ein Abstand si ist zwischen den Kanalschichten 208 entlang der z-Richtung definiert und ein Abstand s2 ist zwischen dem Ende der Kanalschichten 208 und den dielektrischen Finnen 904 entlang der x-Richtung definiert. Der Abstand si kann 5 bis 15 nm betragen. In einigen Ausführungsformen kann der Abstand s1 im Wesentlichen gleich der Höhe h1 sein. Der Abstand si kann so bereitgestellt sein, dass ein ausreichender Abstand für die Bildung einer Gatestruktur mit ausreichender Höhe für eine angemessene Leistung gegeben ist. Wenn der Abstand s1 zu groß ist, kann dies dazu führen, dass die Kapazität der Vorrichtung bis zu einem Punkt zunimmt, an dem sich die Leistung verschlechtert. In einigen Ausführungsformen beträgt der Abstand s2 etwa 5 bis 20 nm. Wenn der Abstand s2 zu groß ist, kann dies dazu führen, dass die Kapazität der Vorrichtung bis zu einem Punkt zunimmt, an dem sich die Leistung verschlechtert. Wenn der Abstand s2 zu klein ist, kann dies wie vorstehend erläutert nicht ausreichend sein, um die Gatestruktur zu bilden. In einigen Ausführungsformen weist jede Kanalschicht 208 Abmessungen im Nanometerbereich auf und kann einzeln oder gemeinsam als „Nanostrukturen“ bezeichnet werden. In einigen Ausführungsformen weisen die Kanalschichten 208 zylinderförmige Profile (beispielsweise Nanodrähte), rechteckige Profile (beispielsweise Nanostäbe), blattförmige Profile (beispielsweise Nanoblättchen (d. h. die Abmessungen in der X-Y-Ebene sind größer als die Abmessungen in der X-Z-Ebene und der Y-Z-Ebene, um blattartige Strukturen zu bilden) oder jedes andere geeignet geformte Profil.
  • In einigen Ausführungsformen ätzt der Ätzprozess zum Freigeben der Kanalschichten 208 die Kanalschichten 208, die Finnenabschnitte 202A und/oder die Isolationsmerkmale 402 teilweise, aber minimal. In einigen Ausführungsformen ist der Ätzprozess ausreichend selektiv, so dass die Kanalschichten 208, die Finnenabschnitte 202A und/oder der Isolationsbereich 402 minimal oder nicht geätzt werden.
  • Block 120 des Verfahrens 100 fährt dann fort, die gebildeten Öffnungen 2102, die durch das Entfernen der Dummy-Gatestruktur und das Freigeben der Kanalschichten gebildet sind, mit einer Metallgatestruktur zu füllen. Die Metallgatestruktur kann das/die funktionale(n) Gate(s) der GAA-Vorrichtung der Vorrichtung 200 sein. Mit Bezug auf 22A und 22B sind Metallgatestrukturen 2202 (auch als Metallgates und/oder High-k/Metallgates bezeichnet) in Gateöffnungen 2102 ausgebildet. Die Metallgatestrukturen 2202 sind eingerichtet, die gewünschte Funktionalität entsprechend den Konstruktionsanforderungen der Multigate-Vorrichtung 200 zu erzielen. Die Metallgatestrukturen 2202 umfassen jeweils ein Gatedielektrikum 2204 (beispielsweise eine High-k-Gatedielektrikumschicht) und eine Gateelektrode 2206 (beispielsweise eine Austrittsarbeitsschicht und eine Bulk-Leiterschicht). Die Metallgatestrukturen 2202 können zahlreiche andere Schichten aufweisen, wie beispielsweise Deckschichten, Grenzflächenschichten, Diffusionsschichten, Sperrschichten, Hartmaskenschichten oder Kombinationen davon. In einigen Ausführungsformen umfasst das Bilden von Metallgatestrukturen 2202 Abscheiden einer Gatedielektrikumschicht über der Multigate-Vorrichtung 200, wobei die Gatedielektrikumschicht die Gateöffnungen 2102 teilweise füllt, Abscheiden einer Gateelektrodenschicht über der Gateelektrodenschicht, wobei die Gateelektrodenschicht einen Rest der Gateöffnungen 2102 füllt, und Durchführen eines Planarisierungsprozesses, um überschüssige Gatematerialien von der Multigate-Vorrichtung 200 zu entfernen. Die Gatedielektrika 2204 umfassen eine high-k-dielektrische Schicht, die ein high-k-dielektrisches Material enthält, welches sich für die Zwecke der Metallgatestruktur 2202 auf ein dielektrisches Material mit einer Dielektrizitätskonstante größer als die von Siliziumdioxid (k ≈ 3,9) bezieht. Die high-k-dielektrische Schicht enthält Beispielsweise HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3 (BTO), (Ba,Sr)TiO3 (BST), Si3N4, Hafniumdioxid-Aluminiumoxid (HfO2-Al2O3-)Legierung, anderes geeignetes high-k-dielektrisches Material für Metallgatestapel oder Kombinationen davon. Die high-k-dielektrische Schicht wird durch einen der hier beschriebenen Prozesse gebildet, wie beispielsweise ALD, CVD, PVD, oxidationsbasiertes Abscheideverfahren, andere geeignete Prozesse oder Kombinationen davon. In einigen Ausführungsformen umfasst die Gatestruktur 2202 eine Grenzflächenschicht 2208, die zwischen der high-k-dielektrischen Schicht und den Kanalschichten 208 angeordnet ist. Die Grenzflächenschicht 2208 enthält ein dielektrisches Material, wie SiO2, HfSiO, SiON, ein anderes siliziumhaltiges dielektrisches Material, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. Die Grenzflächenschicht wird durch einen der hier beschriebenen Prozesse gebildet, wie beispielsweise thermische Oxidation, chemische Oxidation, ALD, CVD, andere geeignete Prozesse oder Kombinationen davon.
  • Gateelektroden 2206 werden über den Gatedielektrika 2204/2208 gebildet und füllen einen Rest der Gateöffnungen 2102. Die Gateelektroden 2206 enthalten ein leitfähiges Material wie Polysilizium, Aluminium, Kupfer, Titan, Tantal, Wolfram, Molybdän, Kobalt, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, ein anderes leitfähiges Material oder Kombinationen davon. In einigen Ausführungsformen umfassen die Gateelektroden 2206 eine Austrittsarbeitsschicht und eine Bulk-Leiterschicht. Die Austrittsarbeitsschicht ist eine leitfähige Schicht, die eingerichtet ist, eine gewünschte Austrittsarbeit (beispielsweise eine n-Austrittsarbeit oder eine p-Austrittsarbeit) aufzuweisen, und die Bulk-Leiterschicht ist eine leitfähige Schicht, die über der Austrittsarbeitsschicht gebildet ist. In einigen Ausführungsformen enthält die Austrittsarbeitsschicht n-Austrittsarbeitsmaterialien, wie Ti, Silber, Mangan, Zirkonium, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon. In einigen Ausführungsformen enthält die Austrittsarbeitsschicht ein p-Austrittsarbeitsmaterial, wie Ruthenium, Mo, Al, TiN, TaN, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmaterialien oder Kombinationen davon. Die Bulk-Leiterschicht (oder Füllleiterschicht) enthält ein geeignetes leitfähiges Material, wie beispielsweise Al, W, Ti, Ta, Polysilizium, Cu, Metalllegierungen, andere geeignete Materialien oder Kombinationen davon. Die Gateelektroden 2206 werden durch einen der hier beschriebenen Prozesse gebildet, beispielsweise ALD, CVD, PVD, Beschichtung, andere geeignete Prozesse oder Kombinationen davon.
  • Nach dem Abscheiden der Materialien der Metallgatestruktur 2202 werden in einigen Implementierungen die abgeschiedenen Materialien zurückgeätzt, so dass sich Abschnitte der dielektrischen Finne 904 über der Gatestruktur erstrecken, wodurch ein selbstausgerichteter Metallgate-Schnittprozess wie vorstehend erläutert bereitgestellt wird. Der Rückätzprozess ist ein Trockenätzprozess, ein Nassätzprozess, ein anderer geeigneter Ätzprozess oder eine Kombination davon. Nach dem Rückätzen trennt und isoliert die dielektrische Finne 904 bestimmte Metallgates von anderen Metallgates, wie anhand des linken Gates von 22A gezeigt. Wie dort dargestellt, erstrecken sich die Gateelektroden 2206 nach dem Rückätzprozess nicht mehr ununterbrochen von einem ersten Transistorbereich zu einem zweiten Transistorbereich (nicht dargestellt). Ferner verbleiben bestimmte Gateelektroden 2006 nach dem Rückätzprozess auf der rechten Seite von 22A, und wie in 22B sichtbar, und erstrecken sich über den zuvor zurückgeätzten dielektrischen Finnen 904 (siehe Metallgate 2202 und High-k-Dielektrikum 2204, die die oberen Oberflächen der dielektrischen Schichten 702, 704 kontaktieren). Wie in der vorstehenden Beschreibung des Verfahrens 100 dargelegt, wird der Metallgate-Schnittprozess als „selbstausgerichtet“ bezeichnet, da die Gateisolationsstrukturen (hier die dielektrischen Finnen 904) zwischen den Metallgates ausgerichtet werden, ohne dass nach der Bildung der MetallgateStapel 2206 ein Lithografieprozess durchgeführt werden muss. Die selbstausgerichtete Anordnung der Gateisolationsstrukturen (der dielektrischen Finnen 904) sorgt für eine elektrische Isolierung zwischen verschiedenen Vorrichtungen, wie beispielsweise Transistoren, der Multigate-Vorrichtung 200.
  • Das Verfahren 100 fährt dann mit Block 122 fort, bei dem weitere Herstellung auf der Vorderseite der Vorrichtung 200 durchgeführt wird, umfassend Bilden der restlichen Teile eines MLI. Die Herstellungsschritte können Bilden verschiedener Kontakte umfassen, wie beispielsweise von Gatekontakten und bestimmter Source/Drain-Kontakte, um den Betrieb der Transistoren der Multigate-Vorrichtung 200 zu erleichtern. Mit Bezug auf das Beispiel von 23 werden Gatekontakte 2302 an den Metallgates 2202 gebildet. Die Gatekontakte 2302 führen die elektrische Verbindung zu einer Metallisierungsschicht 2304 (beispielsweise Metall-0 oder Mo), die Teil eines MLI (Multi-Layer Interconnect) 2310 ist, die auf der Vorderseite der Vorrichtung 200 gebildet wird. Source/Drain-Kontakte 2306 können auch an epitaktischen Source/Drain-Merkmalen 1702 A/B gebildet werden. In einigen Ausführungsformen ist ein Source/Drain-Kontakt 2306 zu dem Source-Merkmal 1704A nicht elektrisch mit dem MLI 2310 auf der Vorderseite der Vorrichtung verbunden. In einigen Ausführungsformen ist ein Source/Drain-Kontakt 2306 zu dem Drain-Merkmal 1704B elektrisch mit dem MLI verbunden, der über der Vorderseite der Vorrichtung gebildete Metallisierungsschichten aufweist. Danach können die Source/Drain-Kontakte und/oder die Gatekontakte mit einem oder mehreren elektrisch leitfähigen Materialien, wie Wolfram, Ruthenium, Kobalt, Kupfer, Aluminium, Iridium, Palladium, Platin, Nickel, einem anderen Metallbestandteil mit niedrigem spezifischen Widerstand, Legierungen davon oder Kombinationen davon, bereitgestellt werden. Das leitfähige Material(-ien) kann durch PVD, CVD, ALD, Elektroplattieren, stromloses Plattieren, andere geeignete Abscheideverfahren oder Kombinationen davon abgeschieden werden. Die Kontakte können eine mehrschichtige Struktur aufweisen, wie beispielsweise eine Sperrschicht, eine Haftschicht, eine Bulkschicht und/oder andere geeignete Schichten. Verschiedene dielektrische Schichten wie beispielsweise ILD-Schichten liegen zwischen den Kontakten und den Metallisierungsschichten. Ein MLI koppelt verschiedene Vorrichtungen (beispielsweise p-Transistoren und/oder n-Transistoren der Multigate-Vorrichtung 200, Widerstände, Kondensatoren und/oder Induktoren) und/oder Komponenten (beispielsweise Gateelektroden und/oder epitaktische Source/Drain-Merkmale von p-Transistoren und/oder n-Transistoren) elektrisch miteinander, so dass die verschiedenen Vorrichtungen und/oder Komponenten gemäß den Konstruktionsanforderungen der Multigate-Vorrichtung 200 arbeiten können. Ein MLI-Merkmal umfasst typischerweise eine Kombination von dielektrischen Schichten und elektrisch leitfähigen Schichten (beispielsweise Metallschichten), die eingerichtet sind, verschiedene Verbindungsstrukturen zu bilden. Die leitfähigen Schichten sind eingerichtet, vertikale Interconnect-Merkmale wie Vorrichtungsebene-Kontakte und/oder Vorrichtungsebene-Durchkontaktierungen und/oder horizontale Interconnect-Merkmale wie leitfähige Leitungen zu bilden. Vertikale Interconnect-Merkmale verbinden typischerweise horizontale Interconnect-Merkmale in verschiedenen Schichten (oder verschiedenen Ebenen) des MLI. Während des Betriebs sind die Interconnect-Merkmale eingerichtet, Signale zwischen den Vorrichtungen und/oder den Komponenten der Multigate-Vorrichtung 200 zu führen und/oder Signale (beispielsweise Taktsignale, Spannungssignale und/oder Massesignale) an die Vorrichtungen und/oder die Komponenten der Multigate-Vorrichtung 200 verteilen. Das MLI 2310 ist auf der Vorderseite der Vorrichtung 200 gebildet.
  • Das Verfahren 100 fährt dann mit Block 124 fort, bei dem die Vorrichtung für die Verarbeitung auf der Rückseite umgedreht wird. In einigen Ausführungsformen wird ein Träger-Wafer an der Vorderseite der Vorrichtung angebracht und die Vorrichtung umgedreht. In dem Beispiel von 23 wird ein Trägerwafer 2308 an der Vorderseite der Vorrichtung über dem MLI angebracht. Es ist zu beachten, dass der Träger-Wafer mit einem lösbaren Klebematerial an die Vorrichtung 200 geklebt werden kann und für jeden der folgenden Verarbeitungsschritte beibehalten werden kann oder entfernt wird. 24 sowie die folgenden Zeichnungen zeigen, dass die Vorrichtung 200 umgedreht wird, so dass die Rückseite an der „Oberseite“ der Vorrichtung ist.
  • Das Verfahren 100 fährt dann mit Block 126 fort, bei dem die Struktur gedünnt wird, indem Substratmaterial von der Rückseite der Vorrichtung entfernt wird. In einigen Ausführungsformen erfolgt das Dünnen durch Anbringen der Vorderseite der Vorrichtung 200 an einem Träger, während die Rückseite der Struktur gedünnt wird. Gemäß dem Beispiel in 23 wird ein Trägerwafer 2308 an der Vorderseite der Vorrichtung 200 befestigt. In weiterem Verlauf des Prozesses und mit Bezug auf 24 wird die Vorrichtung 200 für die rückseitige Verarbeitung des Dünnens der Vorrichtung 200 umgedreht, indem das Substrat 202 von der Rückseite der Struktur entfernt wird, bis der Halbleiterfinnenabschnitt 202A, die benachbarte Isolationsstruktur 402 und das Source-Merkmal 1702A von der Rückseite der Vorrichtung 200 freigelegt sind. Die resultierende gedünnte Vorrichtung ist in 25 dargestellt. Der Dünnungsprozess kann eine mehrstufige Verarbeitung umfassen, beispielsweise einen mechanischen Schleifprozess, gefolgt von einem chemischen Dünnungsprozess.
  • In einigen Implementierungen fährt Block 126 des Verfahrens 100 nach dem Dünnen der Vorrichtung 200 fort, zusätzliches Finnen- und Substratmaterial zu entfernen, um die Merkmale der GAA von der Rückseite freizulegen. Mit Bezug auf das Beispiel von 26A werden Teile der Finne 212 entfernt, wodurch eine Öffnung 2602 gebildet wird. Die Unterseite der Öffnung legt den ersten inneren Abstandhalter 1402 und den zweiten inneren Abstandhalter 1502 frei. Die Öffnung 2602 legt ferner die benachbarte Metallgatestruktur 2202 frei. In einigen Ausführungsformen wird eine dielektrische Schicht wie beispielsweise die Grenzflächenschicht 2208 freigelegt. Das Drain-Merkmal 1702B wird ebenfalls freigelegt, ebenso wie eine Seitenwand des Source-Merkmals 1702A. Die Entfernen des Siliziummaterials kann ein selektiver Ätzprozess sein, wie beispielsweise ein selektives Nassätzen oder Trockenätzen, das auf die Zusammensetzung der Finne 212, beispielsweise Silizium, abzielt, wobei die Source/Drain-Merkmale und die dielektrischen Zusammensetzungen (beispielsweise die Grenzflächenschicht 2208, das Gatedielektrikum 2204, der Isolationsbereich 402, der erste innere Abstandhalter 1402 und der zweite innere Abstandhalter 1502) im Wesentlichen ungeätzt bleiben. 26B zeigt eine detaillierte Querschnittsansicht eines Teils der Vorrichtung 200 entlang der Y-Achse.
  • Das Verfahren 100 fährt dann mit Block 128 fort, bei dem der innere Abstandhalter oder ein Teil davon entfernt wird, um einen Luftspalt zu bilden. In einer Ausführungsform wird der innere Abstandhalter oder ein Teil davon durch einen Nass- oder Trockenätzprozess entfernt. Das Entfernen des inneren Abstandhalters kann durch einen selektiven Ätzprozess erfolgen. In einigen Ausführungsformen enthält das Ätzmittel H3PO4, NaOH, Kombinationen davon oder andere geeignete Ätzmittel. Beispielsweise kann in einigen Verfahren, bei denen der erste innere Abstandhalter 1402 ein Nitrid ist, ein Ätzmittel aus mindestens einem von H3PO4 oder NaOH verwendet werden, um das Nitrid bezüglich der umgebenden Schichten selektiv zu ätzen. Es ist zu beachten, dass der innere Abstandhalter oder ein Teil davon von der Rückseite der Vorrichtung (beispielsweise von der der Gatestruktur gegenüberliegenden Seite) entfernt wird. Mit anderen Worten tritt das Ätzmittel von der Rückseite der Vorrichtung ein. Mit Bezug auf das Beispiel von 27A und 27B ist der erste innere Abstandhalter 1402 selektiv entfernt worden, um die Öffnungen oder Luftspalte 2702 zu bilden. In einigen Ausführungsformen wird der erste innere Abstandhalter 1402 vollständig entfernt. In einer weiteren Ausführungsform wird der zweite innere Abstandhalter 1502 auf der Vorrichtung 200 beibehalten. Das Ätzmittel kann selektiv für das Material des inneren Abstandhalters 1402 sein und den zweiten inneren Abstandhalter 1502, die Grenzflächenschicht 2208 (falls vorhanden), das Gatedielektrikum 2204, die Kanalschichten 208, die dielektrische Finne 904 und/oder das Isolationsmerkmal 402, die während des Ätzvorgangs ebenfalls freigelegt werden können, im Wesentlichen nicht ätzen. Der erste innere Abstandhalter 1402 wird zwischen jedem Kanalbereich 208 und ebenso aus dem Zwischenraum zwischen dem Kanalbereich 208 und der dielektrischen Finne 904 entfernt. In einigen Ausführungsformen wird der Ätzvorgang fortgesetzt, bis das Ätzmittel den ersten inneren Abstandhalter 1402 entfernt, der an den Gate-Abstandhalter 1202 und die oberste Kanalschicht 208 angrenzt - d. h. die Kanalschicht 208, die der Vorderseite der Vorrichtung am nächsten ist (beispielsweise die unterste Schicht in der in 27A dargestellten Ausrichtung). In einigen anderen Implementierungen verbleiben Teile des ersten inneren Abstandhalters 1402 auf der Vorrichtung 200. Beispielsweise kann der Ätzprozess vor dem Freilegen des Gate-Abstandhalters 1202 gestoppt werden, wobei ein Rest des inneren Abstandhalters neben dem Gate-Abstandhalter 1202 und der obersten Kanalschicht 208 verbleibt. 32A-32C sind beispielhaft für eine solche Ausführungsform. In einigen Ausführungsformen wird auch der zweite innere Abstandhalter 1502 in dem gleichen oder einem nachfolgenden Ätzprozess von der Vorrichtung 200 entfernt (siehe 31A-31C). In ähnlicher Weise kann in einer weiteren Ausführungsform eines Prozesses, der sowohl den ersten als auch den zweiten inneren Abstandhalter ätzt, ein Rest des zweiten inneren Abstandhalters 1502 und/oder des ersten inneren Abstandhalters 1402 auf der Vorrichtung 200 verbleiben. Beispielsweise kann der Ätzprozess vor dem Freilegen des Gate-Abstandhalters 1202 gestoppt werden, wodurch ein Rest des ersten inneren Abstandhalters 1402 und des zweiten inneren Abstandhalters 1502 neben dem Gate-Abstandhalter 1202 und der obersten Kanalschicht 208 verbleibt.
  • Das Verfahren 100 fährt dann mit Block 130 fort, bei dem ein Isoliermaterial abgeschieden wird. Das Isoliermaterial kann eine Abdichtung für mindestens einen Luftspalt bereitstellen, der durch das Entfernen des/der inneren Abstandhalter(s) oder eines Teils davon gebildet ist, wie vorstehend mit Bezug auf Block 128 beschrieben. Mit Bezug auf das Beispiel von 28A und 28B wird eine Isoliermaterialschicht 2802 auf der Vorrichtung 200 gebildet. In einigen Ausführungsformen kann das Isoliermaterial, das die Isoliermaterialschicht 2802 bildet, SiO2, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein Low-k-Dielektrikum, Kombinationen davon und/oder andere geeignete, herkömmlich bekannte Materialien umfassen. In einer Ausführungsform enthält die Isoliermaterialschicht 2802 eine Zusammensetzung, die auch in der Isolierstruktur 402 bereitgestellt ist. In einer Ausführungsform ist die Isoliermaterialschicht 2802 ein Mehrschichtmerkmal. In verschiedenen Beispielen kann das dielektrische Material durch einen CVD-Prozess, einen subatmosphärischen CVD-Prozess (SACVD), einen fließfähigen CVD-Prozess, einen ALD-Prozess, einen PVD-Prozess oder einen anderen geeigneten Prozess abgeschieden werden. Nach dem Abscheidungsprozess wird ein Planarisierungsprozess, wie beispielsweise ein chemisch-mechanischer Polierprozess (CMP), auf den Materialien durchgeführt, wodurch die Dicke reduziert wird. Diese Planarisierung bildet eine Oberfläche wie in 28A dargestellt. Die Isoliermaterialschicht 2802, wie in der detaillierten Querschnittsansicht von 28B dargestellt, stellt eine Abdeckung oder Abdichtung der Luftspalte 2702 bereit. Je nach Breite des Luftspalts 2702 kann sich die Isoliermaterialschicht 2802 geringfügig in den Luftspalt 2702 hinein erstrecken. Je größer beispielsweise die Breite des Luftspalts 2702 ist, desto mehr Material aus der Isoliermaterialschicht 2802 kann in dem oberen Bereich des Luftspalts 2702 vorhanden sein.
  • Das Verfahren 100 fährt dann mit Block 132 fort, bei dem die rückseitigen Interconnect-Merkmale gebildet werden. In einigen Implementierungen umfasst Block 132 Ätzen der Rückseite der Vorrichtung durch Zurückätzen eines Anschlusses, beispielsweise der Source-Seite, eines GAA-Transistors der Vorrichtung. Mit Bezug auf das Beispiel von 29 wird die Source-Seite ausgespart, um eine Öffnung 2902 bereitzustellen. In einer Ausführungsform wird die Öffnung 2902 durch einen selektiven Ätzprozess bereitgestellt, der auf das Halbleitermaterial des Source-Merkmals 1702A abzielt, während die umgebenden Isolierschichten, wie das Isoliermerkmal 402 und die Isoliermaterialschicht 2802, nur minimal geätzt werden. Die Isoliermaterialschicht 2802 und die Isolationsstruktur 402 stellen Schutz für die Vorrichtung, beispielsweise den Kanalbereich, bereit. Somit wird eine selbstausgerichtete Durchkontaktierung zum Kontaktieren des Source-Merkmals 1702A aufgrund der Selektivität des Source-Merkmals 1702A im Vergleich zu dem umgebenden Dielektrikum ermöglicht.
  • Nach dem Ätzen der Rückseite der Vorrichtung 200 zur Bildung der Öffnung kann leitfähiges Material in die Öffnung 2902 abgeschieden werden, um einen Kontakt mit dem zugehörigen Source-Merkmal herzustellen. Mit Bezug auf das Beispiel in 30A wird auf der Rückseite der Vorrichtung 200 eine Kontakt-Durchkontaktierung 3002 gebildet, der den Source-Merkmal 1702A kontaktiert. Die Kontakt-Durchkontaktierung 3002 kann eine elektrische Verbindung zu dem Source-Merkmal 1702A herstellen. Es ist zu beachten, dass in einigen Ausführungsformen eine leitfähige Durchkontaktierung von der Vorderseite zu dem Source-Merkmal 1702A gebildet wird, aber diese leitfähige Durchkontaktierung kann gegebenenfalls nicht mit einer anderen Leiterführung verbunden sein, so dass keine elektrische Verbindung von der Vorderseite zu dem Source-Merkmal 1702A bereitgestellt wird.
  • Es kann eine zusätzliche rückseitige Metallisierung gebildet werden, die an die Kontakt-Durchkontaktierung 3002 grenzt und eine elektrische Verbindung zu dem Source-Merkmal 2702B herstellt. In einer Ausführungsform wird eine Stromschienen-Metallisierungsleitung 3004 über der Kontakt-Durchkontaktierung 3002 gebildet. Es ist zu beachten, dass aufgrund der Topographie der Rückseite der Vorrichtung 200, die die Isoliermaterialschicht 2802 und die Isolationsstruktur 402 aufweist, die Stromschienen-Metallisierungsleitung 3004 eine größere Breite aufweisen kann als die Metallisierungsmerkmale, die auf der Vorderseite der Vorrichtung 200 gebildet sind. In einigen Implementierungen enthält die Stromschienen-Metallisierungsleitung 3004 Cu, Al, Co, W, Ti, Ta, Ru und/oder Kombinationen davon. Während des Betriebs stellen die Metallisierungsleitung 3004 und die Kontakt-Durchkontaktierung 3002 in Verbindung mit den übrigen Elementen des MLI 3006, die nachstehend beschrieben sind, das Routing von Strom (Vdd) oder Masse (Vss) bereit.
  • Die Kontakt-Durchkontaktierung 3002 und/oder die Metallisierungsleitung 3004 können eine mehrschichtige Struktur aufweisen, wie beispielsweise eine Sperrschicht, eine Haftschicht, eine Volumenschicht und/oder andere geeignete Schichten. Die Kontakt-Durchkontaktierung 3002 und/oder die Metallisierungsleitung 3004 können Komponenten des MLI 3006 sein, die auf der Rückseite der Vorrichtung gebildet sind. In einigen Ausführungsformen können zusätzliche Metallisierungslinien, Durchkontaktierungen und entsprechende dielektrische Schichten oberhalb der Stromschienen-Metallisierungsleitung 3004 gebildet werden, um Teile der rückseitigen MLI-Struktur 3006 bereitzustellen. In der MLI 3006 liegen verschiedene dielektrische Schichten zwischen den vertikalen Interconnect-Merkmalen, wie beispielsweise der Kontakt-Durchkontaktierung 3002, und den Metallisierungsschichten, wie beispielsweise der Metallisierungsleitung 3004, wobei die verschiedenen dielektrischen Schichten ILD-Schichten aufweisen können.
  • Somit wird mit Bezug auf 30A, 30B und 30C eine Ausführungsform der Vorrichtung 200 dargestellt, die gemäß einem oder mehreren Schritten des Verfahrens 100 wie vorstehend erläutert hergestellt ist. Die Vorrichtung 200 der 30A, 30B, 30C umfasst einen Luftspalt 2702, der durch das Entfernen des ersten inneren Abstandhalters 1402, in einigen Ausführungsformen in seiner Gesamtheit, gebildet ist. Der Luftspalt 2702 erstreckt sich von dem zweiten inneren Abstandhalter 1502 bis zu einem Rand der Gatestruktur 2202 und insbesondere des High-k-Gatedielektrikums 2204 und/oder der Grenzflächenschicht 2008 in y-Richtung. Der Luftspalt 2702 weist eine Breite w2 in y-Richtung auf, wobei w2 etwa 1 nm bis 10 nm betragen kann. Der Luftspalt 2702 weist eine Höhe h2 zwischen den Kanalschichten 208 auf, wobei h2 etwa 5 nm bis 15 nm beträgt.
  • Der Luftspalt 2702 ist ebenfalls zwischen der dielektrischen Finne 904 und den Enden der Kanalschichten 208 angeordnet. Der Luftspalt erstreckt sich in x-Richtung von dem Ende der Kanalschichten 208 zu der ersten dielektrischen Schicht 702 der dielektrischen Finne 904. Der Luftspalt 2702 weist in dieser x-Richtung eine Breite w3 von etwa 5 nm bis 20 nm auf. Der Luftspalt 2702 weist in z-Richtung eine Höhe h3 neben den Enden der Kanalschichten 208 auf. Die Höhe h3 ist abhängig von der Anzahl der Kanalschichten 208 der GAA-Vorrichtung. Es ist zu beachten, dass der Querschnitt von 30C durch den Luftspalt hindurch aufgenommen ist, so dass der angrenzende zweite innere Abstandhalter 1502 nicht dargestellt ist.
  • In einer Ausführungsform werden die Abmessungen des Luftspalts 2702 so gewählt, dass die geeignete Leistung bezüglich einer Kapazität für die Vorrichtung bereitgestellt wird, wobei die Kompromisse für Herausforderungen bei Herstellungsprozessen berücksichtigt werden. In einer Ausführungsform kann die Isoliermaterialschicht 2802 unerwünscht in den Luftspalt 2702 eindringen, wenn die Luftspaltbreite (w2) zu groß ist. Wenn die Isoliermaterialschicht 2802 in den Luftspalt 2702 eindringt, kann sich der Widerstand aufgrund der Eigenschaften des Isoliermaterials (beispielsweise Dielektrizitätskonstante) im Vergleich zu Luft erhöhen. In einer Ausführungsform, wenn die Luftspaltbreite (w2) zu gering ist, werden nicht genügend Luftmengen bereitgestellt und die Kapazität der Vorrichtung kann größer als gewünscht sein. In einer Ausführungsform kann die Kapazität der Vorrichtung erhöht werden, wenn die Luftspalthöhe (h2) zu groß ist. In einer Ausführungsform, wenn die Luftspalthöhe (h2) zu gering ist, kann die Verarbeitung wie beispielsweise das Durchführen des Ersatzgateprozesses erschwert werden. In ähnlicher Weise kann in einer Ausführungsform die Kapazität der Vorrichtung erhöht werden, wenn die Luftspaltbreite (w3) zu der dielektrischen Finne 904 zu groß ist. Wenn in einer Ausführungsform die Luftspaltbreite (w3) zu der dielektrischen Finne 904 zu gering ist, kann die Verarbeitung, wie beispielsweise das Durchführen des Ersatzgateprozesses erschwert werden.
  • Der zweite innere Abstandhalter 1502 kann eine Höhe aufweisen, die im Wesentlichen der vorstehend erläuterten h2 gleicht. Der zweite innere Abstandhalter 1502 kann eine Breite (t2, siehe oben) aufweisen, die etwa 1 bis 5 nm beträgt. In einigen Ausführungsformen kann, wenn die Breite des zweiten inneren Abstandhalters 1502 zu groß ist, die Kapazität der Vorrichtung zunehmen. In einigen Ausführungsformen kann die Breite des zweiten inneren Abstandhalters 1502, wenn sie zu schmal ist, unzureichend sein, um das Source/Drain-Merkmal 1702 während des Entfernens des ersten inneren Abstandhalters 1402 zur Bildung des Luftspalts 2702 zu schützen.
  • In einer anderen Ausführungsform des Verfahrens 100 wird eine Vorrichtung 200' bereitgestellt wie in 31A, 31B und 31C dargestellt. Die Vorrichtung 200' ist im Wesentlichen der Vorrichtung 200 ähnlich, mit der Ausnahme, dass bei der Bildung des Luftspalts wie vorstehend mit Bezug auf Block 128 beschrieben sowohl der erste innere Abstandhalter 1402 als auch der zweite innere Abstandhalter 1502 entfernt werden, um einen Luftspalt 2702' zu bilden. Der Luftspalt 2702' erstreckt sich von dem Source/Drain-Merkmal 1702 zu der Gatestruktur 2202. In einer Ausführungsform weist der Luftspalt 2702' eine Breite w4 auf, die etwa 2 nm bis 15 nm beträgt. Der Luftspalt 2702' erstreckt sich auch von den Enden der Kanalschichten 208 der dielektrischen Finne 904 im Wesentlichen um die Breite w3 wie vorstehend erläutert. Die Vorrichtung 200' mit dem Luftspalt 2702' kann eine weitere Verringerung der Kapazität ermöglichen, wodurch die Leistung der Vorrichtung 200' verbessert wird, kann aber auch dafür sorgen, dass die Seitenwände der Source/Drain-Merkmale 1702 während des Entfernungsvorgangs freigelegt sind, was ein zusätzliches Beschädigungsrisiko darstellen kann.
  • In einigen Ausführungsformen können zur Bildung der Vorrichtung 200' bei Block 128 des Verfahrens 100 ein oder mehrere Ätzprozesse durchgeführt werden, um das erste Abstandhalterelement 1402 und das zweite Abstandhalterelement 1502 gleichzeitig oder nacheinander selektiv zu entfernen. In einigen Ausführungsformen werden der erste innere Abstandhalter 1402 und der zweite innere Abstandhalter 1502 vollständig entfernt. In anderen Ausführungsformen kann ein Rest des ersten inneren Abstandhalters 1402 oder des zweiten inneren Abstandhalters 1502 oder beide auf der Vorrichtung verbleiben, wie nachstehend mit Bezug auf die Vorrichtung 200'' erläutert.
  • In einer anderen Ausführungsform des Verfahrens 100 wird eine Vorrichtung 200" bereitgestellt, wie in 32A, 32B und 32C dargestellt. Die Vorrichtung 200'' ist im Wesentlichen der Vorrichtung 200 ähnlich, außer dass bei der Bildung des Luftspalts, wie vorstehend mit Bezug auf Block 128 des Verfahrens 100 beschrieben, nur ein Teil (beispielsweise weniger als die Gesamtheit) des ersten inneren Abstandhalters 1402 entfernt wird, um den Luftspalt 2702'' zu bilden, während ein Teil des ersten inneren Abstandhalters, dargestellt als ein Rest 1402', in der Vorrichtung verbleibt. In einigen Ausführungsformen verbleibt der Rest 1402' in der Nähe der obersten Kanalschicht 208, d. h. des Kanalabschnitts, der der Vorderseite der Vorrichtung 200 am nächsten ist. Dies rührt daher, dass das Ätzmittel von der Rückseite der Vorrichtung eingebracht wird (siehe Öffnung 2602 in 26A) und das Material, das am weitesten von dem Ätzmittel-Eingang entfernt ist, als letztes geätzt wird und somit den Rest 1402' bildet. In einer Ausführungsform weist der Rest 1402' eine Dicke von Höhe (h4) von etwa 0 nm bis etwa 30 nm auf. Die Vorrichtung 200' mit dem Luftspalt 2702' kann zu einer verringerten Leistung der Vorrichtung führen (wie beispielsweise Erhöhung der Kapazität), kann aber auch die Wahrscheinlichkeit einer Beschädigung durch den Ätzprozess des Blocks 128 verringern, die Bearbeitungszeit des Blocks 128 verkürzen und/oder zusätzliche strukturelle Steifigkeit bieten. Es ist zu beachten, dass in einigen Ausführungsformen eine Oberfläche der obersten Kanalschicht 208 vollständig bedeckt sein kann oder ein Teil der Oberfläche der Kanalschicht 208 in der y-Richtung oder der x-Richtung freigelegt sein kann.
  • 34 ist eine Umrisszeichnung der Multigate-Vorrichtung 200 mit mehreren Gatestrukturen 2202 und Source/Drain-Merkmalen 1702, die in Layoutform und in Querschnitt dargestellt sind. Wie dargestellt sind bestimmte Source/Drain-Merkmale 1702 mit einer Kontakt-Durchkontaktierung 3002 auf der Rückseite verbunden, die mit einer Metallisierung 3004 verbunden ist, welche in einigen Implementierungen eine Stromschiene bereitstellt. Im Vergleich sind die Metallisierung 3004 mit einer Breite Mo (beispielsweise unterste Metallleitungsschicht) der vorderseitigen MLI 2310 auf der Vorderseite der Vorrichtung vorgesehen. Die Metallisierungsschicht 3004 kann Teil der rückseitigen MLI 3006 sein und mit einer MIM-Induktionsvorrichtung 3302 und/oder einem rückseitigen I/O-Pad (Input-Output), einem rückseitigen Vdd-Pad und/oder rückseitigen Massepads (GND) 3304 verbunden sein, die auf der Rückseite der Vorrichtung gebildet sind. In einer Ausführungsform enthält die Metallisierung 3004 Cu, Al, Co, W, Ti, Ta, Ru und/oder Kombinationen davon.
  • Somit sind Verfahren und Vorrichtungen bereitgestellt, die in einigen Implementierungen eine reduzierte Kapazität ermöglichen und gleichzeitig ein rückseitigen Metallisierungsschema (beispielsweise eine Stromleitung) bereitstellen, das durch eine Vergrößerung der Breite der Metallleitung einen reduzierten Widerstand erlebt. Die Verfahren und Vorrichtungen ermöglichen die Herstellung eines Luftspalts neben dem Kanalbereich, wodurch die Dielektrizitätskonstante des Isoliermaterials auf die von Luft reduziert wird. Aus der vorangehenden Beschreibung ist ersichtlich, dass die in der vorliegenden Offenbarung beschriebenen Multigate-Vorrichtungen Vorteile gegenüber herkömmlichen Multigate-Vorrichtungen bieten. Es versteht sich jedoch, dass andere Ausführungsformen zusätzliche Vorteile bieten können und nicht alle Vorteile notwendigerweise hierin offenbart sind, und dass kein bestimmter Vorteil für alle Ausführungsformen erforderlich ist. Die vorliegende Offenbarung sieht viele verschiedene Ausführungsformen vor.
  • Eine hierin beschriebene beispielhafte Vorrichtung umfasst eine Multigate-Vorrichtung aufweisend: eine Kanalschicht, die zwischen einem Source-Merkmal und einem Drain-Merkmal angeordnet ist, ein Metallgate, das die Kanalschicht umgibt, und einen ersten Luftspalt-Abstandhalter, der das Metallgate und das Source-Merkmal voneinander trennt, und einen zweiten Luftspalt-Abstandhalter, der das Metallgate und das Drain-Merkmal voneinander trennt. Ein rückseitiger Kontakt erstreckt sich zu dem Source-Merkmal. Eine Stromschiene-Metallisierungsschicht ist mit dem rückseitigen Kontakt verbunden.
  • In einer weiteren Ausführungsform umfasst die Vorrichtung eine dielektrische Finne zwischen dem Metallgate und einem weiteren Metallgate. In einer Ausführungsform erstreckt sich der erste Luftspalt-Abstandhalter von einer dielektrischen Gateschicht des Metallgates zu der dielektrischen Finne. In einer Ausführungsform umfasst die Vorrichtung ferner eine low-k-dielektrische Schicht zwischen dem Metallgate und der dielektrischen Finne und neben dem ersten Luftspalt-Abstandhalter. In einigen Ausführungsformen wird ein vorderseitiger Kontakt zu dem Drain-Merkmal gebildet. In einer Ausführungsform umfasst die Vorrichtung einen Rest dielektrischen Materials, der neben dem ersten Luftspalt-Abstandhalter liegt und an eine zweite Kanalschicht angrenzt, wobei das Metallgate die zweite Kanalschicht umgibt. In einer weiteren Ausführungsform grenzt der Rest an Abstandhalterelemente an den Seitenwänden des Metallgates an. In einer Ausführungsform beträgt die Breite des ersten Luftspalt-Abstandhalters zwischen dem Source-Merkmal und dem Metallgate etwa 1 nm bis 10 nm.
  • In einer anderen, breiteren Ausführungsform wird eine Vorrichtung bereitgestellt, die ein Isolationsmerkmal aufweist, das über einem Substrat angeordnet ist. Das Isolationsmerkmal ist zwischen einem ersten Finnenabschnitt und einem zweiten Finnenabschnitt angeordnet, die sich von dem Substrat aus erstrecken, eine dielektrische Gateisolationsfinne, die über dem Isolationsmerkmal angeordnet ist, wobei die dielektrische Gateisolationsfinne und eine erste Gatestruktur um eine erste Kanalschicht und eine zweite Kanalschicht über der ersten Kanalschicht angeordnet sind. Die erste Kanalschicht und die zweite Kanalschicht sind über dem ersten Finnenabschnitt angeordnet und erstrecken sich zwischen einem ersten Source-Merkmal und einem ersten Drain-Merkmal. Die Vorrichtung umfasst Gate-Abstandhalter, die an Seitenwänden eines Abschnitts der ersten Gatestruktur anliegen. Die Gate-Abstandhalter sind auf der zweiten Kanalschicht angeordnet. Ein Luftspalt ist zwischen der zweiten Kanalschicht und der ersten Kanalschicht und zwischen der ersten Gatestruktur und dem ersten Source-Merkmal angeordnet. Ein Rest dielektrischen Materials liegt zwischen der ersten Kanalschicht und der zweiten Kanalschicht neben dem Luftspalt.
  • In einer weiteren Ausführungsform ist die erste Gatestruktur der Vorrichtung um eine dritte Kanalschicht unter der ersten Kanalschicht herum ausgebildet und der Luftspalt erstreckt sich von der ersten Kanalschicht zu der dritten Kanalschicht. In einer Ausführungsform enthält die Vorrichtung ein low-k-dielektrisches Material neben dem Rest des dielektrischen Materials. Das low-k-dielektrische Material liegt zwischen dem Luftspalt und dem ersten Source-Merkmal. In einer Ausführungsform umfasst die Vorrichtung ferner eine dielektrische Finne mit einem ersten Abschnitt einer Oberfläche, die an der ersten Gatestruktur anliegt, und einem zweiten Abschnitt der Oberfläche, der an dem Luftspalt anliegt. In einer Ausführungsform umfasst die Vorrichtung ein erstes Kontaktelement zu dem ersten Source-Merkmal von einer Rückseite der Vorrichtung, ein zweites Kontaktelement zu dem ersten Drain-Merkmal von einer Vorderseite der Vorrichtung und eine Stromschienen-Metallisierungsleitung, die mit dem ersten Kontaktelement verbunden ist.
  • In einer anderen der hierin erläuterten breiteren Ausführungsformen wird ein Verfahren bereitgestellt, umfassend: Bereitstellen einer Struktur mit einer Vorderseite und einer Rückseite. Auf der Vorderseite der Struktur wird eine Gate-All-Around-Vorrichtung (GAA-Vorrichtung) gebildet. Das Bilden der GAA-Vorrichtung umfasst Ätzen von mehreren abwechselnden Schichten, um eine Finnenstruktur zu bilden; Bilden von inneren Abstandhaltern, die ein dielektrisches Dummy-Material und ein low-k-dielektrisches Material zwischen den Kanalschichten der Finnenstrukturen enthalten; epitaktisches Aufwachsen eines Source/Drain-Merkmals neben einer ersten Seite der inneren Abstandhalter; Freigeben der Kanalschichten in einem Kanalbereich der Finnenstruktur neben einer zweiten Seite der inneren Abstandhalter, wobei die zweite Seite der ersten Seite gegenüberliegt; und Bilden einer Metallgatestruktur zwischen den Kanalschichten. Nach der Bildung der GAA-Vorrichtung wird die Struktur umgedreht, um einen Teil des Substrats zu entfernen, der das dielektrische Dummy-Material freilegt. Das Dummy-Dielektrikum wird entfernt, um einen Luftspalt zu bilden. Eine Isoliermaterialschicht wird auf der Rückseite der Struktur über dem Luftspalt abgeschieden.
  • In einer weiteren Ausführungsform umfasst das Verfahren ferner: Entfernen des low-k-dielektrischen Materials nach dem Bilden der GAA-Vorrichtung, um einen Teil des Luftspalts zu bilden. In einer Ausführungsform verbleibt nach dem Entfernen des dielektrischen Dummy-Materials zur Bildung des Luftspalts ein Teil des dielektrischen Dummy-Materials neben dem Luftspalt. In einigen Ausführungsformen grenzt der Teil des dielektrischen Dummy-Materials an Gate-Abstandhalter. In einer Ausführungsform umfasst das Verfahren: Bilden eines Kontakts zu dem Source/Drain-Merkmal von einer Rückseite der Vorrichtung nach dem Bilden des Luftspalts. Das Verfahren kann Bilden des Kontakts umfassen, das Bilden einer Durchkontaktierung umfasst, die an eine Metallisierungsschicht angrenzt, welche auf der Rückseite der Struktur gebildet wird, und Verbinden der Metallisierungsschicht mit einer Stromquelle. In einigen Ausführungsformen umfasst das Bilden der Metallgatestruktur Bilden eines High-k-Dielektrikums, das an das Dummy-Dielektrikum angrenzt.
  • Vorstehend sind Merkmale mehrerer Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Entwicklung oder Modifizierung anderer Verfahren und Strukturen verwendet werden kann, um die gleichen Zwecke zu erfüllen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollten ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass verschiedene Änderungen, Ersetzungen und Modifikationen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/706099 [0001]

Claims (20)

  1. Vorrichtung aufweisend: eine Multigate-Vorrichtung aufweisend: eine Kanalschicht, die zwischen einem Source-Merkmal und einem Drain-Merkmal angeordnet ist; ein Metallgate, das die Kanalschicht umgibt, einen ersten Luftspalt-Abstandhalter, der zwischen dem Metallgate und dem Source-Merkmal liegt, und einen zweiten Luftspalt-Abstandhalter, der zwischen dem Metallgate und dem Drain-Merkmal liegt; einen rückseitigen Kontakt, der sich zu dem Source-Merkmal erstreckt; und eine Stromleitungsmetallisierungsschicht, die mit dem rückseitigen Kontakt verbunden ist.
  2. Vorrichtung nach Anspruch 1, ferner aufweisend: eine dielektrische Finne zwischen dem Metallgate und einem weiteren Metallgate.
  3. Vorrichtung nach Anspruch 2, wobei sich der erste Luftspalt-Abstandhalter von einer Gatedielektrikumschicht des Metallgates zu der dielektrischen Finne erstreckt.
  4. Vorrichtung nach Anspruch 2 oder 3, ferner aufweisend: eine low-k-dielektrische Schicht zwischen dem Metallgate und der dielektrischen Finne neben dem ersten Luftspalt-Abstandhalter.
  5. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen vorderseitigen Kontakt zu dem Drain-Merkmal.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen Rest dielektrischen Materials neben dem ersten Luftspalt-Abstandhalter und angrenzend an eine zweite Kanalschicht, wobei das Metallgate die zweite Kanalschicht umgibt.
  7. Vorrichtung nach Anspruch 6, wobei der Rest an Abstandhalterelemente auf Seitenwänden des Metallgates angrenzt.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Breite des ersten Luftspalt-Abstandhalters zwischen dem Source-Merkmal und dem Metallgate etwa 1 nm bis 10 nm beträgt.
  9. Vorrichtung aufweisend: ein Isolationsmerkmal, das über einem Substrat angeordnet ist, wobei das Isolationsmerkmal zwischen einem ersten Finnenabschnitt und einem zweiten Finnenabschnitt angeordnet ist, die sich von dem Substrat aus erstrecken; eine dielektrische Gateisolationsfinne, die über dem Isolationsmerkmal angeordnet ist, wobei die dielektrische Gateisolationsfinne; eine erste Gatestruktur um eine erste Kanalschicht und eine zweite Kanalschicht über der ersten Kanalschicht, wobei die erste Kanalschicht und die zweite Kanalschicht über dem ersten Finnenabschnitt angeordnet sind und sich zwischen einem ersten Source-Merkmal und einem ersten Drain-Merkmal erstrecken; Gate-Abstandhalter, die an Seitenwände eines Teils der ersten Gatestruktur angrenzen, wobei die Gate-Abstandhalter auf der zweiten Kanalschicht angeordnet sind; einen Luftspalt zwischen der zweiten Kanalschicht und der ersten Kanalschicht und zwischen der ersten Gatestruktur und dem ersten Source-Merkmal; und einen Dielektrikumsmaterialrest zwischen der ersten Kanalschicht und der zweiten Kanalschicht neben dem Luftspalt.
  10. Vorrichtung nach Anspruch 9, wobei die erste Gatestruktur um eine dritte Kanalschicht unter der ersten Kanalschicht gebildet ist und der Luftspalt sich von der ersten Kanalschicht zu der dritten Kanalschicht erstreckt.
  11. Vorrichtung nach Anspruch 9 oder 10, ferner aufweisend: ein low-k-dielektrisches Material neben dem Dielektrikumsmaterialrest angrenzt, wobei das low-k-dielektrische Material zwischen dem Luftspalt und dem ersten Source-Merkmal liegt.
  12. Vorrichtung nach einem der Ansprüche 9 bis 11, ferner aufweisend: eine dielektrische Finne aufweisend einen ersten Abschnitt einer Oberfläche, der an die erste Gatestruktur angrenzt, und einen zweiten Abschnitt der Oberfläche, der an den Luftspalt angrenzt.
  13. Vorrichtung nach einem der Ansprüche 9 bis 12, ferner aufweisend: ein erstes Kontaktelement von einer Rückseite der Vorrichtung zu dem ersten Source-Merkmal; ein zweites Kontaktelement von einer Vorderseite der Vorrichtung zu dem ersten Drain-merkmal; eine Stromschienen-Metallisierungsleitung, die an das erste Kontaktelement angrenzt.
  14. Verfahren umfassend: Bereitstellen einer Struktur aufweisend eine Vorderseite und eine Rückseite; Bilden einer GAA-Vorrichtung auf der Vorderseite der Struktur, wobei das Bilden der GAA-Vorrichtung umfasst: - Ätzen von mehreren abwechselnden Schichten, um eine Finnenstruktur zu bilden; - Bilden von inneren Abstandhaltern, die ein dielektrisches Dummy-Material und ein low-k-dielektrisches Material enthalten, zwischen den Kanalschichten der Finnenstrukturen; - epitaktisches Aufwachsen eines Source/Drain-Merkmals neben einer ersten Seite der inneren Abstandhalter; - Freigeben der Kanalschichten in einem Kanalbereich der Finnenstruktur neben einer zweiten Seite der inneren Abstandhalter, wobei die zweite Seite der ersten Seite gegenüberliegt; und - Bilden einer Metallgatestruktur zwischen den Kanalschichten; nach dem Bilden der GAA-Vorrichtung, Umdrehen der Struktur, um einen Teil des Substrats zu entfernen, wodurch das Dummy-Dielektrikumsmaterial freigelegt wird; Entfernen des Dummy-Dielektrikumsmaterials, um einen Luftspalt zu bilden; und Abscheiden einer Isolierstoffschicht auf der Rückseite der Struktur über dem Luftspalt.
  15. Verfahren nach Anspruch 14, ferner umfassend: Entfernen des low-k-dielektrischen Materials nach dem Bilden der GAA-Vorrichtung, um einen Teil des Luftspalts zu bilden.
  16. Verfahren nach Anspruch 14 oder 15, wobei nach dem Entfernen des Dummy-Dielektrikumsmaterials zur Bildung des Luftspalts ein Teil des Dummy-Dielektrikumsmaterials neben dem Luftspalt verbleibt.
  17. Verfahren nach Anspruch 16, wobei der Teil des Dummy-Dielektrikumsmaterials Gate-Abstandhalter kontaktiert.
  18. Verfahren nach einem der Ansprüche 14 bis 17, ferner umfassend: Bilden eines Kontakts von einer Rückseite der Vorrichtung zu dem Source/Drain-Merkmal nach dem Bilden des Luftspalts.
  19. Verfahren nach Anspruch 18, wobei das Bilden des Kontakts umfasst: Bilden einer Durchkontaktierung, um an eine Metallisierungsschicht anzugrenzen, die auf der Rückseite der Struktur gebildet ist; und Verbinden der Metallisierungsschicht mit einer Stromquelle.
  20. Verfahren nach einem der Ansprüche 14 bis 19, wobei das Bilden der Metallgatestruktur umfasst: Bilden eines High-k-Dielektrikums, das an das Dummy-Dielektrikumsmaterial angrenzt.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230282701A1 (en) * 2022-03-04 2023-09-07 Intel Corporation Gate cut structures

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886069B1 (ko) 2004-08-23 2009-02-26 몰렉스 인코포레이티드 광섬유와 평면 집적 도파관 간의 광 결합 효율 증대를 위한시스템 및 테이퍼형 도파관 및 그 제조 방법
US7612638B2 (en) 2006-07-14 2009-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Waveguides in integrated circuits
US9006101B2 (en) 2012-08-31 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9443851B2 (en) 2014-01-03 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor devices including finFETs and local interconnect layers and methods of fabricating the same
US9397157B2 (en) 2014-08-20 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device structure including a fin-embedded isolation region and methods thereof
US10126512B2 (en) 2014-09-11 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Differential silicon interface for dielectric slab waveguide
US9871111B2 (en) 2014-09-18 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10950722B2 (en) 2014-12-31 2021-03-16 Stmicroelectronics, Inc. Vertical gate all-around transistor
KR102315275B1 (ko) 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9899387B2 (en) 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9633999B1 (en) 2015-11-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for semiconductor mid-end-of-line (MEOL) process
US9608065B1 (en) * 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US10734412B2 (en) 2016-07-01 2020-08-04 Intel Corporation Backside contact resistance reduction for semiconductor devices with metallization on both sides
BR112019001313A2 (pt) 2016-08-26 2019-04-30 Intel Corporation estruturas de dispositivo de circuito integrado e técnicas de fabricação de frente e verso
US10121675B2 (en) 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
US10269983B2 (en) * 2017-05-09 2019-04-23 Globalfoundries Inc. Stacked nanosheet field-effect transistor with air gap spacers
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US10269965B1 (en) 2017-10-25 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Multi-gate semiconductor device and method for forming the same
US10304832B1 (en) 2017-11-16 2019-05-28 Globalfoundries Inc. Integrated circuit structure incorporating stacked field effect transistors and method
US10861953B2 (en) * 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10861750B2 (en) 2018-07-02 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11276695B2 (en) 2018-07-16 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US10832971B2 (en) 2018-08-30 2020-11-10 International Business Machines Corporation Fabricating tapered semiconductor devices
US10580692B1 (en) 2018-09-12 2020-03-03 International Business Machines Corporation Integration of air spacer with self-aligned contact in transistor
US10692987B2 (en) 2018-10-19 2020-06-23 Globalfoundries Inc. IC structure with air gap adjacent to gate structure and methods of forming same
US10872818B2 (en) 2018-10-26 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Buried power rail and method forming same
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same

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KR20220015923A (ko) 2022-02-08
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US11984488B2 (en) 2024-05-14
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