DE102018122862A1 - Verfahren zum Verbessern von Topografie dielektrischer Zwischenschichten - Google Patents

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Kuan-Wei SU
Chun Yu Huang
Chih-Hsun Lin
Ping-Pang Hsieh
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Abstract

Verfahren zum Verbessern der Topografie einer dielektrischen Zwischenschicht (ILD-Schicht) und resultierender integrierter Schaltungsvorrichtungen werden hier offenbart. Ein Beispielverfahren umfasst ein Ausbilden einer ersten Kontakt-Ätzstoppschicht, die eine erste Dicke aufweist, über einem ersten Gebiet eines Wafers, Ausbilden einer zweiten Kontakt-Ätzstoppschicht, die eine zweite Dicke aufweist, über einem zweiten Gebiet des Wafers, und Ausbilden einer ILD-Schicht über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht. Eine erste Topografieschwankung ist zwischen dem ersten Gebiet und dem zweiten Gebiet vorhanden. Die zweite Dicke ist von der ersten Dicke verschieden, um eine zweite Topografieschwankung zu erzielen, die kleiner ist als die erste Topografieschwankung. Die erste Topografieschwankung kann durch eine Höhendifferenz zwischen einer ersten Gatestruktur, die über dem Wafer im ersten Gebiet angeordnet ist, und einer zweiten Gatestruktur, die über dem Wafer im zweiten Gebiet angeordnet ist, verursacht werden.

Description

  • Dies ist eine nicht vorläufige Anmeldung und sie beansprucht die Priorität der vorläufigen US-Patentanmeldung Serien-Nr. 62/690,377 , die am 27. Juni 2018 eingereicht wurde und deren gesamte Offenbarung hier durch Rückbezug aufgenommen ist.
  • STAND DER TECHNIK
  • Die Industrie für integrierte Schaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte in IC-Materialien und -Design haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorangegangene Generation aufweist. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsverfahrens erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Diese Fortschritte haben jedoch auch die Komplexität der Herstellung von ICs erhöht und es sind ähnliche Fortschritte bei IC-Verarbeitung und Herstellung erforderlich, damit diese Fortschritte umgesetzt werden.
  • Zum Beispiel umfasst die IC-Herstellung typischerweise ein Ausbilden einer Vorrichtungsschicht, die verschiedene IC-Vorrichtungen umfasst, auf einem Wafer (Substrat) und anschließendes Ausbilden eines mehrschichtigen Verbindungsmerkmals (MLI-Merkmals) über der Vorrichtungsschicht, das den Betrieb der verschiedenen IC-Vorrichtungen ermöglicht. In einigen Implementierungen umfasst das MLI-Merkmal eine dielektrische Zwischenschicht (ILD), die über der Vorrichtungsschicht angeordnet ist, und dielektrische Zwischenmetallschichten, die über der ILD-Schicht angeordnet sind. Die IMD-Schichten umfassen elektrisch leitfähige Verbindungsstrukturen (zum Beispiel Metallverbindungsstrukturen), die ausgelegt sind, um Signale zwischen den IC-Vorrichtungen und/oder Komponenten der IC-Vorrichtungen zu lenken und/oder zu verteilen. Da eine Topografie der ILD-Schicht der Topografie von darunterliegenden Schicht(en), wie z.B. der Vorrichtungsschicht, entspricht, wird jegliche Topografieschwankung der darunterliegenden Schicht(en) häufig auf die ILD-Schicht übertragen. Zum Beispiel führt eine Höhenschwankung bei den IC-Vorrichtungen, die eine Topografieschwankung in der Vorrichtungsschicht verursacht (mit anderen Worten sind einige Gebiete der Vorrichtungsschicht „höher“ oder „niedriger“ als andere Gebiete), dazu, dass die ILD-Schicht eine Topografieschwankung auch nach einer Durchführung eines Planarisierungsprozesses (z.B. eines chemisch-mechanischen Polierprozesses) aufweist. Eine solche Topografieschwankung kann zu einer verschlechterten Leistungsfähigkeit der IC-Vorrichtung oder sogar zum Ausfall der IC-Vorrichtung führen. Obwohl vorhandene Verfahren zum Ausbilden von ICs für ihre vorgesehenen Zwecke im Allgemeinen geeignet sind, sind sie dementsprechend nicht in allen Aspekten gänzlich zufriedenstellend (zum Beispiel beim geeigneten Kontrollieren der ILD-Topografie).
  • Figurenliste
  • Die vorliegende Offenbarung wird am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und lediglich zu Veranschaulichungszwecken verwendet werden. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltungsvorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2A bis 2L sind fragmentarische Querschnittsteil- oder vollständige Ansichten einer integrierten Schaltungsvorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 3 ist eine fragmentarische Querschnittsteil- oder vollständige Ansicht einer anderen integrierten Schaltungsvorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung betrifft im Allgemeinen integrierte Schaltungsvorrichtungen (IC-Vorrichtungen) und insbesondere Verfahren zum Verbessern einer Topografie dielektrischer Zwischenschichten (ILD) von IC-Vorrichtungen.
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen.
  • Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor. Des Weiteren kann das Ausbilden eines Merkmals auf einem anderen Merkmal, mit ihm verbunden und/oder gekoppelt, in der nachstehenden Offenbarung Ausführungsformen umfassen, in denen das die Merkmale in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen den Merkmalen ausgebildet werden können, so dass die Merkmale möglicherweise nicht in direktem Kontakt stehen. Außerdem werden Begriffe, die sich auf räumliche Relativität beziehen, wie zusätzlich „unterer“ , „oberer“, „horizontaler“, „vertikaler“, „über“, „oberhalb“, „unter“, „unterhalb“, „oben“, „unten“, „Oberseite“, „Unterseite“ usw. so wie Ableitungen davon (z.B. „horizontal“, „nach unten“, „nach oben“ usw.) zur Einfachheit der vorliegenden Offenbarung über die Beziehung eines Merkmals zu einem anderen verwendet. Die Begriffe, die die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der Vorrichtung, die die Merkmale umfasst, abdecken.
  • Während IC-Technologien weiterhin zu kleineren Technologieknoten fortschreiten (zum Beispiel 20 nm, 16 nm, 10 nm, 7 nm und kleiner), treten neue Herausforderungen bei der Herstellung auf. Eine solche Herausforderung betrifft Topografieschwankungen, die während der IC-Fertigung entstehen. Topografieschwankungen treten auf, wenn einige Bereiche eines Wafers „höher“ sind (zum Beispiel weisen sie eine größere vertikale Höhe auf) als andere Bereiche des Wafers oder umgekehrt. Die „höheren“ oder „niedrigeren“ Bereiche können verschiedene Schichten umfassen, wie z.B. Halbleiterschichten, dielektrische Schichten und/oder leitfähige (zum Beispiel Metall-)Schichten. Topografieschwankungen hatten oft keine Auswirkung auf ältere Technologiegenerationen, weil IC-Vorrichtungsgrößen für die älteren Technologiegenerationen entweder die Topografieschwankungen überstiegen oder im Vergleich mit den Topografieschwankungen groß genug waren, wodurch jegliche von den Topografieschwankungen herrührende Auswirkungen oder Probleme gedämpft wurden. Daher haben herkömmliche IC-Herstellungsverfahren keine zufriedenstellenden Lösungen zum Angehen der Herausforderungen, die durch Topografieschwankungen bei fortschrittlichen Technologieknoten verursacht werden, entwickelt.
  • Zum Beispiel umfasst die IC-Herstellung typischerweise ein Ausbilden einer Vorrichtungsschicht, die verschiedene IC-Vorrichtungen umfasst, auf einem Wafer (Substrat) und anschließendes Ausbilden eines mehrschichtigen Verbindungsmerkmals (MLI-Merkmals) über der Vorrichtungsschicht, das den Betrieb der verschiedenen IC-Vorrichtungen ermöglicht. In einigen Implementierungen umfasst das MLI-Merkmal eine Kontakt-Ätzstoppschicht (CESL), die über der Vorrichtungsschicht angeordnet ist, eine ILD-Schicht, die über der CESL-Schicht angeordnet ist, und dielektrische Zwischenmetallschichten (IMD), die über der ILD-Schicht angeordnet sind. Die IMD-Schichten umfassen elektrisch leitfähige Verbindungsstrukturen (zum Beispiel Metallverbindungsstrukturen), die ausgelegt sind, um Signale zwischen den IC-Vorrichtungen und/oder Komponenten der IC-Vorrichtungen zu lenken und/oder zu verteilen. Da eine Topografie der CESL-Schicht und der ILD-Schicht der Topografie von darunterliegenden Schicht(en), wie z.B. der Vorrichtung-Schicht, entspricht, wird jegliche Topografieschwankung der darunterliegenden Schicht(en) häufig auf die ILD-Schicht übertragen. Zum Beispiel führt eine Höhenschwankung bei den IC-Vorrichtungen, die eine Topografieschwankung in der Vorrichtungsschicht verursacht (mit anderen Worten sind einige Bereiche der Vorrichtungsschicht „höher“ oder „niedriger“ als andere Bereiche), dazu, dass die CESL-Schicht (die typischerweise die gleiche Dicke über den verschiedenen IC-Vorrichtungen der Vorrichtungsschicht aufweist) und die ILD-Schicht auch nach einer Durchführung eines Planarisierungsprozesses eine Topografieschwankung aufweisen. Eine solche Topografieschwankung kann zu einer verschlechterten Leistungsfähigkeit der IC-Vorrichtung oder sogar zum Ausfall der IC-Vorrichtung führen.
  • Die vorliegende Offenbarung schlägt daher vor, eine Auswirkung einer Topografieschwankung der Vorrichtungsschicht auf die Topografieschwankung der ILD-schicht zu minimieren, indem CESLs verschiedener Dicken über Vorrichtungsmerkmalen verschiedener Höhen implementiert werden. Ein Verwenden von CESLs verschiedener Dicken auf Vorrichtungen verschiedener Höhen kann Topografieschwankungen in der Vorrichtungsschicht „ebnen“, so dass anschließend ausgebildete ILD-Schichten eine „ebenere“ Topografie aufweisen. Viele Vorteile werden hier durch Implementieren einer solchen Technik beschrieben. Verschiedene Ausführungsformen können verschiedene Vorteile aufweisen, und kein bestimmter Vorteil wird von einer Ausführungsform notwendigerweise verlangt.
  • 1 ist ein Ablaufdiagramm eines Verfahrens 10 zum Herstellen einer integrierten Schaltungsvorrichtung gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Bei Block 12 wird eine erste Kontakt-Ätzstoppschicht, die eine erste Dicke aufweist, über einer ersten Gatestruktur, die eine erste Höhe aufweist, ausgebildet. Bei Block 14 wird eine zweite Kontakt-Ätzstoppschicht, die eine zweite Dicke aufweist, über einer zweiten Gatestruktur, die eine zweite Höhe aufweist, ausgebildet. Die zweite Höhe ist kleiner als die erste Höhe. Die erste Dicke und die zweite Dicke sind ausgelegt, um eine Topografieschwankung zu minimieren. Zum Beispiel ist die zweite Dicke größer als die erste Dicke. Bei Block 16 wird eine ILD-Schicht über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht ausgebildet. Bei Block 18 kann das Verfahren 10 mit einer Vervollständigung der Fertigung der IC-Vorrichtung fortfahren. 1 wurde zur Klarheit vereinfacht, um die erfindungsgemäßen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können dem Verfahren 10 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen des Verfahrens 10 ersetzt, modifiziert oder eliminiert werden.
  • 2A bis 2L sind fragmentarische Querschnittsteil- oder vollständige Ansichten einer IC-Vorrichtung 100 bei verschiedenen Fertigungsstufen eines Verfahrens, wie z.B. des Verfahrens 10 von 1 gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Die IC-Vorrichtung 100 kann in einem Mikroprozessor, einem Speicher und/oder einer anderen IC-Vorrichtung aufgenommen werden. In einigen Implementierungen ist die IC-Vorrichtung 100 ein Abschnitt eines IC-Chips , ein System auf einem Chip (SoC) oder ein Abschnitt davon, der verschiedene passive und aktive mikroelektronische Vorrichtungen umfasst, wie z.B. Widerstände, Kondensatoren, Induktivitäten, Dioden, p-Kanal-FETs (PFETs), n-Kanal-FETs (NEFTEs), Metall-Oxid-Halbleiter-FETs (MOSFETs), komplementäre MOS-Transistoren (CMOS-Transistoren), Bipolartransistoren (BJTs), Laterally-Diffused-MOS-Transistoren (LDMOS), Hochvolttransistoren, Hochfrequenztransistoren, andere geeignete Komponenten oder Kombinationen davon. Die verschiedenen Transistoren sind je nach Designanforderungen der IC-Vorrichtung 100 als plane Transistoren oder Mehrfachgate-Transistoren, wie z.B. finnenförmige FETs (FinFETs), ausgelegt. Die IC-Vorrichtung 100 umfasst ein Vorrichtungsgebiet 102, ein Vorrichtungsgebiet 104, ein Vorrichtungsgebiet 106 und ein Vorrichtungsgebiet 108. Jedes der Vorrichtungsgebiete 102 bis 108 umfasst verschiedene aktive und/oder passive mikroelektronische Vorrichtungen, die ausgelegt sind, um ein Kerngebiet (oft als ein logisches Gebiet bezeichnet), ein Speichergebiet (wie z.B. ein SRAM-Gebiet (statischer Direktzugriffspeicher) und/oder ein Flash-Speichergebiet), ein analoges Gebiet, ein peripheres Gebiet (häufig als ein I/O-Gebiet bezeichnet), ein Dummy-Gebiet, ein anderes geeignetes Gebiet oder Kombinationen davon bereitzustellen. Zum Beispiel ist das Vorrichtungsgebiet 102 ein Flash-Zellenspeichergebiet (das einen oder mehrere Flash-Speicher umfasst), das Vorrichtungsgebiet 104 ist ein Hochvoltgebiet (das einen oder mehrere Transistoren umfasst), das Vorrichtungsgebiet 106 ist ein I/O-Gebiet (das einen oder mehrere Transistoren umfasst) und das Vorrichtungsgebiet 108 ist ein Kerngebiet (das einen oder mehrere Transistoren umfasst). In einigen Implementierungen bezieht sich das Hochvoltgebiet im Allgemeinen auf Gebiete der IC-Vorrichtung 100, die Transistoren umfassen, welche bei Spannungen arbeiten, die höher als ungefähr 5 V sind. In einigen Implementierungen umfasst die IC-Vorrichtung 100 ein Niedervoltgebiet, das sich im Allgemeinen auf Gebiete der IC-Vorrichtung 100 bezieht, die Transistoren umfassen, welche bei Spannungen arbeiten, die niedriger als ungefähr 5 V sind. 2A bis 2L wurden zur Klarheit vereinfacht, um die erfindungsgemäßen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können der IC-Vorrichtung 100 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der IC-Vorrichtung 100 ersetzt, modifiziert oder eliminiert werden.
  • Unter Bezugnahme auf 2A umfasst die IC-Vorrichtung 100 ein Substrat (Wafer) 110. In der dargestellten Ausführungsform umfasst das Substrat 110 Silizium. Alternativ oder zusätzlich umfasst das Substrat 110 einen anderen Elementhalbleiter, wie z.B. Germanium; einen Verbindungshalbleiter, wie z.B. Siliziumkarbid, Siliziumphosphid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid Indiumantimonid, Zinkoxid, Zinkselenid, Zinksulfid, Zinktellurid, Cadmiumselenid, Cadmiumsulfid und/oder Cadmiumtellurid; einen Legierungshalbeliter, wie z.B. SiGe, SiPC, GaAsP, AlInAs, AlGaAs, GalnAs, GalnP und/oder GalnAsP; oder Kombinationen davon. Alternativ ist das Substrat 110 ein Halbleiter-auf-Isolator-Substrat, wie z.B. ein SOI-Substrat (Silizium auf einem Isolator), ein SGOI-Substrat (Siliziumgermanium auf einem Isolator) oder ein GOI-Substrat (Germanium auf einem Isolator). Halbleiter-auf-Isolator-Substrate können unter Verwendung eines SIMOX-Verfahrens (Trennung durch Sauerstoffimplantation), eines Waferbond-Verfahrens und/oder anderer geeigneter Verfahren gefertigt werden. In einigen Implementierungen umfasst das Substrat 110 ein oder mehrere Gruppe-III-V-Materialien. In einigen Implementierungen umfasst das Substrat 110 ein oder mehrere Gruppe-II-IV-Materialien.
  • Isolationsmerkmale 112 werden über und/oder in dem Substrat 110 angeordnet, um verschiedene Vorrichtungsgebiete der IC-Vorrichtung 100 zu isolieren. Zum Beispiel trennen die Isolationsmerkmale 112 aktive Vorrichtungsgebiete und/oder passive Vorrichtungsgebiete voneinander, wie z.B. Vorrichtungsgebiete 102 bis 108, und isolieren sie. Die Isolationsmerkmale 112 umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein anderes geeignetes Isolationsmaterial (das zum Beispiel Silizium, Sauerstoff, Kohlenstoff oder eine andere geeignete Isolationskomponente umfasst), oder Kombinationen davon. Die Isolationsmerkmale 112 können verschiedene Strukturen, wie z.B. STI-Strukturen (flache Grabenisolation), DTI-Strukturen (tiefe Grabenisolation) und/oder LOCOS-Strukturen (lokale Oxidation von Silizium) umfassen. In einigen Implementierungen können STI-Merkmale durch Ätzen von Gräben im Substrat 110 (zum Beispiel unter Verwendung eines Trockenätzprozesses und/oder eines Nassätzprozesses) und Füllen der Gräben mit einem Isolationsmaterial (zum Beispiel unter Verwendung eines chemischen Gasphasenabscheidungsprozesses oder eines Spin-on-Glas-Prozesses) ausgebildet werden. Ein chemisch-mechanischer Polierprozess (CMP) kann durchgeführt werden, um überschüssiges Isolationsmaterial zu entfernen und/oder eine obere Fläche der Isolationsmerkmale 112 zu planarisieren. In einigen Implementierungen können STI-Merkmale durch Abscheiden eines Isolationsmaterials über dem Substrat 110 nach dem Ausbilden von Finnen, so dass die Isolationsmaterialschicht Spalte (Gräben) zwischen Finnen füllt, und Rückätzen der Isolationsmaterialschicht zum Ausbilden der Isolationsmerkmale 112, ausgebildet werden. In einigen Implementierungen umfassen die Isolationsmerkmale 112 mehrschichtige Strukturen, die Gräben füllen, wie z.B. eine dielektrische Bulk-Schicht, die über einer dielektrischen Liner-Schicht angeordnet ist, wobei die dielektrische Bulk-Schicht und die dielektrische Liner-Schicht Materialien umfassen, die von Designanforderungen abhängig sind (zum Beispiel eine dielektrische Bulk-Schicht, die Siliziumnitrid umfasst und die über einer dielektrischen Liner-Schicht, die thermisches Oxid umfasst, angeordnet ist). In einigen Implementierungen umfassen die Isolationsmerkmale 112 eine dielektrische Schicht, die über einer dotierten Liner-Schicht (die zum Beispiel Borsilikatglas oder Phosphorsilikatglas umfasst) angeordnet ist.
  • Das Substrat 110 umfasst verschiedene dotierte Gebiete, die gemäß den Designanforderungen der IC-Vorrichtung 100 ausgelegt sind. Zum Beispiel umfasst das Substrat 110 ein dotiertes Gebiet 114, ein dotiertes Gebiet 116, ein dotiertes Gebiet 118 und ein dotiertes Gebiet 120. Jedes der dotierten Gebiete 114 bis 120 ist je nach einem Typ der in den jeweiligen Vorrichtungsgebieten 104 bis 108 angeordneten Vorrichtung ein n-Typ-dotiertes Gebiet (auch als eine n-Wanne bezeichnet) oder ein p-Typ-dotiertes Gebiet (auch als eine p-Wanne bezeichnet). N-Typ-dotierte Gebiete sind mit Dotierstoffen des n-Typs, wie z.B. Phosphor, Arsen oder einem anderen n-Typ-Dotierstoff oder Kombinationen davon dotiert. P-Typ-dotierte Gebiete sind mit Dotierstoffen des p-Typs, wie z.B. Bor (zum Beispiel BF2), Indium oder einem anderen p-Typ-Dotierstoff oder Kombinationen davon dotiert. In einigen Implementierungen umfassen ein oder mehrere der dotierten Gebiete 114 bis 120 eine Kombination von p-Typ-Dotierstoffen und n-Typ-Dotierstoffen. Die dotierten Gebiete 114 bis 120 können direkt auf und/oder in dem Substrat 110 ausgebildet werden, indem zum Beispiel eine p-Wannenstruktur, eine n-Wannenstruktur, eine Doppelwannenstruktur, eine erhöhte Struktur oder Kombinationen davon bereitgestellt werden. Ein Ionenimplantationsprozess, ein Diffusionsprozess und/oder ein anderer geeigneter Dotierprozess kann durchgeführt werden, um die dotierten Gebiete 114 bis 120 auszubilden.
  • Verschiedene Gatestrukturen werden über dem Substrat 110 angeordnet, wie z.B. eine Gatestruktur 124A, eine Gatestruktur 124B, eine Gatestruktur 124C, eine Gatestruktur 124D und eine Gatestruktur 124E. Verschiedene Abscheidungsprozesse, lithografische Prozesse, Ätzprozesse, andere geeignete Prozesse oder Kombinationen davon können implementiert werden, um die Gatestapel der Gatestrukturen 124A bis 124E zu fertigen. Die Abscheidungsprozesse umfassen eine CVD, eine physikalische Gasphasenabscheidung (PVD), eine Atomlagenabscheidung (ALD), eine CVD unter Verwendung von hochdichtem Plasma (HDPCVD), eine metallorganische CVD (MOCVD), eine Remote-Plasma-CVD (RPCVD), eine Plasma-unterstützte CVD (PECVD), eine Niederdruck-CVD (LPCVD), eine Atomlagen-CVD (ALCVD), eine CVD bei Atmosphärendruck (APCVD), ein Plattieren, andere geeignete Verfahren und/oder Kombinationen davon. Der lithografische Strukturierungsprozess umfasst ein Fotolackbeschichten (zum Beispiel Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach dem Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (zum Beispiel Hardbake), andere geeignete Prozesse oder Kombinationen davon. Alternativ wird der lithografische Belichtungsprozess durch andere Verfahren, wie z.B. maskenlose Lithografie, Elektronenstahlschreiben oder Ionenstrahlschreiben, unterstützt, implementiert oder ersetzt. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon.
  • Die Gatestrukturen 124A bis 124E umfassen Gatestapel, die derart ausgelegt sind, dass eine gewünschte Funktionalität gemäß Designanforderungen der IC-Vorrichtung 100 erzielt wird, so dass die Gatestrukturen 124A bis 124E die gleichen oder verschiedene Schichten und/oder Materialien umfassen. Zum Beispiel sind die Gatestrukturen 124A, 124B derart ausgelegt, dass sie einen Abschnitt einer jeweiligen Flash-Speicherzelle bilden, und die Gatestrukturen 124C bis 124E sind derart ausgelegt, dass sie einen Abschnitt eines jeweiligen Transistors bilden. Die Gatestrukturen 124A, 124B weisen jeweils eine Höhe H1 auf, die eine kombinierte Dicke der verschiedenen Schichten der Gatestapel der Gatestrukturen 124A, 124B repräsentiert. Die Höhe H1 erstreckt sich von einer oberen Fläche des Substrats 110 zu einer oberen Fläche der Gatestapel der Gatestrukturen 124A, 124B. Die Gatestrukturen 124C bis 124E weisen jeweils eine Höhe H2 auf, die eine Kombinierte Dicke der verschiedenen Schichten der Gatestapel der Gatestrukturen 124C bis 124E repräsentiert. Die Höhe H2 erstreckt sich von einer oberen Fläche des Substrats 110 zu einer oberen Fläche der Gatestapel der Gatestrukturen 124C bis 124E. In der dargestellten Ausführungsform ist die Höhe H1 größer als die Höhe H2, was eine Topografieschwankung Δ1 zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 108 verursacht. Die Topografieschwankung Δ1 stellt eine Differenz zwischen der Höhe H1 und der Höhe H2 dar (mit anderen Worten Δ1 = H1-H2). Die Topografieschwankung Δ1 kann auf anschließend ausgebildete Schichten der IC-Vorrichtung 110 übertragen werden, was eine Leistungsfähigkeit der IC-Vorrichtung 100 verschlechtern kann. Die vorliegende Offenbarung stellt eine Lösung zum Überwinden der durch eine solche Topografieschwankung verursachten Herausforderungen bereit, wie nachstehend beschrieben. In einigen Implementierungen ist die Höhe H1 größer gleich ungefähr 2.500 Å, und die Höhe H2 ist kleiner als ungefähr 2.500 Å (zum Beispiel ungefähr 1.500 Å). In einigen Implementierungen stellt die Topografieschwankung Δ1 eine Distanz (oder Höhe) zwischen einer oberen Fläche einer höchsten Komponente im Vorrichtungsgebiet 102 und einer oberen Fläche einer höchsten Komponente in den Vorrichtungsgebieten 104 bis 108 dar. In einigen Implementierungen können die Gatestrukturen 124A bis 124E gemeinsam als eine Vorrichtungsschicht bezeichnet werden, wobei die Vorrichtungsschicht ein Gebiet hoher Topografie (hier das Vorrichtungsgebiet 102) und ein Gebiet niedriger Topografie (hier die Vorrichtungsgebiete 104 bis 108) umfasst.
  • Die Gatestruktur 124A weist einen Gatestapel auf, der eine Tunneloxidschicht 126a, eine Floating-Gate-Schicht 128a, eine dielektrische Schicht 130a, eine Steuergateschicht 132a und eine Hartmaskenschicht 134a umfasst. Die Gatestruktur 124B weist einen Gatestapel auf, der eine Tunneloxidschicht 126b, eine Floating-Gate-Schicht 128b, eine dielektrische Schicht 130b, eine Steuergateschicht 132b und eine Hartmaskenschicht 134b umfasst. Die Tunneloxidschichten 126a, 126b werden über dem Substrat 110 angeordnet und umfassen ein beliebiges geeignetes Material, wie z.B. Silizium und/oder Sauerstoff (zum Beispiel Siliziumoxid). Die Floating-Gate-Schichten 128a, 128b werden jeweils auf den Tunneloxidschichten 126a, 126b angeordnet und umfassen ein elektrisch leitfähiges Material, wie z.B. Polysilizium. In einigen Implementierungen können die Floating-Gate-Schichten 128a, 128b Nanoinseln umfassen, die ein Halbleitermaterial, wie z.B. Silizium und/oder Germanium umfassen. Dielektrische Schichten 130a, 130b werden jeweils auf den Floating-Gate-Schichten 128a, 128b angeordnet und umfassen ein dielektrisches Material. In einigen Implementierungen umfassen die dielektrischen Schichten 130a, 130b eine mehrschichtige Struktur, wie z.B. eine Oxid-Nitrid-Oxid-Struktur (ONO-Struktur). Zum Beispiel können die dielektrischen Schichten 130a, 130b eine erste Silizium- und Sauerstoff-haltige Schicht umfassen, die über den Floating-Gate-Schichten 128a, 128b angeordnet ist, eine Silizium- und Stickstoff-haltige Schicht, die über der ersten Silizium- und Sauerstoff-haltigen Schicht angeordnet ist, und eine zweite Silizium- und Sauerstoff-haltige Schicht, die über der Silizium- und Stickstoff-haltigen Schicht angeordnet ist. Die Steuergateschichten 132a, 132b werden jeweils auf den dielektrischen Schichten 130a, 130b angeordnet und umfassen ein elektrisch leitfähiges Material, wie z.B. Polysilizium. In einigen Implementierungen können die Gatestapel der Gatestrukturen 124a, 124b verschiedene Materialkombinationen umfassen, wie z.B. Metall-Oxid-Nitrid-Oxid-Silizium (MONOS), Silizium-Oxid-Nitrid-Silizium (SONOS), Silizium-Stickstoff-Oxid-Silizium (SNOS), Metall-Nitrid-Oxid-Silizium (MNOS) oder eine andere geeignete Materialkombination. Hartmaskenschichten 134a, 134b werden auf den jeweiligen Steuergateschichten 132a, 132b angeordnet und umfassen ein beliebiges geeignetes Material, wie z.B. Silizium, Stickstoff und/oder Kohlenstoff (zum Beispiel Siliziumnitrid oder Siliziumkarbid). In der dargestellten Ausführungsform ist die obere Fläche der Gatestapel der Gatestrukturen 124A, 124B eine obere Fläche der jeweiligen Hartmaskenschichten 134a, 134b, so dass sich die Höhe H1 von einer oberen Fläche des Substrats 110 zu einer oberen Fläche der Hartmaskenschichten 134a, 134b erstreckt.
  • Die Gatestruktur 124C weist einen Gatestapel auf, der eine Grenzflächenschicht 136a, ein Gatedielektrikum 138a, eine Gateelektrode 140a und eine Hartmaskenschicht 142a umfasst; die Gatestruktur 124D weist einen Gatestapel auf, der eine Grenzflächenschicht 136b, ein Gatedielektrikum 138b, eine Gateelektrode 140b und eine Hartmaskenschicht 142b umfasst; und die Gatestruktur 124E weist einen Gatestapel auf, der eine Grenzflächenschicht 136c, ein Gatedielektrikum 138c, eine Gateelektrode 140c und eine Hartmaskenschicht 142c umfasst. Da die Gatestrukturen 124C bis 124E verschiedenen Transistoren entsprechen, können die Gatestrukturen 124C bis 124E eine unterschiedliche Anzahl, Ausgestaltung und/oder Materialien von Schichten der Grenzflächenschichten 136a bis 136c, der Gatedielektrika 138a bis 138c, der Gateelektroden 140a bis 140c und/oder der Hartmaskenschichten 142a bis 142c umfassen. Um zum Beispiel die Leistungsfähigkeit von Transistoren im Vorrichtungsgebiet 104 (hier das Hochvoltgebiet) zu optimieren, ist eine Dicke des Gatedielektrikums 138a größer als eine Dicke des Gatedielektrikums 138b und/oder des Gatedielektrikums 138c. Gatestapel der Gatestrukturen 124C bis 124E werden gemäß einem Gate-Zuletzt-Prozess, einem Gate-Zuerst-Prozess oder einem hybriden Gate-Zuletzt/Gate-Zuerst-Prozess gefertigt. Bei Gate-Zuletzt-Prozessimplementierungen umfassen eine oder mehrere der Gatestrukturen 124C bis 124E Dummy-Gatestapel, die anschließend durch Metallgatestapel ersetzt werden. Die Dummy-Gatestapel umfassen zum Beispiel eine Grenzflächenschicht (die zum Beispiel Siliziumoxid umfasst) und eine Dummy-Gateelektrodenschicht (die zum Beispiel Polysilizium umfasst). In solchen Implementierungen wird die Dummy-Gateelektrodenschicht entfernt, um Öffnungen (Gräben) auszubilden, in denen Gatedielektrika 138a bis 138c und/oder Gateelektroden 140a bis 140c anschließend ausgebildet werden.
  • Grenzflächenschichten 1136a bis 136c werden auf dem Substrat 110 angeordnet und umfassen ein beliebiges geeignetes Material, wie z.B. Silizium und/oder Sauerstoff (zum Beispiel Siliziumoxid). Die Gatedielektrika 138a bis 138c werden auf den jeweiligen Grenzflächenschichten 136a bis 136c und jeweiligen Flächen, die den Gatestapel definieren, konform angeordnet, so dass die Gatedielektrika 138a bis 138c eine im Wesentlichen gleichmäßige Dicke aufweisen. Die Gatedielektrika 138a bis 138c umfassen ein dielektrisches Material, wie z.B. Siliziumoxid, ein High-k-Dielektrikumsmaterial, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. High-k-Dielektrikumsmaterial bezieht sich im Allgemeinen auf dielektrische Materialien, die eine hohe Dielektrizitätskonstante aufweisen, zum Beispiel größer als jene von Siliziumoxid (k ~ 3,9). Beispiele für High-k-Dielektrikumsmaterialien umfassen Hafnium, Aluminium, Zirkonium, Lanthan, Tantal, Titan, Yttrium, Sauerstoff, Stickstoff, einen anderen geeigneten Bestandteil oder Kombinationen davon. In einigen Implementierungen können die Gatedielektrika 138a bis 138c eine High-k-Dielektrikumsschicht umfassen, die zum Beispiel HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrCO2, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, ein anderes geeignetes High-k-Dielektrikumsmaterial oder Kombinationen davon umfassen. Die Gateelektroden 140a bis 140c werden auf den jeweiligen Gatedielektrika 138a bis 138c angeordnet. Die Gateelektroden 140a bis 140c umfassen ein elektrisch leitfähiges Material. In einigen Implementierungen umfassen die Gateelektroden 140a bis 140c mehrere Schichten, wie z.B. eine oder mehrere Abdeckschichten, Austrittsarbeitsschichten, Haft-/Sperrschichten und/oder Metallfüll- (oder Bulk-)Schichten. Eine Abdeckschicht kann ein Material umfassen, das eine Diffusion und/oder Reaktion von Komponenten zwischen den Gatedielektrika 138a bis 138c und anderen Schichten der Gatestrukturen 124C bis 124E verhindert oder eliminiert. In einigen Implementierungen umfasst die Abdeckschicht ein Metall und Stickstoff, wie z.B. Titannitrid (TiN), Tantalnitrid (TaN), Wolframnitrid (W2N), Titansiliziumnitrid (TiSiN), Tantalsiliziumnitrid (TaSiN) oder Kombinationen davon. Eine Austrittsarbeitsschicht umfasst ein leitfähiges Material, das derart eingestellt ist, dass es eine gewünschte Austrittsarbeit (wie z.B. eine n-Typ-Austrittsarbeit oder eine p-Typ-Austrittsarbeit) aufweist, wie z.B. n-Typ-Austrittsarbeitsmaterialien und/oder p-Typ-Austrittsarbeitsmaterialien. P-Typ-Austrittsarbeitsmaterialien umfassen TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, ein anderes p-Typ-Austrittsarbeitsmaterial oder Kombinationen davon. N-Typ-Austrittsarbeitsmaterialien umfassen Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN, TaAl, TaAlC, TiAlN, ein anderes n-Typ-Austrittsarbeitsmaterial oder Kombinationen davon. Eine Haft-/Sperrschicht kann ein Material, das eine Anhaftung zwischen benachbarten Schichten, wie z.B. der Austrittsarbeitsschicht und der Metallfüllschicht, fördert, und/oder ein Material, das eine Diffusion zwischen Gateschichten, wie z.B. der Austrittsarbeitsschicht und der Metallfüllschicht, blockiert und/oder reduziert, umfassen. Zum Beispiel umfasst die Haft-/Sperrschicht ein Metall (zum Beispiel W, Al, Ta, Ti, Ni, Cu, Co, ein anderes geeignetes Metall oder Kombinationen davon), Metalloxide, Metallnitride (zum Beispiel TiN) oder Kombinationen davon. Eine Metallfüllschicht kann ein geeignetes leitfähiges Material, wie z.B. Al, W und/oder Cu, umfassen. Die Hartmaskenschichten 142a bis 142c werden auf den jeweiligen Gatedielektrika 138a bis 138c und den jeweiligen Gateelektroden 140a bis 140c angeordnet. Die Hartmaskenschichten 142a bis 142c umfassen ein beliebiges geeignetes Material, wie z.B. Silizium, Stickstoff und/oder Kohlenstoff (zum Beispiel Siliziumnitrid oder Siliziumkarbid). In der dargestellten Ausführungsform ist die obere Fläche der Gatestapel der Gatestrukturen 124C bis 124E eine obere Fläche der jeweiligen Hartmaskenschichten 142a bis 142c, so dass sich die Höhe H2 von einer oberen Fläche des Substrats 110 zu einer oberen Fläche der Hartmaskenschichten 142a bis 142c erstreckt.
  • Die Gatestrukturen 124A bis 124E umfassen ferner jeweilige Gatespacer, wie z.B. Gatespacer 144a, Gatespacer 144b, Gatespacer 144c, Gatespacer 144d und Gatespacer 144e. Die Gatespacer 144a bis 144e werden benachbart zu jeweiligen Gatestapeln (zum Beispiel entlang von Seitenwänden davon) angeordnet. Die Gatespacer 144a-144e werden mithilfe eines beliebigen geeigneten Prozesses ausgebildet und umfassen ein dielektrisches Material. Das dielektrische Material kann Silizium, Sauerstoff, Kohlenstoff, Stickstoff, ein anderes geeignetes Material oder Kombinationen davon (zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Siliziumkarbid) umfassen. Zum Beispiel kann in der dargestellten Ausführungsform eine dielektrische Schicht, die Silizium und Stickstoff umfasst, wie z.B. eine Siliziumnitridschicht, über dem Substrat 110 und Gatestapeln der Gatestrukturen 124A-124E angeordnet und anschließend anisotrop geätzt werden, um die Gatespacer 144a-144e auszubilden. In einigen Implementierungen umfassen die Gatespacer 144a-144e eine mehrschichtige Struktur, wie z.B. eine erste dielektrische Schicht, die Siliziumnitrid umfasst, und eine zweite dielektrische Schicht, die Siliziumoxid umfasst. In einigen Implementierungen umfassen die Gatestapel 144a-144e mehr als einen Satz von Spacern, wie z.B. Dichtungsspacer, Versatzspacer, Opferspacer, Dummy-Spacer und/oder Hauptspacer, die benachbart zu den Gatestapeln ausgebildet sind. In solchen Implementierungen können die verschiedenen Sätze von Spacern Materialien umfassen, die unterschiedliche Ätzraten aufweisen. Zum Beispiel kann eine erste dielektrische Schicht, die Silizium und Sauerstoff umfasst, über dem Substrat 110 abgeschieden und anschließend anisotrop geätzt werden, um einen ersten Spacersatz benachbart zu den Gatestapeln auszubilden, und eine zweite dielektrische Schicht, die Silizium und Stickstoff umfasst, kann über dem Substrat 110 abgeschieden und anschließend anisotrop geätzt werden, um einen zweiten Spacersatz benachbart zu dem ersten Spacersatz auszubilden. In einigen Implementierungen umfassen die Gatespacer 144a bis 144e je nach Designanforderungen der IC-Vorrichtung 100 die gleichen oder unterschiedliche Materialien, Schichten, Sätze und/oder Ausgestaltungen.
  • Verschiede Source-/Drainmerkmale 146 werden im Substrat 110 angeordnet. In der dargestellten Ausführungsform wird jede der Gatestrukturen 124A bis 124E über dem Substrat 110 angeordnet, so dass jede der Gatestrukturen 124A bis 124E die Source-/Drainmerkmale 146 dazwischen anordnet. Kanalgebiete, die im Substrat 110 angeordnet sind, können sich zwischen den Source-/Drainmerkmalen 146 derart erstrecken, dass sie unter jeder der Gatestrukturen 124A bis 124E liegen, so dass in Betrieb Strom zwischen den jeweiligen Source-/Drainmerkmalen 146 fließen kann. Die Source-/Drainmerkmale 146 umfassen schwach dotierte Source- und Drainmerkmale (LDD) und/oder stark dotierte Source- und Drainmerkmale (HDD), die vor und/oder nach dem Ausbilden der Gatespacer 144a bis 144e ausgebildet werden können. In einigen Implementierungen werden die Source-/Drainmerkmale 146 ausgebildet, indem je nach einer gewünschten Transistorausgestaltung (zum Beispiel PMOS oder NMOS) n-Typ-Dotierstoffe, p-Typ-Dotierstoffe oder Kombinationen davon in das Substrat 110 implantiert und/oder diffundiert werden. Ein Ausheilungsprozess, wie z.B. ein schnelles thermisches Ausheilen (RTA) und/oder ein Laser-Ausheilen, kann durchgeführt werden, um Dotierstoffe der Source-/Drainmerkmale 146 zu aktivieren. Die Source-/Drainmerkmale 146 können ferner epitaktische Source-/Drainmerkmale umfassen, die auf und/oder in dem Substrat 110 angeordnet sind. Zum Beispiel wird ein Halbleitermaterial epitaktisch auf dem Substrat 110 aufgewachsen, so dass epitaktische Source-/Drainmerkmale vollständig oder teilweise eingebettet sind (zum Beispiel weisen sie eine obere Fläche auf, die höher ist als eine obere Fläche des Substrats 110). Ein epitaktischer Prozess kann CVD-Abscheidungstechniken (zum Beispiel eine Gasphasenepitaxie (VPE), eine CVD im Ultrahochvakuum (UHV-CVD), eine LPCVD und/oder eine PECVD), eine Molekularstrahlepitaxie, andere geeignete SEG-Prozesse oder Kombinationen davon, implementieren. Der epitaktische Prozess kann gasförmige und/oder flüssige Vorstufen verwenden, die mit der Zusammensetzung des Substrats 110 interagieren. Epitaktische Source-/Drainmerkmale können ein beliebiges geeignetes Material umfassen, wie z.B. Silizium und/oder Germanium, und können n-Typ-Dotierstoffe und/oder p-Typ-Dotierstoffe umfassen. In einigen Implementierungen können epitaktische Source-/Drainmerkmale Silizium- und Germanium-haltige Schichten umfassen, die mit Bor, Kohlenstoff, einem anderen p-Typ-Dotierstoff, oder Kombinationen davon dotiert sind (zum Beispiel eine epitaktische Si:Ge:B-Schicht oder eine epitaktische Si:Ge:C-Schicht). In einigen Implementierungen können epitaktische Source-/Drainmerkmale Silizium-haltige oder Silizium-Kohlenstoff-haltige Schichten umfassen, die mit Phosphor, Arsen, einem anderen n-Typ-Dotierstoff oder Kombinationen davon dotiert sind (zum Beispiel eine epitaktische Si:P-Schicht, eine epitaktische Si:C-Schicht oder eine epitaktische Si:C:P-Schicht). In einigen Implementierungen umfassen die epitaktischen Source-/Drainmerkmale Materialien und/oder Dotierstoffe, die eine gewünschte Zugspannung und/oder Druckspannung im Kanalgebiet erzielen. In einigen Implementierungen werden die epitaktischen Source-/Drainmerkmale während einer Abscheidung dotiert, indem Verunreinigungen einem Ausgangsmaterial des epitaktischen Prozesses hinzugefügt werden. In einigen Implementierungen werden die epitaktischen Source-/Drainmerkmale durch einen Ionenimplantationsprozess dotiert, der auf einen Abscheidungsprozess folgt.
  • Silizidschichten 148 werden auf den Source-/Drainmerkmalen 146 ausgebildet. In einigen Implementierungen werden die Silizidschichten 148 durch Abscheiden einer Metallschicht über den Source-/Drainmerkmalen 146 ausgebildet. Die Metallschicht umfasst ein beliebiges Material, das zum Fördern von Silizidbildung geeignet ist, wie z.B. Nickel. Platin, Palladium, Vanadium, Titan, Kobalt, Tantal, Ytterbium, Zirkonium, ein anderes Metall oder Kombinationen davon. Die IC-Vorrichtung 100 wird dann erhitzt (zum Beispiel einem Ausheilungsprozess unterzogen), um zu bewirken, dass Bestandteile der Source-/Drainmerkmale 146 (zum Beispiel Silizium und/oder Germanium) mit dem Metall reagieren. Die Silizidschichten 148 umfassen daher ein Metall und einen Bestandteil der Source-/Drainmerkmale 146 (zum Beispiel Silizium und/oder Germanium). In einigen Implementierungen umfassen die Silizidschichten 148 Nickelsilizid, Titansilizid oder Kobaltsilizid. Jegliches nicht umgesetztes Metall, wie z.B. verbleibende Abschnitte der Metallschicht, wird mithilfe eines beliebigen geeigneten Prozesses, wie z.B. eines Ätzprozesses, selektiv entfernt.
  • Unter Bezugnahme auf 2B wird eine Kontakt-Ätzstoppschicht (CESL) 150 über der IC-Vorrichtung 100, insbesondere über den Gatestrukturen 124A bis 124E in den Vorrichtungsgebieten 102 bis 108 ausgebildet. In einigen Implementierungen wird die CESL 150 konform über den Gatestrukturen 124A bis 124E abgeschieden, so dass die CESL 150 im Wesentlichen die gleiche Dicke über den Gatestrukturen 124A bis 124E und verschiedenen anderen IC-Merkmalen, wie z.B. den Isolationsmerkmalen 112 und/oder den Source-/Drainmerkmalen 146, aufweist. In der dargestellten Ausführungsform weist die CESL 150 eine Dicke C1 über den Gatestrukturen 124A bis 124E auf. In einigen Implementierungen beträgt die Dicke C1 ungefähr 600 Å bis ungefähr 700 Å (zum Beispiel ungefähr 650 Å). Andere Dickenprofile der CESL 150 werden von der vorliegenden Offenbarung in Betracht gezogen. Zum Beispiel ist in einigen Implementierungen eine Dicke der CESL 150, die auf oberen Flächen von Gatestapeln der Gatestrukturen 124A bis 124E angeordnet ist, größer als eine Dicke der CESL 150, die auf oberen Flächen der Spacer 144a bis 144e angeordnet ist. Die CESL 150 umfasst ein Material, das eine andere Ätzcharakteristik aufweist als andere Merkmale der IC-Vorrichtung 100, wie z.B. die Hartmaskenschichten 134a, 134b, die Hartmaskenschichten 142a bis 142c, die Gatespacer 144a bis 144e und/oder anschließend ausgebildete ILDs. In einigen Implementierungen umfasst die CESL 150 Silizium, Sauerstoff, Stickstoff, Kohlenstoff, einen anderen geeigneten CESL-Bestandteil oder Kombinationen davon. Zum Beispiel umfasst die CESL 150 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid oder ein anderes geeignetes CESL-Material. In der dargestellten Ausführungsform umfasst die CESL 150 Silizium und Stickstoff, wie z.B. Siliziumnitrid. In einigen Implementierungen umfasst die CESL 150 ein Material, das ausgelegt ist, um je nach einem Transistortyp, über dem die CESL 150 in der IC-Vorrichtung 100 verbleiben wird, eine gewünschte Verspannung zu erzielen, wie z.B. eine Druckspannung oder eine Zugspannung. In einigen Implementierungen weist die CESL 150 eine mehrschichtige Struktur auf, die zum Beispiel mehr als eine Materialschicht umfasst. Die CESL 150 wird mithilfe einer CVD, einer PECVD, einer subatmosphärischen CVD (SACVD), einer LPCVD, einer ALD, einer plasmaunterstützten ALD (PEALD), einer Molekularschichtabscheidung (MLD), einer Plasmaimpuls-CVD (PICVD), eines anderen geeigneten Verfahrens oder Kombinationen davon ausgebildet.
  • Unter Bezugnahme auf 2C wird eine Maskenschicht 160 über der CESL 150 in Gebieten hoher Topografie der IC-Vorrichtung 100 ausgebildet. Zum Beispiel deckt die Maskenschicht 160 das Vorrichtungsgebiet 102 ab, das die Gatestrukturen 124A, 124B umfasst, die die Höhe H1 aufweisen. Eine Öffnung 162 der Maskenschicht 160 legt die CESL 150 in Gebieten niedriger Topografie der IC-Vorrichtung 100 frei, wie z.B. den Vorrichtungsgebieten 104 bis 108, die die Gatestrukturen 124C bis 124E umfassen, welche die Höhe H2 aufweisen. Die Maskenschicht 160 wirkt als eine CESL-Schnittmaske, die zum Entfernen der CESL 150 von Gebieten niedriger Topografie der IC-Vorrichtung 100 verwendet wird. In der dargestellten Ausführungsform ist die Maskenschicht 160 eine Resistschicht, die auch als Fotolackschicht, lichtempfindliche Schicht, Abbildschicht, Strukturierungsschicht und/oder strahlungsempfindliche Schicht bezeichnet wird. Die Maskenschicht 160 umfasst daher ein Material, das gegenüber Strahlung empfindlich ist, die während eines lithografischen Belichtungsprozesses verwendet wird, wie z.B. einer DUV-Strahlung, einer EUV-Strahlung, einer Elektronenstrahl-Strahlung, einer Ionenstrahl-Strahlung und/oder einer anderen geeigneten Strahlung. Alternativ umfasst in einigen Implementierungen die Maskenschicht 160 ein Material, das eine andere Ätzcharakteristik aufweist als die CESL 150, wie z.B. Silizium, amorphes Silizium, Halbleiteroxid (zum Beispiel Siliziumoxid (SiO2)), Halbleiternitrid (zum Beispiel Siliziumnitrid (SiN)), Halbleiteroxinitrid (zum Beispiel Siliziumoxinitrid (SiON)) und/oder Halbeliterkarbid (zum Beispiel Siliziumkarbid (SiC)), ein anderes Halbleitermaterial und/oder ein anders dielektrisches Material. In einigen Implementierungen weist die Maskenschicht 160 eine mehrschichtige Struktur auf. Zum Beispiel kann die Maskenschicht 160 eine Maskensperrschicht, die über der CESL 150 angeordnet ist, und eine Maskenschicht, die über der Maskensperrschicht angeordnet ist, umfassen. Die Maskensperrschicht kann ein Material mit einer hohen Ätzbeständigkeit umfassen, das eine gewünschte Ätzselektivität (zum Beispiel zwischen der Maskensperrschicht und der Maskenschicht) erzielt, wie z.B. ein Material, das Titan und Stickstoff (zum Beispiel TiN) umfasst, und die Maskenschicht kann ein Material umfassen, das eine gewünschte Ätzselektivität (zum Beispiel zwischen der Maskenschicht und der CESL 150) erzielt.
  • Die Maskenschicht 160 wird mithilfe eines lithografischen Prozesses ausgebildet. Zum Beispiel wird in einigen Implementierungen die Maskenschicht 160 durch Rotationsaufschichten eines flüssigen Fotolackmaterials auf die CESL 150 ausgebildet. Nach der Rotationsaufschichtung des flüssigen Fotolackmaterials (aber vor einem Durchführen eines Belichtungsprozesses) kann ein Vorback-Prozess an der Maskenschicht 160 durchgeführt werden, um zum Beispiel ein Lösungsmittel zu verdampfen und das über der CESL 150 ausgebildete flüssige Fotolackmaterial zu verdichten. In einigen Implementierungen wird vor dem Ausbilden der Maskenschicht 160 eine ARC-Schicht über der CESL 150 ausgebildet, so dass die Maskenschicht 160 über der ARC-Schicht ausgebildet wird. Die ARC-Schicht kann eine Stickstoff-freie ARC-Schicht (NFARC-Schicht) sein, die ein Material, wie z.B. Siliziumoxid, Siliziumsauerstoffkarbid, PECVCD-Siliziumoxid, ein anderes geeignetes Material oder Kombinationen davon, umfasst. In einigen Implementierungen kann mehr als eine Schicht (einschließlich einer oder mehrerer ARC-Schichten) zwischen der Maskenschicht 160 und der CESL 150 ausgebildet werden. Eine Öffnung 162 wird dann durch einen Belichtungsprozess ausgebildet. Während des Belichtungsprozesses wird die Maskenschicht 160 mit einer Strahlung (wie z.B. UV-Licht, DUV-Licht oder EUV-Licht) belichtet, wobei eine Maske je nach einer Maskenstruktur der Maske und/oder einem Maskentyp (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) Strahlung an die Maskenschicht 160 blockiert, transmittiert und/oder reflektiert, so dass ein Bild auf die Maskenschicht 160 projiziert wird, welches der Maskenstruktur entspricht. In der dargestellten Ausführungsform wird die Strahlung unter Verwendung einer Maske strukturiert, die eine darin definierte CESL-Schnittstruktur aufweist, so dass sie strukturierte Strahlung ein Bild der CESL -Schnittstruktur auf der Maskenschicht 160 ausbildet. Da die Maskenschicht 160 empfindlich gegenüber Strahlung ist, ändern sich belichtete Abschnitte der Maskenschicht 160 physisch und/oder chemisch als Reaktion auf den Belichtungsprozess, so dass sich die Löslichkeit belichteter Abschnitte in einem Entwickler erhöht oder verringert. In einigen Implementierungen wird nach dem Belichtungsprozess ein Backprozess nach der Belichtung (Post-Exposure Baking, PEB) an der Maskenschicht 160 durchgeführt. Ein Entwicklungsprozess wird dann durchgeführt, um je nach Charakteristiken der Maskenschicht 160 und Charakteristiken einer in dem Entwicklungsprozess verwendeten Entwicklungslösung belichtete (oder nicht belichtete) Abschnitte der Maskenschicht 160 zu lösen. In einigen Implementierungen wird ein Spülprozess nach dem Entwicklungsprozess durchgeführt, um zum Beispiel jegliche Rückstände und/oder Partikeln von der IC-Vorrichtung 100 zu entfernen. In einigen Implementierungen wird ein Backprozess nach der Entwicklung (Post-Development Baking, PDB) an der Maskenschicht 160 durchgeführt. Alternativ kann der Belichtungsprozess durch andere Verfahren, wie z.B. maskenlose Lithografie, Elektronenstahlschreiben, Ionenstrahlschreiben und/oder eine Nanoprägetechnologie, implementiert oder ersetzt werden. In solchen Implementierungen kann das Bild auf die Maskenschicht 160 projiziert werden, indem Strahlung gemäß der CESL-Schnittstruktur direkt moduliert wird.
  • Unter Bezugnahme auf 2D wird die CESL 150 von den Gebieten niedriger Topografie der IC-Vorrichtung 100 entfernt. Zum Beispiel wird die CESL 150 von den Vorrichtungsgebieten 104 bis 108 entfernt, die die Gatestrukturen 124A bis 124E umfassen, welche die Höhe H2 aufweisen, wodurch die Gatestrukturen 124C bis 124E freigelegt werden. In der dargestellten Ausführungsform wird ein Ätzprozess durchgeführt, um die CESL 150 zu entfernen, wobei die Maskenschicht 160 als eine Ätzmaske wirkt, die die CESL 150 in Gebieten hoher Topografie der IC-Vorrichtung 100 während des Ätzprozesses schützt. Der Ätzprozess ist ein Nassätzprozess, ein Trockenätzprozess, ein anderes geeignetes Ätzprozess oder Kombinationen davon. In einigen Implementierungen ätzt der Ätzprozess selektiv die CESL 150, ohne dass die Maskenschicht 160, die Silizidschichten 148, die Gatespacer 144a bis 144e und/oder die Hartmaskenschichten 142a bis 142c wesentlich geätzt werden.
  • Unter Bezugnahme auf 2E wird die Maskenschicht 160 von den Gebieten hoher Topografie der IC-Vorrichtung 100 entfernt. Zum Beispiel wird die Maskenschicht 160 mithilfe eines Fotolackstrippprozesses entfernt, wodurch die CESL 150, die über dem Vorrichtungsgebiet 102, insbesondere über den Gatestrukturen 124A, 124B angeordnet ist, freigelegt wird. In einigen Implementierungen wird die Maskenschicht 160 durch einen Ätzprozess, einen anderen Prozess oder Kombinationen davon entfernt. Die verbleibende CESL 150 ändert eine Flächentopografie der IC-Vorrichtung 100. Da in der dargestellten Ausführungsform die CESL 150 über Gebieten hoher Topografie der IC-Vorrichtung 100 verbleibt, erhöht die CESL 150 eine Topografieschwankung zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 108. Zum Beispiel ist eine Topografieschwankung Δ2 zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 108 größer als die Topografieschwankung Δ1. Die Topografieschwankung Δ2 stellt eine Differenz zwischen einer Summe der Höhe H1 der Gatestrukturen 124A, 124B und einer Dicke C1, die über den Gatestrukturen 124A, 124B angeordnet ist, und der Höhe H2 der Gatestrukturen 124A bis 124E dar (mit anderen Worten Δ2 = (H1 +C1)-H2). Die Topografieschwankung Δ2 ist daher eine Distanz (oder Höhe) zwischen einer oberen Fläche der CESL 150 im Vorrichtungsgebiet 102 und einer oberen Fläche der Hartmaskenschichten 142a bis 142c in den Vorrichtungsgebieten 104 bis 108. In einigen Implementierungen stellt die Topografieschwankung Δ2 eine Distanz (oder Höhe) zwischen einer oberen Fläche einer höchsten Komponente im Vorrichtungsgebiet 102 und einer oberen Fläche einer höchsten Komponente in den Vorrichtungsgebieten 104 bis 108 dar.
  • Unter Bezugnahme auf 2F wird eine CESL 170 über der IC-Vorrichtung 100, insbesondere über den Gatestrukturen 124A bis 124E in den Vorrichtungsgebieten 102 bis 108 ausgebildet. In der dargestellten Ausführungsform wird die CESL 170 über der CESL 150 im Vorrichtungsgebiet 102 ausgebildet. In einigen Implementierungen wird die CESL 170 konform über IC-Merkmalen der IC-Vorrichtung 100 abgeschieden, so dass die CESL 170 im Wesentlichen die gleiche Dicke über der CESL 150, den Gatestrukturen 124C bis 124E und verschiedenen anderen IC-Merkmalen, wie z.B. den Isolationsmerkmalen 112 und/oder den Source-/Drainmerkmalen 146, aufweist. In der dargestellten Ausführungsform weist die CESL 170 eine Dicke C2 über den Gatestrukturen 124C bis 124E auf. Die Dicke C2 ist ausgelegt, um eine Topografieschwankung zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 108 zu minimieren. Zum Beispiel ist in der dargestellten Ausführungsform die Dicke C2 größer als die Dicke C1. In einigen Implementierungen beträgt die Dicke C2 ungefähr 700 Å bis ungefähr 850 Å (zum Beispiel ungefähr 750 Å). Andere Dickenprofile der CESL 170 werden von der vorliegenden Offenbarung in Betracht gezogen. Zum Beispiel ist in einigen Implementierungen eine Dicke der CESL 170, die auf oberen Flächen der Gatestrukturen 124A bis 124E und/oder der CESL 150 angeordnet ist, größer als eine Dicke der CESL 170, die auf oberen Flächen der Spacer 144a bis 144e angeordnet ist. Die CESL 170 umfasst ein Material, das eine andere Ätzcharakteristik aufweist als andere Merkmale der IC-Vorrichtung 100, wie z.B. die Hartmaskenschichten 134a, 134b, die Hartmaskenschichten 142a bis 142c, die Gatespacer 144a bis 144e, die CESL 150 und/oder anschließend ausgebildete ILDs. In einigen Implementierungen umfasst die CESL 170 Silizium, Sauerstoff, Stickstoff, Kohlenstoff, einen anderen geeigneten CESL-Bestandteil oder Kombinationen davon. Zum Beispiel umfasst die CESL 170 Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid oder ein anderes geeignetes CESL-Material. In einigen Implementierungen umfasst die CESL 170 das gleiche Material wie die CESL 150. In einigen Implementierungen umfasst die CESL 170 ein anderes Material als die CESL 150. In der dargestellten Ausführungsform umfasst die CESL 170 Silizium und Stickstoff, wie z.B. Siliziumnitrid. In einigen Implementierungen umfasst die CESL 170 ein Material, das ausgelegt ist, um je nach einem Transistortyp, über dem die CESL 170 in der IC-Vorrichtung 100 verbleiben wird, eine gewünschte Verspannung zu erzielen, wie z.B. eine Druckspannung oder eine Zugspannung. In einigen Implementierungen weist die CESL 170 eine mehrschichtige Struktur auf, die zum Beispiel mehr als eine Materialschicht umfasst. Die CESL 170 wird mithilfe einer CVD, einer PECVD, einer SACVD, einer LPCVD, einer ALD, einer PEALD, einer MLD, einer PICVD, eines anderen geeigneten Verfahrens oder Kombinationen davon ausgebildet.
  • Unter Bezugnahme auf 2G wird eine Maskenschicht 180 über der CESL 150 in Gebieten niedriger Topografie der IC-Vorrichtung 100 ausgebildet. Zum Beispiel deckt die Maskenschicht 180 die Vorrichtungsgebiete 104 -108 ab, die die Gatestrukturen 124C bis 124E umfassen, welche die Höhe H1 aufweisen. Eine Öffnung 182 der Maskenschicht 180 legt die CESL 170 in Gebieten hoher Topografie der IC-Vorrichtung 100 frei, wie z.B. dem Vorrichtungsgebiet 102, das die Gatestrukturen 124A, 124B umfasst, welche die Höhe H2 aufweisen. Die Maskenschicht 180 wirkt als eine CESL-Schnittmaske, die zum Entfernen der CESL 170 von Gebieten hoher Topografie der IC-Vorrichtung 100 verwendet wird. In der dargestellten Ausführungsform ist die Maskenschicht 180 eine Fotolackschicht. Die Maskenschicht 180 umfasst daher ein Material, das gegenüber Strahlung, die während eines lithografischen Belichtungsprozesses verwendet wird, wie z.B. einer DUV-Strahlung, einer EUV-Strahlung, einer Elektronenstrahl-Strahlung, einer Ionenstrahl-Strahlung und/oder einer anderen geeigneten Strahlung, empfindlich ist. Alternativ umfasst in einigen Implementierungen die Maskenschicht 180 ein Material, das eine andere Ätzcharakteristik aufweist als die CESL 170, wie z.B. Silizium, amorphes Silizium, Halbleiteroxid (zum Beispiel SiO2), Halbleiternitrid (zum Beispiel SiN), Halbleiteroxinitrid (zum Beispiel SiON) und/oder Halbeliterkarbid (zum Beispiel SiC), ein anderes Halbleitermaterial und/oder ein anders dielektrisches Material. In einigen Implementierungen weist die Maskenschicht 180 eine mehrschichtige Struktur auf. Zum Beispiel kann die Maskenschicht 180 eine Maskensperrschicht, die über der CESL 170 angeordnet ist, und eine Maskenschicht, die über der Maskensperrschicht angeordnet ist, umfassen. Die Maskensperrschicht kann ein Material mit einer hohen Ätzbeständigkeit umfassen, das eine gewünschte Ätzselektivität (zum Beispiel zwischen der Maskensperrschicht und der Maskenschicht) erzielt, wie z.B. ein Material, das Titan und Stickstoff (zum Beispiel TiN) umfasst, und die Maskenschicht kann ein Material umfassen, das eine gewünschte Ätzselektivität (zum Beispiel zwischen der Maskenschicht und der CESL 180) erzielt.
  • Die Maskenschicht 180 wird mithilfe eines lithografischen Prozesses ausgebildet. Zum Beispiel wird in einigen Implementierungen die Maskenschicht 180 durch Rotationsaufschichten eines flüssigen Fotolackmaterials auf die CESL 170 ausgebildet. Nach der Rotationsaufschichtung des flüssigen Fotolackmaterials (aber vor einem Durchführen eines Belichtungsprozesses) kann ein Vorback-Prozess an der Maskenschicht 180 durchgeführt werden, um zum Beispiel ein Lösungsmittel zu verdampfen und das über der CESL 170 ausgebildete flüssige Fotolackmaterial zu verdichten. In einigen Implementierungen wird vor dem Ausbilden der Maskenschicht 180 eine ARC-Schicht über der CESL 170 ausgebildet, so dass die Maskenschicht 180 über der ARC-Schicht ausgebildet wird. Die ARC-Schicht kann eine NFARC-Schicht sein, die ein Material, wie z.B. SiO2, SOC, PECVD-SiO2, ein anderes geeignetes Material oder Kombinationen davon umfasst. In einigen Implementierungen kann mehr als eine Schicht (einschließlich einer oder mehrerer ARC-Schichten) zwischen der Maskenschicht 180 und der CESL 170 ausgebildet werden. Eine Öffnung 182 wird dann durch einen Belichtungsprozess ausgebildet. Während des Belichtungsprozesses wird die Maskenschicht 180 mit einer Strahlung (wie z.B. UV-Licht, DUV-Licht oder EUV-Licht) belichtet, wobei eine Maske je nach einer Maskenstruktur der Maske und/oder einem Maskentyp (zum Beispiel binäre Maske, Phasenverschiebungsmaske oder EUV-Maske) Strahlung an die Maskenschicht 180 blockiert, transmittiert und/oder reflektiert, so dass ein Bild auf die Maskenschicht 180 projiziert wird, das der Maskenstruktur entspricht. In der dargestellten Ausführungsform wird die Strahlung unter Verwendung einer Maske strukturiert, die eine darin definierte CESL-Schnittstruktur aufweist, so dass sie strukturierte Strahlung ein Bild der CESL -Schnittstruktur auf der Maskenschicht 180 ausbildet. Da die Maskenschicht 180 empfindlich gegenüber Strahlung ist, ändern sich belichtete Abschnitte der Maskenschicht 180 physisch und/oder chemisch als Reaktion auf den Belichtungsprozess, so dass sich die Löslichkeit belichteter Abschnitte in einem Entwickler erhöht oder verringert. In einigen Implementierungen wird nach dem Belichtungsprozess ein PEB-Prozess an der Maskenschicht 180 durchgeführt. Ein Entwicklungsprozess wird dann durchgeführt, um je nach Charakteristiken der Maskenschicht 180 und Charakteristiken einer in dem Entwicklungsprozess verwendeten Entwicklungslösung belichtete (oder nicht belichtete) Abschnitte der Maskenschicht 180 zu lösen. In einigen Implementierungen wird ein Spülprozess nach dem Entwicklungsprozess durchgeführt, um zum Beispiel jegliche Rückstände und/oder Partikeln von der IC-Vorrichtung 100 zu entfernen. In einigen Implementierungen wird ein PDB-Prozess an der Maskenschicht 180 durchgeführt. Alternativ kann der Belichtungsprozess durch andere Verfahren, wie z.B. maskenlose Lithografie, Elektronenstahlschreiben, Ionenstrahlschreiben und/oder eine Nanoprägetechnologie implementiert oder ersetzt. In solchen Implementierungen kann das Bild auf die Maskenschicht 180 projiziert werden, indem Strahlung gemäß der CESL-Schnittstruktur direkt moduliert wird.
  • Unter Bezugnahme auf 2H wird die CESL 170 von Gebieten hoher Topografie der IC-Vorrichtung 100 entfernt. Zum Beispiel wird die CESL 170 vom Vorrichtungsgebiet 102 entfernt, das die Gatestrukturen 124A, 124B umfasst, welche die Höhe H1 aufweisen, wodurch die CESL 150 freigelegt wird. In der dargestellten Ausführungsform wird ein Ätzprozess durchgeführt, um die CESL 170 zu entfernen, wobei die Maskenschicht 180 als eine Ätzmaske wirkt, die die CESL 170 in Gebieten niedriger Topografie der IC-Vorrichtung 100 während des Ätzprozesses schützt. Der Ätzprozess ist ein Nassätzprozess, ein Trockenätzprozess, ein anderes geeignetes Ätzprozess oder Kombinationen davon. In einigen Implementierungen ätzt der Ätzprozess selektiv die CESL 170, ohne dass die Maskenschicht 180, und/oder die CESL 150 wesentlich geätzt werden.
  • Unter Bezugnahme auf 2I wird die Maskenschicht 180 von den Gebieten niedriger Topografie der IC-Vorrichtung 100 entfernt. Zum Beispiel wird die Maskenschicht 180 mithilfe eines Fotolackstrippprozesses entfernt, wodurch die CESL 170, die über den Vorrichtungsgebieten 104 bis 108, insbesondere über den Gatestrukturen 124C bis 124E angeordnet ist, freigelegt wird. In einigen Implementierungen wird die Maskenschicht 180 durch einen Ätzprozess, einen anderen Prozess oder Kombinationen davon entfernt. Die verbleibende CESL 170 ändert eine Flächentopografie der IC-Vorrichtung 100. Da in der dargestellten Ausführungsform die CESL 170 über Gebieten niedriger Topografie der IC-Vorrichtung 100 verbleibt und die CESL 170 die Dicke C2 aufweist (die größer ist als die Dicke C1), reduziert die CESL 170 eine Topografieschwankung zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 108. Zum Beispiel ist eine Topografieschwankung Δ3 zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 108 kleiner als eine Topografieschwankung Δ1. Die Topografieschwankung Δ3 stellt eine Differenz zwischen einer Summe der Höhe H1 der Gatestrukturen 124A, 124B und einer Dicke C1 der CESL 150, die über den Gatestrukturen 124A, 124B angeordnet ist, und einer Summe der Höhe H2 der Gatestrukturen 124C bis 124E und der Dicke C2 der CESL 170, die über den Gatestrukturen 124C bis 124E angeordnet ist, dar (mit anderen Worten Δ3 = (H1 +C1)-(H2+C2)). Die Topografieschwankung Δ3 ist daher eine Distanz (oder Höhe) zwischen einer oberen Fläche der CESL 150 im Vorrichtungsgebiet 102 und einer oberen Fläche der CESL 170 in den Vorrichtungsgebieten 104 bis 108. Um sicherzustellen, dass die Vorrichtungsschicht eine Topografie aufweist, die Topografieschwankungen in anschließend ausgebildeten Schichten, wie z.B. anschließend ausgebildeten ILD-Schichten, minimiert (oder eliminiert), werden in einigen Implementierungen die Dicke C1 und die Dicke C2 derart ausgelegt, dass sie eine Topografieschwankung Δ3 erzielen, die kleiner gleich ungefähr 10 % ist. In einigen Implementierungen ist die Dicke C2 der CESL 180 ausgelegt, um jegliche Topografieschwankung zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 107 zu eliminieren (zum Beispiel Δ3=o). In einigen Implementierungen stellt die Topografieschwankung Δ3 eine Distanz (oder Höhe) zwischen einer oberen Fläche einer höchsten Komponente im Vorrichtungsgebiet 102 und einer oberen Fläche einer höchsten Komponente in den Vorrichtungsgebieten 104 bis 108 dar.
  • Unter Bezugnahme auf 2J wird eine ILD-Schicht 190 über der IC-Vorrichtung 100, insbesondere über der CESL 150 und der CESL 170 ausgebildet. In einigen Implementierungen beträgt eine Dicke der ILD-Schicht 190 ungefähr 5.000 Å bis ungefähr 6.000 Ä. Die ILD-Schicht 190 umfasst ein dielektrisches Material, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, von TEOS gebildetes Oxid, PSG, BPSG, ein Low-k-Dielektrikumsmaterial, ein anderes geeignetes dielektrisches Material oder Kombinationen davon. Beispiele für Low-k-Dielektrikumsmaterialien umfassen FSG, kohlenstoffdotiertes Siliziumoxid, Black Diamond ® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK® (Dow Chemical, Midland, Michigan), Polyimid, ein anderes Low-k-Dielektrikumsmaterial oder Kombinationen davon. In der dargestellten Ausführungsform umfasst die ILD-Schicht 190 ein Low-k-Dielektrikumsmaterial (das im Allgemeinen als eine Low-k-Dielektrikumsschicht bezeichnet wird). In einigen Implementierungen bezieht sich ein Low-k-Dielektrikumsmaterial im Allgemeinen auf Materialien, die eine Dielektrizitätskonstante (k) aufweisen, die kleiner ist als ungefähr 3. In einigen Implementierungen weist die ILD-Schicht 190 eine mehrschichtige Struktur auf, die mehrere dielektrische Materialien aufweist. Die ILD-Schicht 190 wird über der CESL 150 und der CESL 170 mithilfe eines Abscheidungsprozesses, wie z.B. einer CVD, einer PVD, einer ALD, einer HDPCVD, einer MOCVD, einer RPCVD, einer PECVD, einer LPCVD, einer ALCVD, einer APCVD, eines andere geeigneten Abscheidungsprozesses oder Kombinationen davon ausgebildet. In einigen Implementierungen wird die ILD-Schicht 190 mithilfe eines fließfähigen CVD-Prozesses (FCVD) ausgebildet, der zum Beispiel ein Abscheiden eines fließfähigen Materials (wie z.B. einer flüssigen Verbindung) über der CESL 150 und der CESL 170 und Umwandeln des fließfähigen Materials in ein festes Material mithilfe einer geeigneten Technik, wie z.B. einer thermischen Ausheilung und/oder einer Ultraviolettstrahlungsbehandlung, umfasst.
  • Eine obere Fläche 192 der ILD-Schicht 190 weist ein Flächenprofil 194 auf. Da die Topografie der ILD-Schicht 190 die Topografie ihrer darunterliegenden Vorrichtungsschicht nachahmt, ist eine Topografieschwankung Δ4 der ILD-Schicht 190 an einem Grenzflächengebiet 196 eines Gebiets hoher Topografie (hier das Vorrichtungsgebiet 102) und eines Gebiets niedriger Topografie (hier das Vorrichtungsgebiet 104) minimiert, da das vorgeschlagene Verfahren CESLs unterschiedlicher Dicken auf Vorrichtungsmerkmalen verschiedener Höhen (hier die Dicke C1 auf den Gatestrukturen 124, 124B und die Dicke C2 auf den Gatestrukturen 124C bis 124E) verwendet, um eine Topografieschwankung in der Vorrichtungsschicht zu „ebnen“. Die ILD-Schicht 190 weist daher im Vergleich mit einer ILD-Schicht, die über einer CESL ausgebildet ist, welche die gleiche Dicke über Vorrichtungsmerkmalen verschiedener Höhen aufweist, eine „ebenere“ Topografie auf. In einigen Implementierungen sind die Dicke C1 und die Dicke C2 ausgelegt, und eine Topografieschwankung zu minimieren und ein ILD-Topografieverhältnis zu erzielen, das folgendermaßen ausgedrückt wird: | (H1 + C1 + D1) - (H2 + C2 + D2) | / (H1 + C1 + D1) ≤ 10 %, wobei D1 eine Dicke der ILD-Schicht 190 über einer oberen Fläche von Gatestapeln der Gatestrukturen 124, 124B ist, und D2 eine Dicke der ILD-Schicht 190 über einer oberen Fläche von Gatestapeln der Gatestrukturen 124C bis 124E ist. Es ist zu beachten, dass ein Bereich der Dicke C1 und ein Bereich der Dicke C2 speziell ausgelegt sind, um eine Topografieschwankungs-Minimalisierungsfunktion der CESL 150 und der CESL 170 zu ermöglichen. Wenn mit anderen Worten ein Wert der Dicke C1 und/oder ein Wert der Dicke C1 zu hoch oder zu niedrig ist, können die CESL 150 und/oder die CESL 170 eine gewünschte Wirksamkeit im Hinblick auf ein Reduzieren (oder Eliminieren) von Topografieschwankungen zwischen dem Vorrichtungsgebiet 102 und den Vorrichtungsgebieten 104 bis 108 nicht erzielen. In einigen Implementierungen reduziert ein Auslegen der Dicke C1 der CESL 150 und der Dicke C2 der CESL 170, um die Topografieschwankung Δ3 zu minimieren, eine Wahrscheinlichkeit eines Bruchs der ILD-Schicht 190 an der Grenzfläche 196, wodurch die Integrität der IC-Vorrichtung 100 aufrechterhalten wird. Zum Beispiel kann in herkömmlichen Fertigungsverfahren, bei denen eine ILD-Schicht über einer CESL-Schicht ausgebildet wird, die die gleiche Dicke über den Gatestrukturen 124 bis 124E aufweist, ein „Bruch“ in der ILD-Schicht zwischen dem Vorrichtungsgebiet 102 und dem Vorrichtungsgebiet 104 auftreten, so dass die ILD-Schicht nicht durchgehend ist. Dies kann auftreten, wenn zum Beispiel die ILD-Schicht auf einem oberen Eckabschnitt der CESL auf der Gatestruktur 124B aufgrund der Topografieschwankung zwischen der Gatestruktur 124B und der Gatestruktur 124C nicht ausgebildet ist. Eine Abwesenheit der ILD-Schicht auf dem oberen Eckabschnitt der CESL auf der Gatestruktur 124B kann zu einem unerwünschten Ätzen der CESL und/oder der Gatestruktur 124B führen. Außerdem kann das unerwünschte Ätzen ein ungewolltes Koppeln von später abgeschiedenen leitfähigen Materialien mit der Gatestruktur 124B verursachen, was letztendlich zum Vorrichtungsausfall führen kann. Solche Probleme werden durch derartiges Ausgestalten der Dicke C1 und der Dicke C2, dass die Topografieschwankung der darunterliegenden Vorrichtungsschicht minimiert wird, eliminiert (oder wesentlich reduziert).
  • Unter Bezugnahme auf 2K werden ein CMP-Prozess und/oder ein anderer Planarisierungsprozess durchgeführt, um die obere Fläche 192 der ILD-Schicht 190 zu planarisieren, so dass die ILD-Schicht 190 eine im Wesentlichen plane Fläche aufweist. In einigen Implementierungen ist durch Minimieren der Topografieschwankung A4 ein Flächenprofil 198 der oberen Fläche 192 im Wesentlichen flach und die Topografieschwankung ist minimal. Ein Verwenden von CESLs verschiedener Dicken auf Vorrichtungen verschiedener Höhen kann daher auch eine CMP-Gleichmäßigkeit verbessern und/oder eine von Rändern der IC-Vorrichtung 100 fehlende ILD reduzieren.
  • Unter Bezugnahme auf 2L stellen die ILD-Schicht 190, die CESL 150 und die CESL 170 einen Abschnitt eines mehrschichtigen Verbindungsmerkmals (MLI) 200 dar, das über dem Substrat 110 angeordnet ist, wobei ein Verarbeiten fortfährt, um verschiedene Merkmale des MLI-Merkmals 200 auszubilden. Das MLI-Merkmal 200 koppelt elektrisch verschiedene Vorrichtungen und/oder Komponenten der IC-Vorrichtung 100, so dass die verschiedenen Vorrichtungen und/oder Komponenten arbeiten können, wie durch Designanforderungen der IC-Vorrichtung 100 spezifiziert. Das MLI-Merkmal 200 umfasst eine Kombination von dielektrischen Schichten und elektrisch leitfähigen Schichten (zum Beispiel Metallschichten), die zum Ausbilden verschiedener Verbindungsstrukturen ausgelegt sind. Die leitfähigen Schichten werden ausgelegt, um vertikale Verbindungsmerkmale auszubilden, wie z.B. Kontakte und/oder Durchkontaktierungen, und/oder horizontale Verbindungsmerkmale, wie z.B. leitfähige Leitungen. Vertikale Verbindungsmerkmale verbinden typischerweise horizontale Verbindungsmerkmale in verschiedenen Schichten (oder verschiedenen Ebenen) des MLI-Merkmals 200. Während des Betriebs der IC-Vorrichtung 100 sind die Verbindungsmerkmale derart ausgelegt, dass sie Signale zwischen den Vorrichtungen und/oder den Komponenten der IC-Vorrichtung 100 leiten und/oder Signale (zum Beispiel Taktsignale, Spannungssignale und/oder Massesignale) an die Vorrichtungen und/oder die Komponenten der IC-Vorrichtung 100 verteilen. Obwohl das MLI-Merkmal 200 derart dargestellt ist, dass es eine gegebene Anzahl von dielektrischen Schichten und leitfähigen Schichten aufweist, ist es zu beachten, dass die vorliegende Offenbarung ein MLI-Merkmal 200 in Betracht zieht, welches mehr oder weniger dielektrische Schichten und/oder leitfähige Schichten aufweist.
  • Eine dielektrische Zwischenmetallschicht (IML) 210 des MLI-Merkmals 200 wird über der ILD-Schicht 190 ausgebildet. Die IMD-Schicht 210 umfasst ein dielektrisches Material, das zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, von TEOS gebildetes Oxid, PSG, BPSG, ein Low-k-Dielektrikumsmaterial, ein anderes geeignetes dielektrisches Material oder Kombinationen davon umfasst. Beispiele für Low-k-Dielektrikumsmaterialien umfassen FSG, kohlenstoffdotiertes Siliziumoxid, Black Diamond ® (Applied Materials aus Santa Clara, Kalifornien), Xerogel, Aerogel, amorphen fluorierten Kohlenstoff, Parylen, BCB, SiLK® (Dow Chemical, Midland, Michigan), Polyimid, ein anderes Low-k-Dielektrikumsmaterial oder Kombinationen davon. In der dargestellten Ausführungsform umfasst die IMD-Schicht 210 ein Low-k-Dielektrikumsmaterial. Die IMD-Schicht 210 kann eine mehrschichtige Struktur umfassen. Die IMD-Schicht 210 kann mithilfe eines Abscheidungsprozesses, wie z.B. einer CVD, einer PVD, einer ALD, einer HDPCVD, einer MOCVD, einer RPCVD, einer PECVD, einer LPCVD, einer ALCVD, einer APCVD, eines andere geeigneten Abscheidungsprozesses oder Kombinationen davon ausgebildet werden. In einigen Implementierungen wird die IMD-Schicht 210 durch einen FCVD-Prozess ausgebildet. In einigen Implementierungen wird eine CESL zwischen der IMD-Schicht 210 und der ILD-Schicht 190 angeordnet.
  • Kontakte 220A bis 220E und leitfähige Leitungen 230A bis 230C (die gemeinsam als eine M1-Schicht (Metall eins) des MLI-Merkmals 200 bezeichnet werden) werden in einer oder mehreren dielektrischen Schichten des MLI-Merkmals 200, wie z.B. der ILD-Schicht 190 und/oder der IMD-Schicht 210, angeordnet, um Verbindungsstrukturen auszubilden. Die Kontakte 220A bis 220E koppeln elektrisch und/oder koppeln physisch die IC-Vorrichtungsmerkmale, wie z.B. Gatestapel der Gatestrukturen 124A bis 124E und/oder der Source-/Drainmerkmale 146 mit den leitfähigen Leitungen 230A bis 230C. Die Kontakte 220A bis 220E und die leitfähigen Leitungen 230A bis 230C umfassen ein beliebiges geeignetes elektrisch leitfähiges Material, wie z.B. Ta, Ti, Al, Cu, Co, W, TiN, TaN, andere geeignete leitfähige Materialien oder Kombinationen davon. Verschiedene leitfähige Materialien können kombiniert werden, um die Kontakte 220A bis 220E und die leitfähigen Leitungen 230A bis 230C mit verschiedenen Schichten bereitzustellen, wie z.B. einer Sperrschicht, einer Anhaftungsschicht, einer Liner-Schicht, einer Bulk-Schicht, einer anderen geeigneten Schicht oder Kombinationen davon. In einigen Implementierungen umfassen die Kontakte 220A bis 220E Ti, TiN, W und/oder Co, und die leitfähigen Leitungen 230A bis 230C umfassen Cu, Co und/oder Ru. Die Kontakte 220A bis 220E und die leitfähigen Leitungen 230A bis 230C werden durch Strukturieren der ILD-Schicht 190 und/oder der IMD-Schicht 210 ausgebildet. Das Strukturieren der ILD-Schicht 190 und/oder IMD-Schicht 210 kann lithografische Prozesses und/oder Ätzprozesse umfassen, um Öffnungen (Gräben), wie z.B. Kontaktöffnungen, Leitungsöffnungen und/oder Durchkontaktierungsöffnungen, in der jeweiligen ILD-Schicht 190 und/oder IMD-Schicht 210 auszubilden. In einigen Implementierungen umfassen die lithografischen Prozesse: Ausbilden einer Fotolackschicht über der ILD-Schicht 190 und/oder der IMD-Schicht 210, Belichten der Fotolackschicht mit strukturierter Strahlung, und Entwickeln der belichteten Fotolackschicht, wodurch eine strukturierte Fotolackschicht ausgebildet wird, die als ein Maskierungselement zum Ätzen von Öffnung(en) in der ILD-Schicht 190 und/oder der IMD-Schicht 210 verwenden werden kann. Die Ätzprozesse umfassen Trockenätzprozesse, Nassätzprozesse, andere Ätzprozesse oder Kombinationen davon. Danach werden die Öffnung(en) mit einem oder mehreren leitfähigen Materialien gefüllt. Das (die) leitfähige(n) Material(ien) kann (können) mithilfe einer PVD, einer CVD, einer ALD, eines Elektroplattierens, eines stromlosen Plattierens, eines anderen geeigneten Abscheidungsprozesses oder Kombinationen davon abgeschieden werden. Danach kann jegliches überschüssiges leitfähiges Material(ien) durch einen Planarisierungsprozess, wie z.B. einen CMP-Prozess, entfernt werden, wodurch eine obere Fläche der ILD-Schicht 190, der IMD-Schicht 210, der Kontakte 220A bis 220E und/oder der leitfähigen Leitungen planarisiert wird.
  • 3 ist eine fragmentarische Querschnittsteil- oder vollständige Ansicht einer IC-Vorrichtung 300, die unter Verwendung der hier beschriebenen Verfahren, wie z.B. des Verfahrens 10 von 1, gemäß verschiedenen Aspekten der vorliegenden Offenbarung gefertigt werden kann. Die IC-Vorrichtung 300 ist in vielerlei Hinsicht der IC-Vorrichtung 100 ähnlich. Ähnliche Merkmale in 3 und 2A bis 2L werden daher der Klarheit und Einfachheit halber durch dieselben Bezugszeichen identifiziert. In 3 wird die IC-Vorrichtung 300 ähnlich der IC-Vorrichtung 100 gefertigt, mit der Ausnahme, dass die CESL 150 von Gebieten niedriger Topografie, wie z.B. den Vorrichtungsgebieten 104 bis 108, nicht entfernt wird. In solchen Implementierungen wird ein mit 2C bis 2E assoziiertes Verarbeiten weggelassen, und es wird mit einer mit 2F bis 2L assoziierten Verarbeitung fortgefahren. Dementsprechend wird die CESL 150 über den Gatestrukturen 124A, 124B im Vorrichtungsgebiet 102 angeordnet, und die CESL 150 und die CESL 170 werden über den Gatestrukturen 124C bis 124E in den Vorrichtungsgebieten 104 bis 108 angeordnet. Dicken der CESL 150 und der CESL 170 werden ausgelegt, um eine Topografieschwankung Δ3 zu minimieren, wodurch eine Topografieschwankung der ILD-Schicht 190 minimiert wird. 3 wurde zur Klarheit vereinfacht, um die erfindungsgemäßen Konzepte der vorliegenden Offenbarung besser zu verstehen. Zusätzliche Merkmale können der IC-Vorrichtung 300 hinzugefügt werden und einige der nachstehend beschriebenen Merkmale können in anderen Ausführungsformen der IC-Vorrichtung 300 ersetzt, modifiziert oder eliminiert werden.
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen bereit. Verfahren zum Verbessern der Topografie einer ILD-Schicht und resultierender integrierter Schaltungsvorrichtungen werden hier offenbart. Die hier offenbarten Verfahren können in einem beliebigen oder einer Vielzahl von Vorrichtungstypen implementiert werden. Zum Beispiel können Aspekte der vorliegenden Offenbarung implementiert werden, um ILD-Schichten auszubilden, die für planare Feldeffekttransistoren (FETs), Mehrfachgate-Transistoren (planare oder vertikale), wie z.B. finnenförmige FET-Vorrichtungen (FinFET-Vorrichtungen), Gate-all-Around-Vorrichtungen (GAA-Vorrichtungen), Omega-Gate-Vorrichtungen (Ω-Gate), oder Pi-Gate-Vorrichtungen (π-Gate-Vorrichtungen), sowie Vorrichtungen mit verspanntem Halbleiter, SOI-Vorrichtungen (Silizium auf einem Isolator), teilweise verarmte SOI-Vorrichtungen, vollständig verarmte SOI-Vorrichtungen oder andere Vorrichtungen geeignet sind. Die vorliegende Offenbarung zieht in Betracht, dass ein Fachmann andere integrierte Schaltungsvorrichtungen erkennen kann, die von den hier beschriebenen Verfahren zum Verbessern der Topografie einer ILD-Schicht profitieren können.
  • Ein Beispielverfahren umfasst: Ausbilden einer ersten Kontakt-Ätzstoppschicht über einem ersten Gebiet eines Wafers, Ausbilden einer zweiten Kontakt-Ätzstoppschicht über dem zweiten Gebiet des Wafers, und Ausbilden einer dielektrischen Zwischenschicht (ILD) über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht. Eine erste Topografieschwankung ist zwischen dem ersten Gebiet und einem zweiten Gebiet des Wafers vorhanden und die erste Kontakt-Ätzstoppschicht weist eine erste Dicke auf. Die zweite Kontakt-Ätzstoppschicht weist eine zweite Dicke auf, die von der ersten Dicke verschieden ist, um die erste Topografieschwankung auf eine zweite Topografieschwankung zwischen dem ersten Gebiet und dem zweiten Gebiet zu reduzieren. In einigen Implementierungen stellt die zweite Topografieschwankung eine Differenz einer Höhe einer obersten Fläche der ersten Kontakt-Ätzstoppschicht im ersten Gebiet und einer Höhe einer obersten Fläche der zweiten Kontakt-Ätzstoppschicht im zweiten Gebiet dar, wobei die Differenz kleiner gleich ungefähr 10 % ist. In einigen Implementierungen wird eine erste Gatestruktur, die eine erste Höhe aufweist, über dem Wafer in dem ersten Gebiet angeordnet, und eine zweite Gatestruktur, die eine zweite Höhe aufweist, wird über dem Wafer im zweiten Gebiet angeordnet, wobei die erste Topografieschwankung dadurch verursacht wird, dass die erste Höhe von der zweiten Höhe verschieden ist. In einigen Implementierungen wird die zweite Topografieschwankung durch jegliche Differenz zwischen einer ersten Summe der ersten Höhe und der ersten Dicke und einer zweiten Summe der zweiten Höhe und der zweiten Dicke verursacht.
  • In einigen Implementierungen umfasst das Verfahren ferner ein Ausbilden einer dielektrischen Zwischenmetallschicht über der ILD-Schicht. In einigen Implementierungen wird die erste Kontakt-Ätzstoppschicht durch Abscheiden der ersten Kontakt-Ätzstoppschicht über dem ersten Gebiet und dem zweiten Gebiet und Ätzen der ersten Kontakt-Ätzstoppschicht vom Bereich über dem zweiten Gebiet ausgebildet. In einigen Implementierungen wird die zweite Kontakt-Ätzstoppschicht durch Abscheiden der zweiten Kontakt-Ätzstoppschicht über dem ersten Gebiet und dem zweiten Gebiet und Ätzen der zweiten Kontakt-Ätzstoppschicht vom Bereich über dem ersten Gebiet ausgebildet. In einigen Implementierungen umfasst das Ausbilden der ersten Kontakt-Ätzstoppschicht ferner ein Durchführen eines ersten lithografischen Prozesses, um eine erste Maskenschicht über der ersten Kontakt-Ätzstoppschicht über dem ersten Gebiet auszubilden, und Entfernen der ersten Maskenschicht nach dem Ätzen der ersten Kontakt-Ätzstoppschicht von dem Bereich über dem zweiten Gebiet. In einigen Implementierungen umfasst das Ausbilden der zweiten Kontakt-Ätzstoppschicht ferner ein Durchführen eines zweiten lithografischen Prozesses, um eine zweite Maskenschicht über der zweiten Kontakt-Ätzstoppschicht über dem zweiten Gebiet auszubilden, und Entfernen der zweiten Maskenschicht nach dem Ätzen der zweiten Kontakt-Ätzstoppschicht vom Bereich über dem ersten Gebiet. In einigen Implementierungen umfassen die erste Kontakt-Ätzstoppschicht und die zweite Kontakt-Ätzstoppschicht ein unterschiedliches Material. In einigen Implementierungen umfassen die erste Kontakt-Ätzstoppschicht und die zweite Kontakt-Ätzstoppschicht das gleiche Material.
  • Ein anderes Beispielverfahren umfasst: Ausbilden einer ersten Kontakt-Ätzstoppschicht über einer ersten Gatestruktur, die eine erste Höhe aufweist, Ausbilden einer zweiten Kontakt-Ätzstoppschicht über einer zweiten Gatestruktur, die eine zweite Höhe aufweist, die kleiner ist als die erste Höhe, und Ausbilden einer dielektrischen Zwischenschicht (ILD) über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht. Die erste Kontakt-Ätzstoppschicht weist eine erste Dicke auf und die zweite Kontakt-Ätzstoppschicht weist eine zweite Dicke auf, die größer ist als die erste Dicke. In einigen Implementierungen ist eine Differenz zwischen einer ersten Summe der ersten Höhe und der ersten Dicke und einer zweiten Summe der zweiten Höhe und der zweiten Dicke kleiner gleich ungefähr 10 %. In einigen Implementierungen wird die erste Kontakt-Ätzstoppschicht vor der zweiten Kontakt-Ätzstoppschicht ausgebildet. In einigen Implementierungen wird die erste Kontakt-Ätzstoppschicht nach der zweiten Kontakt-Ätzstoppschicht ausgebildet. In einigen Implementierungen umfasst das Ausbilden der ILD-Schicht: Abscheiden eines Low-k-Dielektrikumsmaterials über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht, und Durchführen eines Planarisierungsprozesses an dem Low-k-Dielektrikumsmaterial, wodurch eine obere Fläche des Low-k-Dielektrikumsmaterials planarisiert wird.
  • In einigen Implementierungen umfasst das Ausbilden der ersten Kontakt-Ätzstoppschicht über der ersten Gatestruktur und der zweiten Kontakt-Ätzstoppschicht über der zweiten Gatestruktur: Abscheiden einer ersten Materialschicht, die die erste Dicke aufweist, über der ersten Gatestruktur und der zweiten Gatestruktur, Ätzen der ersten Materialschicht über der zweiten Gatestruktur, Abscheiden einer zweiten Materialschicht, die die zweite Dicke aufweist, über der zweiten Gatestruktur und der ersten Materialschicht über der ersten Gatestruktur, und Ätzen der zweiten Materialschicht über der ersten Materialschicht. In einigen Implementierungen wird ein erster lithografischer Prozess durchgeführt, um eine erste Maskenschicht auszubilden, die die erste Materialschicht über der ersten Gatestruktur während des Ätzens der ersten Materialschicht abdeckt. In einigen Implementierungen wird ein zweiter lithografischer Prozess durchgeführt, um eine zweite Maskenschicht auszubilden, die die zweite Materialschicht über der zweiten Gatestruktur während des Ätzens der zweiten Materialschicht abdeckt. In einigen Implementierungen werden die erste Maskenschicht und die zweite Maskenschicht durch Ausbilden einer strukturierten Fotolackschicht ausgebildet. In einigen Implementierungen umfasst das Ausbilden der ersten Kontakt-Ätzstoppschicht über der ersten Gatestruktur und der zweiten Kontakt-Ätzstoppschicht über der zweiten Gatestruktur: Abscheiden einer ersten Materialschicht über der ersten Gatestruktur und der zweiten Gatestruktur, Abscheiden einer zweiten Materialschicht über der ersten Materialschicht, und Entfernen der zweiten Materialschicht vom Bereich über der ersten Gatestruktur, do dass die erste Materialschicht die erste Kontakt-Ätzstoppschicht, die die erste Dicke aufweist, über der ersten Gatestruktur bildet, und die erste Materialschicht und die zweite Materialschicht die zweite Kontakt-Ätzstoppschicht über der zweiten Gatestruktur bilden.
  • Ein Beispiel einer integrierten Schaltungsvorrichtung umfasst eine erste Gatestruktur, die eine erste Höhe aufweist und über einem Substrat in einem ersten Gebiet angeordnet ist, eine zweite Gatestruktur, die eine zweite Höhe aufweist und über dem Substrat in einem zweiten Gebiet angeordnet ist, eine erste Kontakt-Ätzstoppschicht, die über der ersten Gatestruktur angeordnet ist, eine zweite Kontakt-Ätzstoppschicht, die über der zweiten Gatestruktur angeordnet ist, und eine dielektrische Zwischenschicht, die über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht angeordnet ist. Die zweite Höhe ist kleiner als die erste Höhe. Die erste Kontakt-Ätzstoppschicht weist eine erste Dicke auf und die zweite Kontakt-Ätzstoppschicht weist eine zweite Dicke auf, die größer ist als die erste Dicke. Die erste Kontakt-Ätzstoppschicht und die zweite Kontakt-Ätzstoppschicht überlappen an einer Grenzfläche des ersten Gebiets und des zweiten Gebiets. In einigen Implementierungen ist eine Differenz zwischen einer Summe der ersten Höhe und der ersten Dicke und einer Summe der zweiten Höhe und der zweiten Dicke kleiner gleich ungefähr 10 %.
  • Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/690377 [0001]

Claims (20)

  1. Verfahren, umfassend: Ausbilden einer ersten Kontakt-Ätzstoppschicht über einem ersten Gebiet eines Wafers, wobei eine erste Topografieschwankung zwischen dem ersten Gebiet und einem zweiten Gebiet des Wafers vorhanden ist und die erste Kontakt-Ätzstoppschicht eine erste Dicke aufweist, Ausbilden einer zweiten Kontakt-Ätzstoppschicht über dem zweiten Gebiet des Wafers, wobei die zweite Kontakt-Ätzstoppschicht eine zweite Dicke aufweist, die von der ersten Dicke verschieden ist, um die erste Topografieschwankung auf eine zweite Topografieschwankung zwischen dem ersten Gebiet und dem zweiten Gebiet zu reduzieren, und Ausbilden einer dielektrischen Zwischenschicht (ILD) über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht.
  2. Verfahren nach Anspruch 1, wobei die zweite Topografieschwankung eine Differenz einer Höhe einer obersten Fläche der ersten Kontakt-Ätzstoppschicht im ersten Gebiet und einer Höhe einer obersten Fläche der zweiten Kontakt-Ätzstoppschicht im zweiten Gebiet darstellt, wobei die Differenz kleiner gleich ungefähr 10 % ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei: das Ausbilden der ersten Kontakt-Ätzstoppschicht umfasst: Abscheiden der ersten Kontakt-Ätzstoppschicht über dem ersten Gebiet und dem zweiten Gebiet, und Ätzen der ersten Kontakt-Ätzstoppschicht vom Bereich über dem zweiten Gebiet, und das Ausbilden der zweiten Kontakt-Ätzstoppschicht umfasst: Abscheiden der zweiten Kontakt-Ätzstoppschicht über dem ersten Gebiet und dem zweiten Gebiet, und Ätzen der zweiten Kontakt-Ätzstoppschicht vom Bereich über dem ersten Gebiet.
  4. Verfahren nach Anspruch 3, wobei das Ausbilden der ersten Kontakt-Ätzstoppschicht ferner umfasst: Durchführen eines ersten lithografischen Prozesses, um eine erste Maskenschicht über der ersten Kontakt-Ätzstoppschicht über dem ersten Gebiet auszubilden, und Entfernen der ersten Maskenschicht nach dem Ätzen der ersten Kontakt-Ätzstoppschicht vom Bereich über dem zweiten Gebiet, und das Ausbilden der zweiten Kontakt-Ätzstoppschicht ferner umfasst: Durchführen eines zweiten lithografischen Prozesses, um eine zweite Maskenschicht über der zweiten Kontakt-Ätzstoppschicht über dem zweiten Gebiet auszubilden, und Entfernen der zweiten Maskenschicht nach dem Ätzen der zweiten Kontakt-Ätzstoppschicht vom Bereich über dem ersten Gebiet.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine erste Gatestruktur, die eine erste Höhe aufweist, über dem Wafer im ersten Gebiet angeordnet wird, und eine zweite Gatestruktur, die eine zweite Höhe aufweist, über dem Wafer im zweiten Gebiet angeordnet wird, wobei die erste Topografieschwankung dadurch verursacht wird, dass die erste Höhe von der zweiten Höhe verschieden ist.
  6. Verfahren nach Anspruch 5, wobei die zweite Topografieschwankung durch jegliche Differenz zwischen einer ersten Summe der ersten Höhe und der ersten Dicke und einer zweiten Summe der zweiten Höhe und der zweiten Dicke verursacht wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Kontakt-Ätzstoppschicht und die zweite Kontakt-Ätzstoppschicht ein unterschiedliches Material umfassen.
  8. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 6, wobei die erste Kontakt-Ätzstoppschicht und die zweite Kontakt-Ätzstoppschicht das gleiche Material umfassen.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner ein Ausbilden einer dielektrischen Zwischenmetallschicht über der ILD-Schicht umfasst.
  10. Verfahren, umfassend: Ausbilden einer ersten Kontakt-Ätzstoppschicht über einer ersten Gatestruktur, die eine erste Höhe aufweist, wobei die erste Kontakt-Ätzstoppschicht eine erste Dicke aufweist, Ausbilden einer zweiten Kontakt-Ätzstoppschicht über einer zweiten Gatestruktur, die eine zweite Höhe aufweist, die kleiner ist als die erste Höhe, wobei die zweite Kontakt-Ätzstoppschicht eine zweite Dicke aufweist, die größer ist als die erste Dicke, und Ausbilden einer dielektrischen Zwischenschicht (ILD) über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht.
  11. Verfahren nach Anspruch 10, wobei eine Differenz zwischen einer ersten Summe der ersten Höhe und der ersten Dicke und einer zweiten Summe der zweiten Höhe und der zweiten Dicke kleiner gleich ungefähr 10 % ist.
  12. Verfahren nach Anspruch 10, wobei die erste Kontakt-Ätzstoppschicht vor der zweiten Kontakt-Ätzstoppschicht ausgebildet wird.
  13. Verfahren nach Anspruch 10 oder 11, wobei die erste Kontakt-Ätzstoppschicht nach der zweiten Kontakt-Ätzstoppschicht ausgebildet wird.
  14. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei das Ausbilden der ersten Kontakt-Ätzstoppschicht über der ersten Gatestruktur und das Ausbilden der zweiten Kontakt-Ätzstoppschicht über der zweiten Gatestruktur umfassen: Abscheiden einer ersten Materialschicht, die die erste Dicke aufweist, über der ersten Gatestruktur und der zweiten Gatestruktur, Ätzen der ersten Materialschicht über der zweiten Gatestruktur, Abscheiden einer zweiten Materialschicht, die die zweite Dicke aufweist, über der zweiten Gatestruktur und der ersten Materialschicht über der ersten Gatestruktur, und Ätzen der zweiten Materialschicht über der ersten Materialschicht.
  15. Verfahren nach Anspruch 14, ferner umfassend: Durchführen eines ersten lithografischen Prozesses, um eine erste Maskenschicht auszubilden, die die erste Materialschicht über der ersten Gatestruktur während des Ätzens der ersten Materialschicht abdeckt, und Durchführen eines zweiten lithografischen Prozesses, um eine zweite Maskenschicht auszubilden, die die zweite Materialschicht über der zweiten Gatestruktur während des Ätzens der zweiten Materialschicht abdeckt.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden der ersten Maskenschicht und das Ausbilden der zweiten Maskenschicht jeweils ein Ausbilden einer strukturierten Fotolackschicht umfasst.
  17. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 16, wobei das Ausbilden der ersten Kontakt-Ätzstoppschicht über der ersten Gatestruktur und das Ausbilden der zweiten Kontakt-Ätzstoppschicht über der zweiten Gatestruktur umfassen: Abscheiden einer ersten Materialschicht über der ersten Gatestruktur und der zweiten Gatestruktur, Abscheiden einer zweiten Materialschicht über der ersten Materialschicht, und Entfernen der zweiten Materialschicht vom Bereich über der ersten Gatestruktur, so dass die erste Materialschicht die erste Kontakt-Ätzstoppschicht, die die erste Dicke aufweist, über der ersten Gatestruktur bildet und die erste Materialschicht und die zweite Materialschicht die zweite Kontakt-Ätzstoppschicht über der zweiten Gatestruktur bilden.
  18. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 17, wobei das Ausbilden der ILD-Schicht umfasst: Abscheiden eines Low-k-Dielektrikumsmaterials über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht, und Durchführen eines Planarisierungsprozesses an dem Low-k-Dielektrikumsmaterial, wodurch eine obere Fläche des Low-k-Dielektrikumsmaterials planarisiert wird.
  19. Integrierte Schaltungsvorrichtung, umfassend: eine erste Gatestruktur, die eine erste Höhe aufweist und über einem Substrat in einem ersten Gebiet angeordnet ist, eine zweite Gatestruktur, die eine zweite Höhe aufweist und über dem Substrat in einem zweiten Gebiet angeordnet ist, wobei die zweite Höhe kleiner ist als die erste Höhe, eine erste Kontakt-Ätzstoppschicht, die über der ersten Gatestruktur angeordnet ist, wobei die erste Kontakt-Ätzstoppschicht eine erste Dicke aufweist, eine zweite Kontakt-Ätzstoppschicht, die über der zweiten Gatestruktur angeordnet ist, wobei die zweite Kontakt-Ätzstoppschicht eine zweite Dicke aufweist, die größer ist als die erste Dicke, und die erste Kontakt-Ätzstoppschicht und die zweite Kontakt-Ätzstoppschicht an einer Grenzfläche des ersten Gebiets und des zweiten Gebiets überlappen, und eine dielektrische Zwischenschicht, die über der ersten Kontakt-Ätzstoppschicht und der zweiten Kontakt-Ätzstoppschicht angeordnet ist.
  20. Integrierte Schaltungsvorrichtung nach Anspruch 19, wobei eine Differenz zwischen einer Summe der ersten Höhe und der ersten Dicke und einer Summe der zweiten Höhe und der zweiten Dicke kleiner gleich ungefähr 10 % ist.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10699960B2 (en) * 2018-06-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for improving interlayer dielectric layer topography
US11527625B1 (en) * 2019-07-02 2022-12-13 Marvell Asia Pte Ltd Electrical performance and reliability of a semiconductor device comprising continuous diffusion structures
US11289383B2 (en) 2020-05-27 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
TWI737377B (zh) * 2020-07-01 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製作方法
US11594455B2 (en) * 2021-01-05 2023-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method for the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080224227A1 (en) * 2007-03-13 2008-09-18 Chih-Hsin Ko BiCMOS performance enhancement by mechanical uniaxial strain and methods of manufacture
US20100059831A1 (en) * 2006-06-05 2010-03-11 Chartered Semiconductor Manufacturing, Ltd. Spacer-less Low-K Dielectric Processes
EP3229276A1 (de) * 2012-03-31 2017-10-11 Cypress Semiconductor Corporation Integration nichtflüchtiger ladungsspeichervorrichtungen und logischer cmos-vorrichtungen

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960026295U (ko) 1994-12-13 1996-07-22 칩부품 실장구조
CN1053996C (zh) * 1997-04-16 2000-06-28 世界先进积体电路股份有限公司 一种制作动态随机存取存储器的方法
KR20000040448A (ko) * 1998-12-18 2000-07-05 김영환 반도체장치의 평탄화 방법 및 이를 이용한 플러그 형성방법
KR100350055B1 (ko) * 1999-12-24 2002-08-24 삼성전자 주식회사 다중 게이트 절연막을 갖는 반도체소자 및 그 제조방법
KR20020082667A (ko) 2001-04-25 2002-10-31 삼성전자 주식회사 더미패턴을 이용한 평탄화방법
KR20040010303A (ko) * 2002-07-23 2004-01-31 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법, 불휘발성 반도체 기억 장치및 그 제조 방법, 및 불휘발성 반도체 기억 장치를구비하는 전자 장치
KR100487552B1 (ko) 2002-12-27 2005-05-03 삼성전자주식회사 플래시 메모리 장치 및 그 형성 방법
US7157350B2 (en) 2004-05-17 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration
KR20060022573A (ko) * 2004-09-07 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
KR100598990B1 (ko) * 2005-06-29 2006-07-12 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 형성 방법
US7601587B2 (en) * 2005-11-16 2009-10-13 United Microelectronics Corp. Fabricating method of CMOS
US7829464B2 (en) 2006-10-20 2010-11-09 Spansion Llc Planarization method using hybrid oxide and polysilicon CMP
KR20080045960A (ko) * 2006-11-21 2008-05-26 주식회사 하이닉스반도체 반도체 소자의 랜딩플러그 형성방법
US8871595B2 (en) * 2007-05-25 2014-10-28 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US8093128B2 (en) * 2007-05-25 2012-01-10 Cypress Semiconductor Corporation Integration of non-volatile charge trap memory devices and logic CMOS devices
US20100001317A1 (en) * 2008-07-03 2010-01-07 Yi-Wei Chen Cmos transistor and the method for manufacturing the same
KR101166613B1 (ko) * 2009-06-08 2012-07-18 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그의 제조방법
US9142462B2 (en) * 2010-10-21 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a contact etch stop layer and method of forming the same
US8629426B2 (en) 2010-12-03 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stressor having enhanced carrier mobility manufacturing same
US20120168858A1 (en) * 2010-12-30 2012-07-05 Hynix Semiconductor Inc. Non-volatile memory device and method of fabricating the same
US8828884B2 (en) * 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
CA2959434C (en) 2014-09-26 2023-01-10 The Procter & Gamble Company Antiperspirant and deodorant compositions comprising malodor reduction compositions
US9761546B2 (en) 2015-10-19 2017-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Trap layer substrate stacking technique to improve performance for RF devices
US9502350B1 (en) * 2016-01-28 2016-11-22 International Business Machines Corporation Interconnect scaling method including forming dielectric layer over subtractively etched first conductive layer and forming second conductive material on dielectric layer
CN107644877A (zh) * 2017-08-31 2018-01-30 长江存储科技有限责任公司 一种三维存储器台阶部位填充方法及三维存储器
US10699960B2 (en) * 2018-06-27 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for improving interlayer dielectric layer topography

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100059831A1 (en) * 2006-06-05 2010-03-11 Chartered Semiconductor Manufacturing, Ltd. Spacer-less Low-K Dielectric Processes
US20080224227A1 (en) * 2007-03-13 2008-09-18 Chih-Hsin Ko BiCMOS performance enhancement by mechanical uniaxial strain and methods of manufacture
EP3229276A1 (de) * 2012-03-31 2017-10-11 Cypress Semiconductor Corporation Integration nichtflüchtiger ladungsspeichervorrichtungen und logischer cmos-vorrichtungen

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