CN107644877A - 一种三维存储器台阶部位填充方法及三维存储器 - Google Patents

Abstract

一种三维存储器台阶部位填充方法及三维存储器。本发明提供了一种三维存储器的台阶部位填充方法，以及相应的三维存储器结构。在该填充方法中，首先对层叠结构沉积一截止层；使所述层叠结构形成台阶部位，并且以第一氧化层填充所述台阶部位；对所述第一氧化层进行截止至所述截止层的CMP处理；去除所述截止层后，再在所述台阶部位和第一氧化层填充区域的顶面形成第二氧化层并且进行平坦化处理。本发明的填充工艺流程得到了明显的简化，通过省略了掩蔽级以及HDP层，使成本显著降低；降低了由于CMP刮除工序带来的不良品率，改善了台阶区域接触块的刻蚀问题。

Description

一种三维存储器台阶部位填充方法及三维存储器

技术领域

本发明涉及闪存存储器领域，更具体来说，涉及一种三维存储器的台阶部 位填充方法，以及相应的三维存储器结构。

背景技术

由于传统平面结构的NAND存储器已经接近了存储容量扩展的极限，因而， 为了进一步提高存储容量，近年来提出了采用三维数据存储元件结构的3D NAND 存储器。

在3D NAND存储器当中，具有垂直堆叠的多层导电层和绝缘层构成的数据 存储元件，一般也将该垂直堆叠的多层数据存储元件称之为台阶。该台阶部位 之上要填充形成一绝缘层，并且该绝缘层需具有平坦化的顶面。现有技术中， 该绝缘层可由高密度等离子体(HDP)层、正硅酸四乙酯(TEOS)层以及附加的 掩蔽级(masking level)构成。

在3D NAND存储器的台阶部位之上填充形成绝缘层的现有工艺过程如图1A 和图1B所示。首先，如图1A所示，在该台阶101之上依次填充形成HDP层102、 TEOS层103以及附加的掩蔽级104。进而，执行化学机械抛光(CMP)刮除工序， 去除多余的层结构，实现顶面平坦化，执行CMP刮除之后所得的结构如图1B所 示。

现有技术的不足之处在于：第一，上述填充绝缘层的工艺流程较为复杂， 且需要生成附加的掩蔽级，导致生产成本增加。第二，由于CMP刮除工序中基 准线的精确性有限等原因，导致制成品不良率增大，如图1B中圆圈的区域即为 缺陷区域。第三，在图1B所示结构的基础上，再通过刻蚀工序实现与台阶结构 的接触时，刻蚀很容易在所述HDP层发生中断，造成与台阶结构的接触不良。

发明内容

为了克服现有技术中的上述缺陷，本发明提供一种三维存储器的台阶部位 填充方法，以及三维存储器结构。

本发明的技术方案如下：

一种三维存储器的台阶部位填充方法，其特征在于，包括以下步骤：

在由多层数据存储元件所形成的层叠结构的顶部沉积一截止层；

使所述层叠结构形成台阶部位，并且以第一氧化层填充所述台阶部位；

对所述第一氧化层进行CMP处理，直至到达所述截止层时截止；

去除所述截止层；

在所述台阶部位和第一氧化层填充区域的顶面形成第二氧化层；以及

对第二氧化层上表面进行平坦化处理。

优选的，沉积的所述截止层的厚度范围为200-5000A。

优选的，通过湿法去除工艺去除所述截止层。

优选的，在所述台阶部位和第一氧化层填充区域的顶面所形成的所述第二 氧化层的厚度范围是500-50000A。

优选的，通过CMP抛光工艺对所述第二氧化层进行平坦化。

一种三维存储器结构，其特征在于，包括：

衬底；

由多层数据存储元件层叠形成的台阶部位；

填充所述台阶部位的第一氧化层；以及

处于所述台阶部位和第一氧化层填充区域的顶面上的第二氧化层。

优选的是，所述第二氧化层的顶面经过平坦化。

本发明的优点在于：三维存储器台阶部位填充工艺流程得到了明显的简 化；由于省略了现有技术中所需的掩蔽级以及HDP层，因而成本有显著降低； 而且，该工艺流程降低了由于CMP刮除工序带来的不良品率，改善了台阶区域 接触块的刻蚀问题。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领 域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并 不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的 部件。在附图中：

附图1A-1B示出了在三维存储器的台阶部位之上填充绝缘层的现有工艺；

附图2根据本发明实施方式的三维存储器台阶部位填充工艺流程图；

附图3A-3F为根据本发明实施方式的三维存储器台阶部位填充工艺各阶段 的结构示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示 了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不 应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻 地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

根据本发明的实施方式，提出一种三维存储器的台阶部位填充方法，以及 三维存储器结构。

图2是本发明三维存储器的台阶部位填充方法的流程图。并且结合图3A- 图3E的结构示意图，介绍所述。该方法包括以下步骤：

S1，在由多个导电层和绝缘层(例如：包括但不限于多个氧化层与氮化层) 交错层叠所形成的层叠结构的顶部沉积一截止层(stop layer)，所述截止层厚 度范围200-5000A。包括但不限于SiN层、SiONx层、聚合物层可作为该截止层。 如图3A所示，包括衬底1以及ON(oxide/nitride)层叠结构2，最上层3即 为该截止层，形成于ON层叠结构2之上，图2的示例中该截止层3的厚度为 1500A。所形成的截止层3将在后续工序中被应用在截止于该层的CMP处理当 中。

S2，使该层叠结构形成台阶部位，并且以第一氧化层填充该台阶部位。包 括但不限于TEOS层、HARP(high aspect ratio process)层、HDP(high density plasma CVD)层、BPSG(Borophosphosilicate glass))层和SOD层可以作为该 第一氧化层。如图3B所示，其中4为由图3A中的层叠结构所形成的台阶部位， 并且在该台阶部位4之上填充第一氧化层5，第一氧化层5厚度范围 55000-62000A。

S3，执行截止于所述截止层的CMP处理，去除部分第一氧化层。如图3C所 示，对所述第一氧化层5执行CMP处理直至到达所述截止层3时截止，这一过 程中使所述截止层3产生一定的厚度损耗，而在台阶部位之上的第一氧化层填 充区域则预期产生500-1000A的下凹,如图中箭头指向的位置所示。

S4，对所述截止层3进行湿法去除。例如，对于SiN层形成的该截止层， 可以采用热磷酸盐执行湿法去除；而对于由聚合物层形成的截止层，可以采用 TMAH湿法去除该截止层。如图3D所示，由于该湿法去除处理，所述截止层3 被去除，在台阶部位的第一氧化层填充区域会产生最多1500A的下凹。并且， 在ON层叠结构的第一个氧化层41则产生100A的厚度损耗。

S5，在台阶部位及填充区域的顶面形成第二氧化层6。如图3E所示，在台 阶部位和填充区域的顶面所形成的第二氧化层6厚度为500-50000A。例如，该 第二氧化层6可以是旋涂式介电质层(spin on dielectric,SOD),即SOD层。

S6，通过CMP抛光工艺对第二氧化层的上表面执行平坦化处理。如图3F所 示，经CMP抛光之后，在ON堆叠结构的第一个氮化层42之上仍然残留厚度 300-500A的氧化物。

通过以上工艺，本发明形成了一种三维存储器结构，如图3F所示，包括： 衬底1；由多层数据存储元件层叠所形成的台阶部位4；填充所述台阶部位的第 一氧化层5；以及处于所述台阶部位和第一氧化层填充区域顶面的第二氧化层 6。其中，所述第二氧化层6顶面经过平坦化。

根据以上工艺流程，本发明提供如下优选实施例：

优选实施例1

本优选实施例提供一种三维存储器的台阶部位填充方法，具体包括以下步 骤：

S1，在由多个导电层和绝缘层交错层叠所形成的层叠结构的顶部沉积一截 止层(stop layer)，所述截止层可采用SiN层，厚度200A。所形成的截止层 将在后续工序中被应用在截止于该截止层的CMP处理当中。

S2，使该层叠结构形成台阶部位，并且以TEOS层作为第一氧化层填充该台 阶部位。基于PECVD工艺，在该台阶部位之上填充TEOS层，TEOS层厚度范围 55000A。

S3，执行截止于截止层的CMP处理，直至到达所述截止层时截止，去除部 分作为第一氧化层的TEOS层。这一过程中使所述截止层产生的厚度损耗约为 100A，而在台阶部位之上的TEOS填充区域则预期产生500A的下凹。

S4，进行湿法截止层去除，以热磷酸盐(hot phosphoric acid)对所述 SiN截止层进行湿法去除(WNS)处理，使所述截止层被去除，在台阶部位的TEOS 填充区域会产生最多1500A的下凹。并且，在ON层叠结构的第一个氧化层则产 生100A的厚度损耗。

S5，在台阶部位及填充区域的顶面形成旋涂式介电质层(spin on dielectric,SOD),即SOD层，作为所述第二氧化层。在台阶部位和填充区域的 顶面所形成的SOD层厚度为500A。

S6，通过CMP抛光工艺对作为第二氧化层的SOD层执行平坦化处理。经CMP 抛光之后，在ON堆叠结构的第一个氮化层42之上仍然残留厚度300A的氧化物。

优选实施例2

本优选实施例提供一种三维存储器的台阶部位填充方法，具体包括以下步 骤：

S1，在由多个导电层和绝缘层交错层叠所形成的层叠结构的顶部沉积一截 止层(stop nit layer)，所述截止层采用SiONx层，厚度2500A。所形成的截 止层将在后续工序中被应用在截止于该层的CMP处理当中。

S2，使该层叠结构形成台阶部位，并且以HARP层作为第一氧化层填充该台 阶部位。在该台阶部位之上填充HARP层，HARP层厚度范围58000A。

S3，执行截止于截止层的CMP处理，直至到达所述截止层时截止，去除部 分HARP层。这一过程中使所述截止层产生的厚度损耗约为1000A，而在台阶部 位之上的HARP填充区域则预期产生700A的下凹。

S4，以热磷酸盐(hot phosphoric acid)对所述截止层进行湿法去除(WetNitride Strip or WNS)处理，使所述截止层被去除，在台阶部位的HARP填充 区域会产生最多1500A的下凹。并且，在ON层叠结构的第一个氧化层则产生 100A的厚度损耗。

S5，在台阶部位及填充区域的顶面形成旋涂式介电质层(spin on dielectric,SOD),即SOD层,作为第二氧化层。在台阶部位和填充区域的顶面 所形成的SOD层厚度为25000A。

S6，通过CMP抛光工艺对第二氧化层执行平坦化处理。经CMP抛光之后， 在ON堆叠结构的第一个氮化层42之上仍然残留厚度400A的氧化物。

优选实施例3

本优选实施例提供一种三维存储器的台阶部位填充方法，具体包括以下步 骤：

S1，在由多个导电层和绝缘层交错层叠所形成的层叠结构的顶部沉积一截 止层(stop layer)，所述截止层为聚合物层，厚度5000A。所形成的截止层将 在后续工序中被应用在截止于该层的CMP处理当中。

S2，使该层叠结构形成台阶部位，并且以HDP层作为第一氧化层，填充该 台阶部位。HDP层厚度范围62000A。

S3，执行截止于所述截止层的CMP处理，直至到达所述截止层时截止，去 除部分TEOS层。这一过程中使所述截止层产生的厚度损耗约为1000A，而在台 阶部位之上的TEOS填充区域则预期产生1000A的下凹。

S4，以TMAH对所述截止层进行湿法去除处理，使所述截止层被去除，在台 阶部位的HDP填充区域会产生最多1500A的下凹。并且，在ON层叠结构的第一 个氧化层则产生100A的厚度损耗。

S5，在台阶部位及填充区域的顶面形成旋涂式介电质层(spin on dielectric,SOD),即SOD层，作为第二氧化层。在台阶部位和填充区域的顶面 所形成的SOD层厚度为50000A。

S6，通过CMP抛光工艺对第二氧化层上表面执行平坦化处理。经CMP抛光 之后，在ON堆叠结构的第一个氮化层42之上仍然残留厚度500A的氧化物。

可见，本发明提供的三维存储器台阶部位填充工艺流程得到了明显的简化； 由于省略了现有技术中所需的掩蔽级以及HDP层，因而成本有显著降低；而且， 该工艺流程降低了由于CMP刮除工序带来的不良品率，改善了台阶区域接触块 的刻蚀问题。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易 想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护 范围应以所述权利要求的保护范围为准。

Claims (7)

1.一种三维存储器的台阶部位填充方法，其特征在于，包括以下步骤：

在由多层数据存储元件形成的层叠结构的顶部沉积一截止层，

使所述层叠结构形成台阶部位，并且以第一氧化层填充所述台阶部位；

对所述第一氧化层进行CMP处理，直至到达所述截止层时截止；

去除所述截止层；

在所述台阶部位和第一氧化层填充区域的顶面形成第二层氧化层；以及

对第二层氧化层上表面进行平坦化处理。

2.根据权利要求1所述的台阶部位填充方法，其特征在于，沉积的所述截止层的厚度范围为200-5000A。

3.根据权利要求1所述的台阶部位填充方法，其特征在于，湿法去除所述截止层。

4.根据权利要求1所述的台阶部位填充方法，其特征在于，在所述台阶部位和第一氧化层填充区域的顶面所形成的所述第二层氧化层的厚度范围是500-50000A。

5.根据权利要求1所述的台阶部位填充方法，其特征在于，通过CMP抛光工艺对所述第二氧化层进行平坦化。

6.一种三维存储器结构，其特征在于，包括：

衬底；

由多层数据存储元件层叠形成的台阶部位；

填充所述台阶部位的第一氧化层；以及

处于所述台阶部位和第一氧化层填充区域的顶面上的第二氧化层。

7.根据权利要求6所述的三维存储器结构，其特征在于，所述第二氧化层的顶面经过平坦化。