CN109906511A - 用于形成没有由凹陷引起的导体残留物的三维存储设备的方法 - Google Patents

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Abstract

公开了三维(3D)存储设备及其形成方法的实施例。在一个示例中，公开了一种用于形成3D存储设备的方法。在衬底上方形成垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构。形成垂直延伸穿过电介质叠层的虚设沟道结构。在虚设电介质层上形成升高电介质层。形成垂直延伸穿过升高电介质层、虚设电介质层和电介质叠层的缝隙开口。通栅极替换在衬底上方形成包括交错的导体层和电介质层的存储器叠层。通过在升高电介质层上和缝隙开口中沉积源极导体层，在缝隙开口中形成源极接触部。去除升高电介质层上的源极导体层和升高电介质层的至少一部分。

Description

用于形成没有由凹陷引起的导体残留物的三维存储设备的 方法
技术领域
本公开内容的实施例涉及三维(3D)存储设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储设备及其制造方法的实施例。
在一个示例中，公开了一种用于形成3D存储设备的方法。在衬底上方形成垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构。通过在电介质叠层上和虚设沟道孔中沉积虚设电介质层来形成垂直延伸穿过电介质叠层的虚设沟道结构。在虚设电介质层上形成升高(elevating)电介质层。形成垂直延伸穿过升高电介质层、虚设电介质层和电介质叠层的缝隙开口。通过穿过缝隙开口用导体层替换牺牲层，在衬底上方形成包括交错的导体层和电介质层的存储器叠层。通过在升高电介质层上和缝隙开口中沉积源极导体层，在缝隙开口中形成源极接触部。去除升高电介质层上的源极导体层以及升高电介质层的至少一部分。
在另一示例中，公开了一种用于形成3D存储设备的方法。在衬底上方形成各自垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构和虚设沟道结构。在电介质叠层上方形成升高电介质层。升高电介质层的厚度不小于约100nm。形成垂直延伸穿过升高电介质层和电介质叠层的缝隙开口。通过穿过缝隙开口用导体层替换牺牲层，在衬底上方形成包括交错的导体层和电介质层的存储器叠层。存储器叠层包括在存储器叠层的一个边缘处的阶梯结构。通过在升高电介质层上和缝隙开口中沉积源极导体层，在缝隙开口中形成源极接触部。去除升高电介质层上的源极导体层和升高电介质层的一部分。垂直延伸穿过升高电介质层的剩余部分的字线接触部形成为接触存储器叠层的阶梯结构中的导体层中的一个。
在又一个示例中，一种3D存储设备包括衬底、存储器叠层、沟道结构、第一电介质层和第二电介质层。存储器叠层包括衬底上方的交错的导体层和电介质层。存储器叠层包括在存储器叠层的一个边缘处的阶梯结构。沟道结构垂直延伸穿过存储器叠层。第一电介质层位于存储器叠层上方。第一电介质层在阶梯结构正上方的部分具有碟形(dished)底表面。第二电介质层位于第一电介质层在阶梯结构正上方的部分上，并且具有标称平坦的顶表面。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够实现和使用本公开内容。
图1A-1C示出了具有由凹陷(dishing)引起的导体残留物的3D存储设备的示例性制造过程。
图2示出了根据本公开内容的一些实施例的没有由凹陷引起的导体残留物的示例性3D存储设备的横截面。
图3A-3H示出了根据本公开内容的一些实施例的用于形成没有由凹陷引起的导体残留物的3D存储设备的示例性制造过程。
图4是根据一些实施例的用于形成没有由凹陷引起的导体残留物的3D存储设备的示例性方法的流程图。
将参考附图来说明本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，如本文所用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另外的元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式取向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平面之间。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触部层(其中形成有互连线和/或过孔接触部)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文中称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称垂直于衬底的横向表面。
在制造一些3D存储设备的过程中，后栅极线缝隙(GLS)蚀刻和热处理时，电介质叠层(例如，交错的氧化硅和氮化硅层)和其他电介质层的应力在阶梯区域中释放。对阶梯区域中的电介质产生的凹陷效应可能产生用于形成源极接触部(例如，阵列公共源极(ACS)接触部)的导体材料的残留物，其不能通过平坦化导体材料(例如，通过化学机械抛光/平坦化(CMP))来完全去除。导体残留物是不希望的，因为它可以阻挡用于形成字线接触部(也称为“阶梯接触部”)的后续蚀刻过程，这直接导致存储功能失效。
例如，图1A-1C示出了具有由凹陷引起的导体残留物的3D存储设备100的示例性制造过程。如图1A所示，3D存储设备100包括形成在衬底102上方的存储器叠层104。存储器叠层104包括交错的导体层106(例如，钨层)和电介质层108(例如，氧化硅层)。导体/电介质层对的数量确定3D存储设备100的“级”(也称为“层”，例如，32、64、96、128等)的数量。存储器叠层104可以横向分成两个区域：内部区域110(也称为“核心阵列区域”)和外部区域112(也称为“阶梯区域”)。在存储器叠层104的一个边缘上的外部区域112中形成阶梯结构111。应注意，图1A中包括x和y轴以进一步示出3D存储设备100中的部件的空间关系。3D存储设备100的衬底102包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在y方向上位于3D存储设备的最低平面中时，在y方向(即垂直方向)上相对于3D存储设备的衬底(例如，衬底102)确定一个部件(例如，层或器件)是在3D存储设备(例如，3D存储设备100)的另一部件(例如，层或器件)的“上”、“上方”还是“下方”。在整个本公开内容中应用了用于描述空间关系的相同概念。
3D存储设备100可以是3D NAND闪存，并且NAND存储器串114的阵列形成在存储器叠层104的内部区域110中。每个NAND存储器串114包括垂直延伸穿过存储器叠层104的沟道结构116，以及在垂直方向上在NAND存储器串114的每个相应端部处的两个插塞118和120。插塞118和120可以分别用作由NAND存储器串114的源极选择栅极和NAND存储器串114的漏极控制的沟道。3D存储设备100还包括通过在存储器叠层104上和多个虚设沟道孔中沉积虚设电介质层122而在存储器叠层104的内部区域110和外部区域112中形成的虚设沟道结构124。与沟道结构116不同，在虚设沟道结构124上没有形成接触部以避免与3D存储设备100的其他部件的电连接。
如图1A所示，垂直穿过存储器叠层104形成缝隙开口126(例如，GLS)，以到达存储器叠层104的内部区域110和外部区域112中的衬底102。缝隙开口126用作通过栅极替换工艺形成存储器叠层104的通道，栅极替换工艺蚀刻掉电介质层108之间的牺牲层(未示出，例如氮化硅层)并用导体层106替换牺牲层。缝隙开口126的蚀刻工艺和随后的栅极替换工艺释放外部区域112中的存储器叠层104的阶梯结构111的应力，这可能导致外部区域112中的电介质收缩。而且，对缝隙开口126的蚀刻也可能在某些情况下导致晶圆弯曲和/或晶圆翘曲。结果，在外部区域112中(例如，在阶梯结构111的正上方)的虚设电介质层122和下方的电介质的部分处发生凹陷，以使在外部区域112中虚设电介质层122朝向阶梯结构111弯曲。
如图1B所示，随后将多结晶硅(多晶硅)和金属材料(例如钨)沉积到缝隙开口126中，以形成每个源极接触部的下部128和上部132。如本文所用，当衬底102位于3D存储设备100的最低平面中时，部件(例如，源极接触部)的“上端”/“上部”是在y方向上更远离衬底102的端部/部分，部件(例如，源极接触部)的“下端”/“下部”是在y方向上更靠近衬底102的端部/部分。在沉积多晶硅之前，执行离子注入和热退火工艺以在由缝隙开口126暴露的衬底102的部分中形成掺杂区域(未示出)，这可以进一步加剧朝向阶梯结构111的凹陷。在形成源极接触部的上部132的钨的沉积过程期间，源极导体层130形成在虚设电介质层122上，在存储器叠层104的外部区域112中虚设电介质层122也具有朝向阶梯结构111的碟形底表面。
然后通过CMP工艺平坦化源极导体层130。如图1C所示，通过CMP工艺完全去除源极导体层130位于存储器叠层104的内部区域110正上方的部分，以形成源极接触部134，每个源极接触部134垂直地延伸穿过存储器叠层104的内部区域110。相反，在存储器叠层104的外部区域112中源极导体层朝向阶梯结构111弯曲的部分由于下方的虚设电介质层122处的凹陷而不能通过CMP工艺完全去除，从而导致在阶梯结构111上方形成导体残留物136。导体残留物136因此阻挡形成字线接触部138的随后的蚀刻过程，期望在存储器叠层104的阶梯结构111中字线接触部138与导体层106(例如，用作3D存储设备100的字线)接触。
根据本公开内容的各种实施例提供了一种用于形成没有由凹陷引起的任何导体残留物的3D存储设备的方法。例如，在缝隙开口蚀刻工艺和栅极替换工艺之前，可以添加升高电介质层以升高由凹陷引起的向下弯曲的虚设电介质层122。升高电介质层的附加厚度可以补偿朝向阶梯结构的弯曲。结果，随后沉积在升高电介质层上的源极导体层可以通过平坦化工艺完全去除。在一些实施例中，由于升高电介质层由电介质材料制成，升高电介质层的任何残留物都不会如图1C中所发生的那样阻挡字线接触部的形成。因此，本文所公开的方法可以增加源极导体层平坦化窗口并解决导体残留物问题，这有利于字线接触部工艺和存储单元和块功能。
图2示出了根据本公开内容的一些实施例的没有由凹陷引起的导体残留物的示例性3D存储设备200的横截面。3D存储设备200可包括衬底202，其可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其它合适的材料。在一些实施例中，衬底202是减薄的衬底(例如，半导体层)，其通过研磨、湿法/干法蚀刻、CMP或其任何组合从正常厚度减薄。
3D存储设备200可以包括衬底202上方的存储器叠层204。存储器叠层204可以是堆叠储存结构，通过该堆叠储存结构形成存储器串(例如，NAND存储器串214)。在一些实施例中，存储器叠层204包括在衬底202上方垂直堆叠的多个导体/电介质层对。每个导体/电介质层对可以包括导体层206和电介质层208。即，存储器叠层204可以包括垂直堆叠的交错导体层206和电介质层208。如图2所示，每个NAND存储器串214垂直延伸穿过存储器叠层204中的交错导体层206和电介质层208。在一些实施例中，3D存储设备200是NAND闪存设备，其中存储单元设置在3D存储设备200的NAND存储器串214与导体层206(用作字线)的交叉点处。存储器叠层204中的导体/电介质层对的数量(例如，32、64、96或128)可以设置3D存储设备200中的存储单元的数量。
导体层206可各自具有相同的厚度或具有不同的厚度。类似地，电介质层208可各自具有相同的厚度或具有不同的厚度。导体层206可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层206包括金属，例如钨，并且电介质层208包括氧化硅。应当理解，根据一些实施例，在衬底202(例如，硅衬底)和存储器叠层204之间形成氧化硅膜203，例如原位蒸汽生成(ISSG)氧化硅。
如图2所示，存储器叠层204可包括内部区域210(也称为“核心阵列区域”)和外部区域212(也称为“阶梯区域”)。在一些实施例中，内部区域210是存储器叠层204的中心区域，其中穿过导体/电介质层对形成NAND存储器串214的阵列，外部区域212是没有NAND存储器串214的围绕内部区域210的存储器叠层204的剩余区域(包括侧面和边缘)。
如图2所示，每个NAND存储器串214可以包括垂直延伸穿过存储器叠层204的内部区域210中的导体/电介质层对的沟道结构216。沟道结构216可以包括填充有半导体材料(例如，形成半导体沟道)和电介质材料(例如，形成存储膜)的沟道孔。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是复合层，包括隧道层、储存层(也称为“电荷陷阱/储存层”)和阻挡层。每个NAND存储器串214可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道、隧道层、储存层和阻挡层按照从柱的中心朝向外表面的方向依次排列。隧道层可包括氧化硅、氮氧化硅或其任何组合。储存层可包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些实施例中，NAND存储器串214包括用于NAND存储器串214的多个控制栅极(每个控制栅极是字线/导体层206的一部分)。每个导体/电介质层对中的导体层206可以用作用于NAND存储器串214的存储单元的控制栅极。导体层206可以包括用于多个NAND存储器串214的多个控制栅极，并且可以作为在存储器叠层204的外部区域212中终止的字线横向延伸。
在一些实施例中，NAND存储器串214包括在垂直方向上的相应端部处的两个插塞218和220。每个插塞218或220可以与沟道结构216的相应端部接触。插塞220可以包括从衬底202外延生长的半导体材料，例如硅。插塞220可以用作由NAND存储器串214的源极选择栅极控制的沟道。插塞220可以位于NAND存储器串214的下端并与沟道结构216接触。插塞218可以包括半导体材料(例如，多晶硅)或导体材料(例如，金属)。在一些实施例中，插塞218包括填充有钛/氮化钛(Ti/TiN作为阻挡层)和钨(作为导体)的开口。通过在3D存储设备200的制造期间覆盖沟道结构216的上端，插塞218可以用作蚀刻停止层以防止蚀刻填充在沟道结构216中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞218用作NAND存储器串214的漏极。
在一些实施例中，3D存储设备200还包括源极接触部228。存储器叠层204的内部区域210中的每个源极接触部228可垂直延伸穿过存储器叠层204中的导体/电介质层对。源极接触部228也可横向(例如，在x方向上)延伸以将存储器叠层204分成多个块。源极接触部228可包括填充有导电材料的开口(缝隙开口)，导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。源极接触部228还可以包括具有电介质材料(例如氧化硅)的间隔物(未示出)，其横向地位于填充的导电材料和存储器叠层204之间，以使填充的导电材料与存储器叠层204中的周围导体层206电绝缘。结果，源极接触部228可以将3D存储设备200分成多个存储器块和/或存储器指状物。
在一些实施例中，内部区域210中的每个源极接触部228由共享相同阵列公共源极(ACS)的相同存储器块或相同存储器指状物中的多个NAND存储器串214共享。因此，源极接触部228可以被称为多个NAND存储器串214的“公共源极接触部”。在一些实施例中，衬底202包括掺杂区域(未示出，包括处于期望掺杂水平的p型或n型掺杂剂)，源极接触部228的下端与衬底202的掺杂区域接触。因此，内部区域210中的源极接触部228可以通过掺杂区域电连接到NAND存储器串214的源极(例如，ACS)。如图2所示，每个源极接触部228可包括填充有两种不同的导电材料的下部230和上部232，以调节和平衡源极接触部228的应力和导电性。在一些实施例中，源极接触部228的下部230包括多晶硅，源极接触部228的上部232包括金属，例如钨。
如图2所示，至少在横向方向上(例如，在x方向上)的一侧上，存储器叠层204的外部区域212可包括阶梯结构211。即，根据一些实施例，存储器叠层204包括在存储器叠层204的一个边缘处的阶梯结构211。在一些实施例中，另一个阶梯结构(未示出)沿x方向设置在存储器叠层204的相对侧上。阶梯结构211的每个“梯级”可包括一个或多个导体/电介质层对，每个导体/电介质层对包括导体层206和电介质层208。阶梯结构211的每个梯级中的顶层可以是导体层206，用于在垂直方向上互连。在一些实施例中，阶梯结构211的每两个相邻梯级在垂直方向上偏移标称相同的距离并且在横向方向上偏移标称相同的距离。对于阶梯结构211的每两个相邻梯级，靠近衬底202的第一梯级(以及其中的导体层和电介质层)可以比第二梯级(以及其中的导体层和电介质层)横向延伸得更远，从而在第一梯级上形成“着陆区”，用于在垂直方向上互连。
阶梯结构211可用于着陆字线接触部234和/或用于在制造(例如，蚀刻和CMP)期间借助通过其中的虚设沟道结构224来平衡某些过程中的负载。每个字线接触部234的下端可以与阶梯结构211的相应梯级中的导体层206(字线)接触，以单独地寻址3D存储设备200的相应字线。字线接触部234可以通过形成垂直延伸穿过一个或多个电介质层的开口(例如，过孔或沟槽)并用导电材料填充开口来形成，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
在一些实施例中，3D存储设备200还包括虚设沟道结构224。虚设沟道结构224可垂直延伸穿过存储器叠层204，并通过用电介质材料填充垂直开口(例如，虚设沟道孔)而形成，电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。应当理解，在一些实施例中，虚设沟道结构224在与沟道结构216相同的沉积过程中形成，因此具有与沟道结构216中的材料相同的材料。与沟道结构216不同，根据一些实施例，在每个虚设沟道结构224上不形成接触部，以避免与3D存储设备200的其他部件电连接。因此，虚设沟道结构224不能用于形成3D存储设备200中的存储单元。相反，虚设沟道结构224可以为存储器阵列结构(例如，存储器叠层204)提供机械支撑。在一些实施例中，无论是在存储器叠层204的内部区域210还是在外部区域212中，每个虚设沟道结构224用例如氧化硅层的电介质材料填满，并垂直延伸穿过存储器叠层204中的导体/电介质层对。
在一些实施例中，3D存储设备200还包括在存储器叠层204的内部区域210和外部区域212上方的第一电介质层222。第一电介质层222可以在与形成虚设沟道结构224相同的沉积过程中形成，因此包括与虚设沟道结构224相同的电介质材料(例如，氧化硅)。即，虚设沟道结构224可以填充有第一电介质层222，并且第一电介质层222在虚设沟道孔周围的区域上方和虚设沟道孔内延伸。因此，第一电介质层222在本文中也可称为“虚设电介质层”。如图2所示，由于如上详细描述的凹陷效应，虚设电介质层222在存储器叠层204的外部区域212中的阶梯结构211正上方的部分可具有碟形底表面。在一些实施例中，凹陷仅发生在虚设电介质层222在阶梯结构211正上方的部分处，而不在虚设电介质层在存储器叠层204的内部区域210正上方的部分处，该部分仍然具有标称平坦的底表面。
在一些实施例中，3D存储设备200还包括位于虚设电介质层222在存储器叠层204的外部区域212中的阶梯结构211正上方的部分上的第二电介质层226。如下面将详细描述的，第二电介质层226可以是在升高电介质层被平坦化之后，在虚设电介质层222上形成的升高电介质层的残留物，因此，在本文中也称为“残留物升高电介质层”。由于凹陷效应，在平坦化所述升高电介质层之后，残留物升高电介质层226可以保留在虚设电介质层222在阶梯结构211正上方的部分上，因为虚设电介质层222朝向阶梯结构211弯曲。因此，根据一些实施例，残留物升高电介质层226具有标称平坦的顶表面(例如，通过CMP工艺)和在虚设电介质层222与残留物升高电介质层226之间的界面处与虚设电介质层222的碟形部分匹配的弯曲底表面轮廓。
在一些实施例中，残留物升高电介质层226包括电介质，例如氧化硅、氮化硅、氮氧化硅或其任何组合。在一个示例中，残留物升高电介质层226包括氧化硅，例如通过化学气相沉积(CVD)在虚设电介质层222上形成的原硅酸四乙酯(TEOS)。在另一个示例中，残留物升高电介质层226包括通过旋涂在虚设电介质层222上形成的旋涂式电介质(SOD)，例如旋涂氧化硅。在一些实施例中，残留物升高电介质层226和虚设电介质层222包括不同的电介质材料。残留物升高电介质层226和虚设电介质层222可包括相同的电介质材料，例如氧化硅。应当理解，尽管上述3D存储设备200分别包括单独的虚设电介质层222和残留物升高电介质层226，但是在3D存储设备200制造完成后，这些单独的层在3D存储设备200中彼此不可辨别或不可区分，特别是如果虚设电介质层222和残留物升高电介质层226包括相同的电介质材料，例如氧化硅。
如下面将详细描述的，通过在形成源极导体层之前添加升高电介质层以升高遭受凹陷的电介质，3D存储设备200没有覆盖阶梯结构211和阻挡字线接触部234的接触部孔的蚀刻的任何源极导体残留物。不同于图1C中的由导电材料制成的导体残留物136，残留物升高电介质层226由电介质材料制成。字线接触部234可以垂直延伸穿过残留物升高电介质层226以及虚设电介质层222在阶梯结构211正上方的部分形成，以接触存储器叠层204的外部区域212中的阶梯结构211中的导体层206(字线)。
应当理解，3D存储设备200可以包括图2中未示出的附加部件和结构，包括但不限于存储器叠层204上方和/或衬底202下方的一个或多个中段工艺(MEOL)和后段工艺(BEOL)互连层中的其他局部接触部和互连，以及外围器件，例如用于促进3D存储设备200的操作的任何合适的数字、模拟和/或混合信号外围电路。
图3A-3H示出了根据本公开内容的一些实施例的用于形成没有由凹陷引起的导体残留物的3D存储设备的示例性制造过程。图4是根据一些实施例的用于形成没有由凹陷引起的导体残留物的3D存储设备的示例性方法的流程图。图3A-3H和图4所示的3D存储设备的示例包括图2中所示的3D存储设备200。将一起说明图3A-3H和图4。应当理解，方法400中所示的操作不是详尽的，可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图4中所示不同的顺序执行。
参考图4，方法400开始于操作402，其中在衬底上方形成垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构。在一些实施例中，在衬底上方形成包括多个电介质/牺牲层对的电介质叠层。衬底可以是硅衬底。在一些实施例中，在电介质叠层的一个边缘处形成阶梯结构。
如图3A所示，在硅衬底302上方形成包括多个电介质/牺牲层对的电介质叠层304。在一些实施例中，通过一个或多个薄膜沉积工艺交替地沉积牺牲层306和电介质层308，薄膜沉积工艺包括但不限于物理气相沉积(PVD)、CVD、原子层沉积(ALD)或其任何组合。在一些实施例中，牺牲层306包括氮化硅，电介质层308包括氧化硅。应当理解，沉积牺牲层306和电介质层308的顺序不限于任何特定顺序。沉积可以从牺牲层306或电介质层308开始，并且可以以牺牲层306或电介质层308结束。在一些实施例中，在形成电介质叠层304之前，在硅衬底302上形成氧化硅膜303，例如ISSG氧化硅。
如图3A所示，在电介质叠层304的侧面上形成阶梯结构311。阶梯结构311可以通过所谓的“修整-蚀刻”工艺形成，其在每个循环中修整(例如，逐渐向内蚀刻，通常从所有方向)图案化的光致抗蚀剂层，然后使用修整的光致抗蚀剂层作为蚀刻掩模蚀刻电介质/牺牲层对的暴露部分，以形成阶梯结构311的一个梯级。因此，电介质叠层304可包括包含阶梯结构311的外部区域312，和其中可以形成NAND存储串314的内部区域310。
如图3A所示，形成NAND存储串314的阵列。每个NAND存储器串314可以包括垂直延伸穿过电介质叠层304中的交错的牺牲层306和电介质层308的沟道结构316。在一些实施例中，形成沟道结构316的制造过程包括使用干法蚀刻和/或湿法蚀刻(例如深反应离子蚀刻(DRIE))穿过电介质叠层304中的交错的牺牲层306和电介质层308形成沟道孔，然后使用薄膜沉积工艺用多层(例如电介质层和半导体层)填充沟道孔。在一些实施例中，电介质层是复合电介质层，例如多个电介质层的组合，包括但不限于隧道层、储存层和阻挡层。隧道层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。储存层可以包括用于储存用于存储器操作的电荷的材料。储存层材料可包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合，或其任何组合。阻挡层可以包括电介质材料，包括但不限于氧化硅或氧化硅/氮氧化硅/氧化硅(ONO)的组合。阻挡层还可以包括高k电介质层，例如氧化铝(Al2O3)层。半导体层可以包括多晶硅，用作半导体沟道。半导体层和电介质层可以通过诸如ALD、CVD、PVD或其任何组合的工艺形成。
如图3A所示，每个NAND存储器串314还包括位于其上端的插塞318和位于其下端的插塞320。在形成沟道结构316之前，可以从沟道孔的下部中的硅衬底302外延生长插塞320。在一些实施例中，通过回蚀刻沟道结构316的上部中的材料，然后使用一种或多种沉积工艺(例如ALD、CVD、PVD或其任何组合)沉积半导体材料(例如多晶硅)来形成插塞318。
方法400前进到操作404，如图4所示，其中通过在电介质叠层上和虚设沟道孔中沉积虚设电介质层来形成垂直延伸穿过电介质叠层的虚设沟道结构。如图3A所示，穿过电介质叠层304形成虚设沟道结构324的阵列。可以通过首先使用湿法蚀刻和/或干法蚀刻(如DRIE)穿过电介质叠层304和/或一个或多个电介质层蚀刻开口(虚设沟道孔)来形成虚设沟道结构324。在一些实施例中，然后通过使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺在虚设沟道孔中以及虚设沟道孔的区域上(即，在电介质叠层304的顶表面上)沉积虚设电介质层322，来用诸如氧化硅的电介质完全填充虚设沟道孔。尽管未在图3A中示出，但应当理解，在一些实施例中，在相同的制造步骤中，虚设沟道结构324与沟道结构316同时穿过电介质叠层304形成，使得每个虚设沟道结构324的虚设沟道孔填充有至少一些填充在沟道结构316中的材料。
方法400前进到操作406，如图4所示，其中在电介质叠层上方形成升高电介质层。在一些实施例中，在虚设电介质层上形成升高电介质层。根据一些实施例，升高电介质层的厚度不小于约100nm，例如在约100nm和约300nm之间。在一些实施例中，升高电介质层包括氧化硅。在一些实施例中，为了形成升高电介质层，旋涂SOD。在一些实施例中，虚设电介质层和升高电介质层包括相同的电介质材料。
如图3A所示，在电介质叠层304上方的虚设电介质层322上形成升高电介质层326。根据一些实施例，升高电介质层326的厚度不小于约100nm，例如不小于100nm。在一些实施例中，升高电介质层326的厚度在约100nm与约300nm之间，例如在100nm与300nm之间(例如，100nm、120nm、140nm、150nm、160nm、180nm、200nm、220nm、240nm、250nm、260nm、280nm、300nm，由这些值中的任何一个为下端界定的任何范围，或在由这些值中的任何两个限定的任何范围内)。如下面参考图3C和3D详细描述的，当在虚设电介质层322和升高电介质层326处发生凹陷时，升高电介质层326的厚度足以将要沉积在升高电介质层326的顶表面上的源极导体层332的底表面升高至一定高度，使得可以通过平坦化工艺完全去除源极导体层332。
在一些实施例中，通过使用诸如ALD、CVD、PVD或其任何组合的一种或多种沉积工艺沉积诸如氧化硅的电介质材料来形成升高电介质层326。例如，使用基于TEOS的CVD工艺将升高电介质层326沉积在虚设电介质层322上。在一些实施例中，通过在虚设电介质层322上旋涂SOD材料(例如，氧化硅)来形成升高电介质层326。旋涂是涉及将涂层材料蒸镀到晶圆上，然后高速旋转它使它扩散变薄的工艺。在一些实施例中，通过沉积相同的电介质材料(例如氧化硅)来形成虚设电介质层322和升高电介质层326。应当理解，虚设电介质层322和升高电介质层326可以在单个工艺中形成，并且沉积的电介质层的总厚度不小于约100nm，例如在约100nm和约300nm之间。
方法400前进到操作408，如图4所示，其中形成垂直延伸穿过升高电介质层、虚设电介质层和电介质叠层的缝隙开口。如图3B所示，穿过升高电介质层326、虚设电介质层322和电介质叠层304中的电介质/牺牲层对来蚀刻缝隙开口328以到达硅衬底302。可以通过例如使用DRIE工艺对电介质(例如，氧化硅和氮化硅)的湿法蚀刻和/或干法蚀刻来形成缝隙开口。缝隙开口328可以形成在电介质叠层304的内部区域310和外部区域312中。
方法400前进到操作410，如图4所示，其中通过穿过缝隙开口用导体层替换牺牲层，在衬底上方形成包括交错的导体层和电介质层的存储器叠层。在一些实施例中，存储器叠层包括在存储器叠层的一个边缘处的阶梯结构，其由电介质叠层的阶梯结构形成。根据一些实施例，在形成存储器叠层之后，在升高电介质层和虚设电介质层在阶梯结构正上方的部分处发生凹陷，并且升高电介质层在阶梯结构正上方的部分的顶表面高于虚设电介质层在阶梯结构外的另一部分的顶表面。
如图3C所示，在电介质叠层304的内部区域310中形成的缝隙开口328可用作栅极替换工艺的通道，栅极替换工艺用导体层307替换电介质叠层304中的牺牲层306(如图3B所示)以形成多个导体/电介质层对。用导体层307替换牺牲层306可以通过对电介质层308(例如，氧化硅)有选择性地湿法蚀刻牺牲层306(例如，氮化硅)并用导体层307(例如钨)填充该结构来执行。可以通过PVD、CVD、ALD、电化学沉积或其任何组合来沉积导体层307。导体层307可包括导电材料，包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。结果，在栅极替换工艺之后，图3A和3B中的电介质叠层304变为存储器叠层305，其包括硅衬底302上的导体/电介质层对，即交错的导体层307和电介质层308。存储器叠层305还可以包括在其一个边缘上的阶梯结构311以及内部区域310和外部区域312，就如同电介质叠层304一样。
如上所详述的，缝隙开口328和存储器叠层305的形成(例如，缝隙开口328的蚀刻和栅极替换工艺)可以引起在外部区域312中的阶梯结构311正上方的电介质(例如，虚设电介质层322和升高电介质层326)处发生的凹陷，这使得电介质(例如，虚设电介质层322和升高电介质层326)向下弯曲(即，朝向阶梯结构311)。即，在形成存储器叠层305之后，可能在虚设电介质层322和升高电介质层326在阶梯结构311正上方的部分处发生凹陷。因此，升高电介质层326的部分的顶表面和虚设电介质层322的部分的底表面变成碟形(弯曲)表面。为了确保沉积在升高电介质层326的顶表面上的源极导体层332可以通过平坦化工艺完全去除，如图3C所示，升高电介质层326在阶梯结构311正上方的部分的顶表面(“A”)(例如，顶表面的最低点)高于虚设电介质层322在阶梯结构311外(即，在内部区域310中)的另一部分的顶表面(“B”)。
方法400前进到操作412，如图4所示，其中通过在升高电介质层上和缝隙开口中沉积源极导体层，在缝隙开口中形成源极接触部。在一些实施例中，为了形成源极接触部，通过将多晶硅沉积到缝隙开口中来形成源极接触部的下部，并且通过将源极导体层沉积到缝隙开口中来形成源极接触部的上部。
如图3D所示，通过借助PVD、CVD、ALD、电化学沉积或其任何组合将多晶硅填充(例如，沉积)到缝隙开口328中(如图3C所示)来形成源极接触部的下部330。通过借助PVD、CVD、ALD、电化学沉积或其任何组合将源极导体层332填充(例如，沉积)到缝隙开口328中以及在缝隙开口328的区域(field)上(即，在升高电介质层326上)来形成源极接触部的上部334。源极导体层332可包括导电材料，包括但不限于金属(例如，W、Co、Cu、Al等)、多晶硅、硅化物或其任何组合。在一些实施例中，在缝隙开口328的侧壁上作为间隔物形成电介质层(例如，氧化硅层)，以将源极接触部的上部330和下部334与存储器叠层305中的周围导体层307电隔离。每个源极接触部的下部330的下端可以与掺杂区域(未示出)接触，该掺杂区域可以使用离子注入然后进行热退火在硅衬底302中形成。应当理解，在一些实施例中，源极接触部的下部330没有形成在缝隙开口328中，并且源极导体层332(例如，钨层)完全填充缝隙开口(具有间隔物)。
如图3D所示，由于源极导体层332直接沉积在升高电介质层326上，源极导体层332在阶梯结构311正上方的部分的底表面(“A”)与升高电介质层326在阶梯结构311正上方的部分的碟形顶表面(“A”)重叠。因此，源极导体层332在阶梯结构311正上方的部分的底表面(“A”)也高于虚设电介质层322在阶梯结构311外(即，在内部区域310中)的另一部分的顶表面(“B”)，这确保了当平坦化工艺在虚设电介质层322的顶表面(“B”)处或其下方停止时，可以完全去除源极导体层332而没有任何残留物。应当理解，在一些情况下，形成源极接触部的过程(例如，热退火)可能加剧阶梯结构311正上方的电介质凹陷，这降低了源极导体层332的碟形底表面(“A”)。因此，根据一些实施例，在形成源极接触部之后，源极导体层332在阶梯结构311正上方的部分的底表面(“A”)需要仍然高于虚设电介质层322在阶梯结构311外(即，在内部区域310中)的另一部分的顶表面(“B”)，以确保没有导体残留物。
方法400前进到操作414，如图4所示，其中去除升高电介质层上的源极导体层和升高电介质层的至少一部分。在一些实施例中，通过例如使用CMP平坦化源极导体层，去除源极导体层的至少一部分以暴露下面的升高电介质层。在一些实施例中，然后通过例如使用湿法蚀刻来蚀刻升高电介质层，来去除升高电介质层的至少一部分。在一些实施例中，通过例如再次使用CMP平坦化源极导体层来完全去除源极导体层的剩余部分。
如图3E中所示，通过使用CMP平坦化源极导体层332来去除源极导体层332的至少一部分。CMP是使用研磨和腐蚀性化学浆料(通常是胶体)结合抛光垫和保持环，利用化学和机械力的组合使表面平滑的工艺。CMP工艺可以是具有适于平坦化形成源极导体层332的金属材料(例如钨)的浆料和其他条件的金属CMP。可以控制CMP的处理时间，使得当暴露出升高电介质层326的至少一部分时CMP工艺可以停止。在一些实施例中，一旦暴露出升高电介质层326，用于平坦化源极导体层332的第一金属CMP就不会继续，以避免使用用于金属CMP工艺的浆料和其他条件来平坦化形成升高电介质层326的电介质材料。
如图3F中所示，然后通过例如使用湿法蚀刻来蚀刻升高电介质层326，去除升高电介质层326的至少一部分。湿法蚀刻是一种材料去除工艺，它使用液体化学品或蚀刻剂从晶圆上去除材料。用于蚀刻形成升高电介质层326的电介质材料的任何合适的蚀刻剂可用于去除升高电介质层326的一部分。在升高电介质层326包括氧化硅的一些实施例中，蚀刻剂包括任何适当浓度的氢氟酸(HF)。根据一些实施例，用于去除氧化硅的湿法蚀刻通常是各向同性的，其可以底切升高电介质层326仍然被源极导体层332覆盖的一部分。通过湿法蚀刻去除的升高电介质层326的量可以通过任何合适的蚀刻参数来控制，例如蚀刻剂类型、蚀刻剂、浓度、蚀刻剂温度和蚀刻时间。
如图3G所示，通过再次使用CMP平坦化源极导体层332，完全去除源极导体层332的剩余部分(如图3F所示)。第二CMP工艺也可以是具有适于平坦化形成源极导体层332的金属材料(例如钨)的浆料和其他条件的金属CMP。可以控制CMP的处理时间，使得当完全去除源极导体层332而没有任何残留物时，第二CMP工艺可以停止。在一些实施例中，第二CMP工艺可以停止在虚设电介质层322在阶梯结构311外(即，在内部区域310中)的另一部分的标称上顶表面(“B”)处。应当理解，第二CMP可以停止在虚设电介质层322的顶表面(“B”)下方，但在底表面(“C”)上方。第二CMP工艺也可以平坦化剩余的升高电介质层326，直到升高电介质层326的顶表面与虚设电介质层322的顶表面(“B”)齐平，即，变成标称平坦的表面。由于凹陷效应，在第二CMP工艺之后可能仍然存在未去除的升高电介质层326的残留物，其成为在阶梯结构311正上方的电介质的一部分。
方法400前进到操作416，如图4所示，其中字线接触部垂直延伸穿过升高电介质层和虚设电介质层的剩余部分以接触存储器叠层的阶梯结构中的导体层中的一个。如图3H所示，字线接触部336各自穿过升高电介质层326和虚设电介质层322在阶梯结构311正上方的残留物形成。每个字线接触部336与阶梯结构311中的导体/电介质层对中相应的一个导体层(字线)307接触。通过首先蚀刻垂直开口(例如，通过湿法蚀刻和/或干法蚀刻)，然后使用ALD、CVD、PVD、电化学沉积或其任何组合用导电材料填充开口，穿过电介质层(例如，升高电介质层326和虚设电介质层322的残留物)形成字线接触部336。在一些实施例中，在开口中填充其他导电材料以用作粘附/阻挡层。可以通过在不同材料处的蚀刻停止来控制对电介质层(例如，升高电介质层326和虚设电介质层322的残留物)的蚀刻以形成字线接触部336的开口。例如，当到达阶梯结构311中的导体层307时，可以停止对电介质层的蚀刻。
根据本公开内容的一个方面，公开了一种用于形成3D存储设备的方法。在衬底上方形成垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构。通过在电介质叠层上和虚设沟道孔中沉积虚设电介质层来形成垂直延伸穿过电介质叠层的虚设沟道结构。在虚设电介质层上形成升高电介质层。形成垂直延伸穿过升高电介质层、虚设电介质层和电介质叠层的缝隙开口。通过穿过缝隙开口用导体层替换牺牲层，在衬底上方形成包括交错的导体层和电介质层的存储器叠层。通过在升高电介质层上和缝隙开口中沉积源极导体层，在缝隙开口中形成源极接触部。去除升高电介质层上的源极导体层和升高电介质层的至少一部分。
在一些实施例中，升高电介质层的厚度不小于约100nm。根据一些实施例，升高电介质层的厚度在约100nm和约300nm之间。
在一些实施例中，升高电介质层包括氧化硅。在一些实施例中，升高电介质层和虚设电介质层包括相同的电介质材料。形成升高电介质层可以包括在虚设电介质层上旋涂旋涂式电介质(SOD)。
在一些实施例中，为了去除电介质升高层上的源极导体层和电介质升高层的至少一部分，通过平坦化源极导体层，去除源极导体层的至少一部分以暴露下面的升高电介质层，通过蚀刻升高电介质层去除升高电介质层的至少一部分，通过平坦化源极导体层去除源极导体层的剩余部分。平坦化可以包括化学机械抛光(CMP)，蚀刻可以包括湿法蚀刻。
在一些实施例中，在形成虚设沟道结构之前，在电介质叠层的一个边缘处形成阶梯结构。在一些实施例中，在去除电介质升高层上的源极导体层和电介质升高层的至少一部分之后，形成垂直延伸穿过升高电介质层的剩余部分和虚设电介质层的字线接触部以接触阶梯结构中的导体层中的一个。
在一些实施例中，在形成存储器叠层之后，在升高电介质层和虚设电介质层在阶梯结构正上方的部分处发生凹陷。根据一些实施例，升高电介质层在阶梯结构正上方的部分的顶表面高于虚设电介质层在阶梯结构外的另一部分的顶表面。
在一些实施例中，为了形成源极接触部，在沉积源极导体层之前，通过将多晶硅沉积到缝隙开口中来形成源极接触部的下部。
根据本公开内容的另一方面，公开了一种用于形成3D存储设备的方法。在衬底上方形成各自垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构和虚设沟道结构。在电介质叠层上方形成升高电介质层。升高电介质层的厚度不小于约100nm。形成垂直延伸穿过升高电介质层和电介质叠层的缝隙开口。通过穿过缝隙开口用导体层替换牺牲层，在衬底上方形成包括交错的导体层和电介质层的存储器叠层。存储器叠层包括在存储器叠层的一个边缘处的阶梯结构。通过在升高电介质层上和缝隙开口中沉积源极导体层，在缝隙开口中形成源极接触部。去除升高电介质层上的源极导体层和升高电介质层的一部分。垂直延伸穿过升高电介质层的剩余部分的字线接触部形成为接触存储器叠层的阶梯结构中的导体层中的一个。
在一些实施例中，升高电介质层的厚度在约100nm和约300nm之间。
在一些实施例中，升高电介质层包括氧化硅。形成升高电介质层可以包括在虚设电介质层上旋涂旋涂式电介质(SOD)。
在一些实施例中，为了去除电介质升高层上的源极导体层和电介质升高层的至少一部分，通过平坦化源极导体层，去除源极导体层的至少一部分以暴露下面的升高电介质层，通过蚀刻升高电介质层去除升高电介质层的至少一部分，通过平坦化源极导体层去除源极导体层的剩余部分。平坦化可以包括化学机械抛光(CMP)，蚀刻可以包括湿法蚀刻。
在一些实施例中，为了形成源极接触部，在沉积源极导体层之前，通过将多晶硅沉积到缝隙开口中来形成源极接触部的下部。
根据本公开内容的又一方面，一种3D存储设备包括衬底、存储器叠层、沟道结构、第一电介质层和第二电介质层。存储器叠层包括衬底上方的交错的导体层和电介质层。存储器叠层包括在存储器叠层的一个边缘处的阶梯结构。沟道结构垂直延伸穿过存储器叠层。第一电介质层位于存储器叠层上方。第一电介质层在阶梯结构正上方的部分具有碟形底表面。第二电介质层位于第一电介质层在阶梯结构正上方的部分上，并且具有标称平坦的顶表面。
在一些实施例中，3D存储设备还包括字线接触部，该字线接触部垂直延伸穿过第二电介质层和第一电介质层的部分并且与存储器叠层的阶梯结构中的导体层中的一个接触。
在一些实施例中，第二电介质层包括氧化硅。在一些实施例中，第一电介质层和第二电介质层包括相同的电介质材料。第二电介质层可包括旋涂式电介质(SOD)。
在一些实施例中，3D存储设备还包括虚设沟道结构，虚设沟道结构垂直延伸穿过存储器叠层并填充有第一电介质层。
在一些实施例中，3D存储设备还包括源极接触部，源极接触部垂直延伸穿过存储器叠层并电连接到沟道结构的源极。根据一些实施例，源极接触部的下部包括多晶硅，并且源极接触部的上部包括金属。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，而无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (26)

1.一种用于形成三维(3D)存储设备的方法，包括：
在衬底上方形成垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构；
通过在所述电介质叠层上和虚设沟道孔中沉积虚设电介质层来形成垂直延伸穿过所述电介质叠层的虚设沟道结构；
在所述虚设电介质层上形成升高电介质层；
形成垂直延伸穿过所述升高电介质层、所述虚设电介质层和所述电介质叠层的缝隙开口；
通过穿过所述缝隙开口用导体层替换所述牺牲层，在所述衬底上方形成包括交错的所述导体层和所述电介质层的存储器叠层；
通过在所述升高电介质层上和所述缝隙开口中沉积源极导体层，在所述缝隙开口中形成源极接触部；以及
去除所述升高电介质层上的所述源极导体层以及所述升高电介质层的至少一部分。
2.根据权利要求1所述的方法，其中，所述升高电介质层的厚度不小于约100nm。
3.根据权利要求2所述的方法，其中，所述升高电介质层的厚度在约100nm和约300nm之间。
4.根据权利要求1-3中任一项所述的方法，其中，所述升高电介质层包括氧化硅。
5.根据权利要求1-4中任一项所述的方法，其中，所述升高电介质层和所述虚设电介质层包括相同的电介质材料。
6.根据权利要求1-5中任一项所述的方法，其中，形成所述升高电介质层包括在所述虚设电介质层上旋涂旋涂式电介质(SOD)。
7.根据权利要求1-6中任一项所述的方法，其中，去除所述电介质升高层上的所述源极导体层以及所述电介质升高层的所述至少一部分包括：
通过平坦化所述源极导体层，去除所述源极导体层的至少一部分以暴露下面的升高电介质层；
通过蚀刻所述升高电介质层去除所述升高电介质层的至少一部分；以及
通过平坦化所述源极导体层去除所述源极导体层的剩余部分。
8.根据权利要求7所述的方法，其中，所述平坦化包括化学机械抛光(CMP)，并且所述蚀刻包括湿法蚀刻。
9.根据权利要求1-8中任一项所述的方法，还包括：
在形成所述虚设沟道结构之前，在所述电介质叠层的一个边缘处形成阶梯结构；以及
在去除所述电介质升高层上的源极导体层以及所述电介质升高层的所述至少一部分之后，形成垂直延伸穿过所述升高电介质层的剩余部分和所述虚设电介质层的字线接触部，以接触所述阶梯结构中的所述导体层中的一个。
10.根据权利要求9所述的方法，其中，在形成所述存储器叠层之后，在所述升高电介质层和所述虚设电介质层在所述阶梯结构正上方的部分处发生凹陷，并且所述升高电介质层在所述阶梯结构正上方的部分的顶表面高于所述虚设电介质层在所述阶梯结构外的另一部分的顶表面。
11.根据权利要求1-10中任一项所述的方法，其中，形成所述源极接触部包括在沉积所述源极导体层之前，通过将多晶硅沉积到所述缝隙开口中来形成所述源极接触部的下部。
12.一种用于形成三维(3D)存储设备的方法，包括：
在衬底上方形成各自垂直延伸穿过包括交错的牺牲层和电介质层的电介质叠层的沟道结构和虚设沟道结构；
在所述电介质叠层上方形成升高电介质层，其中，所述升高电介质层的厚度不小于约100nm；
形成垂直延伸穿过所述升高电介质层和所述电介质叠层的缝隙开口；
通过穿过所述缝隙开口用所述导体层替换所述牺牲层，在所述衬底上方形成包括交错的导体层和所述电介质层的存储器叠层，其中，所述存储器叠层包括在所述存储器叠层的一个边缘处的阶梯结构；
通过在所述升高电介质层上和所述缝隙开口中沉积源极导体层，在所述缝隙开口中形成源极接触部；
去除所述升高电介质层上的所述源极导体层以及所述升高电介质层的部分；以及
形成垂直延伸穿过所述升高电介质层的剩余部分的字线接触部，以接触所述存储器叠层的所述阶梯结构中的所述导体层中的一个。
13.根据权利要求12所述的方法，其中，所述升高电介质层的厚度在约100nm和约300nm之间。
14.根据权利要求12或13所述的方法，其中，所述升高电介质层包括氧化硅。
15.根据权利要求12-14中任一项所述的方法，其中，形成所述升高电介质层包括旋涂旋涂式电介质(SOD)。
16.根据权利要求12-15中任一项所述的方法，其中，去除所述升高电介质层上的所述源极导体层以及所述升高电介质层的所述部分包括：
通过平坦化所述源极导体层，去除所述源极导体层的至少一部分以暴露下面的升高电介质层；
通过蚀刻所述升高电介质层去除所述升高电介质层的至少一部分；以及
通过平坦化所述源极导体层去除所述源极导体层的所述剩余部分。
17.根据权利要求16所述的方法，其中，所述平坦化包括化学机械抛光(CMP)，并且所述蚀刻包括湿法蚀刻。
18.根据权利要求12-17中任一项所述的方法，其中，形成所述源极接触部包括在沉积所述源极导体层之前，通过将多晶硅沉积到所述缝隙开口中来形成所述源极接触部的下部。
19.一种三维(3D)存储设备，包括：
衬底；
存储器叠层，所述存储器叠层包括所述衬底上方的交错的导体层和电介质层，所述存储器叠层包括在所述存储器叠层的一个边缘处的阶梯结构；
沟道结构，所述沟道结构垂直延伸穿过所述存储器叠层；
第一电介质层，所述第一电介质层位于所述存储器叠层上方，所述第一电介质层在所述阶梯结构正上方的部分具有碟形底表面；以及
第二电介质层，所述第二电介质层位于所述第一电介质层在所述阶梯结构正上方的部分上，并且具有标称平坦的顶表面。
20.根据权利要求19所述的3D存储设备，还包括字线接触部，所述字线接触部垂直延伸穿过所述第二电介质层和所述第一电介质层的所述部分并且与所述存储器叠层的所述阶梯结构中的所述导体层中的一个接触。
21.根据权利要求19或20所述的3D存储设备，其中，所述第二电介质层包括氧化硅。
22.根据权利要求19-21中任一项所述的3D存储设备，其中，所述第一电介质层和所述第二电介质层包括相同的电介质材料。
23.根据权利要求19-22中任一项所述的3D存储设备，其中，所述第二电介质层包括旋涂式电介质(SOD)。
24.根据权利要求19-23中任一项所述的3D存储设备，还包括虚设沟道结构，所述虚设沟道结构垂直延伸穿过所述存储器叠层并且填充有所述第一电介质层。
25.根据权利要求19-24中任一项所述的3D存储设备，还包括源极接触部，所述源极接触部垂直延伸穿过所述存储器叠层并且电连接到所述沟道结构的源极。
26.根据权利要求25所述的3D存储设备，其中，所述源极接触部的下部包括多晶硅，并且所述源极接触部的上部包括金属。
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