KR102024715B1 - 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 47
- 230000015654 memory Effects 0.000 claims abstract description 22
- 239000010410 layer Substances 0.000 claims description 177
- 239000000463 material Substances 0.000 claims description 42
- 239000011229 interlayer Substances 0.000 claims description 32
- 238000002161 passivation Methods 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 230000000149 penetrating effect Effects 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 10
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 8
- 239000000395 magnesium oxide Substances 0.000 description 8
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910020177 SiOF Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006355 external stress Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000035882 stress Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
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- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H01L27/11556—
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- H01L27/11524—
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- H01L27/11529—
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- H01L29/788—
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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Abstract
본 발명은 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법에 관한 것으로서, 수직 셀 그룹별로 서로 다른 홀 사이즈(Hole size)를 포함하는 구조를 형성하여 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널층을 형성시킬 수 있다.
Description
본 발명은 3차원 플래시 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자에 관한 것이다.
플래시 메모리(Flash Memory) 소자는 지속적인 스케일링(Scaling)에 의해 대용량화되어 다양한 분야에서 저장용 메모리로 이용되고 있다. 현재 30nm 급의 32Gbit 제품의 양산화를 예상하고 있으며, 플로팅 게이트 기술(floating gate technology)로 10nm 이하까지 스케일링될 것으로 예측되고 있다.
플래시 메모리 소자의 고집적화를 위해, 현재의 2차원 구조에서 3차원 구조로의 대체가 요구된다. 낸드(NAND) 플래시 메모리 소자는 메모리 셀(cell) 당 콘택(contact) 형성이 필요 없이 스트링(string) 형태로 메모리 셀을 연결할 수 있으므로, 수직 방향의 다양한 3차원 구조 구현에 유리하다. 이에 따라 최근에 3차원 낸드 플래시 메모리가 다양하게 연구되고 있다.
다만, 3차원 플래시 메모리가 고단으로 집적화되면서 수직 홀(Hole) 제작에 큰 공정적 문제점이 발생하였다. 현재 64단에서 3um 수준의 단차, 그리고 100단 이상에서 4um 이상의 단차로 수직 셀 수의 증가에 따른 수직 단차가 점점 증가한다.
따라서, 70nm 내지 100nm의 홀(Hole) 사이즈를 고려하면, 현재와 같이 매우 큰 A/R를 가지고 한번의 다결정 실리콘(Polysilicon) 증착 공정을 수행하여 수직 다결정 실리콘 채널을 형성하기에는 어려움이 존재하였다. 또한, 수직 단차가 커지면 수직 홀(vertical Hole) 형성 시, 일부 수직 영역에서 불균일하게 형성되거나, 홀 사이즈의 수직 방향의 변화 등으로 인해 셀 특성(Cell Vth 변화 등)에 큰 영향을 미치는 한계가 존재하였다.
이에, 100단 이상의 고단 3차원 NAND 플래시 메모리에서 안정적인 수직 셀 특성을 확보하기 위해 안정적인 수직 다결정 실리콘 형성 방법, 및 서로 다른 홀 사이즈를 갖는 수직 셀들에 대한 차별화된 칩(Chip) 동작 방법 등이 요구되고 있다.
본 발명의 실시예들은, 하나의 수직 채널층에 서로 다른 홀 사이즈를 포함하는 구조를 형성하여 다결정 실리콘(Polysilicon) 등의 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있는 기술을 제공한다.
또한, 본 발명의 실시예들은, 수직 셀 그룹별로 서로 다른 홀 사이즈(Hole size)를 포함하는 구조를 형성하여 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널층을 형성시킬 수 있는 기술을 제공한다.
본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층 및 상기 수직 셀 그룹별로 서로 다른 홀(Hole) 사이즈로 형성되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함한다.
상기 3차원 소자의 하부에 위치하는 수직 채널층 대비 상부에 위치하는 수직 채널층의 상기 홀 사이즈가 더 큰 것이 특징일 수 있다.
상기 수직 셀 그룹별로 형성된 상기 복수의 수직 채널층 각각은 서로 연결되며, 채널 물질이 홀(Hole) 내부로 필링(filling)될 수 있다.
상기 수직 채널층은 상기 수직 셀 그룹별로 구성된 상기 복수의 수평 전극층을 관통하는 관통홀에 형성되며, 상기 관통홀은 상기 수직 셀 그룹 마다 서로 다른 상기 홀 사이즈를 포함할 수 있다.
상기 수직 채널층은 하나의 상기 수직 셀 그룹 내에서, 상기 홀 사이즈를 일정하게 유지할 수 있다.
상기 3차원 소자는 상기 복수의 수평 전극층에 직교되는 상기 복수의 수직 채널층으로 지탱될 수 있다.
상기 수평 전극층은 소자 형성 기판 상에 교대로 적층되어 형성되는 복수의 층간 절연막 및 복수의 패시베이션막 중 상기 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하여 형성될 수 있다.
상기 수평 전극층은 상기 복수의 층간 절연막 상에서 상호간에 분리되어 형성될 수 있다.
본 발명의 다른 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층 및 상기 수직 셀 그룹별로 서로 다른 홀(Hole) 사이즈로 형성되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되, 상기 수직 채널층은 하나의 상기 수직 셀 그룹 내에서, 상기 홀 사이즈를 일정하게 유지한다.
본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층에 관통홀을 형성하고, 상기 관통홀의 스탠드를 형성하는 단계 및 상기 관통홀 내부로 채널 물질을 필링(filling)하여 수직 채널층을 형성하는 단계를 포함한다.
또한, 본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법은 상기 복수의 수평 전극층에 직교되는 복수의 상기 수직 채널층으로 지탱되는 상기 3차원 소자를 형성하는 단계를 더 포함할 수 있다.
상기 관통홀 및 상기 관통홀의 스탠드를 형성하는 단계는 적층되어 제1 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제1 관통홀 및 상기 제1 관통홀의 스탠드를 형성하는 단계, 상기 제1 수직 셀 그룹 하부에 위치하는 제2 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제2 관통홀 및 상기 제2 관통홀의 스탠드를 형성하는 단계 및 상기 제2 수직 셀 그룹 하부에 위치하는 제3 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제3 관통홀 및 상기 제3 관통홀의 스탠드를 형성하는 단계를 포함할 수 있다.
상기 관통홀 및 상기 관통홀의 스탠드를 형성하는 단계는 상기 제1 수직 셀 그룹, 상기 제2 수직 셀 그룹 및 상기 제3 수직 셀 그룹 각각에서, 일정한 홀(Hole) 사이즈를 유지하는 상기 제1 관통홀, 상기 제2 관통홀 및 상기 제3 관통홀을 형성할 수 있다.
상기 3차원 소자의 하부에 위치하는 상기 제3 관통홀 대비 상부에 위치하는 상기 제1 관통홀의 홀(Hole) 사이즈가 더 클 수 있다.
상기 수직 채널층을 형성하는 단계는 서로 연결된 상기 제1 관통홀, 상기 제2 관통홀 및 상기 제3 관통홀 내부로 상기 채널 물질을 필링(filling)하여 복수의 상기 수직 채널층을 형성할 수 있다.
상기 복수의 수평 전극층은 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계, 상기 복수의 패시베이션막을 식각하고, 상기 복수의 패시베이션막이 식각된 셀에 도전성 물질을 증착하는 단계 및 상기 복수의 층간 절연막을 식각하는 단계를 통해 형성될 수 있다.
본 발명의 실시예들은, 하나의 수직 채널층에 서로 다른 홀 사이즈를 포함하는 구조를 형성하여 다결정 실리콘(Polysilicon) 등의 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있다.
또한, 본 발명의 실시예들은, 수직 셀 그룹별로 서로 다른 홀 사이즈(Hole size)를 포함하는 구조를 형성하여 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널층을 형성시킬 수 있다.
도 1은 본 발명의 실시예에 따른 3차원 소자의 단면도를 도시한 것이다.
도 2는 본 발명의 실시예에 따른 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 4는 본 발명의 실시예에 따른 수직 셀 그룹별 아키텍처를 구성하는 예를 도시한 것이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 수평 전극층의 공정 과정을 도시한 것이다.
도 2는 본 발명의 실시예에 따른 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 4는 본 발명의 실시예에 따른 수직 셀 그룹별 아키텍처를 구성하는 예를 도시한 것이다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 수평 전극층의 공정 과정을 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
본 발명의 실시예들은, 3차원 NAND Flash에서 셀 특성을 보장하는 안정적인 수직 채널 구조에 관한 것으로, 수직 채널이 채워지는 홀의 사이즈(또는 크기)를 수직 높이에 따라 서로 다르게 형성하는 것을 그 요지로 한다.
또한, 본 발명의 실시예들은, 수평 전극들의 그룹 별로 홀(Hole)의 사이즈를 서로 다르게 형성하되, 하나의 그룹 내에서는 홀의 사이즈를 일정하게 유지하는 것을 특징으로 함으로써, 다결정 실리콘(Polysilicon) 등의 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있고, 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널 구조를 형성시킬 수 있다.
이하에서는, 도 1 내지 도 5를 참조하여 본 발명에 대해 보다 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 3차원 소자의 단면도를 도시한 것이다.
본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자(100)는 수평 전극층(110) 및 서로 다른 홀 사이즈로 형성된 수직 채널 구조의 수직 채널층(120)을 포함한다.
수평 전극층(110)은 적층되어 수직 셀 그룹별로 구성된다.
수평 전극층(110)은 소자 형성 기판(미도시) 상에 적층되어 형성될 수 있다. 도 1에서는 도시되지 아니하였지만, 복수의 수평 전극층(110) 사이에는 교대로 배치된 복수의 층간 절연막들이 식각된 형태일 수 있다.
수평 전극층(110)은 복수의 수평 전극층(110)을 포함하는 수직 셀 그룹(131, 132, 133)으로 그룹화될 수 있다. 예를 들면, 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서, 복수의 수평 전극층(110)을 기 설정된 개수로 그룹화할 수 있다. 다만, 수직 셀 그룹(131, 132, 133)으로 그룹화되는 수평 전극층(100)의 개수, 크기, 형태 및 종류와, 수직 셀 그룹의 수는 한정되지 않는다.
이 때, 수평 전극층(110)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있으며, 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer) 중 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하여 형성될 수 있다.
층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들면 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 층간 절연막은 평탄화 혹은 절연을 목적으로 사용되는 것으로, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical Vapor Deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
나아가, 본 발명의 실시예에 따른 3차원 소자(100)에서 수평 전극층(110)은 워드 라인(Word Line)으로 게이트(Gate)와 접촉될 수 있으며, 3차원 소자(100)의 서라운딩 게이트(Surrounding Gate) 형태일 수 있다.
수직 채널층(120)은 수직 셀 그룹별(131, 132, 133)로 서로 다른 홀(Hole) 사이즈로 형성되며, 복수의 수평 전극층(110)에 직교된다. 수직 채널층(120)은 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(PolySilicon)으로 형성될 수 있으며, 예를 들면 소자 형성 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다.
수직 채널층(120)은 소자 형성 기판에 수직 방향으로 형성되며, 수직 셀 그룹(131, 132, 133)별로 구성된 복수의 수평 전극층(110)을 관통하는 관통홀에 형성되어 복수의 수평 전극층(110)과 연결될 수 있다. 이 때, 상기 관통홀은 수직 셀 그룹 마다 서로 다른 홀 사이즈를 나타낸다.
예를 들면, 수직 채널층(120)은 수직 셀 그룹(131, 132, 133)별로 구성된 복수의 수평 전극층(110)을 관통하는 관통홀에 형성될 수 있으며, 관통홀은 수직 셀 그룹(131, 132, 133) 마다 서로 다른 홀 사이즈(Hole Size)로 형성될 수 있다. 이 때, 관통홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다.
도 1을 참조하면, 제1 수직 셀 그룹(131)에 형성된 수직 채널층(120)은 A의 홀 사이즈를 나타내고, 제2 수직 셀 그룹(132)에 형성된 수직 채널층(120)은 B의 홀 사이즈를 나타내며, 제3 수직 셀 그룹(133)에 형성된 수직 채널층(120)은 C의 홀 사이즈를 나타낼 수 있으며, A > B > C의 순서로 홀 사이즈를 나타낸다. 이 때, 수직 채널층(120)은 하나의 수직 셀 그룹 내에서, 홀 사이즈를 일정하게 유지하는 것을 특징으로 한다. 예를 들면, 하나의 제1 수직 셀 그룹(131)에서, 수직 채널층(120)은 A의 홀 사이즈를 일정하게 유지하고, 제2 수직 셀 그룹(132)에서, 수직 채널층(120)은 B의 홀 사이즈를 일정하게 유지하며, 제3 수직 셀 그룹(133)에서, 수직 채널층(120)은 C의 홀 사이즈를 일정하게 유지할 수 있다.
나아가, 수직 셀 그룹별로 형성된 복수의 수직 채널층(120) 각각은 서로 연결되며, 채널 물질이 홀(Hole) 내부로 필링(filling)될 수 있다. 예를 들면, 제1 수직 셀 그룹(131)에서의 제1 관통홀, 제2 수직 셀 그룹(132)에서의 제2 관통홀, 및 제3 수직 셀 그룹(133)에서의 제3 관통홀은 서로 연결될 수 있으며, 수직 셀 그룹별로 각기 다른 홀 사이즈를 포함하는 관통홀에 채널 물질이 필링되어 수직 채널층(120)을 형성할 수 있다.
본 발명은 도 1에 도시된 바와 같이, 3차원 소자(100)의 하부에 위치하는 수직 채널층(120)의 홀 사이즈(예를 들면, C) 대비 상부에 위치하는 수직 채널층(120)의 홀 사이즈(예를 들면, A)가 더 큰 것을 특징으로 하며, 이러한 수직 채널층(120)의 서로 다른 홀 사이즈에 따라 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(PolySilicon) 등의 채널 물질이 원활히 홀 내부로 필링될 수 있도록 한다.
즉, 본 발명의 실시예에 따른 3차원 소자(100)는 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널 구조를 형성시킬 수 있도록 수직 셀 그룹별(131, 132, 133) 수직 채널층(120)에 서로 다른 홀 사이즈(A, B, C)를 갖도록 함으로써, 고단에서도 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있도록 하는 구조를 제시한다. 다만, 여기서 수직 셀 그룹, 홀 사이즈 및 수평 전극층의 개수, 형태, 종류, 크기는 이에 한정되지 않음은 당연하다.
실시예에 따라서, 복수의 수직 채널층(120) 주변에는 터널 산화막(미도시), 실리콘 질화막(미도시), 인터레이어 산화막(미도시)이 형성될 수 있으며, 복수의 수평 전극층(110)은 이에 수직적으로 적층된 형태일 수 있다.
보다 상세하게, 본 발명의 실시예에 따른 3차원 소자(100)는 전화 저장소를 위한 터널 산화막, 실리콘 질화막, 인터레이어 산화막과 같이 ONO(Oxide/Nitride/Oxide) 구조를 사용할 수 있다. 다만, 본 발명의 실시예에 따른 3차원 소자(100)는 ONO 구조 외에, 플로팅 게이트를 포함할 수 있으며, ONO 구조 또는 플로팅 게이트(또는 부유 게이트)와 같은 전하 트랩층에 의해 복수의 수평 전극층(110)과 복수의 수직 채널층(120)이 연결될 수도 있다. 이 때, 상기 플로팅 게이트(또는 부유 게이트)는 단결정질의 35족 반도체 또는 단결정질의 실리콘 반도체로 형성될 수 있으며, 플로팅 게이트의 주변에는 터널 산화막 및 인터레이어 산화막이 배치된 형태일 수 있다.
도 2는 본 발명의 실시예에 따른 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 2를 참조하면, 본 발명의 실시예에 따른 3차원 소자의 제조 방법은 단계 210에서, 적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층에 관통홀을 형성하고, 관통홀의 스탠드를 형성한다.
예를 들면, 상기 복수의 수평 전극층은 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer)을 교대로 적층하는 단계, 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하는 단계, 및 복수의 층간 절연막을 식각하는 단계를 통해 형성될 수 있다. 상기 복수의 층간 절연막을 식각하는 단계는 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 층간 절연막을 부분적으로 식각하는 단계일 수 있다.
이 때, 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
단계 210은 관통하는 제1 관통홀 및 제1 관통홀의 스탠드를 형성하는 단계, 제1 수직 셀 그룹 하부에 위치하는 제2 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제2 관통홀 및 제2 관통홀의 스탠드를 형성하는 단계, 및 제2 수직 셀 그룹 하부에 위치하는 제3 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제3 관통홀 및 제3 관통홀의 스탠드를 형성하는 단계를 포함할 수 있다.
예를 들면, 관통홀은 소자 형성 기판에 수직 방향으로 형성되며, 라인 에칭(Line Etching)에 의해 수평 전극층을 관통하는 홀(Hole)로 형성될 수 있다. 다만, 관통홀의 두께, 크기, 위치 및 개수는 본 발명의 실시예에 따른 3차원 소자가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
단계 210은 제1 수직 셀 그룹, 제2 수직 셀 그룹, 제3 수직 셀 그룹 각각에서, 일정한 홀(Hole) 사이즈를 유지하는 제1 관통홀, 제2 관통홀 및 제3 관통홀을 형성할 수 있으며, 제3 관통홀 대비 제1 관통홀의 홀(Hole) 사이즈가 더 큰 것을 특징으로 한다. 이와 같은 서로 다른 홀 사이즈에 따라 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(PolySilicon) 등의 채널 물질이 원활히 제1 관통홀, 제2 관통홀 및 제3 관통홀의 내부로 필링될 수 있도록 한다.
단계 220에서, 관통홀 내부로 채널 물질을 필링(filling)하여 수직 채널층을 형성한다.
단계 220은 서로 연결된 제1 관통홀, 제2 관통홀, 제3 관통홀 내부로 채널 물질을 필링(filling)하여 복수의 수직 채널층을 형성하는 단계일 수 있다. 이 때, 수직 채널층은 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(PolySilicon) 등으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 본 발명의 실시예에 따른 3차원 소자의 제조 방법은 복수의 수평 전극층에 직교되는 복수의 상기 수직 채널층으로 지탱되는 3차원 소자를 형성하는 단계를 더 포함할 수 있다. 이 때, 3차원 소자는 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 것을 특징으로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 3a 내지 도 3d는 시간의 순서대로 3차원 소자(300)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서 공정 과정의 순서는 일부 변동될 수도 있다.
본 발명의 실시예에 따른 3차원 소자(300)는 복수 개로 적층된 수평 전극층(310)을 임의의 개수로 그룹화한 수직 셀 그룹을 포함할 수 있다. 예를 들면, 수직 셀 그룹은 제1 수직 셀 그룹(331), 제2 수직 셀 그룹(332), 제3 수직 셀 그룹(333)으로 분류될 수 있으나, 그룹 개수 및 그룹화되는 복수의 수평 전극층(310)의 개수는 이에 한정되지 않는다.
이 때, 복수의 수평 전극층(110) 사이에는 교대로 배치된 복수의 층간 절연막들이 식각된 형태일 수 있다. 예를 들면, 수평 전극층(110)은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer) 중 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하여 형성될 수 있다.
수평 전극층(110)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다. 또한, 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다.
층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들면 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 층간 절연막은 평탄화 혹은 절연을 목적으로 사용되는 것으로, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical Vapor Deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
도 3a를 참조하면, 적층되어 제1 수직 셀 그룹(331)으로 구성된 복수의 수평 전극층(310)을 관통하는 제1 관통홀(340)을 형성한다.
예를 들면, 제1 관통홀(340)은 복수의 수평 전극층(310)으로 구성된 제1 수직 셀 그룹(331)을 관통하는 홀(Hole)이고, 기 설정된 일정한 사이즈(Size)로 라인 에칭(Line Etching)에 의해 형성될 수 있다.
도 3b를 참조하면, 도 3a에서 형성된 제1 관통홀(340)의 양 측면에 제1 관통홀의 스탠드(341)을 포함한다. 이 때, 제1 관통홀의 스탠드(341)은 제1 관통홀(340)을 감싸는(surround) 형태로 존재할 수 있으며, 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있다. 예를 들면, 제1 관통홀의 스탠드(341)는 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있으며, 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(PolySilicon) 등의 채널 물질로 형성될 수도 있다.
이후 도 3b에 도시된 바와 같이, 제1 관통홀의 스탠드(341)를 형성하고, 제2 수직 셀 그룹(332)으로 구성된 복수의 수평 전극층(310)을 관통하는 제2 관통홀(350)을 형성한다.
예를 들면, 제2 관통홀(350)은 복수의 수평 전극층(310)으로 구성된 제2 수직 셀 그룹(332)을 관통하는 홀(Hole) 이고, 기 설정된 일정한 사이즈(Size)로 라인 에칭(Line Etching)에 의해 형성될 수 있다. 다만, 제2 관통홀(350)의 홀 사이즈(Hole Size)는 제1 관통홀(340)의 홀 사이즈(Hole Size)보다 작은 것을 특징으로 한다.
도 3c를 참조하면, 도 3b에서 형성된 제2 관통홀(340)의 양 측면에 제2 관통홀의 스탠드(351)를 포함한다. 이 때, 제2 관통홀의 스탠드(351)는 제1 관통홀의 스탠드(341)와 동일한 형태, 물질로 형성될 수 있다.
이후 도 3c에 도시된 바와 같이, 제2 관통홀의 스탠드(351)를 형성하고, 제3 수직 셀 그룹(333)으로 구성된 복수의 수평 전극층(310)을 관통하는 제3 관통홀(360)을 형성한다.
예를 들면, 제3 관통홀(360)은 복수의 수평 전극층(310)으로 구성된 제3 수직 셀 그룹(333)을 관통하는 홀(Hole)이고, 기 설정된 일정한 사이즈(Size)로 라인 에칭(Line Etching)에 의해 형성될 수 있다. 다만, 제3 관통홀(360)의 홀 사이즈(Hole Size)는 제2 관통홀(350)의 홀 사이즈(Hole Size)보다 작은 것을 특징으로 한다.
도 3d를 참조하면, 제1 관통홀(340), 제2 관통홀(350), 제3 관통홀(360) 내부로 채널 물질을 필링(filling)하여 수직 채널층(320)을 형성한다. 이 때, 제1 관통홀(340), 제2 관통홀(350), 제3 관통홀(360) 각각은 서로 다른 홀 사이즈로 구성되며, 제1 관통홀(340)의 홀 사이즈, 제2 관통홀(350)의 홀 사이즈, 제3 관통홀(360)의 홀 사이즈 순서로 크기가 점차 작아진다.
또한, 제1 관통홀(340), 제2 관통홀(350), 제3 관통홀(360) 각각은 제1 수직 셀 그룹(331), 제2 수직 셀 그룹(332), 제3 수직 셀 그룹(333) 내에서 일정한 홀 사이즈를 유지하는 것을 특징으로 한다. 예를 들면, 제1 수직 셀 그룹(331) 내의 제1 관통홀(340)은 동일한 크기의 홀 사이즈를 나타내며, 제2 수직 셀 그룹(332) 내의 제2 관통홀(350)은 동일한 크기의 홀 사이즈를 나타내고, 제3 수직 셀 그룹(333) 내의 제3 관통홀(360)은 동일한 크기의 홀 사이즈를 나타낸다.
나아가, 본 발명의 실시예에 따른 3차원 소자(300)는 제1 수직 셀 그룹(331), 제2 수직 셀 그룹(332) 및 수직 셀 그룹(333) 각각에서 서로 다른 홀 사이즈로 구성된 제1 관통홀(340), 제2 관통홀(350), 제3 관통홀(360)에 따라 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(PolySilicon) 등의 채널 물질이 원활히 홀 내부로 필링될 수 있도록 한다.
이에 따라서, 본 발명의 실시예에 따른 3차원 소자(300)는 제1 관통홀(340) 내부에 필링된 제1 수직 채널층(321), 제2 관통홀(350) 내부에 필링된 제2 수직 채널층(322), 제3 관통홀(360) 내부에 필링된 제3 수직 채널층(333)을 포함할 수 있으며, 제1 수직 채널층(321), 제2 수직 채널층(322), 제3 수직 채널층(333)은 서로 연결되어 수직 채널층(320)을 형성할 수 있다.
즉, 본 발명의 실시예에 따른 3차원 소자(300)는 100단 이상의 고단 3차원 플래시 메모리 아키텍처에서 안정적인 수직 채널 구조를 형성시킬 수 있도록 수직 셀 그룹별(331, 332, 333) 수직 채널층(320)에 서로 다른 홀 사이즈(Hole Size)를 갖도록 함으로써, 고단에서도 채널 물질이 안정적으로 한번의 성막공정에서 증착될 수 있도록 하는 구조를 제시한다.
도 4는 본 발명의 실시예에 따른 수직 셀 그룹별 아키텍처를 구성하는 예를 도시한 것이다.
도 4를 참조하면, 본 발명의 실시예에 따른 3차원 소자(400)는 관통홀에 채널 물질이 필링(filling)된 복수의 수직 채널층(421, 422, 423)을 포함하며, 상기 관통홀은 적층되어 수직 셀 그룹(431, 432, 433)별로 구성된 복수의 수평 전극층(410)을 관통하는 홀(Hole)이다.
예를 들면, 3차원 소자(400)는 제1 수직 셀 그룹(431)에 형성된 제1 관통홀에 채널 물질이 필링된 제1 수직 채널층(421), 제2 수직 셀 그룹(432)에 형성된 제2 관통홀에 채널 물질이 필링된 제2 수직 채널층(422), 제3 수직 셀 그룹(433)에 형성된 제3 관통홀에 채널 물질이 필링된 제3 수직 채널층(423)을 포함할 수 있다. 이 때, 제1 관통홀, 제2 관통홀, 제3 관통홀은 서로 다른 홀 사이즈를 포함하며, 서로 연결되어 단결정질의 실리콘(single crystal silicon) 또는 다결정 실리콘(PolySilicon) 등의 채널 물질이 원활히 홀 내부로 필링될 수 있도록 한다.
도 4를 참조하면, 제1 수직 셀 그룹(431) 내 복수의 수평 전극층(410)에 형성된 제1 관통홀은 A 크기의 홀 사이즈를 나타내고, 제2 수직 셀 그룹(432) 내 복수의 수평 전극층(410)에 형성된 제2 관통홀은 B 사이즈의 홀 사이즈를 나타내며, 제3 수직 셀 그룹(433) 내 복수의 수평 전극층(410)에 형성된 제3 관통홀은 C 사이즈의 홀 사이즈를 나타낸다. 즉, A > B > C의 크기 순서대로 홀 사이즈를 나타내는 것을 특징으로 한다.
본 발명은 홀 사이즈(Hole Size)가 서로 다른 A, B, C 영역의 제1 수직 셀 그룹(431), 제2 수직 셀 그룹(432), 제3 수직 셀 그룹(433)을 서로 다른 블록(block)으로 아키텍처를 구성하거나, 외부 회로에 의해서 예측되는 셀(Cell) 특성을 보완하도록 구성함으로써, 전체 셀 특성을 안정화시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 수평 전극층의 공정 과정을 도시한 것이다.
도 5a 내지 도 5d는 시간의 순서대로 수평 전극층을 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서 공정 과정의 순서는 일부 변동될 수도 있다.
도 5a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(510) 및 복수의 패시베이션막(Passivation Layer, 520)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정하지 않는다. 또한, 층간 절연막(510)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들면 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 층간 절연막(510)은 평탄화 혹은 절연을 목적으로 사용되는 것으로, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical Vapor Deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
또한, 패시베이션막(520)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
이후, 도 5b를 참조하면, 복수의 패시베이션막(520)을 식각한다.
예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 패시베이션막(520)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(520)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
도 5c를 참조하면, 복수의 패시베이션막(520)이 식각된 셀에 도전성 물질을 증착한다. 예를 들면, 복수의 패시베이션막(520)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(530)을 형성할 수 있다. 상기 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다.
이후, 도 5d를 참조하면, 복수의 층간 절연막(510)을 식각한다.
이 때, 복수의 층간 절연막(510)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(510)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
이에 따라서, 본 발명의 실시예에 따른 3차원 소자는 적층된 복수의 수평 전극층(530)을 포함할 수 있으며, 상기 복수의 수평 전극층(530) 사이에는 교대로 배치된 복수의 층간 절연막(510)들이 식각된 형태일 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100, 400: 3차원 소자
110, 310, 410, 530: 수평 전극층
120, 320, 321, 322, 323, 421, 422, 423: 수직 채널층
131, 331, 431: 제1 수직 셀 그룹
132, 332, 432: 제2 수직 셀 그룹
133, 333, 433: 제3 수직 셀 그룹
340, 350, 360: 관통홀
341, 351: 관통홀의 스탠드
510: 층간 절연막
520: 패시베이션막
110, 310, 410, 530: 수평 전극층
120, 320, 321, 322, 323, 421, 422, 423: 수직 채널층
131, 331, 431: 제1 수직 셀 그룹
132, 332, 432: 제2 수직 셀 그룹
133, 333, 433: 제3 수직 셀 그룹
340, 350, 360: 관통홀
341, 351: 관통홀의 스탠드
510: 층간 절연막
520: 패시베이션막
Claims (16)
- 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서,
적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층; 및
상기 수직 셀 그룹별로 서로 다른 홀(Hole) 사이즈로 형성되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되,
상기 수직 채널층은
상기 복수의 수평 전극층을 그룹화한 상부의 상기 수직 셀 그룹부터 하부의 상기 수직 셀 그룹까지 직경이 점차 줄어드는 서로 다른 홀(Hole) 사이즈로 형성되며, 하나의 그룹 내에서는 홀 사이즈가 일정하게 유지되는 것을 특징으로 하는, 3차원 소자. - 제1항에 있어서,
상기 3차원 소자의 하부에 위치하는 수직 채널층 대비 상부에 위치하는 수직 채널층의 상기 홀 사이즈가 더 큰 것을 특징으로 하는 3차원 소자. - 제2항에 있어서,
상기 수직 셀 그룹별로 형성된 상기 복수의 수직 채널층 각각은 서로 연결되며, 채널 물질이 홀(Hole) 내부로 필링(filling)되는 3차원 소자. - 제1항에 있어서,
상기 수직 채널층은
상기 수직 셀 그룹별로 구성된 상기 복수의 수평 전극층을 관통하는 관통홀에 형성되며, 상기 관통홀은 상기 수직 셀 그룹 마다 서로 다른 상기 홀 사이즈를 포함하는 3차원 소자. - 삭제
- 제4항에 있어서,
상기 3차원 소자는
상기 복수의 수평 전극층에 직교되는 상기 복수의 수직 채널층으로 지탱되는 것을 특징으로 하는 3차원 소자. - 제1항에 있어서,
상기 수평 전극층은
소자 형성 기판 상에 교대로 적층되어 형성되는 복수의 층간 절연막 및 복수의 패시베이션막 중 상기 복수의 패시베이션막을 식각하고, 패시베이션막이 식각된 셀에 도전성 물질을 증착하여 형성되는 3차원 소자. - 제7항에 있어서,
상기 수평 전극층은
상기 복수의 층간 절연막 상에서 상호간에 분리되어 형성되는 3차원 소자. - 삭제
- 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서,
적층되어 수직 셀 그룹별로 구성된 복수의 수평 전극층에 관통홀을 형성하고, 상기 관통홀의 스탠드를 형성하는 단계; 및
상기 관통홀 내부로 채널 물질을 필링(filling)하여 수직 채널층을 형성하는 단계를 포함하되,
상기 수직 채널층은
상기 복수의 수평 전극층을 그룹화한 상부의 상기 수직 셀 그룹부터 하부의 상기 수직 셀 그룹까지 직경이 점차 줄어드는 서로 다른 홀(Hole) 사이즈로 형성되며, 하나의 그룹 내에서는 홀 사이즈가 일정하게 유지되는 것을 특징으로 하는, 제조 방법. - 제10항에 있어서,
상기 복수의 수평 전극층에 직교되는 복수의 상기 수직 채널층으로 지탱되는 상기 3차원 소자를 형성하는 단계
를 더 포함하는 제조 방법. - 제10항에 있어서,
상기 관통홀 및 상기 관통홀의 스탠드를 형성하는 단계는
적층되어 제1 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제1 관통홀 및 상기 제1 관통홀의 스탠드를 형성하는 단계;
상기 제1 수직 셀 그룹 하부에 위치하는 제2 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제2 관통홀 및 상기 제2 관통홀의 스탠드를 형성하는 단계; 및
상기 제2 수직 셀 그룹 하부에 위치하는 제3 수직 셀 그룹으로 구성된 복수의 수평 전극층을 관통하는 제3 관통홀 및 상기 제3 관통홀의 스탠드를 형성하는 단계
를 포함하는 제조 방법. - 제12항에 있어서,
상기 관통홀 및 상기 관통홀의 스탠드를 형성하는 단계는
상기 제1 수직 셀 그룹, 상기 제2 수직 셀 그룹 및 상기 제3 수직 셀 그룹 각각에서, 일정한 홀(Hole) 사이즈를 유지하는 상기 제1 관통홀, 상기 제2 관통홀 및 상기 제3 관통홀을 형성하는 것을 특징으로 하는 제조 방법. - 제12항에 있어서,
상기 3차원 소자의 하부에 위치하는 상기 제3 관통홀 대비 상부에 위치하는 상기 제1 관통홀의 홀(Hole) 사이즈가 더 큰 것을 특징으로 하는 제조 방법. - 제12항에 있어서,
상기 수직 채널층을 형성하는 단계는
서로 연결된 상기 제1 관통홀, 상기 제2 관통홀 및 상기 제3 관통홀 내부로 상기 채널 물질을 필링(filling)하여 복수의 상기 수직 채널층을 형성하는 제조 방법. - 제10항에 있어서,
상기 복수의 수평 전극층은
소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계;
상기 복수의 패시베이션막을 식각하고, 상기 복수의 패시베이션막이 식각된 셀에 도전성 물질을 증착하는 단계; 및
상기 복수의 층간 절연막을 식각하는 단계
를 통해 형성되는 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170159151A KR102024715B1 (ko) | 2017-11-27 | 2017-11-27 | 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170159151A KR102024715B1 (ko) | 2017-11-27 | 2017-11-27 | 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190061124A KR20190061124A (ko) | 2019-06-05 |
| KR102024715B1 true KR102024715B1 (ko) | 2019-09-24 |
Family
ID=66845280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170159151A Active KR102024715B1 (ko) | 2017-11-27 | 2017-11-27 | 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102024715B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102798790B1 (ko) | 2019-12-16 | 2025-04-22 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20140063935A1 (en) | 2012-08-29 | 2014-03-06 | SK Hynix Inc. | Semiconductor memory device having vertical channels, memory system having the same, and method of fabricating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101483533B1 (ko) * | 2008-11-06 | 2015-01-20 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그의 제조방법 |
| KR20110107985A (ko) * | 2010-03-26 | 2011-10-05 | 주식회사 하이닉스반도체 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| KR20110108770A (ko) * | 2010-03-29 | 2011-10-06 | 주식회사 하이닉스반도체 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| KR102081195B1 (ko) * | 2013-08-28 | 2020-02-25 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| US9419135B2 (en) * | 2014-11-13 | 2016-08-16 | Sandisk Technologies Llc | Three dimensional NAND device having reduced wafer bowing and method of making thereof |
| KR20160084570A (ko) * | 2015-01-05 | 2016-07-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 제조방법 |
-
2017
- 2017-11-27 KR KR1020170159151A patent/KR102024715B1/ko active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20190061124A (ko) | 2019-06-05 |
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| A201 | Request for examination | ||
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|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
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|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20190830 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
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|
| PR1002 | Payment of registration fee |
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|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20220824 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
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|
| PR1001 | Payment of annual fee |
Payment date: 20240823 Start annual number: 6 End annual number: 6 |