KR101983452B1 - 에어 갭을 포함하는 3차원 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 복수의 에어 갭으로 구성된 복수의 수평 전극층, 및 복수의 수평 전극층에 직교되어 형성된 복수의 수직 채널층을 포함하는 3차원 소자 및 그 제조 방법에 관한 것으로서, 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다.
Description
본 발명은 3차원 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 복수의 에어 갭으로 구성된 복수의 수평 전극층, 및 복수의 수평 전극층에 직교되어 형성된 복수의 수직 채널층을 포함하는 3차원 소자에 관한 것이다.
플래시 메모리(Flash Memory) 소자는 지속적인 스케일링(Scaling)에 의해 대용량화되어 다양한 분야에서 저장용 메모리로 이용되고 있다. 현재 30nm 급의 32Gbit 제품의 양산화를 예상하고 있으며, 플로팅 게이트 기술(floating gate technology)로 10nm 이하까지 스케일링될 것으로 예측되고 있다.
플래시 메모리 소자의 고집적화를 위해, 현재의 2차원 구조에서 3차원 구조로의 대체가 요구된다. 낸드(NAND) 플래시 메모리 소자는 메모리 셀(cell) 당 콘택(contact) 형성이 필요 없이 스트링(string) 형태로 메모리 셀을 연결할 수 있으므로, 수직 방향의 다양한 3차원 구조 구현에 유리하다. 이에 따라 최근에 3차원 낸드 플래시 메모리가 다양하게 연구되고 있다.
다만, 이러한 3차원 플래시 메모리가 고단으로 집적화되면서 수직 홀(Hole) 제작 시, 공정적 문제점이 존재하였다. 이를 개선하기 위해서는 각 수직 셀의 스케일링이 중요한데, 수직 셀의 피치(Pitch)는 수평 셀간의 전극층 두께와 수직 셀간의 절연층 두께를 줄이는 것이 매우 중요하다. 다만, 수평 방향의 전극층 두께는 단채널 효과(Short Channel Effect) 문제로 인해 줄이기 어려우며, 수직 방향의 절연층 두께는 셀간 간섭 효과가 크게 발생되어 셀 특성(예를 들면, 셀 산포 등)이 열화되는 문제로 인해 줄이기 어렵다는 한계가 존재하였다.
일반적으로 층간 절연층은 실리콘 산화막 및 실리콘 질화막 계통의 절연막이 사용되며, 이러한 막은 유전상수가 3.9 내지 7.5 수준이다.
그러므로, 층간 절연층의 유전률로 인하여 셀 동작 시, 이웃 셀의 간섭 영향이 수직 셀의 피치 스케일링에 큰 장애 요인이 된다는 문제점이 존재하였다.
본 발명의 실시예들은, 3차원 소자에서 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있는 기술을 제공한다.
본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서, 복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층 및 상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층을 포함하되, 상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 한다.
상기 수평 전극층은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer) 중 상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 형성될 수 있다.
상기 수평 전극층은 상기 복수의 층간 절연막 상에서 상호간에 분리될 수 있다.
상기 수직 채널층은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀에 형성되며, 상기 복수의 수평 전극층과 연결될 수 있다.
상기 3차원 소자는 상기 복수의 수평 전극층에 직교되는 상기 복수의 수직 채널층으로 지탱될 수 있다.
또한, 본 발명의 실시예에 따른 3차원 소자는 상기 복수의 수직 채널층 사이를 관통하는 컨택트 홀에 형성되며, 상기 컨택트 홀의 절연벽 사이에 도전성 물질로 증착된 스트링라인을 더 포함할 수 있다.
상기 스트링라인은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 중앙을 관통하는 상기 컨택트 홀에 형성되며, 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함할 수 있다.
상기 스트링라인은 상기 절연벽 내 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성될 수 있다.
상기 3차원 소자는 상기 복수의 수평 전극층과, 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함할 수 있다.
본 발명의 다른 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서, 복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층, 상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층 및 상기 복수의 수평 전극층 간의 쇼트(short)를 방지하는 스탠드(stand)를 포함하되, 상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되는 것을 특징으로 한다.
상기 스탠드는 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 상기 복수의 수직 채널층 가장자리를 관통하여 형성된 임의의 홀에 형성되며, 상기 형성된 임의의 홀에 절연 물질을 증착하여 형성될 수 있다.
본 발명의 실시예에 따른 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서, 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계, 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 상기 관통홀에 수직 채널층을 형성하는 단계, 상기 수직 채널층이 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 상기 컨택트 홀의 절연벽을 포함하는 스트링라인을 형성하는 단계, 상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막 및 상기 스트링라인에 도전성 물질을 증착하는 단계 및 상기 복수의 층간 절연막을 식각하여 복수의 에어 갭(Air Gap)을 포함하는 상기 3차원 소자를 형성하는 단계를 포함한다.
상기 스트링라인을 형성하는 단계는 상기 소자 형성 기판 상에 교대로 적층되어 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막에 형성된 상기 복수의 수직 채널층 사이를 관통하는 상기 컨택트 홀, 및 상기 형성된 복수의 수직 채널층 가장자리를 관통하는 임의의 홀을 라인 에칭(Line etching)하여 형성할 수 있다.
상기 스트링라인을 형성하는 단계는 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함하여 상기 스트링라인을 형성하고, 상기 임의의 홀에 절연 물질을 증착하여 스탠드(Stand)를 형성할 수 있다.
상기 도전성 물질을 증착하는 단계는 상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 수평 전극층을 형성할 수 있다.
상기 복수의 수직 채널층은 상기 복수의 수평 전극층에 직교되어 형성될 수 있다.
상기 3차원 소자를 형성하는 단계는 상기 복수의 층간 절연막과 상호 분리된 수평 전극층을 기반으로, 복수의 상기 수평 전극층과 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함하는 상기 3차원 소자를 형성할 수 있다.
본 발명의 실시예들에 따르면, 3차원 소자에서 서라운딩 게이트(Surrounding Gate)를 갖는 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 스탠드를 포함하는 3차원 소자의 공정 과정을 도시한 것이다.
도 4는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 스탠드를 포함하는 3차원 소자의 공정 과정을 도시한 것이다.
도 4는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
본 발명의 실시예들은, 3차원 소자에서 사용하는 서라운딩 게이트(Surrounding Gate)를 갖는 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제하기 위해, 셀간에 절연층을 식각하여 에어 갭(Air Gap) 또는 진공 갭(Vacuum Gap)을 형성하는 기술을 제공하는 것을 그 요지로 한다.
또한, 에어 갭 또는 진공 갭을 포함하는 3차원 소자의 경우, 수평 전극간에 쇼트(short)가 유발될 수 있으므로, 본 발명의 실시예들은, 셀간의 쇼트를 방지하기 위한 지지대(Stand, 이하에서는 '스탠드'라 칭함)를 적절한 간격에 형성하는 레이아웃(Layout)을 포함한다.
또한, 이하에서의 본 발명의 실시예에 따른 3차원 소자는 3차원 플래시 메모리 소자인 것으로 설명되어 기재되어 있으나, 플래시(flash)에 한정되지 않으며, 3차원 구조물 형태의 소자이면 모두 적용 가능하다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이다.
보다 상세하게는, 도 1a는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 단면도를 도시한 것이며, 도 1b는 본 발명의 실시예에 따른 3차원 소자의 세부 단면도를 도시한 것이다.
본 발명의 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110) 사이에 형성된 복수의 에어 갭(또는 진공 갭(Vacuum Gap), 150)을 포함한다.
이를 위해, 본 발명의 실시예에 따른 3차원 소자(100)는 수평 전극층(110) 및 수직 채널층(120)을 포함한다.
수평 전극층(110)은 복수의 에어 갭(150)으로 구성된다. 또한, 수평 전극층(110)은 소자 형성 기판(미도시) 상에 교대로 적층되어 형성될 수 있다. 도 1a에 도시되지 아니하였지만, 복수의 수평 전극층(110) 사이에는 교대로 배치된 복수의 층간 절연막들이 식각된 형태일 수 있다.
예를 들면, 수평 전극층(110)은 도전성 물질로 형성되며, 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금일 수 있다. 이 때, 수평 전극층(110)은 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(Passivation Layer) 중 복수의 패시베이션막을 식각하고, 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 형성될 수 있다.
이 때, 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용가능하며, 예를 들어, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 상기 층간 절연막은 평탄화 혹은 절연을 목적으로 사용되며, DSG(SiOF), TFOS, BPSG 등의 CVD(Chemical vapor deposition, 화학기상증착)로 성막되는 가스재료와, SOG(스핀온글라스/시로키산계)로 대표되는 도포재료(SOD) 등을 포함할 수 있다. 이러한 다양한 재료들은 기계적 강도, 유전상수, 유전 손실, 화학적 안정도, 열적 안정성, 도전율 등에서 다양한 재료적인 특성을 가질 수 있으며, 이러한 특성은 내적인 스트레스 혹은 외적인 스트레스에 대한 내구도를 결정할 수 있다.
또한, 상기 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
도 1a를 참조하면, 수평 전극층(110)은 소자 형성 기판 상에 교대로 적층되어 형성되며, 복수의 층간 절연막 상에 상호간에 분리된 형태일 수 있다.
본 발명의 실시예에 따른 3차원 소자(100)에서의 수평 전극층(110)은 워드 라인(Word Line)으로 게이트(Gate)와 접촉될 수 있으며, 3차원 소자(100)의 서라운딩 게이트(Surrounding Gate) 형태일 수 있다.
또한, 본 발명의 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110)에 연결되며, 복수의 수평 전극층(110)에 직교되는 수직 채널층(120)을 포함한다. 예를 들면, 수직 채널층(120)은 소자 형성 기판(미도시)에 대하여 수직적으로 형성된다. 여기서, 수직 채널층(120)은 단결정질의 실리콘으로 형성될 수 있으며, 예를 들어 소자 형성 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다.
도 1a를 참조하면, 수직 채널층(120)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 수평 전극층(120)의 외측을 관통하는 복수의 관통홀에 형성되어 복수의 수평 전극층(110)과 연결될 수 있다.
예를 들면, 수직 채널층(120)은 소자 형성 기판에 교대로 적층된 복수의 층간 절연막 및 복수의 패시베이션막에서, 양 외측을 관통하는 복수의 관통홀에 형성될 수 있으며, 양 외측에 형성된 수직 채널층(120)은 복수의 수평 전극층(110)과 연결될 수 있다. 이 때, 관통홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다.
본 발명의 실시예에 따른 3차원 소자(100)는 스트링라인(String Line, 130)을 더 포함할 수 있다. 스트링라인(130)은 소자 형성 기판에 수직 방향으로 형성되며, 수평 전극층(120)의 중앙을 관통하는 컨택트 홀에 형성되고, 컨택트 홀의 양 측면에 형성된 절연벽(131) 사이에 도전성 물질로 증착될 수 있다. 이 때, 컨택트 홀은 라인 에칭(Line Etching)에 의해 형성될 수 있다. 실시예에 따라서, 도 1a는 3차원 소자(100)의 단면도이므로, 절연벽(131)이 컨택트 홀의 양 측면에 위치한 형태로 도시되어 있으나, 3차원 소자(100)의 3차원 구조물 형상 시, 컨택트 홀을 서라운드(surround)하는 형태일 수 있다.
예를 들면, 스트링라인(130)은 수직 채널층(120)이 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 중앙을 관통하는 컨택트 홀에 형성될 수 있으며, 컨택트 홀의 양 측면에 수직 형성된 절연벽(131)이 포함된 형태일 수 있다. 이 때, 스트링 라인(130)은 절연벽(131) 사이에 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성될 수 있다.
본 발명의 실시예에 따른 3차원 소자(100)는 복수의 층간 절연막과 상호 분리된 수평 전극층(110)을 기반으로, 복수의 수평 전극층(110)과 수직 채널층(120) 및 스트링라인(130) 사이의 형성된 복수의 에어 갭(150)을 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 3차원 소자(100)는 소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막을 라인 에칭(Line Etching)하여 관통하는 임의의 홀을 형성하며, 형성된 임의의 홀에 절연 물질을 증착하여 형성된 스탠드(Stand, 140)를 포함한다.
예를 들면, 3차원 소자(100)에 형성된 복수의 에어 갭(150)에 의해 수평의 수평 전극층(110) 간의 쇼트(short)가 유발될 수 있다. 이에 따라서, 본 발명의 실시예에 따른 3차원 소자(100)는 지지대인 복수의 스탠드(140)를 포함하여 셀 간의 쇼트를 방지할 수 있다.
도 1b를 참조하면, 본 발명의 실시예에 따른 3차원 소자(100)는 복수의 수평 전극층(110)을 포함하고, 복수의 수평 전극층(110)에 연결되며 직교되는 복수의 수직 채널층(120)을 포함한다. 즉, 채널층(120)은 소자 형성 기판(미도시)에 대하여 수직적으로 형성된다. 이 때, 복수의 수직 채널층(120) 주변에는 터널 산화막(163), 실리콘 질화막(162), 인터레이어 산화막(161)이 형성될 수 있으며, 복수의 수평 전극층(110)은 이에 수직적으로 적층된다.
도 1b에 도시된 본 발명의 실시예에 따른 3차원 소자(100)는 전하 저장소를 위하여 터널 산화막(163), 실리콘 질화막(162), 인터레이어 산화막(161)과 같이 ONO(Oxide/Nitride/Oxide) 구조를 사용할 수 있다. 다만, 본 발명의 실시예에 따른 3차원 소자(100)는 ONO 구조 외에, 플로팅 게이트를 포함할 수 있으며, ONO 구조 또는 플로팅 게이트(또는 부유 게이트)와 같은 전하 트랩층에 의해 복수의 수평 전극층(110)과 복수의 수직 채널층(120)이 연결될 수 있다.
이 때, 상기 플로팅 게이트(또는 부유 게이트)는 단결정질의 35족 반도체 또는 단결정질의 실리콘 반도체로 형성될 수 있으며, 상기 플로팅 게이트(또는 부유 게이트)의 주변에는 터널 산화막(163) 및 인터레이어 산화막(161)이 배치된 형태일 수 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 3차원 소자의 공정 과정을 도시한 것이다.
도 2a 내지 도 2h는 시간의 순서대로 3차원 소자(200)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서는 공정 과정의 순서가 변동될 수도 있다.
도 2a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(210) 및 복수의 패시베이션막(Passivation Layer, 220)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막(210)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막(220)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
이후, 도 2b를 참조하면, 도 2a에서 형성된 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 외측을 관통하는 복수의 관통홀(230)을 형성한다.
예를 들면, 관통홀(230)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀(230)의 두께, 크기, 위치 및 개수는 본 발명의 실시예에 따른 3차원 소자(200)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
도 2c를 참조하면, 도 2b에서 형성된 복수의 관통홀(230)에 수직 구조물의 수직 채널층(240)을 형성한다. 이 때, 수직 채널층(240)은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 도 2d에서 본 발명의 실시예에 따른 3차원 소자(200)는 수직 채널층(240)이 형성된 복수의 층간 절연막(210) 및 복수의 패시베이션막(220)의 중앙을 관통하는 컨택트 홀(250)을 포함한다.
예를 들면, 컨택트 홀(250)은 관통홀(230)과 동일하게 라인 에칭에 의해 형성될 수 있으나, 컨택트 홀(250)의 두께, 크기 및 위치는 본 발명의 실시예에 따른 3차원 소자(200)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
이후, 도 2e를 참조하면, 컨택트 홀(250)의 양 측면에 절연벽(260)을 포함한다. 이 때, 절연벽(260)은 컨택트 홀(250)을 감싸는(surround) 형태로 존재할 수 있으며, 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있다. 예를 들면, 절연벽(260)은 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다.
이후, 도 2f에서 복수의 패시베이션막(220)을 식각한다.
예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 본 발명의 실시예에 따른 3차원 소자(200)의 복수의 패시베이션막(220)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(220)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
도 2g를 참조하면, 복수의 패시베이션막(220)이 식각된 셀과, 컨택트 홀(250)에 형성된 스트링라인(280)에 도전성 물질을 증착한다.
예를 들면, 복수의 패시베이션막(220)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(270)을 형성할 수 있다. 또한, 도 2g에서 컨택트 홀(250) 및 컨택트 홀(250)의 양 측면에 형성된 절연벽(260) 사이에 도전성 물질을 증착하여 스트링라인(280)을 형성할 수 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다.
이후, 도 2h를 참조하면, 복수의 층간 절연막(210)을 식각한다. 이 때, 복수의 층간 절연막(210)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(210)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
이에 따른, 본 발명의 실시예에 따른 3차원 소자(200)는 복수의 수평 전극층(270), 및 복수의 수평 전극층(270)에 직교되는 복수의 수직 채널층(240)을 포함하며, 복수의 수평 전극층(270) 사이에 구성된 복수의 에어 갭(Air Gap, 10)을 포함하는 것을 특징으로 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 스탠드를 포함하는 3차원 소자의 공정 과정을 도시한 것이다.
도 3a 내지 도 3h는 시간의 순서대로 스탠드(370)를 포함하는 3차원 소자(300)를 형성하는 공정 과정을 도시한 것이나, 실시예에 따라서는 공정 과정의 순서가 변동될 수도 있다.
도 3a를 참조하면, 소자 형성 기판(미도시) 상에 복수의 층간 절연막(310) 및 복수의 패시베이션막(Passivation Layer, 320)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 층간 절연막(310)은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 패시베이션막(320)은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
이후, 도 3b를 참조하면, 도 3a에서 형성된 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 외측을 관통하는 복수의 관통홀(330)을 형성한다.
예를 들면, 관통홀(330)은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀(330)의 두께, 크기, 위치 및 개수는 본 발명의 실시예에 따른 3차원 소자(300)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
도 3c를 참조하면, 도 3b에서 형성된 복수의 관통홀(330)에 수직 구조물의 수직 채널층(340)을 형성한다. 이 때, 수직 채널층(340)은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 도 3d에서 본 발명의 실시예에 따른 3차원 소자(300)는 수직 채널층(340)이 형성된 복수의 층간 절연막(310) 및 복수의 패시베이션막(320)의 중앙을 관통하는 컨택트 홀(351) 및 가장자리를 관통하는 임의의 홀(352)을 포함한다.
예를 들면, 컨택트 홀(351)은 관통홀(330)과 동일하게 라인 에칭에 의해 복수의 수직 채널층(340) 사이를 관통하여 형성될 수 있으며, 임의의 홀(352)은 라인 에칭에 의해 복수의 수직 채널층(340)의 가장자리를 관통하여 형성될 수 있다. 이 때, 임의의 홀(352)은 복수의 수직 채널층(340)의 양 쪽의 가장자리에 형성될 수 있으며, 스탠드(stand, 370)가 형성되는 홀(Hole)이므로, 두께가 컨택트 홀(351)에 비해 비교적 얇을 수 있다. 다만, 컨택트 홀(351) 및 임의의 홀(352)의 두께, 크기 및 위치는 본 발명의 실시예에 따른 3차원 소자(300)가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
이후, 도 3e를 참조하면, 컨택트 홀(351)의 양 측면에 절연벽(360)을 포함하고, 임의의 홀(352)에 형성된 스탠드(370)를 포함한다. 이 때, 절연벽(360)은 컨택트 홀(351)을 감싸는(surround) 형태로 존재할 수 있다. 예를 들면, 절연벽(360) 및 스탠드(370)는 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있으며, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다. 다만, 절연벽(360) 및 스탠드(370)의 두께 및 종류는 이에 한정되지 않는다.
이후, 도 3f에서 복수의 패시베이션막(320)을 식각한다.
예를 들면, 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 본 발명의 실시예에 따른 3차원 소자(300)의 복수의 패시베이션막(320)을 부분적으로 식각할 수 있다. 다만, 패시베이션막(320)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
도 3g를 참조하면, 복수의 패시베이션막(320)이 식각된 셀과, 컨택트 홀(351)에 형성된 스트링라인(390)에 도전성 물질을 증착한다.
예를 들면, 복수의 패시베이션막(320)이 식각된 셀에 도전성 물질을 증착하여 복수의 수평 전극층(380)을 형성할 수 있다. 또한, 도 3g에서 컨택트 홀(351) 및 컨택트 홀(351)의 양 측면에 형성된 절연벽(360) 사이에 도전성 물질을 증착하여 스트링라인(390)을 형성할 수 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다.
이후, 도 3h를 참조하면, 복수의 층간 절연막(310)을 식각한다. 이 때, 복수의 층간 절연막(310)은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 통해 부분적으로 식각될 수 있다. 다만, 층간 절연막(310)을 부분적으로 식각하는 공정 방법은 이에 한정되지 않으며, 기존 기술에서 사용하는 방법을 이용한다.
이에 따른, 본 발명의 실시예에 따른 3차원 소자(300)는 복수의 수평 전극층(380) 및 복수의 수평 전극층(380)에 직교되는 복수의 수직 채널층(340)과, 복수의 수평 전극층(380) 간의 쇼트(short)를 방지하는 스탠드(stand, 370)를 포함하며, 복수의 수평 전극층(380) 사이에 구성된 복수의 에어 갭(Air Gap, 10)을 포함하는 것을 특징으로 한다.
이에 따라서, 본 발명의 실시예에 따른 3차원 소자(200, 300)는 복수의 에어 갭(10)을 포함함으로써, 수직 셀에서 셀간 절연층에 의한 간섭 현상을 억제할 수 있다. 또한, 도 3a 내지 도 3h에 도시된 본 발명의 실시예에 따른 3차원 소자(300)는 복수의 스탠드(370)를 적절한 간격으로 형성함으로써, 수평 셀에서 셀간 전극층에 유발될 수 있는 쇼트(short)를 방지할 수도 있다.
도 4는 본 발명의 실시예에 따른 에어 갭을 포함하는 3차원 소자의 제조 방법의 흐름도를 도시한 것이다.
도 4를 참조하면, 본 발명의 실시예에 따른 3차원 소자의 제조 방법은 단계 410에서, 소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층한다.
이 때, 상기 소자 형성 기판은 실리콘 기판일 수 있으나, 실리콘 등의 반도체 재질로 한정되지 않는다. 또한, 상기 층간 절연막은 전기적으로 부도체의 성질을 가지는 물질이라면 어느 것이나 사용 가능하며, 예컨대 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등이 사용될 수 있다. 또한, 상기 패시베이션막은 질화규소(Si3N4, Silicon Nitride)로 형성될 수 있으며, 또는 산화마그네슘(MgO) 등의 유전체 물질(dielectric material)로 형성될 수도 있다.
단계 420에서, 복수의 층간 절연막 및 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 관통홀에 수직 채널층을 형성한다.
예를 들면, 관통홀은 소자 형성 기판에 수직 방향으로 형성되며, 복수의 층간 절연막 및 복수의 패시베이션막의 양 외측을 관통하는 홀(Hole)로 형성되며, 라인 에칭(Line Etching)에 의해 형성될 수 있다. 이 때, 관통홀의 두께, 크기, 위치 및 개수는 본 발명의 실시예에 따른 3차원 소자가 적용되는 실시예에 따라 변동 가능하므로, 한정되지 않는다.
이에 따른, 단계 420은 형성된 복수의 관통홀에 수직 구조물의 수직 채널층을 형성하는 단계일 수 있다. 이 때, 수직 채널층은 단결정질의 실리콘으로 형성될 수 있으나, 종류는 한정되지 않는다.
이후, 단계 430에서, 수직 채널층이 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 컨택트 홀의 양 측면에 형성된 절연벽을 포함하는 스트링라인을 형성한다. 예컨대, 단계 430에서의 스트링라인은 컨택트 홀에 형성되어 절연벽을 포함하는 형태이며, 도전성 물질이 증착되기 전의 형태일 수 있다.
단계 430은 단계 420과 동일하게, 라인 에칭을 이용하여 복수의 층간 절연막 및 복수의 패시베이션막의 중앙에 컨택트 홀을 형성하는 단계일 수 있다.
실시예에 따라서, 단계 430은 소자 형성 기판 상에 수직으로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에 형성된 복수의 수직 채널층 사이를 관통하는 컨택트 홀, 및 형성된 복수의 수직 채널층 가장자리를 관통하는 임의의 홀을 라인 에칭(Line etching)하여 형성하는 단계일 수 있다. 이후, 단계 430은 컨택트 홀의 양 측면에 수직 형성된 절연벽을 형성하여 스트링라인을 형성하고, 임의의 홀에 절연 물질을 증착하여 스탠드(Stand)를 형성하는 단계일 수 있다.
이 때, 상기 절연벽 및 상기 스탠드는 평탄화 혹은 절연을 목적으로 사용되는 물질로 형성될 수 있으며, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 산화물(SiO2) 또는 금속 산화물 등으로 형성될 수 있다. 다만, 절연벽 및 스탠드의 두께 및 종류는 한정되지 않는다.
이후, 단계 440에서, 복수의 패시베이션막을 식각하고, 식각된 복수의 패시베이션막 및 스트링라인에 도전성 물질을 증착한다.
예를 들면, 단계 440은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 패시베이션막을 부분적으로 식각하는 단계일 수 있다. 이후, 단계 440은 식각된 복수의 패시베이션막 및 스트링라인에 도전성 물질을 증착하는 단계일 수 있다. 이 때, 식각된 복수의 패시베이션막에 도전성 물질이 증착되어 수평 전극층이 형성될 수 있으며, 상기 수평 전극층은 복수의 층간 절연막 상에서 상호간에 분리될 수 있다.
다만, 식각된 복수의 패시베이션막 및 스트링라인 각각에 도전성 물질을 증착하는 순서는 한정되지 않으며, 서로 다른 도전성 물질을 사용할 수도 있다. 이 때, 도전성 물질은 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있다.
단계 450에서, 복수의 층간 절연막을 식각하여 복수의 에어 갭을 포함하는 3차원 소자를 형성한다.
예를 들면, 단계 450은 포토리소그래피(photolithography) 공정 및 건식 식각(dry etching) 공정을 이용하여 복수의 층간 절연막을 부분적으로 식각하는 단계일 수 있다. 이후, 단계 450은 복수의 수평 전극층 및 복수의 수평 전극층과 직교되는 복수의 수직 채널층을 포함하는 3차원 소자를 형성하는 단계일 수 있다. 이 때, 3차원 소자는 복수의 수평 전극층 사이에 구성된 복수의 에어 갭(Air Gap)을 포함하는 것을 특징으로 한다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예들에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CDROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기광 매체(magnetooptical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (17)
- 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자에 있어서,
복수의 에어 갭(Air Gap)으로 구성된 복수의 수평 전극층;
상기 복수의 수평 전극층에 연결되며, 상기 복수의 수평 전극층에 직교되는 복수의 수직 채널층;
상기 복수의 수평 전극층 간의 쇼트(short)를 방지하는 스탠드(stand); 및
상기 복수의 수직 채널층 사이를 관통하는 컨택트 홀에 형성되며, 상기 컨택트 홀의 절연벽 사이에 도전성 물질로 증착된 스트링라인을 포함하되,
상기 복수의 에어 갭은 상기 복수의 수평 전극층 사이에 형성되며,
상기 스탠드는
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막에서, 상기 복수의 수직 채널층의 양 쪽의 가장자리를 관통하여 형성된 임의의 홀에 절연 물질을 증착하여 형성되며, 상기 컨택트 홀에 비해 비교적 얇은 홀의 두께로 형성되고,
상기 3차원 소자는
상기 복수의 수평 전극층과, 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함하며, 전하 저장소를 위하여 터널 산화막, 실리콘 질화막 및 인터레이어 산화막의 ONO(Oxide/Nitride/Oxide) 구조 및 플로팅 게이트를 포함하고,
상기 스트링라인은
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 중앙을 관통하는 상기 컨택트 홀에 형성되며, 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함하며, 상기 절연벽 내 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성되는, 3차원 소자. - 제1항에 있어서,
상기 수평 전극층은
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer) 중 상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 형성되는 3차원 소자. - 제2항에 있어서,
상기 수평 전극층은
상기 복수의 층간 절연막 상에서 상호간에 분리되는 것을 특징으로 하는 3차원 소자. - 제1항에 있어서,
상기 수직 채널층은
소자 형성 기판 상에 교대로 적층되어 형성된 복수의 층간 절연막 및 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀에 형성되며, 상기 복수의 수평 전극층과 연결되는 3차원 소자. - 제4항에 있어서,
상기 3차원 소자는
상기 복수의 수평 전극층에 직교되는 상기 복수의 수직 채널층으로 지탱되는 것을 특징으로 하는 3차원 소자. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 3차원 플래시 메모리(3D Flash Memory)의 3차원 소자를 제조하는 방법에 있어서,
소자 형성 기판 상에 복수의 층간 절연막 및 복수의 패시베이션막(passivation layer)을 교대로 적층하는 단계;
상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 외측을 관통하는 복수의 관통홀을 형성하고, 상기 관통홀에 수직 채널층을 형성하는 단계;
상기 수직 채널층이 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막의 중앙을 관통하는 컨택트 홀을 형성하며, 상기 컨택트 홀의 절연벽을 포함하는 스트링라인을 형성하는 단계;
상기 복수의 패시베이션막을 식각하고, 상기 식각된 복수의 패시베이션막 및 상기 스트링라인에 도전성 물질을 증착하는 단계; 및
상기 복수의 층간 절연막을 식각하여 복수의 에어 갭(Air Gap)을 포함하는 상기 3차원 소자를 형성하는 단계를 포함하되,
상기 스트링라인을 형성하는 단계는
상기 소자 형성 기판 상에 교대로 적층되어 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막에 형성된 상기 복수의 수직 채널층 사이를 관통하는 상기 컨택트 홀, 및 상기 형성된 복수의 수직 채널층 가장자리를 관통하는 임의의 홀을 라인 에칭(Line etching)하여 형성하며, 상기 컨택트 홀을 서라운드(surround)하는 상기 절연벽을 포함하여 상기 절연벽 내 다결정 실리콘, 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 또는 이들의 합금을 포함하는 도전성 물질이 증착되어 형성되는 상기 스트링라인을 형성하고, 상기 임의의 홀에 절연 물질을 증착하여 스탠드(Stand)를 형성하며,
상기 스탠드는
소자 형성 기판 상에 교대로 적층되어 형성된 상기 복수의 층간 절연막 및 상기 복수의 패시베이션막에서, 상기 복수의 수직 채널층 가장자리를 관통하여 형성된 임의의 홀에 절연 물질을 증착하여 형성되며, 상기 컨택트 홀에 비해 비교적 얇은 홀의 두께로 형성되고,
상기 3차원 소자를 형성하는 단계는
상기 복수의 층간 절연막과 상호 분리된 수평 전극층을 기반으로, 복수의 상기 수평 전극층과 상기 복수의 수직 채널층 및 상기 스트링라인 사이에 형성된 상기 복수의 에어 갭을 포함하며, 전하 저장소를 위하여 터널 산화막, 실리콘 질화막 및 인터레이어 산화막의 ONO(Oxide/Nitride/Oxide) 구조 및 플로팅 게이트를 포함하는 상기 3차원 소자를 형성하는 것을 특징으로 하는, 제조 방법. - 삭제
- 삭제
- 제12항에 있어서,
상기 도전성 물질을 증착하는 단계는
상기 식각된 복수의 패시베이션막에 도전성 물질을 증착하여 수평 전극층을 형성하는 제조 방법. - 제15항에 있어서,
상기 복수의 수직 채널층은
상기 복수의 수평 전극층에 직교되어 형성되는 것을 특징으로 하는 제조 방법. - 삭제
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117843A (ja) | 2007-11-08 | 2009-05-28 | Samsung Electronics Co Ltd | 垂直型半導体素子及びその製造方法 |
| JP2013140953A (ja) | 2011-12-28 | 2013-07-18 | Sk Hynix Inc | 不揮発性メモリ装置、その動作方法及びその製造方法 |
| US20140035025A1 (en) | 2012-08-02 | 2014-02-06 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
| US20160141419A1 (en) | 2014-11-13 | 2016-05-19 | SanDisk Technologies, Inc. | Three dimensional nand device having reduced wafer bowing and method of making thereof |
Family Cites Families (4)
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|---|---|---|---|---|
| KR101660432B1 (ko) * | 2010-06-07 | 2016-09-27 | 삼성전자 주식회사 | 수직 구조의 반도체 메모리 소자 |
| KR101778287B1 (ko) * | 2010-08-30 | 2017-09-14 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US9589979B2 (en) * | 2014-11-19 | 2017-03-07 | Macronix International Co., Ltd. | Vertical and 3D memory devices and methods of manufacturing the same |
| KR102413766B1 (ko) * | 2015-09-08 | 2022-06-27 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그의 제조 방법 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009117843A (ja) | 2007-11-08 | 2009-05-28 | Samsung Electronics Co Ltd | 垂直型半導体素子及びその製造方法 |
| JP2013140953A (ja) | 2011-12-28 | 2013-07-18 | Sk Hynix Inc | 不揮発性メモリ装置、その動作方法及びその製造方法 |
| US20140035025A1 (en) | 2012-08-02 | 2014-02-06 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
| US20160141419A1 (en) | 2014-11-13 | 2016-05-19 | SanDisk Technologies, Inc. | Three dimensional nand device having reduced wafer bowing and method of making thereof |
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