JP7379586B2 - 超微細ピッチを有する3次元nor型メモリアレイ:デバイスと方法 - Google Patents
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- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Description
Claims (14)
- 第1のコンダクタおよび第2のコンダクタに関連付けられたNORメモリストリングであって、
共通ドレイン領域および共通ソース領域を共有する第1および第2のストレージトランジスタを含み、
前記第1のコンダクタは前記第1のストレージトランジスタのゲート電極である第1のゲート電極として機能し、前記第2のコンダクタは前記第2のストレージトランジスタのゲート電極である第2のゲート電極として機能し、
前記第1のストレージトランジスタは、第1のチャネル領域と、前記第1のゲート電極と、前記第1のゲート電極と前記第1のチャネル領域との間に設けられる第1の電荷トラップ層を備え、前記第2のストレージトランジスタは、第2のチャネル領域と、前記第2のゲート電極と、前記第2のゲート電極と前記第2のチャネル領域との間に設けられる第2の電荷トラップ層とを備え、かつ、以下の3つの条件
(i)前記第1のコンダクタと、前記第2のコンダクタとは材料の組成が異なる、
(ii)前記第1のストレージトランジスタの前記第1の電荷トラップ層と、前記第2のストレージトランジスタの前記第2の電荷トラップ層とは材料の組成が異なる、および
(iii)前記第1のストレージトランジスタの前記第1の電荷トラップ層は前記第1のゲート電極を取り囲み、前記第2のストレージトランジスタの前記第2の電荷トラップ層は前記第2のゲート電極を取り囲んでいない、
のなかの少なくとも1つが当てはまることを特徴とするNORメモリストリング。 - 請求項1に記載のNORメモリストリングであって、
前記第1のコンダクタは、前記第2のストレージトランジスタの前記第2の電荷トラップ層の一部に隣接していることを特徴とするNORメモリストリング。 - 請求項1に記載のNORメモリストリングであって、
前記第1のコンダクタは耐火金属で構成されていることを特徴とするNORメモリストリング。 - 請求項1に記載のNORメモリストリングであって、
前記第1のコンダクタは、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたp+ポリシリコン、ヘビードープされたn+ポリシリコン、およびシリサイドからなる群から選択される材料を含むことを特徴とするNORメモリストリング。 - 請求項1に記載のNORメモリストリングであって、
前記第1の電荷トラップ層が、酸化物-窒化物-酸化物の三重層を含むことを特徴とするNORメモリストリング。 - 請求項1に記載のNORメモリストリングであって、
前記NORメモリストリングは、アクティブストリップの複数の材料の層から形成され、前記第1のストレージトランジスタおよび前記第2のストレージトランジスタは、前記アクティブストリップの両側部に設けられることを特徴とするNORメモリストリング。 - 請求項1に記載のNORメモリストリングであって、
前記第1および第2のストレージトランジスタはそれぞれ、半導体基板の平坦な表面上に形成された薄膜トランジスタを含むことを特徴とするNORメモリストリング。 - 請求項7に記載のNORメモリストリングであって、
前記NORメモリストリングは、3次元の半導体構造で形成された複数のNORメモリストリングの1つであることを特徴とするNORメモリストリング。 - 請求項8に記載のNORメモリストリングであって、
前記半導体構造は、前記NORメモリストリングと前記半導体基板の前記平坦な表面との間の絶縁層に設けられた第1および第2のグローバル配線コンダクタをさらに含み、
前記第1および第2のコンダクタは、それぞれ前記第1および第2のグローバル配線コンダクタに電気的に接続されていることを特徴とするNORメモリストリング。 - 請求項8に記載のNORメモリストリングであって、
前記半導体構造は、前記NORメモリストリングの上方の絶縁層に第1および第2のグローバル配線コンダクタをさらに含み、
前記第1および第2のコンダクタは、それぞれ前記第1および第2のグローバル配線コンダクタに電気的に接続されていることを特徴とするNORメモリストリング。 - 請求項8に記載のNORメモリストリングであって、
前記半導体構造は、前記NORメモリストリングの上方の第1の絶縁層に形成された第1のグローバル配線コンダクタと、前記NORメモリストリングと前記半導体基板の前記平坦な表面との間に形成された第2のグローバル配線コンダクタとをさらに含み、
前記第1および第2のコンダクタは、それぞれ前記第1および第2のグローバル配線コンダクタに電気的に接続されていることを特徴とするNORメモリストリング。 - 請求項11に記載のNORメモリストリングであって、
前記半導体構造は、前記NORメモリストリングと前記半導体基板の前記平坦な表面との間に形成された第3のグローバル配線コンダクタをさらに含み、
前記第3のグローバル配線コンダクタは、前記第1のコンダクタに電気的に接続されていることを特徴とするNORメモリストリング。 - 請求項11に記載のNORメモリストリングであって、
前記半導体構造は、メモリの各動作をサポートする回路を含み、前記第2のグローバル配線コンダクタは、前記回路に電気的に接続されていることを特徴とするNORメモリストリング。 - 請求項1に記載のNORメモリストリングであって、
前記第1のコンダクタと前記第2のコンダクタは、前記第2のストレージトランジスタの前記第2の電荷トラップ層によって互いに電気的に絶縁されていることを特徴とするNORメモリストリング。
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