TW202339211A - 包括無接面式鐵電記憶體電晶體的三維nor記憶體串的記憶體結構及製造之方法 - Google Patents

包括無接面式鐵電記憶體電晶體的三維nor記憶體串的記憶體結構及製造之方法 Download PDF

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Abstract

本發明揭示一種包括三維NOR記憶體串之記憶體結構及其製造方法。在一些具體實例中，一種記憶體結構包括經組織為水平NOR記憶體串之可隨機存取之鐵電儲存電晶體。所述NOR記憶體串形成在薄膜儲存電晶體之多個可擴縮記憶體堆疊中之一半導體基板上方。所述三維記憶體堆疊係在一程序中製作，該程序包括形成用於垂直局部字元線之操作溝槽，及形成輔助溝槽以藉由一背面選擇性蝕刻程序促進背巷金屬替代及通道分離。在一些具體實例中，所述鐵電儲存電晶體係無接面式場效電晶體(FeFET)，其具有作為毗鄰作為通道區域之一半導體氧化物層形成之閘極介電層的一鐵電極化層。

Description

包括無接面式鐵電記憶體電晶體的三維NOR記憶體串的記憶體結構及製造之方法
本發明係關於高密度記憶體結構，且特定而言，本發明係關於由互連薄膜儲存元件(例如，3維薄膜儲存電晶體陣列)形成之高密度、低讀取延遲的記憶體結構，包括經組織為NOR型記憶體串(「NOR記憶體串」)的彼等記憶體結構，及其製作程序。 相關申請案交叉參考
本申請案主張於2022年2月14日提出申請的標題為「包括無接面式鐵電儲存電晶體的三維NOR記憶體串的記憶體結構及製造之方法(MEMORY STRUCTURE INCLUDING THREE-DIMENSIONAL NOR MEMORY STRINGS OF JUNCTIONLESS FERROELECTRIC STORAGE TRANSDISTORS AND METHOD OF FABRICATION)」的美國臨時專利申請案第63/309,994號及於2022年4月13日提出申請的標題為「包括無接面式鐵電記憶體電晶體的三維NOR記憶體串的記憶體結構及製造之方法(MEMORY STRUCTURE INCLUDING THREE-DIMENSIONAL NOR MEMORY STRINGS OF JUNCTIONLESS FERROELECTRIC MEMORY TRANSDISTORS AND METHOD OF FABRICATION)」的美國臨時專利申請案第63/330,622號的優先權，所述申請案以全文引用的方式併入本文中。
NOR型記憶體串包括共用共同源極區域及共同汲極區域之儲存電晶體，其中各儲存電晶體可經個別定址及存取。2018年11月6日發佈的標題為「三維陣列中之電容耦合的非揮發性薄膜電晶體NOR串(Capacitive-Coupled Non-Volatile Thin-film Transistor NOR Strings in Three-Dimensional Arrays)」的美國專利10,121,553 ('553專利)揭示經組織為形成在半導體基板之平坦表面上面之3維NOR記憶體串陣列的儲存電晶體(或記憶體電晶體)。'553專利特此出於所有目的以全文引用的方式併入。在'553專利中，NOR記憶體串包括眾多共用共同位元線及共同源極線之薄膜儲存電晶體。特定而言，'553專利揭示NOR記憶體串，其包括(i)共同源極區域及共同汲極區域，兩者皆沿著水平方向縱向延展，及(ii)用於儲存電晶體之閘電極，各閘電極沿著垂直方向延展。在本說明書中，術語「垂直」係指垂直於半導體基板之表面的方向，且術語「水平」係指平行於彼半導體基板之表面的任何方向。在3維陣列中，NOR記憶體串設置在半導體基板上面的多個平面(例如，8或16個平面)上，其中各平面上之NOR記憶體串配置成列。對於電荷捕捉型儲存電晶體，使用電荷儲存膜作為閘極介電材料，將資料儲存在各儲存電晶體中。舉例而言，電荷儲存膜可包括隧穿介電層、電荷捕捉層及阻擋層，其可實施為多層，多層包括氧化矽或氮氧化物、富矽氮化物及氧化矽的，以此次序配置並被稱為ONO層。跨電荷儲存膜施加的電場自電荷捕捉層中之電荷陷阱增加或移除電荷，因此變更儲存電晶體之臨限電壓，以在儲存電晶體中編碼給定邏輯狀態。
可電極化材料(「鐵電材料」)的進步，尤其用於半導體製作程序之彼等材料的進步，暗示了在鐵電記憶體電路中新的潛在應用。舉例而言，T.S. Böscke等人於2011年國際電子裝置會議(IEDM)第24.5.1至24.5.4頁中發表的文章「氧化鉿的鐵電性：CMOS相容鐵電場效電晶體(Ferroelectricity in Hafnium Oxide: CMOS compatible Ferroelectric Field Effect Transistors)」揭示使用氧化鉿作為閘極介電材料之鐵電場效電晶體(「FeFET」)。藉由控制鐵電閘極介電層中之極化方向，FeFET可經程式化以具有兩個臨限電壓中之任一者。FeFET之各臨限電壓構成一狀態，例如表示指定邏輯值之「程式化」狀態或「抹除」狀態。此類FeFET在高密度記憶體電路中具有應用。舉例而言，由D.V.尼馬爾拉馬斯瓦米(Nirmal Ramaswamy)等人於2013年5月17日提交申請的標題為「具有鐵電場效電晶體記憶體陣列及相關方法的設備(Apparatuses having a ferroelectric field-effect transistor memory array and related method)」的美國專利第9,281,044號揭示3維FeFET陣列。
本揭示內容揭示一種包括無接面式鐵電記憶體電晶體的三維NOR記憶體串的記憶體結構及其製造方法，實質上如諸圖中至少一者中所示及/或下文例如結合諸圖中之至少一者所描述，如申請專利範圍中更完全闡明。
在一些具體實例中，形成在半導體基板之平坦表面上面之三維記憶體結構包括沿著第一方向配置之多個記憶體堆疊，各記憶體堆疊藉由溝槽與其沿著第一方向之緊鄰記憶體堆疊中之各者分離，各記憶體堆疊及各溝槽在第二方向上延伸，第一及第二方向彼此正交且兩者實質上平行於半導體基板之平坦表面。各記憶體堆疊包括至少一個主動層，該主動層包括由第一隔離層間隔開的第一導電層及第二導電層。溝槽包括沿著第一方向交替配置之第一類型之溝槽及第二類型之溝槽。
該記憶體結構進一步包括設置在第一類型之溝槽中且在第二方向上間隔開配置之多個閘電極結構，該閘電極結構在實質上垂直於半導體基板之平坦表面之第三方向上延伸。各閘電極結構包括(i)形成在第一類型之溝槽之側壁上並與第一及第二導電層接觸之半導體氧化物層；(ii)毗鄰半導體氧化物層設置之鐵電介電層；及(iii)毗鄰鐵電介電層形成之閘極導體層。該記憶體結構進一步包括設置在第二類型之溝槽中之隔離材料。
記憶體堆疊中之各主動層形成組織成為NOR記憶體串之多個薄膜鐵電記憶體電晶體。各記憶體電晶體形成在主動層與閘電極結構之交叉點處。多個記憶體堆疊在第一類型之溝槽中形成多個NOR記憶體串。
自以下描述及圖式中，將更全面地理解本發明之此等及其他優點、態樣及新穎特徵，以及其所說明具體實例的細節。
在本發明之具體實例中，記憶體結構包括經組織為水平NOR記憶體串之可隨機存取之鐵電儲存電晶體。所述NOR記憶體串形成在薄膜儲存電晶體之多個可擴縮記憶體堆疊中之一半導體基板上方。該三維記憶體堆疊係在一程序中製作，該程序包括形成用於垂直局部字元線之操作溝槽，及形成輔助溝槽以藉由一背面選擇性蝕刻程序促進背巷金屬替代及通道分離。
在一些具體實例中，鐵電儲存電晶體為具有作為閘極介電層之鐵電極化層的薄膜鐵電場效電晶體(FeFET)。鐵電極化層，亦被稱為「鐵電閘極介電層」，毗鄰半導體氧化物層形成為通道區域。鐵電儲存電晶體包括與半導體氧化物通道區域電接觸的源極及汲極區域，兩者皆由金屬導電材料形成。如此形成之鐵電儲存電晶體各自為在通道中無p/n接面之無接面式電晶體，且其中臨限電壓藉由鐵電極化層中之移動載子之極化來調變。在本發明之記憶體結構中，各NOR記憶體串中之鐵電儲存電晶體由個別控制閘電極控制，以允許各儲存電晶體經個別定址及存取。在一些具體實例中，鐵電極化層由摻雜氧化鉿材料形成，且半導體氧化物通道區域由非晶金屬氧化物半導體材料形成。
在本說明書中，術語「儲存電晶體」可與「記憶體電晶體」交換使用，以係指形成在本文中所描述之記憶體結構中之記憶體裝置。在一些實例中，本揭示內容之包括可隨機存取儲存電晶體(或記憶體電晶體)之NOR記憶體串的記憶體結構可在計算系統中作為主記憶體的應用，其中記憶體位置可由電腦系統之處理器直接存取，例如，在先前技術中由習用隨機存取記憶體(RAM)(諸如動態RAM (DRAM)及靜態RAM (SRAM))所起的作用。舉例而言，本揭示內容之記憶體結構可應用在計算系統中以用作隨機存取記憶體，以支援微處理器、圖形處理器及人工智慧處理器之操作。在其他實例中，本揭示內容之記憶體結構亦應用於形成儲存系統，諸如固態硬碟或替代硬碟機，用於在計算系統中提供長期資料儲存。
在本說明書中，如本文中所使用之術語「半導體氧化物層」(有時亦被稱為「氧化物半導體層」或「金屬氧化物半導體層」)係指由諸如氧化鋅及氧化銦的導電金屬氧化物製成之薄膜半導體材料，或電荷載子之遷移率可使用合適的製備或包括合適的雜質來修改或調變的任何合適的導電金屬氧化物。
在本發明之具體實例中，記憶體結構包括記憶體堆疊，其中各記憶體堆疊包括在垂直方向上彼此重疊形成之多個NOR記憶體串。在一些具體實例中，NOR記憶體串堆疊由連續沈積在半導體基板之平坦表面上方之薄膜群組形成，各薄膜群組在本說明書中被稱為「主動層」。各NOR記憶體串堆疊中之主動層彼此重疊設置，且各主動層藉由層間隔離層與其他主動層分離。各主動層包括共同汲極線及共同源極線，共同汲極線及共同源極線經配置為藉由通道間隔介電層在垂直方向上間隔開。共同源極線及共同汲極線兩者皆沿著水平方向延伸。
各NOR記憶體串中之儲存電晶體共用共同源極線及共同汲極線。儲存電晶體之通道層形成在記憶體堆疊之側壁上，與各NOR記憶體串之共同源極線及共同汲極線接觸。儲存電晶體之閘極介電層及閘極導體層在垂直方向上形成在記憶體堆疊之間的窄操作溝槽中，以在各堆疊之多個平行平面中形成儲存電晶體，儲存電晶體形成在閘極導體層與記憶體串之共同源極線及共同汲極線的各交叉點處。閘極導體層在本文中亦被稱為局部字元線(LWL)，且操作溝槽在本文中有時被稱為「LWL溝槽」。亦即，操作或LWL溝槽為其中形成局部字元線閘極導體且其中製造儲存電晶體的溝槽。如上文所提及，術語「垂直」係指垂直於半導體基板之表面的方向，且術語「水平」係指平行於彼半導體基板之表面的任何方向。
在本具體實例中，NOR記憶體串中之儲存電晶體為鐵電場效電晶體，包括鐵電薄膜作為閘極介電層，亦被稱為鐵電極化層或鐵電閘極介電層或鐵電介電層。在鐵電場效電晶體(FeFET)中，鐵電閘極介電層中之極化方向由施加在電晶體汲極端子與電晶體閘電極之間的電場控制，其中極化方向的改變變更FeFET之臨限電壓。在一些具體實例中，相對於電晶體閘電極，將電場施加至電晶體汲極端子及源極端子兩者。舉例而言，FeFET可經程式化以具有兩個臨限電壓中之任一者，其中FeFET之各臨限電壓可用於編碼給定邏輯狀態。舉例而言，FeFET之兩個臨限電壓可用於編碼「程式化」狀態及「抹除」狀態，各狀態表示指定邏輯值。在一個實例中，程式化狀態與較低臨限電壓相關聯，且抹除狀態與較高臨限電壓相關聯。在一些具體實例中，可建立多於兩個臨限電壓來表示各FeFET處之多於兩個記憶體狀態。
本發明之記憶體結構實現優於已知或現有記憶體結構及裝置的許多優點。
首先，製作在垂直壁上之鐵電儲存電晶體極其緊湊，且可在與邏輯後段製程(BEOL)程序相容的較低溫度下在三維記憶體堆疊中製作。鐵電儲存電晶體可在比習用電荷捕捉儲存電晶體低之電壓下操作。鐵電儲存電晶體之此等特性使得能夠容易地將三維水平NOR (HNOR)記憶體串之記憶體陣列直接整合在構建於半導體基板之表面處之數位及類比積體電路上面。直至最近，鐵電電晶體的耐用性仍有限。鐵電記憶體研究之最新進展已證明抹除/寫入耐久性超過1×10 11循環以及快速抹除及快速程式化操作，此使得能夠在嵌入式記憶體應用中使用鐵電儲存電晶體。舉例而言，坦(Tan)等人證明形成在結晶矽通道上之鐵電記憶體電晶體具有超過10 10循環的耐久性。(例如，參見艾娃薑坦(Ava Jiang Tan)等人的「具有高 K界面層及超過10 10循環的寫入耐久性的鐵電HfO 2記憶體電晶體(Ferroelectric HfO 2Memory Transistors with High- KInterfacial Layer and Write Endurance Exceeding 10 10Cycles)」，arXiv:2103.08806 [physics. app-ph]，提交於2021年3月16日，可在https://arxiv.org/abs/2103.08806獲得。)
在一些具體實例中，如本文中所描述，鐵電儲存電晶體為抹除操作及程式化操作兩者提供高耐久性、長久資料保存及相對低的電壓操作(例如，在+/-5.0伏下)。藉由將鐵電或極化特性與3維組織(例如，如本文中所描述之薄膜NOR記憶體串)組合，本發明之鐵電儲存電晶體之記憶體結構實現了高密度、低成本記憶體陣列的額外益處，以及具有低讀取延時之高速、隨機存取記憶體電路的優點。
其次，本發明之三維記憶體結構包括使用半導體氧化物層(或金屬氧化物半導體層)作為無接面式通道區域的鐵電儲存電晶體，消除了對用於源極及汲極區域的重摻雜多晶矽層的需求，導致與使用具有重摻雜半導體層作為源極及汲極區域的傳統多晶矽通道區域形成的儲存電晶體相比，記憶體堆疊中各主動層之厚度減小。特定而言，如與傳統多晶矽通道相比，半導體氧化物通道具有高遷移率的優點，以獲得更好的開關效能，且無需考慮電子或電洞穿隧。與可能具有多晶矽摻雜通道相比，具有無接面式半導體氧化物通道之鐵電儲存電晶體亦支援較短通道長度，同時提供更低的通道漏電及減小的GIDL(閘極誘導汲極漏電)效應。
更具體而言，鐵電電晶體之無接面式通道之長度可顯著短於多晶矽通道之長度，從而允許本發明之鐵電記憶體結構在堆疊高度上更具可擴縮性，使得更容易沈積及蝕刻構成更高的記憶體堆疊之多層三維鐵電記憶體串。特定而言，較薄主動層導致用於蝕刻記憶體堆疊之間的深溝槽之縱橫比(AR)減小。繼而，減小的縱橫比允許在三維記憶體結構之給定總高度內構建更多的記憶體平面。
在一些具體實例中，鐵電儲存電晶體之一或多個記憶體層(或記憶體平面)之記憶體結構可經配置以用作邏輯積體電路中之高密度嵌入式記憶體；高密度成為可能之事實係因為鐵電儲存電晶體係沿著記憶體堆疊之垂直壁形成，因此在水平X-Y維度上需要極其小的物理空間。舉例而言，本發明之三維鐵電記憶體結構可以「摩天大樓」之形式構造，允許形成嵌入在邏輯積體電路內之高容量記憶體電路。由於構建鐵電記憶體堆疊所需的相對較低溫度(典型地低於500ºC)使得嵌入本發明之記憶體結構成為可能，因此最小化對構成共用同一基板之邏輯積體電路之電晶體的任何損壞。
第三，本發明之記憶體結構係在製造程序中形成，其中通道層作為連續層沈積在記憶體堆疊之側壁上，且隨後藉由使用藉由一組輔助溝槽出入的背面選擇性蝕刻程序將其與堆疊中之各記憶體串分離及隔離。在本說明書中，「輔助溝槽」係指形成在記憶體堆疊之間並且其中未形成任何儲存電晶體之溝槽。在本發明之具體實例中，有利地使用輔助溝槽來促進將通道層與各記憶體串分離或隔離的背面選擇性蝕刻。在一些具體實例中，輔助溝槽可進一步用於促進背面選擇性蝕刻，該背面選擇性蝕刻除了通道層之外，亦分離形成在記憶體堆疊之側壁上之鐵電介電層。此外，在一些具體實例中，輔助溝槽亦用於促進共同源極線及共同汲極線的金屬替代。
更具體而言，在本發明之具體實例中，藉由蝕刻穿過由犧牲層提供之出入開口，通道層經隔離至各主動層(亦即，在各記憶體平面處)，該犧牲層形成在主動層之間且在後續程序步驟中被層間隔離層替代。犧牲層在中間處理步驟中被移除，以提供通向通道層之背面的出入開口。在一個實例中，記憶體堆疊由經層間犧牲層分離的薄膜(主動層)群組形成，該層間犧牲層隨後被層間隔離層替代。在一個實例中，層間犧牲層可為未摻雜非晶矽層或矽鍺層或碳層，且替代犧牲層之層間隔離層可為低K介電層或可為氣隙空腔(air gap cavity)。在中間處理步驟期間，層間犧牲層經移除，此提供通向形成在毗鄰主動層之間的區處之堆疊之側壁上之通道層的出入開口。使用出入開口來蝕刻各堆疊處之通道層之曝露部分(本文中被稱為通道層之背面)，以將通道層與各主動層分離及隔離，從而在多個平面中形成NOR記憶體串之通道區域。
第四，在本發明之具體實例中，可使用氣隙作為形成NOR記憶體串之主動層之間的垂直方向上之絕緣來構造記憶體結構。氣隙具有大約1.0之介電常數，該介電常數比大多數介電材料低得多，從而有效地減小記憶體堆疊中毗鄰的一對NOR記憶體串之間的垂直方向上之寄生電容。使用氣隙作為主動層之間的隔離改良毗鄰NOR記憶體串之間的隔離，並增強由其形成之記憶體裝置之效能。在一些具體實例中，主動層之間的層間隔離層包括氣隙襯裡層，以鈍化曝露空腔之表面，空腔之剩餘未填充部分形成氣隙隔離。
此外，在一些具體實例中，記憶體結構可實施一級或兩級氣隙隔離。如上文所描述，可併入層間氣隙隔離，以在主動堆疊中之主動層之間提供絕緣。在一些具體實例中，記憶體結構包括第二級氣隙隔離，其中主動層之間的空腔經覆蓋，且空腔之剩餘未填充部分在輔助溝槽中形成氣隙隔離。輔助溝槽中之氣隙隔離提供隔離並減小記憶體結構中之主動堆疊之間的寄生電容耦合。
第五，在一些具體實例中，NOR記憶體串堆疊中之各儲存電晶體在水平及垂直方向兩者上與其他儲存電晶體隔離。具體而言，記憶體堆疊中之各NOR記憶體串藉由層間隔離層與同一堆疊中之其他NOR記憶體串隔離，該層間隔離層可為氣隙隔離。各NOR記憶體串中之儲存電晶體沿著NOR記憶體串(在水平方向上)進一步彼此分離及隔離。舉例而言，在LWL溝槽中形成之毗鄰局部字元線之間的通道層之部分經移除，以在水平方向上沿著NOR記憶體串隔離儲存電晶體。以此方式，各儲存電晶體與同一NOR記憶體串中之任何其他儲存電晶體完全隔離，或與在同一記憶體堆疊中之其他平面中形成之NOR記憶體串中之儲存電晶體完全隔離。各NOR記憶體串中之儲存電晶體由個別閘極導體(亦被稱為局部字元線或LWL)控制，以允許各儲存電晶體經個別定址及存取。在一些狀況下，儲存電晶體僅在垂直方向上由層間隔離層隔離，且毗鄰局部字元線之間的通道層可保留在LWL溝槽中。NOR記憶體串中之儲存電晶體在水平方向上之隔離係可選的，且在一些具體實例中可經省略。
本發明之記憶體結構之此等及其他優點將在以下描述中進一步描述。在本說明書中，為了有利於參考諸圖，使用笛卡爾座標參考系，其中Z方向垂直於半導體表面之平坦表面，且X方向及Y方向正交於Z方向且彼此正交，如圖中所指示。
此外，本文中所提供之圖式為說明本揭示內容之具體實例之理想化表示，並不意味著為任何特定組件、結構或裝置的實際視圖。圖式並非按比例繪製，且為了清楚起見，一些層之厚度及尺寸可經誇大。預期插圖之形狀可會有所不同。舉例而言，說明為框形狀之區域典型地可具有粗糙及/或非線性特徵。所說明之銳角可為圓角。相同的數字始終係指相同的組件。
包括圖1(a)之圖1為一些具體實例中包括3維NOR記憶體串陣列之記憶體結構的透視圖。在一些實例中，該記憶體結構可用於實施半導體記憶體裝置之一部分。參考圖1，記憶體結構10包括形成在半導體基板12之平坦表面上之多個主動層16。絕緣層14可設置在半導體基板12與形成在基板上之主動層16之間。主動層16在Z方向上(亦即，沿著垂直於基板12之平坦表面之方向)彼此重疊形成，且藉由層間隔離層15彼此分離。主動層16在X方向上經分成窄條(「主動條」)，所述窄條彼此重疊堆疊，以形成在Y方向上延伸之主動條之堆疊17(「主動堆疊」)。在本說明書中，堆疊17亦被稱為記憶體堆疊。
在本具體實例中，記憶體結構10之主動堆疊17由包括操作溝槽18(亦被稱為「LWL溝槽」)及輔助溝槽19之窄溝槽分離。特定而言，主動堆疊17由交替的操作溝槽18及輔助溝槽19分離。在本說明書中，操作溝槽18係主動堆疊17之間的窄溝槽，其中提供局部字元線結構且形成儲存電晶體。輔助溝槽19係主動堆疊17之間的窄溝槽，其中未形成任何儲存電晶體。
各主動層16包括第一低電阻率導電層及第二低電阻率導電層(例如，加襯氮化鈦(TiN)之鎢(W))，所述低電阻率導電層由通道間隔介電層(例如，氧化矽)分離。在中間處理步驟期間，主動層可包括隨後被導電層替代之犧牲層(例如，氮化矽)。隨後的處理步驟在分離的主動堆疊之間的操作溝槽18中形成通道層、閘極介電層及閘極導體層。閘極導體層及閘極介電層形成為在Z方向上延伸之柱狀結構。在本說明書中，閘極導體層亦被稱為「局部字元線」，且具有閘極介電層之閘極導體層被統稱為局部字元線(LWL)結構13。各主動條之第一導電層及第二導電層分別形成儲存電晶體之汲極區域(「共同位元線」)及源極區域(「共同源極線」)。在本具體實例中，儲存電晶體沿著面向操作溝槽18之主動堆疊17之垂直側形成。特定而言，儲存電晶體20形成在主動帶與通道層及LWL結構13的交叉點處。各溝槽18中之局部字元線結構13藉由介電質填充軸件彼此分離。
圖1(a)說明在一些具體實例中形成在記憶體結構10中之儲存電晶體20的詳細構造。特定而言，圖1(a)說明主動堆疊17(亦被稱為記憶體堆疊)之兩個毗鄰平面中之一對儲存電晶體20-1及20-2。參考圖1(a)，儲存電晶體20包括形成汲極區域(共同汲極線或共同位元線)之第一導電層22及形成源極區域(共同源極線)之第二導電層24，導電層由通道間隔介電層23間隔開。儲存電晶體20進一步包括沿著記憶體堆疊之側壁垂直形成的通道層26，且與第一導電層22及第二導電層24兩者接觸。閘極介電層27及閘極導體層28形成在記憶體堆疊之側壁上。儲存電晶體20藉由層間隔離層15與堆疊中之毗鄰儲存電晶體隔離。如此經配置，沿著各主動條(在Y方向上)，共用共同源極線及共同位元線之儲存電晶體形成NOR記憶體串(本文中被稱為「水平NOR記憶體串」或「HNOR記憶體串」)。
在本發明之具體實例中，記憶體結構10中之儲存電晶體係無接面式鐵電儲存電晶體。因此，各儲存電晶體20僅包括導電層作為源極及汲極區域，而無任何半導體層。使用低電阻率金屬導電材料形成第一及第二導電層。在一些具體實例中，第一及第二導電層係金屬層，諸如加襯氮化鈦(TiN)之鎢(W)層、加襯氮化鎢(WN)之鎢(W)層、加襯氮化鉬(MoN)之鉬(Mo)層，或無襯裡之鎢或鉬或鈷層，或其他金屬層。第一導電層與第二導電層之間的通道間隔介電層23可為低k介電層，諸如氧化矽(SiO 2)。通道層26為半導體氧化物層。在一些實例中，通道層26係使用非晶氧化物半導體材料形成，諸如銦鎵鋅氧化物(InGaZnO或IGZO)、銦鋅氧化物(IZO)、銦鎢氧化物(IWO)或銦錫氧化物(ITO)或其他此類半導體氧化物材料。半導體氧化物通道區域具有高遷移率的優點，以獲得更好的開關效能，且無需考慮電子或電洞隧穿。舉例而言，IGZO膜具有10.0至100.0cm 2/V之電子遷移率，此取決於銦、鎵、鋅及氧的相對組成。
為了形成鐵電儲存電晶體，儲存電晶體20包括與通道層26接觸之鐵電閘極介電層或鐵電極化層27。鐵電極化層27用作儲存電晶體之儲存層。在一些具體實例中，可在半導體氧化物通道層26與鐵電極化層27之間設置界面層25。界面層25係薄層，且可為0.5 nm至2 nm厚。在一些具體實例中，界面層使用具有高介電常數(K)之材料(亦被稱為「高K」材料)形成。在一些具體實例中，界面層25可為氮化矽(Si 3N 4)層，或氮氧化矽層，或氧化鋁(Al 2O 3)層。在一個實例中，當鐵電極化層具有4至5 nm之厚度時，界面層(若存在)可具有1.5 nm之厚度。圖1(a)中之界面層25的包括僅僅為說明性的，且而非意欲為限制性的。界面層25係可選的，且在本發明之其他具體實例中可經省略。在其他具體實例中，界面層25(在包括時)可形成為不同介電材料之多層。在本說明書中，具有高介電常數或高 K材料的材料係指介電常數大於二氧化矽介電常數之材料。
在一些具體實例中，鐵電極化層由摻雜氧化鉿材料(諸如摻雜鋯的氧化鉿(HfZrO或「HZO」))形成。在其他具體實例中，氧化鉿可摻雜有矽(Si)、銥(Ir)或鑭(La)。在一些具體實例中，鐵電極化層係選自以下各項的材料：摻雜鋯的氧化鉿(HZO)、摻雜矽的氧化鉿(HSO)、摻雜鋁鋯的氧化鉿(HfZrAlO)、摻雜鋁的氧化鉿(HfO 2:Al)、摻雜鑭的氧化鉿((HfO 2:La)、鉿鋯氮氧化物(HfZrON)、鉿鋯鋁氧化物(HfZrAlO)以及任何包括鋯雜質之氧化鉿。
鐵電極化層在一側上接觸通道層26，且在相對側上接觸閘極導體層28。在一些具體實例中，閘極導體層28包括作為黏著層之導電襯裡28a及低電阻率導體28b。在一些實例中，導電襯裡28a為氮化鈦(TiN)層、氮化鎢(WN)層或氮化鉬(MoN)，且導體28b係使用鎢或鉬或其他金屬形成。在一些狀況下，不需要導電襯裡28a，且閘極導體層28僅包括低電阻率導體28b，諸如無襯裡鎢或鉬層。在其他實例中，導體28b可為經重摻雜的n型或p型多晶矽，其可在具有或無導電襯裡之情況下使用。包括導電襯裡28a(若有)及導體28b的閘極導體層28一起形成儲存電晶體之控制閘電極，並用作記憶體結構中之局部字元線。
如因此經構造，半導體氧化物通道層26形成N型單極性通道區域，其中形成汲極端子及源極端子的導電層22、24直接接觸通道區域。因此形成的鐵電儲存電晶體係耗盡型裝置，其中電晶體通常接通(亦即，導電)，且可藉由耗盡通道區域中之N型載子來關斷(亦即，非導電)。鐵電儲存電晶體之臨限電壓係半導體氧化物通道層26之厚度(X方向)的函數。亦即，鐵電儲存電晶體之臨限電壓係耗盡半導體氧化物通道區域之厚度內之載子以關斷鐵電儲存電晶體所需的電壓量。
各儲存電晶體20藉由層間隔離層15與沿著主動堆疊(在Z方向上)的毗鄰儲存電晶體隔離。在本具體實例中，層間隔離層15為由氣隙空腔15a及可選的氣隙襯裡15b形成的氣隙隔離。氣隙襯裡15b為用於覆蓋或鈍化氣隙空腔15a之曝露表面的介電層。在一些具體實例中，氣隙襯裡15b為氮化矽層或氧化鋁(Al 2O 3)層。氣隙襯裡15b可為1 nm至3 nm厚。在圖1(a)中，僅出於說明的目的，元件有時在大小上經放大。應理解，此圖及其他圖中之描繪不一定係按比例。形成層間隔離層15之氣隙空腔15a提供沿著記憶體堆疊之毗鄰儲存電晶體20之間的有效隔離。在本發明之具體實例中，層間隔離層15亦用於在同一記憶體堆疊中之一個儲存電晶體之通道層26與在其上面或其下面的儲存電晶體之通道層之間提供物理隔離，從而提供記憶體堆疊中之各儲存電晶體的隔離。
返回至圖1，在所示之例示性具體實例中，記憶體結構10包括介電層44，其用作覆蓋氣隙空腔15a之覆蓋層。在一些具體實例中，介電層44為非共形沈積的介電層，諸如氧化矽(SiO 2)層或氮化矽(Si 3N 4)，並形成為覆蓋面向輔助溝槽19之層間空腔的端部。記憶體結構10進一步包括作為覆蓋層之介電層46，以覆蓋輔助溝槽19之頂部部分。在一些具體實例中，介電層46係與介電層44相同的介電材料。如因此形成，記憶體結構10包括兩級氣隙隔離。提供第一級氣隙隔離作為記憶體堆疊中之主動層16之間的層間氣隙隔離15a。第一級氣隙隔離提供形成在記憶體堆疊17中之儲存電晶體之間的隔離。第二級氣隙隔離提供在輔助溝槽19中，並提供隔離並減小毗鄰記憶體堆疊17之間的寄生電容。
在本發明之具體實例中，鐵電儲存電晶體之三維NOR儲存串陣列可經應用以實施非揮發性記憶體裝置或準揮發性記憶體裝置。舉例而言，準揮發性記憶體具有大於100 ms之平均保留時間，諸如約10分鐘或數小時，而非揮發性記憶體裝置可具有超過5年的最小資料保留時間。作為準揮發性記憶體，鐵電儲存電晶體20可需要不時刷新以恢復預期的程式化及抹除極化狀態。舉例而言，記憶體結構10中之鐵電儲存電晶體20可每隔數分鐘或小時刷新一次。特定而言，本揭示內容中之鐵電儲存電晶體可形成準揮發性記憶體裝置，其中刷新間隔可為大約數小時，顯著長於DRAM之刷新間隔，DRAM需要更頻繁的刷新，諸如數十毫秒。
鐵電儲存電晶體20之突出特徵係儲存電晶體可具有極其短的通道長度，此可操作以增加不同臨限電壓之間的電壓分離，同時可製作記憶體結構10，而不需要昂貴的微影技術來實現短通道長度。特定而言，鐵電儲存電晶體20之通道長度由通道間隔介電層23之厚度L1判定(圖1(a))。在形成初始記憶體堆疊之子層22、23、24的沈積期間，可精確地控制厚度L1。藉由沈積程序控制厚度L1的能力，以及半導體氧化物通道層之極其低的通道漏電，使得能夠提供具有極其短的通道長度(諸如5 nm之通道長度)的鐵電儲存電晶體20，而不需要採用昂貴的微影技術，諸如在平面電晶體中構圖案化短通道所必需的極紫外線掃描器(EUV)。在一些具體實例中，儲存電晶體之厚度L1或通道長度可在5 nm與20 nm之間，或在5 nm至7 nm之間。
再次參考圖1，為了完成記憶體電路，在半導體基板12之表面中或其處形成各種類型的電路系統，以支援HNOR記憶體串的操作。此類電路被稱為「陣列下電路」(「CuA」)，且可包括數位及類比電路系統，諸如解碼器、驅動器、感測放大器、定序器、狀態機、「互斥或」電路、記憶體快取記憶體、多工器、電壓位準移位器、電壓源、鎖存器及暫存器以及連接器，其執行重複的本地操作，諸如用形成在半導體基板12上之記憶體陣列處理隨機位址、啟動、抹除、程式化、讀取及刷新命令。在一些具體實例中，CuA中之電晶體使用針對控制電路最佳化的程序來構建，諸如針對形成低電壓及更快的邏輯電路最佳化的先進製作程序。在一些具體實例中，使用鰭式場效電晶體(FinFET)或全環繞閘極場效電晶體(GAAFET)來構建CuA，以實現緊湊的電路層及增強的電晶體效能。
在一些具體實例中，CuA提供往返記憶體陣列之資料路徑，且進一步提供通向可與CuA構建在相同半導體基板上之記憶體控制器的資料路徑。替代地，記憶體控制器可駐存在單獨半導體基板上，在該狀況下，CuA及相關聯資料路徑使用各種接合技術電連接至記憶體控制器。在一些實例中，記憶體控制器包括控制電路，用於存取及操作與其連接之記憶體陣列中之儲存電晶體，執行其他記憶體控制功能，例如資料路由及糾錯，以及提供與和記憶體陣列交互之系統的介面功能。
圖1之記憶體結構10說明一些具體實例中之3維NOR記憶體串陣列的構造。在一些具體實例中，記憶體結構10在實現記憶體結構之有利特徵的程序中製造。首先，形成記憶體結構10，以使得3維NOR記憶體串陣列中之儲存電晶體與其他儲存電晶體個別隔離。特定而言，如在圖1中所示，各儲存電晶體在垂直方向上由層間隔離層隔離，且亦視情況藉由將通道層隔離至各局部字元線結構13而在水平方向上隔離。儲存電晶體之效能特性可藉由個別隔離各儲存電晶體來增強。第二，可共形地沈積通道層，且然後藉由由犧牲層形成之出入開口蝕刻通道背面來實現記憶體堆疊中主動層之間的通道分離。此導致用於形成通道層之簡化且更可靠的程序。第三，在移除用於通道隔離之層間犧牲層之後，主動層之間剩餘空腔可在主動層之間形成氣隙隔離，實現比大多數介電材料更佳隔離。
在本揭示內容之具體實例中，記憶體結構包括如上文所描述構造的記憶體陣列部分，以形成3維NOR記憶體串陣列。為了完成記憶體裝置，記憶體結構包括設置在記憶體串末端處(在Y方向上)之階梯部分，如下文在圖2中所示。NOR記憶體串之薄膜儲存電晶體形成在記憶體陣列部分中，而陣列部分之相對側上之階梯部分包括階梯結構，以提供藉由導電通孔至NOR記憶體串之共同位元線以及視情況共同源極線的連接。在一些具體實例中，共同源極線經預充電以在程式化、讀取及抹除操作期間用作虛擬電壓參考源，從而消除在此類操作期間與支援電路系統的連續電連接的需要。在本說明書中，共同源極線經描述為電浮動的，以係指不存在至共同源極線之連續電連接。在本揭示內容之具體實例中，可使用用於在記憶體結構中形成階梯結構的各種處理步驟。用於形成階梯結構之處理步驟可在用於形成記憶體陣列部分的處理步驟之前、之後或與其交錯。
圖1之記憶體結構10說明包括三維NOR記憶體串陣列之記憶體陣列的構造。記憶體結構10可用作用於形成高容量、高密度記憶體裝置的構建區塊。在本揭示內容之具體實例中，記憶體結構10表示模組化記憶體單元，被稱為「方塊」，且使用模組化記憶體單元之陣列形成記憶體裝置。在一個例示性具體實例中，記憶體裝置經組織為沿著X及Y方向陣列化之二維方塊陣列，其中各方塊包括鐵電儲存電晶體之三維陣列，各方塊之支援電路系統形成在各別方塊下方。更具體地，記憶體裝置包括薄膜鐵電儲存電晶體之多個記憶體陣列，其經組織為形成在平面半導體基板上面之2維「方塊」陣列(亦即，方塊配置成列及行)。各方塊可經配置以經個別且獨立地定址，或可形成更大的記憶體區段(例如，一列方塊或2維方塊區塊)並將其配置以一起定址。在一些實例中，各方塊列(「方塊列」)可經配置以形成操作單元，該操作單元被稱為「記憶庫」。繼而，一群組記憶庫形成「記憶庫群組」。在彼配置中，記憶庫群組內之記憶庫可以多工的方式共用資料輸入及輸出匯流排。如此經配置，方塊為模組化單元，其允許配置記憶體模組以適應應用要求的靈活性。
圖2說明在本發明之具體實例中圖1之記憶體裝置中之方塊在Y-Z平面中之剖面圖。參考圖2，方塊101形成在半導體基板100上。方塊101之記憶體結構形成在絕緣膜111中，其中鈍化膜112形成在該絕緣膜上。在一些具體實例中，絕緣膜111由氧化矽(SiO x)且鈍化膜112由聚醯亞胺形成。該記憶體結構包括無接面式鐵電儲存電晶體的三維陣列(「記憶體陣列」)，如參考圖1之記憶體結構10所描述來構造。
p型或N型擴散區域121形成在半導體基板100之上表面中。亦可在半導體基板100中形成其他結構(圖2中未示出)，諸如隔離結構或淺溝槽隔離(STI)結構。閘電極122形成在半導體基板100上，並藉由閘極介電層與該半導體基板絕緣。舉例而言，閘極介電層可為薄氧化矽層。閘電極122與P型及N型擴散區域121一起在半導體基板100中形成電晶體，其中電晶體可用於形成電路元件。舉例而言，電晶體可用於形成支援電路系統，用於操作在方塊101中形成的3D NOR記憶體陣列中之儲存電晶體的支援電路系統。電路元件藉由接觸點123互連以形成支援電路系統，所述接觸點連接至形成在下部互連部分132中之絕緣膜111中之一或多層互連件124及通孔125。在一些具體實例中，半導體記憶體裝置之支援電路系統形成在電路元件部分131及下部互連部分132中。
在方塊101中，3D NOR記憶體陣列110形成在記憶體陣列部分133中。上部互連部分134形成在記憶體陣列部分133上。互連126及通孔127設置在上部互連部分134中之絕緣膜111中，用於形成額外電連接。在一些具體實例中，導電墊128設置在上部互連部分134中，用於連接至在半導體記憶體裝置外部的電路元件。舉例而言，鈍化膜112形成在上部互連部分134上並囊封上部互連部分134，其中該上部互連部分134具有曝露導電墊128之至少一部分的開口。
在記憶體陣列部分133中，薄膜儲存電晶體被組織為記憶體陣列部分102中之三維NOR記憶體串陣列。記憶體陣列部分102設置在階梯部分103a與103b之間。在階梯部分103a及103b中提供藉由導電通孔至NOR記憶體串之共同位元線且視情況共同源極線的連接。在一些具體實例中，共同源極線被預充電，且然後保持在相對恆定的電壓，以在程式化、抹除及讀取操作期間用作虛擬電壓參考，從而避免在此類操作期間與支援電路系統的連續電連接的需求。在圖2中，陣列部分102及階梯部分103a及103b未按比例繪製。舉例而言，陣列部分102的面積可比階梯部分103a及103b的面積大得多。
在記憶體陣列部分102中，薄膜儲存電晶體形成在共同汲極線與共同源極線(統稱為數字104)與局部字元線105的交叉點處。閘極介電層106形成在導電局部字元線與通道層(圖2中未示出)之間。在共同汲極線及共同源極線配置在沿Y方向上延展的多個平面中且局部字元線105形成為在Z方向上延伸且在Y方向上配置的柱狀結構之情況下，儲存電晶體在Z方向上在多個平面上形成三維陣列，沿著在Y方向上之各記憶體串且在X方向上配置成多個列。在圖2中，全域字元線導體108提供記憶體陣列110下方之電路122與相關聯於三維記憶體堆疊之局部字元線105之間的電連接性。
在上文所描述具體實例中，支援電路系統經描述為形成在記憶體陣列部分133下方。此類配置僅僅為說明性的，而非意欲為限制性的。舉例而言，在其他具體實例中，記憶體陣列部分及支援電路系統兩者可直接形成在半導體基板100上。在此類狀況下，例如，支援電路系統可位於記憶體陣列部分之周邊處。在其他具體實例中，支援電路系統可形成在另一半導體基板上。在此類狀況下，例如，其中形成記憶體陣列部分之半導體基板及其中形成支援電路系統之半導體基板在形成各別記憶體及電路元件之後接合。
圖2說明記憶體陣列之方塊或模組化單元的一個例示性具體實例。圖2中之方塊101的描繪僅僅為說明性的，且並非旨在為限制性的。提供圖2來說明圖1之記憶體結構10的併入，以形成模組化記憶體單元(「方塊」)，其然後可用於形成包括多個三維無接面式鐵電儲存電晶體陣列的記憶體裝置，以在高密度位準上提供所要記憶體容量。
圖3說明在一些具體實例中本發明之記憶體裝置作為嵌入式記憶體裝置的應用。參考圖3，記憶體裝置150以上文參考圖1及圖2所描述之方式構造，且包括二維方塊101陣列，其中各方塊包括作為三維無接面式鐵電儲存電晶體陣列的記憶體陣列。方塊101中之記憶體陣列形成在半導體基板155上面。絕緣層153可設置在半導體基板155與形成在基板上之記憶體陣列(方塊101)之間。用於操作記憶體陣列中之儲存電晶體的支援電路系統(CuA)形成在半導體基板155中。在一些實例中，各方塊之鐵電儲存電晶體之支援電路系統經提供用於各方塊下面的半導體基板部分中模組化。
在一些具體實例中，記憶體裝置與記憶體控制器交互以執行記憶體操作。如上文所描述，記憶體控制器包括用於存取及操作記憶體裝置中之儲存電晶體、且執行記憶體控制功能以及管理主機存取的介面功能的控制電路。在一些具體實例中，記憶體模組形成有形成在一個半導體晶粒上之記憶體裝置及形成在單獨半導體晶粒上之記憶體控制器。可使用各種整合技術來整合記憶體晶粒及記憶體控制器晶粒，諸如使用TSV、混合接合、曝露接觸點、中介層、印刷電路板及其他合適的互連技術，尤其用於高密度互連的技術。
在本具體實例中，記憶體控制器嵌入在邏輯積體電路160之半導體基板中。特定而言，邏輯積體電路160可在其上形成有數位或類比邏輯電路162，諸如核心處理器。記憶體控制器電路166經整合至邏輯積體電路160中，且形成在邏輯積體電路160之半導體基板之部分中。使用各種接合技術將記憶體裝置150接合至並電連接至記憶體控制器電路166。在本說明中，記憶體裝置150包括連接器156陣列，所述連接器接合至形成在邏輯積體電路160上之對應配合連接器158。在一些具體實例中，連接器156及158為混合整合接合，諸如銅至銅接合，且可具有小於2微米或小於1微米的間距。
如此經配置，記憶體裝置150藉由嵌入式記憶體控制器166作為邏輯積體電路160中之嵌入式記憶體電路操作。記憶體控制器電路166可藉由形成在邏輯積體電路中之互連線168直接連接至邏輯積體電路160上之數位或類比電路162，而不經過任何介面電路。因此，記憶體裝置150中之鐵電儲存電晶體以最小的延遲變得可用於邏輯積體電路160之電路系統。亦即，可藉由記憶體控制器電路166與邏輯電路162之間的直接連接器168以低延遲存取儲存電晶體。此類配置有時被稱為「記憶體內部計算」在資料密集的人工智慧及機器學習應用中，記憶體內部計算係尤其所要的，且其需要大量的緊接近於CPU及GPU核心處理器的記憶體，其可形成為邏輯積體電路160中之邏輯電路162。在本發明之具體實例中，包括鐵電儲存電晶體之三維NOR記憶體串陣列的記憶體裝置150可用於形成嵌入式記憶體電路，以實現用於資料密集型應用的記憶體計算系統中之低延遲、高容量。
在一些具體實例中，記憶體裝置150可直接構建在同一半導體基板上之邏輯積體電路160之頂部上。舉例而言，記憶體裝置150可構建在形成在邏輯積體電路上之絕緣層之頂部上，以保護已製作之電路系統。舉例而言，絕緣層可為氧化矽層或鈍化層，諸如聚醯亞胺層。記憶體裝置150與記憶體控制電路之間的電連接或直接通向其他特殊應用邏輯電路的電連接藉由形成在絕緣層中之通孔來提供。在此狀況下，消除藉由連接器156的記憶體裝置的接合。
包括圖4(e1)、圖4(m1)及圖4(o1)的圖4(a)至圖4(p)說明在本發明之具體實例中用於製造包括HNOR記憶體串之記憶體結構的程序。圖4(a)至圖4(o1)中之各圖包括兩個視圖：視圖(i)為沿著視圖(ii)中之線A-A'的水平剖面圖(亦即，在X-Y平面中)，且視圖(ii)為沿著視圖(i)中之線A-A'的垂直剖面圖(亦即，在X-Z平面中)。
參考圖4(a)，首先，提供半導體基板52，且欲在基板52中形成之任何電路系統，諸如CuA及互連導體，製造在基板52中或其上。絕緣層54設置在半導體基板之頂部上，以覆蓋並保護形成在半導體基板52上及其中之電路系統。在一些具體實例中，絕緣層54為介電層，其亦可用作後續處理步驟的蝕刻停止層。在一些具體實例中，絕緣層54為碳氧化矽(SiOC)層或氧化鋁(Al 2O 3)層。絕緣層54可使用對欲執行之後續蝕刻程序具有合適選擇性的任何材料來形成。
隨後，藉由在半導體基板52之平坦表面上或特定而言在形成在基板52上之絕緣層54上連續沈積(i)多層51及(ii)層間犧牲層70，形成記憶體結構50。多層51包括三個子層：(a)第一犧牲層72，(b)通道間隔介電層63，及(c)第二犧牲層74，在Z方向上按此順序。圖4(a)示出在沈積初始薄膜層之後的記憶體結構50。多層51在本詳細描述中亦被稱為「主動層」。圖4(a)中之視圖(i)說明視圖(ii)中之第一犧牲層72中沿著線A-A'的水平剖面。圖4(a)中之視圖(ii)說明記憶體結構50沿著視圖(i)中所示之線A-A'的垂直剖面。在後續處理中，第一犧牲層72及第二犧牲層74將被各別導電層替代。層間犧牲層70(本文中亦被稱為第三犧牲層)將在隨後處理中被隔離材料替代，以形成用於在主動層之間提供分離的層間隔離層，如下文將更詳細描述。在一個具體實例中，多層51及層間犧牲層70中之各子層之厚度典型地為30 nm或更小。在另一具體實例中，多層51及層間犧牲層70中之子層不具有相同厚度。在本說明書中，提供的尺寸僅僅係出於說明目的，而非意欲為限制性。在實際實施案中，可使用任何合適之厚度或尺寸。
在一些具體實例中，第一犧牲層72及第二犧牲層74各自為氮化矽層。通道間隔介電層63為絕緣介電材料，諸如氧化矽(SiO 2)。第三犧牲層70為選自碳、非晶矽(aSi)或矽鍺(SiGe)的犧牲材料。
在一些具體實例中，虛擬子層可經提供為記憶體堆疊50之最下層及最上層，其中虛擬子層不一定為主動層之一部分。在圖4(a)中所示之具體實例中，虛擬犧牲層71設置在絕緣層54與第一層間犧牲層70之間，作為記憶體堆疊50之最下層。虛擬犧牲層71由與第一犧牲層72及第二犧牲層74相同的材料形成，且將在稍後處理中被金屬層替代。虛擬犧牲層71經提供以在稍後處理步驟中在絕緣層54上形成虛擬金屬層，以實現對形成在其上之記憶體堆疊的支撐及錨定支撐，如將在下文更詳細地描述。在本說明書中，虛擬金屬層係指不用於記憶體結構中之任何記憶體電路相關功能但為形成在其上之記憶體堆疊提供機械支撐的金屬層。在其他具體實例中，亦可提供虛擬金屬層作為記憶體堆疊之最上層。虛擬金屬層的使用為可選的，且在其他具體實例中可經省略。圖4(a)所示之具體實例僅僅為說明性的，而非意欲為限制性的。當不使用用於記憶體堆疊錨定的虛擬金屬層時，自圖4(a)中之記憶體結構50省略虛擬犧牲層71。
在記憶體結構50形成有所要數目的多層51且其間具有第三犧牲層70之後，在記憶體結構之頂部上形成覆蓋層76。覆蓋層76在後續處理中用作遮罩層，諸如用作用於形成局部字元線結構的自對準遮罩。在一些具體實例中，覆蓋層76為氧化矽層或碳氧化矽(SiOC)層。在記憶體結構上(在覆蓋層76上)施加遮罩78，以界定將在記憶體結構中形成的溝槽。在一些具體實例中，遮罩78為非晶硬遮罩，諸如非晶碳硬遮罩。舉例而言，使用光微影圖案化步驟來圖案化遮罩78，以界定開口79，在該開口處將在記憶體結構中形成溝槽。值得注意的是，在圖4(a)中遮罩78未按比例繪製，且應理解，在多層記憶體結構50之高縱橫比蝕刻程序中提供足夠厚度的非晶硬遮罩。
在本具體實例中，圖案化遮罩78的使用僅為說明性的，而非意欲為限制性的。可使用其他光微影及圖案化程序來界定用於在記憶體結構中形成溝槽的開口。在替代具體實例中，可使用雙遮罩程序，其中第一遮罩經圖案化以曝露用於形成一組操作(或LWL)溝槽的開口以及用於形成一組輔助溝槽的開口，所述開口在X方向上跨記憶體結構交替配置，且第二遮罩經圖案化以覆蓋用於形成該組輔助溝槽的開口，並且僅曝露用於該組操作溝槽的開口。製造程序繼續進行，輔助溝槽的開口被第二遮罩覆蓋，直至形成輔助溝槽。
參考圖4(b)，使用圖案化遮罩78，使用例如選擇性各向異性蝕刻程序，以遮罩78作為遮罩層，在記憶體結構50中形成第一組溝槽80。在溝槽蝕刻程序之後，遮罩78之剩餘部分經移除，且所得結構在圖4(b)中所示。第一組溝槽80跨記憶體結構100沿X方向配置。各向異性蝕刻程序蝕刻或移除由遮罩78曝露之區中之所有層，在絕緣層54處停止，該絕緣層用作蝕刻停止層。在本說明書中，第一組溝槽80被稱為操作溝槽或主動溝槽或局部字元線溝槽(LWT)，因為所述溝槽最終將容納主動鐵電儲存電晶體。在一個實例中，溝槽80中之各者在溝槽之頂部處具有約60 nm的寬度及230 nm的間距，其中溝槽具有170 nm的間距。換言之，操作溝槽80由170 nm之台面分離。在隨後的處理中，將在各對操作溝槽80之間的台面中形成輔助溝槽。輔助溝槽將在相鄰的一對操作溝槽80之間等距形成。在一個實例中，輔助溝槽可具有約60 nm的寬度，導致操作溝槽與輔助溝槽之間的約55 nm的台面，其中剩餘的台面形成記憶體結構中之主動堆疊，如將在下文更詳細地描述。
參考圖4(c)，隨著操作溝槽80如此形成，通道層66沈積在溝槽80之側壁上。舉例而言，通道層66共形地沈積在溝槽80之側壁上。在一個具體實例中，藉由原子層沈積(ALD)、化學氣相沈積(CVD)或其組合來沈積通道層66。在本具體實例中，通道層66為半導體氧化物層，諸如銦鎵鋅氧化物(IGZO)、銦鋅氧化物(IZO)、銦鎢氧化物(IWO)或銦錫氧化物(ITO)。在其他實例中，可使用與IGZO相容的其他半導體氧化物材料來形成通道層66。此外，在一些具體實例中，通道層66可在X方向上具有1.5 nm至10 nm之厚度。在一個實例中，通道層66在X方向上具有6 nm之厚度。沈積襯裡層81以覆蓋通道層66，並用犧牲材料82填充溝槽80中之剩餘體積。在一個具體實例中，襯裡層81可為氮化矽層或未摻雜非晶矽層，且可具有3至5 nm之厚度。在一個具體實例中，犧牲材料82為矽鍺或碳。為了最佳地保護通道層66，襯裡層81較佳地沈積在相同沈積工具中，以避免通道層曝露於氧化。在沈積步驟之後，可使用例如化學機械拋光(CMP)自記憶體結構50之頂部移除多餘的材料。圖4(c)中示出所得的記憶體結構50。
此後，記憶體結構50經圖案化以形成局部字元線結構。在本說明書中，局部字元線結構係指由鐵電介電層及閘極導體層形成的柱狀結構。在本說明書中，術語「閘電極結構」用於係指局部字元線結構及與局部字元線結構相交的通道層部分。參考圖4(d)(i)，將遮罩(例如，非晶硬遮罩)應用於具有開口86之記憶體結構50，所述開口曝露用於形成深軸件的區，所述深軸件將用於隔離將沿著記憶體串形成之儲存電晶體。在本具體實例中，遮罩開口86在Y方向上具有第一尺寸d1，且在X方向上具有細長的第二尺寸d4。開口86在Y方向上間隔開尺寸d2。在一個具體實例中，間距d3為尺寸d1與d2的總和，且可用於界定將在記憶體陣列(未示出)上面形成的全域字元線導體的間距，用於連接至欲形成之局部字元線閘極導體。典型地，全域字元線間距為大約100 nm或更小，其中d1為大約50 nm，且d2為大約50 nm。在如此界定開口86之情況下，諸如藉由選擇性各向異性蝕刻程序來移除犧牲材料82。然後，諸如藉由選擇性濕式蝕刻程序來移除曝露的襯裡層81。最後，藉由選擇性各向異性乾式蝕刻或原子層蝕刻(ALE)，或藉由受控的選擇性濕式蝕刻程序，移除由開口86界定之區中之半導體氧化物通道層66。因此，如在圖4(d)中所示，在欲形成LWL結構之區之間的LWL溝槽中形成軸件88。特定而言，遮罩開口86與記憶體結構50之台面重疊，且蝕刻程序與覆蓋層76之邊緣自對準，僅在LWL溝槽之區中形成軸件88。
更具體而言，應執行通道層66之蝕刻，以限制在當通道材料66已經蝕刻掉時已曝露於蝕刻劑的LWL溝槽之垂直側壁之面處對多層51之主動堆疊的任何無意的側向蝕刻。藉由移除軸件88中之通道材料，實現將在Y方向上沿著各記憶體串形成之儲存電晶體的實體分離。
參考圖4(e)，軸件88填充有介電材料，形成介電質填充軸件98。舉例而言，介電材料可為低介電常數氧化物，諸如氧化矽(SiO 2)。介電質填充軸件98用作欲在LWL溝槽中形成的毗鄰局部字元線或閘極導體之間的介電質分離。在毗鄰介電質填充軸件98之間的空間中，沿著與LWL溝槽接界(bordering)的各主動堆疊(在Y方向上)形成儲存電晶體。
在上文所描述之具體實例中，在應用於遮罩開口86以形成軸件88的蝕刻程序期間，移除通道層66。在其他具體實例中，蝕刻程序可僅移除犧牲材料82及襯裡層81，而無需移除通道層66。圖4(e1)說明替代具體實例，其中通道層66未自軸件88移除，且隨後形成的介電質填充軸件98在X方向上藉由通道層66接合。因此，在記憶體結構50a中，通道層66係在Y方向上沿著NOR記憶體串的連續層。通道層66之保留毗鄰介電質填充軸件98之部分對NOR記憶體串之儲存電晶體之操作具有最小影響。
為了形成局部字元線結構，藉由自介電質填充軸件98之間的區來移除犧牲材料82及襯裡層81，從而曝露保留在台面之側壁上之通道層66。然後，製造程序繼續進行以形成儲存電晶體之閘極介電層。參考圖4(f)，在通道層66之頂部上，將閘極介電層67沈積至LWL溝槽中之凹陷空腔之側壁上。舉例而言，可使用原子層沈積來沈積閘極介電層67。然後，閘極導體層68經沈積至凹陷空腔之剩餘體積中。在沈積步驟之後，可使用例如化學機械拋光(CMP)自記憶體結構50之頂部移除多餘的材料。圖4(f)中示出所得記憶體結構50。在各對介電質填充溝槽98之間，導電層68提供垂直局部字元線(LWL)，該垂直局部字元線用作在同一主動堆疊中垂直對準的儲存電晶體中之各者的閘電極。
在本具體實例中，記憶體結構50用於形成鐵電儲存電晶體，且閘極介電層67為鐵電極化層。鐵電極化層67可使用原子層沈積(ALD)技術來沈積，且可具有2 nm至8 nm之間的厚度。執行熱退火以在沈積的鐵電材料中形成鐵電相。在一些具體實例中，鐵電極化層67之熱退火係在其上形成導電覆蓋層之情況下實施。舉例而言，在一些具體實例中，閘極導體層68可用作導電覆蓋層。在一個具體實例中，鐵電極化層由摻雜氧化鉿材料(諸如摻雜鋯的氧化鉿(HfZrO或「HZO」))形成。在其他具體實例中，氧化鉿可摻雜有矽(Si)、銥(Ir)或鑭(La)。在一些具體實例中，鐵電極化層係選自以下各項的材料：摻雜鋯的氧化鉿(HZO)、摻雜矽的氧化鉿(HSO)、摻雜鋁鋯的氧化鉿(HfZrAlO)、摻雜鋁的氧化鉿(HfO 2:Al)、摻雜鑭的氧化鉿((HfO 2:La)、鉿鋯氮氧化物(HfZrON)、鉿鋯鋁氧化物(HfZrAlO)以及任何包括鋯雜質之氧化鉿。
在一些具體實例中，可在半導體氧化物通道層66與鐵電極化層67之間設置界面層65。在一些具體實例中，界面層65使用具有高介電常數(K)之材料(「高K」材料)形成。在一些具體實例中，界面層65可為氮化矽(Si 3N 4)層，或氮氧化矽層，或氧化鋁(Al 2O 3)層，且可具有1至2 nm之厚度。用於界面層65之其他材料可為氧化銦鎢。在一些具體實例中，界面層65可使用原子層沈積(ALD)技術來沈積，且此外，在一些具體實例中，界面層65可沈積在與鐵電極化層67相同的處理室中，而無需破壞兩層沈積之間的真空。界面層65係可選的，且在本發明之其他具體實例中可經省略。在一個具體實例中，界面層65為氧化鋁(Al 2O 3)層，且經退火以產生具有所要特性的非晶膜。在一些具體實例中，氧化鋁(Al 2O 3)層可在氧氣(O 2)、臭氧((O 3)、一氧化二氮(N 2O)、形成氣體(H 2N 2)，或氬氣(Ar)中退火。在一些具體實例中，類似於界面層65之可選界面層(未示出)可沈積在鐵電極化層67上。
在本具體實例中，閘極導體層68為金屬層，且可包括導電襯裡68a及導電填充材料68b。導電襯裡68a可為氮化鈦(TiN)襯裡或氮化鎢(WN)襯裡。導電填充材料68b可為金屬，諸如鎢(W)或鉬(Mo)，或重摻雜的n型或p型多晶矽。在本發明之具體實例中，如沈積在鐵電極化層67上之閘極導體層68用作鐵電極化層之覆蓋層，該覆蓋層具有向鐵電極化層上提供拉伸應力或壓縮力的有益效應，以輔助鐵電極化層的結晶及在鐵電膜中形成所要鐵電結晶相(斜方晶相)。在一些具體實例中，閘極導體層68由單個導電層形成，諸如氮化鈦(TiN)層或氮化鎢(WN)層。單個導電層沈積在鐵電極化層67上之凹陷空腔中。單個導電層向鐵電極化層上提供拉伸應力或壓縮力，以輔助鐵電極化層的結晶及形成所要斜方鐵電結晶相。
在一些具體實例中，包括導電襯裡68a及導電填充材料68b之閘極導體層68在相對低的溫度(諸如在300至400℃之間)下使用原子層沈積來沈積。在替代具體實例中，在沈積鐵電極化層67之後，至少導電襯裡68a在降低的溫度下沈積，諸如低於350℃的溫度，以防止鐵電極化層的結晶。此後，至少用導電襯裡68a作為導電覆蓋層來執行鐵電極化層的熱退火，以在鐵電膜中實現所要鐵電結晶相(斜方晶相)。
製造程序現在已在LWL溝槽中形成垂直局部字元線。移除在局部字元線程序中使用的遮罩。參考圖4(g)，施加遮罩83，其覆蓋LWL溝槽並保護在其中形成的局部字元線結構，同時曝露將形成輔助溝槽的開口。在一些具體實例中，遮罩為非晶硬遮罩，諸如非晶碳硬遮罩。在來自介電質填充軸件98及其間的局部字元線結構的機械支撐之情況下，使用與上文結合圖4(a)及圖4(b)所論述之實質上相同的技術形成第二組溝槽84。舉例而言，利用圖案化遮罩83作為遮罩層，選擇性地各向異性蝕刻記憶體結構。各向異性蝕刻程序蝕刻或移除由圖案化遮罩83曝露之區中之所有層，在蝕刻停止層54處停止。在溝槽蝕刻程序之後，移除遮罩之剩餘部分，且在圖4(h)中示出所得記憶體結構50。第二組溝槽84被稱為輔助溝槽。
在一些實例中，輔助溝槽84可為60 nm寬。第二組溝槽84中之各者在毗鄰的一對LWL溝槽(溝槽80)之間切割，且第二組溝槽84中之各者在毗鄰的一對第一組溝槽80之間實質上等距離切割。由於在多層結構中切割溝槽80及84，形成多層結構中之記憶體堆疊，其在本說明書中被稱為「主動堆疊」。在一些實例中，主動堆疊各自為大約40 nm寬，此為位元線之寬度。由多層51的切割產生的窄條在本文中被稱為「主動條」，且多層51亦被稱為「主動層」
在本發明之具體實例中，製造程序形成LWL溝槽以容納局部字元線結構，用於形成具有接界LWL溝槽之主動堆疊的儲存電晶體。同時，製造程序形成輔助溝槽以促進金屬替代及通道分離程序。輔助溝槽不包括局部字元線結構，且不與接界主動堆疊形成儲存電晶體。在如此形成輔助溝槽84之情況下，製造程序執行金屬替代，其中第一犧牲層72及第二犧牲層74被移除且被各別第一及第二導電層替代。
參考圖4(i)，使用例如選擇性乾式蝕刻或選擇性濕式蝕刻程序移除第一犧牲層72及第二犧牲層74，從而在通道間隔介電層63與層間犧牲層70之間形成空腔172。同時，虛擬犧牲層71亦經移除，以在絕緣層54與第一層間犧牲層70之間形成空腔172。第一犧牲層72及第二犧牲層74(以及虛擬犧牲層71)的移除藉由空腔172曝露通道層66之背面。在一個實例中，第一虛擬犧牲層72、第二虛擬犧牲層74及虛擬犧牲層71為氮化矽層，所述氮化矽層使用熱磷酸使用選擇性濕式蝕刻程序來移除。剩餘層63及70之厚度典型地為30 nm或更小，且長度為30 nm至60 nm；其藉由附接至通道層66、鐵電層67及導電襯裡68a而經保持在適當的位置。所有此等層由剛性金屬垂直局部字元線68b支撐，此沿著各記憶體串之整個長度在每個局部字元線間距重複(如在圖4(i)(i)中所示)。由跨越極其高且窄的記憶體堆疊之整個深度的金屬局部字元線提供強機械支撐的特徵導致堆疊的物理穩定性，從而即使在極其高縱橫比的記憶體結構的狀況下亦使得能夠按比例增加記憶體堆疊之高度。
然後，參考圖4(j)，導電層176沈積在記憶體結構50上。在沈積程序之前，可清除通道層66之曝露背面的任何表面氧化，而不會損壞通道層。在一些具體實例中，使用化學氣相沈積或原子層沈積來沈積導電層176。導電層176填充多層結構中之空腔172，且亦形成在輔助溝槽84之側壁上以及多層結構之頂面上。形成在多層結構之側壁(部分174)及頂面上之多餘材料藉由乾式選擇性蝕刻移除，且在一些狀況下，後續接著為選擇性濕式蝕刻程序以移除剩餘的金屬殘留物或縱肋。圖4(k)中示出所得結構。
參考圖4(k)，由於金屬替代程序，形成第一導電層62及第二導電層64。第一及第二導電層與通道層66接觸，並由通道間隔介電層63間隔開。在各多層51中，第一導電層62形成共同汲極(位元)線，且第二導電層64形成欲形成之NOR記憶體串之共同源極線。在一些具體實例中，第一導電層62及第二導電層64各自為金屬層，且可為氮化鈦(TiN)襯裡及鎢(W)層、氮化鎢(WN)襯裡及鎢(W)層、鉬層或鈷層，或上文所描述之其他導電材料。此外，在本具體實例中，記憶體結構50包括形成在絕緣層54上之虛擬金屬層61。特定而言，虛擬金屬層61形成在最底部主動層與絕緣層54之間。虛擬金屬層61形成在與第一導電層62及第二導電層64相同的金屬替代程序中，且因此具有與第一及第二導電層相同的材料成分。直接形成在絕緣層54上之虛擬金屬層61為形成在其上之記憶體堆疊提供機械支撐。
在金屬替代程序之後，輔助溝槽84現在將用於在被稱為通道分離的程序中分離各多層51之間的通道層66。參考圖4(l)，使用自主動堆疊之側面曝露層間犧牲層70的輔助溝槽84，製造程序移除第三犧牲層70，在第三犧牲層70曾經所在之位置留下空腔180。取決於用於第三犧牲層70之材料，可使用各種移除程序。舉例而言，在犧牲層70為碳層的狀況下，可藉由在氧氣環境中灰化來移除碳層。在犧牲層70為非晶矽或矽鍺的狀況下，可使用選擇性濕式或乾式蝕刻程序。圖4(l)中示出所得記憶體結構50。圖4(l)說明虛擬金屬層61的功能，用於提供記憶體堆疊的結構支撐，尤其在犧牲層70已經移除之後的通道分離程序期間。虛擬金屬層61為絕緣層54提供記憶體堆疊之機械支撐，增強通道分離程序期間的記憶體堆疊的穩定性。
如在圖4(l)中所示，如此形成之空腔180曝露主動堆疊中之多層51之間的通道層66之部分。特定而言，藉由輔助溝槽84及空腔180曝露通道層66之背面。然後，使用輔助溝槽84及空腔180來移除通道層66之曝露部分，所述曝露部分橫跨主動堆疊中之兩個毗鄰多層51(在Z方向上)。參考圖4(m)，製造程序使用輔助溝槽84及空腔180來將高蝕刻選擇性蝕刻劑遞送至通道層66之背面，以選擇性蝕刻通道層66之曝露部分，如在圖4(m)中由虛線圓所指示。因此，通道層66在Z方向上被分成各多層51。在一些具體實例中，通道層66為半導體氧化物，諸如IGZO，且製造程序在濕式蝕刻程序中使用例如硫酸、檸檬酸、乙酸或氫氧化銨(NH4OH)來選擇性地蝕刻通道層66之曝露部分。在一些具體實例中，記憶體結構50包括界面層65，且通道層66之背面蝕刻對界面層65係選擇性的，使得界面層充當背面蝕刻程序的蝕刻停止層。亦即，藉由輔助溝槽84及空腔180蝕刻通道層66之曝露部分，且當到達界面層65時，蝕刻程序將停止。在一個具體實例中，界面層65為氧化鋁(Al 2O 3)層。在另一具體實例中，背面蝕刻程序可實施為多步蝕刻程序，包括在移除最後1至2nm之通道層中使用的原子層蝕刻步驟，其中原子層蝕刻步驟在界面層65上停止或在鐵電極化層67上停止。
回到圖4(m)中所示之具體實例，當移除通道層66之曝露部分時，通道分離程序停止，且通道區域經實體分離並隔離至各主動堆疊中之各多層51。在一些具體實例中，如在圖4(m1)中所示，藉由改變蝕刻劑化學或程序，可繼續通道分離程序，以移除鐵電極化層67之現在曝露部分。在圖4(m1)之記憶體結構50b中，用作儲存電晶體之儲存層的鐵電極化層67亦與各主動堆疊中之各多層51實體分離及隔離。鐵電極化層67的分離係可選的，且在本發明之其他具體實例中可經省略。在一些狀況下，可注意藉由通道層66或鐵電介電層67的側向蝕刻來最小化過度的底切。
參考圖4(n)，在通道分離程序之後，記憶體結構50之曝露表面可經鈍化，諸如藉由形成薄襯裡層92。襯裡層92為薄介電層，諸如大約1至2 nm厚。襯裡層92可為氧化矽層、氮化矽層或氧化鋁層，並用於鈍化或密封空腔180及輔助溝槽84中之曝露表面。在一些具體實例中，襯裡層92經共形地沈積，且可使用原子層沈積(ALD)程序來沈積。在本說明書中，薄襯裡層92亦被稱為氣隙襯裡層。在一些具體實例中，襯裡層92由與界面層65相同的材料形成。在一個具體實例中，界面層65及襯裡層92皆為氧化鋁層。
參考圖4(o)，記憶體結構50中之剩餘空腔可填充有低 K介電材料185，諸如氧化矽。介電層185填充主動層之間的空腔180，且亦填充輔助溝槽84。可在完成的記憶體結構50上面形成覆蓋氧化物層97。在一些具體實例中，覆蓋氧化物層97可為氧化矽層，且可具有100 nm至200 nm之厚度。圖4(o)說明所得的記憶體結構50。
在替代具體實例中，記憶體結構50中之剩餘空腔93未經填充。相反，輔助溝槽84用於在記憶體結構50中提供氣隙隔離。參考圖4(o1)，記憶體結構50c實施兩級氣隙隔離。首先，介電層94經非共形地沈積至輔助溝槽84中，該介電層覆蓋溝槽84之側壁(亦即，覆蓋溝槽側壁上之襯裡層92)，同時覆蓋面向輔助溝槽84之層間空腔180之端部。介電層94用作覆蓋層，以在各記憶體堆疊中之毗鄰主動層51之間形成層間空隙隔離區域。在一些具體實例中，介電層94為非共形沈積的介電層，諸如氧化矽(SiO 2)層或氮化矽(Si 3N 4)。在一些具體實例中，介電層94在X方向上可具有5至10nm之厚度。介電層94藉由在主動堆疊中形成的儲存電晶體之間提供垂直方向上之隔離來實施第一級氣隙隔離。此外，介電層94亦在面向輔助溝槽84之端部處為多層51提供機械支撐。
第二，諸如藉由介電層之非共形沈積，在輔助溝槽84之頂部部分處形成介電層96。在一些實例中，諸如氧化矽(SiO 2)層之介電層沈積在圍繞溝槽圓周的輔助溝槽84之頂部部分處。沈積程序藉由生長介電層而繼續，直至介電層合併在溝槽84之中間中，從而形成覆蓋溝槽84之剩餘空腔93的覆蓋層。覆蓋氧化物層97可形成在完成的記憶體結構50上面。介電層96在接界輔助溝槽84之毗鄰主動堆疊之間的空腔93中形成氣隙隔離。介電層96藉由提供毗鄰記憶體堆疊之間的隔離並減小其間的寄生電容來實施第二級氣隙隔離。特定而言，第一級氣隙隔離具有最小化一個記憶體平面中之第一導電層(位元線)與毗鄰記憶體平面中之第二導電層(源極線)之間的寄生電容耦合的效應。第二級氣隙隔離具有最小化毗鄰主動堆疊之間的寄生電容(表示為C p)的效應。在一些具體實例中，介電層96及介電層94由相同介電材料形成。在其他具體實例中，介電層96及介電層94可由不同的介電材料形成。介電層96及覆蓋氧化物層97一起藉由防止高且窄的記憶體堆疊之長串的傾斜或塌陷而為記憶體陣列50c提供額外的機械強度及穩定性。
在進一步具體實例中，記憶體結構可經構造以包括兩級氣隙隔離中之任一者。亦即，記憶體結構可使用介電覆蓋層94形成第一級氣隙隔離，且輔助溝槽84中之剩餘空腔93填充有低 K介電材料，諸如氧化矽(SiO 2)。替代地，記憶體結構可用諸如氧化矽(SiO 2)之低 K介電材料填充層間空腔180且剩餘的空腔93被介電質覆蓋層96覆蓋，以形成第二級氣隙隔離，而無第一級氣隙隔離。可基於各主動堆疊內之儲存電晶體之間以及主動堆疊之間的期望寄生隔離量來選擇用於層間空腔及輔助溝槽空腔的隔離材料或類型。
參考圖4(o)及圖4(o1)，如此形成的記憶體結構50或50b包括在多個平面中之NOR記憶體串中配置之儲存電晶體。特定而言，儲存電晶體具有與如圖1中所描述之儲存電晶體20相同的結構。在帽氧化物層97中及其上面形成通孔及互連件，以在儲存電晶體與控制電路系統之間形成互連，諸如在基板52中形成之CuA。舉例而言，記憶體堆疊之位元線及局部字元線與在半導體基板中之CuA中形成的控制、選擇及感測電路連接。在一個實例中，使用銅金屬化程序及材料形成的全域字元線可形成在帽氧化物層97上面，以將局部字元線連接至在基板52中之CuA中形成的各別字元線驅動器。在一個實例中，圖4(p)說明具有全域字元線金屬化層194之記憶體結構50c，該全域字元線金屬化層形成在帽氧化物層97上並藉由形成在帽氧化物層97中之通孔192連接至形成在記憶體結構中之局部字元線68。在一些具體實例中，全域字元線金屬化層194為銅、鎢、鉬、鈷或其他金屬或其化合物中之一者。通孔192填充有金屬層，諸如銅或其他合適的金屬。如此經配置，各全域字元線194連接至一群組局部字元線68，以向形成在與各別垂直局部字元線相關聯的多個記憶體平面中之儲存電晶體之閘電極提供控制信號。更具體而言，全域字元線194在X方向上延伸，垂直於在Y方向上延展的共同位元線62。如在圖4(p)(i)中所示，各全域字元線連接至跨X方向配置成列之局部字元線。同時，來自各主動堆疊之不同記憶體平面的位元線藉由階梯結構連接至位元線選擇器，該階梯結構形成在Y方向上之記憶體結構之端部處。位元線選擇器將位元線連接至其各別形成在CuA中之感測放大器及電壓驅動器電路，典型地形成在階梯結構下方。
值得注意的是，圖4(p)僅為說明性的，並不旨在描繪確切的通孔及互連結構。舉例而言，將局部字元線68連接至全域字元線194的通孔192需要與通道層66隔離，以便不使閘極導體短接至儲存電晶體之通道區域。在提供隔離的同時形成通孔的各種方法係可能的。在一個實例中，通道層66可自記憶體陣列之頂部凹陷。在另一實例中，在記憶體陣列上面(在Z方向上)的記憶體結構中可包括額外虛擬層，以終止通道層66，同時延伸各閘極接觸層用於連接至通孔，以提供至全域字元線194的電連接。
圖9說明在一些具體實例中使用虛擬層形成的記憶體結構，所述虛擬層用於隔離全域字元線連接的通道層。參考圖9，記憶體結構500包括虛擬隔離層154及虛擬介電層156。在初始堆疊形成中，虛擬隔離層154可經提供為上文所描述之層間犧牲層(例如，圖4(a))，其隨後被層間隔離層替代，諸如氣隙隔離。虛擬介電層156在替代程序期間用作虛擬隔離層154之覆蓋層。特定而言，在中間處理步驟期間，移除作為層間犧牲層之虛擬隔離層154，以提供通往通道層66背面之出入開口。藉由出入開口選擇性地蝕刻通道層66。因此，通道層66與儲存電晶體之各層隔離。然後，襯裡層92(薄介電層)形成在出入開口之曝露空腔周圍，其中剩餘部分形成氣隙隔離。在本具體實例中，虛擬隔離層154因此亦為加襯有襯裡層92之氣隙隔離。在其他具體實例中，層間隔離層可為介電層，且虛擬隔離層154亦為介電層。如此構造，記憶體結構500中最頂部記憶體串的通道層66被虛擬隔離層154分離及隔離。在記憶體陣列上面形成覆蓋氧化物層106。可形成通孔112來接觸局部字元線(閘極導體層68)，而無需擔心對通道層可能的電短路。金屬化層114形成在帽氧化物層106上，以形成全域字元線。各全域字元線114藉由通孔112連接至局部字元線，以向形成在與各別垂直局部字元線相關聯的多個記憶體平面中之儲存電晶體之閘電極提供控制信號。
在上文所描述之具體實例中，使用半導體氧化物層作為儲存電晶體之通道層來形成記憶體結構。在一些具體實例中，半導體氧化物通道層形成為雙層通道，包括形成在溝槽側壁上並與形成汲極及源極線的導電層電接觸的第一半導體氧化物層，以及形成在第一半導體氧化物層上之第二半導體氧化物層。第一及第二半導體氧化物層一起形成通道層，以用作各儲存電晶體之通道區域。第一半導體氧化物層用作與其接觸的汲極及源極導電層的低接觸電阻接觸層。第二半導體氧化物層用作主通道層，為儲存電晶體之通道區域提供所要的高遷移率及高接通電流。在一些具體實例中，第一半導體氧化物層為金屬氧化物半導體材料，該金屬氧化物半導體材料向導電層提供低於由第二半導體氧化物層提供之接觸電阻的接觸電阻。在一個具體實例中，第一半導體氧化物層例如為厚度約為1 nm至2 nm的銦鋁鋅氧化物(InAlZnO或IAZO)層，且第二半導體氧化物層為厚度約為6 nm的IGZO層。在其他具體實例中，可使用向金屬層提供期望的低接觸電阻的其他半導體氧化物材料作為第一半導體氧化物層。特定而言，期望對由源極/汲極導電層引起的通道層之脫氧具有高免疫力並在熱處理期間抑制源極/汲極導電層之氧化的金屬氧化物半導體材料用作第一半導體氧化物層。
在上文所描述之具體實例中，已描述包括多個主動層(或記憶體平面)之各種記憶體結構。各記憶體結構包括多個記憶體堆疊，各記憶體堆疊包括多個主動層，以實現三維NOR記憶體串陣列。記憶體結構可用作基本構建區塊，以形成包括NOR記憶體串之多個三維陣列之高容量、高密度記憶體裝置。舉例而言，三維NOR記憶體串陣列可經配置為二維方塊陣列，各方塊包括三維NOR記憶體串陣列，該三維NOR記憶體串陣列使用上文所描述之若干記憶體結構之記憶體結構構造，且包括階梯部分及其他支援電路系統，包括在各方塊之頂部或底部處藉由全域字元線的連接佈線。
在本揭示內容之具體實例中，可使用單個主動層來形成記憶體結構。亦即，記憶體結構可包括在垂直方向上使用單層儲存電晶體形成的NOR記憶體串陣列，儲存電晶體係無接面式鐵電儲存電晶體，其具有作為通道之半導體氧化物及作為閘極介電層之鐵電極化層。在彼狀況下，不需要任何層間隔離層。替代地，可在半導體基板與單個主動層之間提供單層層間隔離。對於單層儲存電晶體，不需要任何通道分離。輔助溝槽用於執行金屬替代，以形成用作共同汲極線及共同源極線的第一及第二導電層。實際上，單個記憶體平面的記憶體結構形成二維NOR記憶體串陣列。可使用此類記憶體結構來形成記憶體裝置，其中該記憶體裝置包括二維方塊陣列，各方塊包括使用儲存電晶體及其他支援電路系統的單個記憶體平面形成的二維NOR記憶體串陣列。在單層形成中，不需要任何階梯結構，或替代地，僅單個階梯台階之階梯結構可用於連接至各NOR記憶體串之位元線。替代地，單層或兩層鐵電記憶體方塊可使其第一層位元線及其第二層位元線藉由用作通孔之埋入接觸點直接連接至位元線下面的基板中之邏輯電路。在一些實例中，如此構造的記憶體裝置適於用作嵌入式記憶體，用於在一或多個處理器核心正上面的小於10微米距離的連接器內提供高記憶體容量，用於低延遲資料密集型應用。因此，在一個實例中，包括一個或兩個記憶體平面的記憶體裝置可經構建整合至邏輯積體電路之同一半導體基板中，以用作邏輯積體電路之處理電路之嵌入式記憶體。
在上文所描述之具體實例中，通道層66在製成LWL溝槽(圖4(c))之後形成，且然後由犧牲材料保護，且隨後處理移除犧牲材料以在通道層66上形成鐵電極化層67。在一些具體實例中，鐵電極化層可與通道層66同時形成，從而避免通道層66在曝露於氧氣中或在高溫退火期間氧化。在一些狀況下，可在不破壞真空之情況下在同一處理室中形成兩個層，此使得同時形成兩個層更加高效。圖8(a)及圖8(b)說明在本發明之具體實例中用於製造包括HNOR記憶體串之記憶體結構的替代程序。圖8(a)及圖8(b)說明以與上文所描述之實質上相同的方式構造的記憶體結構50d，且為了簡化論述，將不重複該結構及構造方法。圖8(a)及圖8(b)以及先前圖中相同的元件給出相同的附圖標記，且將不再進一步描述。
首先，參考圖8(a)，其說明在記憶體結構50d中形成LWL(或操作)溝槽80之後的中間處理步驟，在溝槽80之側壁上沈積通道層66。舉例而言，通道層66為半導體氧化物層，諸如銦鎵鋅氧化物(IGZO)。然後，將閘極介電層67沈積至通道層66上。舉例而言，閘極介電層67為鐵電極化層，諸如摻雜氧化鉿層。可選的界面層65可形成在通道層66與閘極介電層67之間。舉例而言，界面層65可為超薄氮化矽(Si 3N 4)層，或氮氧化矽層，或氧化鋁(Al 2O 3)層。然後，沈積襯裡層81以覆蓋閘極介電層67，並用犧牲材料82填充溝槽80中之剩餘體積。在一個具體實例中，襯裡層81可為低溫(低於500℃)氮化矽層或未摻雜非晶矽層，且犧牲材料82係矽鍺。在沈積步驟之後，可使用例如化學機械拋光(CMP)自記憶體結構50c之頂部移除多餘材料。
形成記憶體結構50d之程序以與上文參考圖4(d)至圖4(o)(或圖4(o1))所描述之相同方式繼續，惟除在圖4(f)中之介電質填充軸件98之間形成局部字元線結構的處理步驟期間，僅形成閘極導體層68，此係因為在此處理步驟處已形成閘極介電層67。在形成記憶體結構50d中，閘極介電層67之熱退火可在閘極導體層68沈積在閘極介電層上之後執行。以此方式，閘極導體層68用作覆蓋層，用於用作閘極介電層之鐵電材料的結晶。
圖8(b)中示出製造程序結束時所得記憶體結構。參考圖8(b)，記憶體結構50c包括通道層66及閘極介電層67，二者皆沿著Y方向在介電質填充軸件98之間延伸。無閘極介電層67在X方向上形成在介電質填充軸件98之側面上。此導致記憶體結構50d中之鐵電儲存電晶體具有比上文所描述記憶體結構之儲存電晶體稍寬的電晶體寬度(W)。記憶體結構50d中之儲存電晶體的更長電晶體寬度在讀取操作期間提供更高的讀取電流。
預充電電晶體
在本發明之具體實例中，記憶體結構包括無接面式鐵電儲存電晶體之三維NOR記憶體串陣列。各NOR記憶體串中之儲存電晶體共用共同源極線及共同汲極線(共同位元線)。可自三維結構中之各源極線之一端或兩端分別直接施加各共用共同源極線上之電壓。在一些具體實例中，共用共同源極線係電浮動，且使用預充電電晶體自共同位元線施加源極電壓，以便消除在三維結構之階梯部分處提供至源極線之連接器線的需求。在一個具體實例中，藉由使用沿著記憶體串形成之一或多個預充電電晶體的預充電操作，將給定源極線上之源極電壓設定為所要電壓值(諸如接地電壓)，且然後在預充電操作之後，源極線保持浮動。特定而言，預充電操作將共同位元線設定為所要電壓，且然後預充電電晶體瞬間接通，以將共同位元線短接至共同源極線，以將位元線電壓轉移至源極線。因此，共同源極線自共同位元線上之電壓充電至等於位元線電壓之電壓。在預充電操作完成之後，預充電電晶體被關斷。共同源極線藉由源極端子處之寄生電容，諸如NOR記憶體串中之儲存電晶體之源極端子及多個局部字元線閘極端子之間的寄生電容，維持相對恆定電壓。
在本發明之具體實例中，可使用各種方案在上文所描述之的三維NOR記憶體串陣列中提供預充電電晶體。
在第一具體實例中，NOR記憶體串中之選定鐵電儲存電晶體被指定為預充電電晶體。圖5(a)為在X-Y平面中之記憶體結構之一部分的剖面圖，說明在本發明之具體實例中具有指定預充電電晶體之NOR記憶體串。參考圖5(a)，記憶體結構200包括主動堆疊，該主動堆疊使其中形成有局部字元線之操作溝槽及用於金屬替代及通道分離程序的輔助溝槽接界。在本說明中，剖面圖在主動堆疊中給定主動層之第一導電層62處截取。第一導電層62形成記憶體串之共同位元線。鐵電儲存電晶體220形成在共同位元線62與通道層66、鐵電極化層67及閘極導體68的各交叉點處。圖5(a)說明四個記憶體串210-1至210-4，該四個記憶體串形成為沿著四個主動堆疊(由各別第一導電層62-1至62-4表示)在Y方向上延伸。舉例而言，各記憶體串210包括沿著主動堆疊62形成並與沿著主動堆疊62之所有局部字元線結構相交的鐵電儲存電晶體220。儲存電晶體220藉由介電質填充軸件98與記憶體串中之其他儲存電晶體隔離。
值得注意的是，在記憶體結構200中，與LWL溝槽接界之各記憶體平面中之一對記憶體串210具有共用局部字元線結構之對應儲存電晶體。因此，各局部字元線啟動各記憶體平面中與LWL溝槽接界的記憶體串中之兩個鐵電儲存電晶體。在一個實例中，回應於局部字元線68-1經選擇，與各別記憶體串210-1及210-2相關聯的鐵電儲存電晶體220-1及220-2被啟動。共同位元線62-1及62-2依次被選擇以提供存取，且適當的電壓經提供至經啟動鐵電儲存電晶體220-1及220-2。在另一實例中，回應於局部字元線68-2被選擇，與各別記憶體串210-3及210-4相關聯的鐵電儲存電晶體220-3及220-4被啟動。共同位元線62-3及62-4依次經選擇以提供存取，且適當電壓經提供至經啟動鐵電儲存電晶體220-3及220-4。在一些具體實例中，當儲存電晶體220-1經抹除時，可能處於程式化狀態的儲存電晶體220-2亦需要被保護以免被抹除。作為鐵電儲存電晶體220-1之典型抹除操作之實例，抹除操作可需要施加至局部字元線68-1的3.0伏，及施加至其位元線62-1的0.0伏。為了防止抹除鐵電儲存電晶體220-2(其共用相同的局部字元線68-1，且因此在其控制閘極上具有相同3.0伏)，其位元線62-2必須保持在足夠接近3.0 V的禁止電壓Vinhb，以避免鐵電儲存電晶體220-2之極化狀態翻轉。同樣適用於所有程式化及程式化禁止操作，以及適用於禁止干擾正存取之平面上面或下面的不同平面上之鐵電儲存電晶體之極化狀態，未正存取之平面但仍曝露於其共用局部字元線上之電壓。
在本具體實例中，各記憶體串210中選定數目個儲存電晶體220經指定用作預充電電晶體230。在一個實例中，沿著記憶體串之每二百五十(250)個儲存電晶體中之一個儲存電晶體將經指定為預充電電晶體230。在兩千(2000)個或更多個儲存電晶體的記憶體串中，分散遍及記憶體串之8至10個儲存電晶體可經指定為預充電電晶體。圖5(a)說明記憶體串210-1至210-4之一部分，其中各記憶體串210中之兩個儲存電晶體230已經指定為預充電電晶體。整個記憶體串210可包括經指定為預充電電晶體的8至10個儲存電晶體。
在各預充電操作中，一或多個預充電電晶體經啟動用於設定共同源極線電壓。在一些具體實例中，在各預充電操作中僅使用一子組指定預充電電晶體。舉例而言，在預充電操作期間，記憶體串210中之一或多個指定預充電電晶體由記憶體控制器啟動以執行預充電操作。在一個具體實例中，記憶體控制器不時地隨機選擇或旋轉指定預充電電晶體之實體位址，以使得在記憶體操作過程中選擇記憶體串中不同子組預充電電晶體。隨機化各記憶體串中之預充電電晶體的使用具有減小各指定預充電電晶體在重複預充電操作中可經歷的電應力的效應。在一個實例中，在每X數目個預充電操作之後或在每個給定的時間間隔之後，記憶體控制器改變欲使用之預充電電晶體的實體位址，使得記憶體串中之不同子組預充電電晶體經選擇用於下一組X數目個預充電操作。在本說明書中，預充電操作可啟動一或多個預充電電晶體，且一「子組」預充電電晶體係指本說明書中之一或多個預充電電晶體。
在替代具體實例中，記憶體控制器藉由週期性刷新操作來判定指定預充電電晶體之健康狀況。在記憶體控制器藉由刷新操作判定某些預充電電晶體具有指示電晶體即將失效的健康狀況之情況下，諸如當預充電電晶體展現出高洩漏電流時，記憶體控制器可淘汰那些預充電電晶體，並用各別記憶體串中之其他指定預充電電晶體來替代所述預充電電晶體。
在第二具體實例中，在各NOR記憶體串中提供預充電電晶體作為鐵電儲存電晶體，較佳地具有增加的通道寬度。圖5(b)為在X-Y平面中之記憶體結構之一部分的剖面圖，說明在本發明之具體實例中具有預充電電晶體之NOR記憶體串。圖5(a)及圖5(b)中之相同的元件給出相同的附圖標記，且將不再進一步描述。參考圖5(b)，在各NOR記憶體串中提供預充電電晶體250作為鐵電儲存電晶體，具有增加的通道寬度。亦即，記憶體串210中之預充電電晶體250以與儲存電晶體220相同的方式構造，但經構造有在Y方向上大於儲存電晶體220之寬度的寬度。數個預充電電晶體250可設置在各記憶體串中，並分散在各別記憶體串中。增加鐵電儲存電晶體之通道寬度具有增加儲存電晶體之接通電流(Ion)之效應。因此，如與儲存電晶體220相比，預充電電晶體250具有更大的接通電流。預充電電晶體250因此具有增加的接通電流及增加的驅動，用於在預充電操作期間有效地將共同源極線加偏壓至共同位元線電壓。
在第三具體實例中，在各記憶體串中形成非記憶體電晶體以用作預充電電晶體。圖5(c)為在X-Y平面中之記憶體結構之一部分的剖面圖，說明在本發明之具體實例中具有預充電電晶體之NOR記憶體串。圖5(a)及圖5(c)中之相同的元件給出相同的附圖標記，且將不再進一步描述。參考圖5(c)，在各記憶體串210中提供預充電電晶體270作為非記憶體電晶體。在本具體實例中，預充電電晶體270為使用與儲存電晶體相同的半導體氧化物通道層66形成的無接面式電晶體，但在通道層與閘極導體276之間使用不可極化的閘極介電質膜272。數個預充電電晶體270可設置在各記憶體串中，並分散遍及各別記憶體串中。
為了在圖5(c)中之記憶體結構260中形成預充電電晶體270，將遮罩應用於記憶體結構260以覆蓋具有曝露欲形成預充電電晶體之位置的開口的所有記憶體串210。應注意，預充電電晶體270可在記憶體陣列之中間處理步驟期間形成。舉例而言，預充電電晶體270可在形成通道層66之後(例如，在圖4(c)中之處理步驟之後)但在局部字元線處理之前(例如，在圖4(d)中之處理步驟之前)形成在記憶體結構260中。
使用界定預充電電晶體開口之遮罩，覆蓋通道層66之襯裡層81及犧牲材料82經移除，諸如藉由一或多個濕式蝕刻程序。然後，在通道層66上，在凹陷空腔之側壁上沈積閘極介電層272。在一個具體實例中，閘極介電層272為氧化矽(SiO 2)層。在其他具體實例中，閘極介電層272可為氧化鉿層(HfO 2)，或被氮氧化矽(Si 2NO 3)覆蓋之氧化矽(SiO 2)夾層，或氧化鋁(Al 2O 3)。然後，沈積導電層以用作預充電電晶體270之閘極導體。閘極導體可包括連續沈積的導電襯裡層274及低電阻率導體276。在一些具體實例中，導電襯裡層274為氮化鈦(TiN)層，且導體276為重摻雜多晶矽層或鎢(W)層。多餘的沈積材料可藉由CMP自記憶體結構之頂部移除。如此形成的預充電電晶體270由作為控制閘電極之導體276控制。在形成預充電電晶體270之後，製造程序可覆蓋預充電電晶體270並曝露與記憶體陣列相關聯的區，以繼續製作儲存電晶體。在一些具體實例中，預充電電晶體270之閘電極連接至形成在記憶體陣列上面的全域字元線，該全域字元線連接至形成在CuA中之控制電路，以允許控制電路或與其耦合之記憶體控制器選擇並啟動預充電電晶體270來執行預充電操作。
增強邊緣場效
在圖1之記憶體結構10中，因此形成之鐵電儲存電晶體20之通道長度由通道間隔介電層23之厚度L1判定。在本發明之具體實例中，較短的通道長度，諸如小於10 nm之L1，可加強鐵電介電層中之極化效應之鐵電儲存電晶體之電邊緣場效，此增強鐵電介電層中之極化效應。再次參考圖1，當在位元線(BL)電極22與控制閘電極28之間施加抹除或程式化電壓時，將兩個電極之間的電場施加至鐵電介電層27之與BL電極直接相對的一部分上，以在鐵電介電層27中引起期望的極化改變。電場進一步包括延伸至通道26之一部分中之邊緣場。
在一些具體實例中，藉由在抹除及程式化操作期間將位元線(BL)及源極線(SL)加偏壓至相同的電壓，邊緣電場經進一步加強。換言之，鐵電儲存電晶體之位元線(BL)及源極線(SL)在抹除及程式化操作期間用作單個電極。隨著位元線及源極線作為單個電極加偏壓，來自位元線22及源極線24兩者之邊緣電場自兩端延伸至通道26中，且當通道足夠短時，邊緣電場與通道26之大部分或整個長度重疊。藉由在單電極模式下對鐵電儲存電晶體加偏壓以加強邊緣電場，鐵電介電層之極化經增強，此可在抹除及程式化狀態之間產生更寬的臨限電壓窗。
在一個具體實例中，當記憶體結構實施浮動源極架構時，上文所描述預充電電晶體可用於在抹除或程式化操作期間促進位元線22及源極線24的電壓均衡，使得位元線22及源極線24作為聯合電極操作，以最大化鐵電介電層27之邊緣場覆蓋。
在本發明之另一具體實例中，邊緣電場藉由使用毗鄰位元線之通道間隔區域中之高介電常數(高K)介電層來增強。圖6(a)、圖6(b)、圖6(c)及圖6(d)說明替代具體實例中無接面式鐵電儲存電晶體的詳細構造。圖1及圖6(a)至圖6(d)中之相同元件給出相同的附圖標記，且可不再進一步詳細描述。首先參考圖6(a)，鐵電儲存電晶體300a包括形成NOR記憶體串之共同汲極線之位元線22，及形成NOR記憶體串之共同源極線之源極線24，位元線22及源極線24由通道間隔介電層320a間隔開。儲存電晶體300a進一步包括沿著記憶體堆疊之側壁垂直形成之半導體氧化物通道層26，且與位元線22及源極線24兩者接觸。鐵電介電層27及閘極導體層28形成在毗鄰通道層26之記憶體堆疊之側壁上。在一些具體實例中，可在通道層26與鐵電介電層27之間設置可選的界面層25。在本具體實例中，閘極導體層28包括作為黏著層之導電襯裡28a及低電阻率導體28b。儲存電晶體300a藉由層間隔離層15與堆疊中之毗鄰儲存電晶體隔離，該層間隔離層可包括由襯裡層15b環繞之氣隙隔離15a。如此經配置，儲存電晶體300a係無接面式鐵電儲存電晶體。
在本發明之具體實例中，通道間隔物介電層320a包括第一介電層330及第二介電層350。第二介電層350形成在位元線22與第一介電層330之間。第二介電層350之介電常數大於第一介電層330之介電常數，且在本說明書中被稱為高介電常數(高 K)介電層。在一些實例中，如本說明書中使用之高介電常數介電層或高K介電質係指介電常數大於氧化矽層之介電常數的介電層。藉由毗鄰位元線22併入高 K介電層350，位元線電極22與閘電極28之間的邊緣電場集中在通道26最靠近於位元線22之部分，此具有在程式化及抹除操作期間增強鐵電極化層27之極化效應的效應。
在一些具體實例中，高 K介電層350可使用氮化矽(具有約6之介電常數)或氧化鉿(具有約19之介電常數)來形成。可使用的其他高 K介電材料包括氮氧化矽(SiON)。同時，第一介電層330可使用二氧化矽(具有約4的介電常數)形成。在一些具體實例中，第一介電層330具有厚度L2且高 K介電層350具有厚度L3，且鐵電儲存電晶體300具有有效通道長度L1=L2+L3。在一個實例中，厚度L2為15 nm，且厚度L3為10 nm，且儲存電晶體300之有效通道長度為25 nm。可在製造程序中藉由在形成多層疊堆之沈積程序中包括高K介電層提供高 K介電層350，例如參考圖4(a)所描述。替代地，高 K介電層可最初提供為犧牲層，隨後由所要材料替代以形成高 K介電層。
當在位元線電極22與控制閘電極28之間施加極化電壓時，高 K介電層350之高介電常數用於集中在通道26上方延伸之邊緣電場。若位元線導電層22極其薄(例如，20 nm或更薄)，那麼邊緣電場之加強是尤其有效的，在該狀況下，在抹除或程式化操作期間，對自場邊緣至通道26中之電場的任何貢獻增強極化效應。
在圖6(a)中所示之具體實例中，高 K介電層350僅毗鄰位元線導電層22設置。在其他具體實例中，如在圖6(b)中所示，鐵電儲存電晶體300b可形成有通道間隔介電層320b，其包括兩個高 K介電子層。參考圖6(b)，通道間隔介電層320b可包括毗鄰位元線導電層22設置之第一高 K介電層350及毗鄰源極線導電層24設置之第二高 K介電層352。窄介電層330可分離第一高 K介電層350及第二高 K介電層352。在替代具體實例中，整個通道間隔介電層可完全由高 K介電層形成，諸如介電常數大於氧化矽層之介電常數的介電層。
圖6(c)及圖6(d)說明在一些具體實例中包括虛擬背閘極之鐵電記憶體電晶體的替代構造。參考圖6(c)，鐵電記憶體電晶體300c包括在通道間隔層320c中形成的虛擬背閘極。特定而言，通道間隔層320c包括毗鄰位元線導電層(BL) 22設置之第一介電子層330a及毗鄰源極線導電層(SL)24設置之第二介電子層330b。通道間隔層320c進一步包括設置在介電子層330a與330b之間的第三子層360，且從而與位元線導電層22及源極線導電層24電絕緣。因此，第三子層360為電浮動子層。第一介電子層330a及第二介電子層330b可為任何介電材料，諸如二氧化矽，或氮化矽，或高介電常數介電材料，諸如氧化鉿。子層360可使用選自半導體之材料或諸如氮化鈦(TiN)、鎢、鉬或其他金屬材料之低電阻率材料來形成。在一些實例中，子層360可為未摻雜矽、P型或N型摻雜矽、未摻雜多晶矽，或P型或N型摻雜多晶矽。
在一些具體實例中，介電子層330a及330b可為二氧化矽層，而子層360可例如為非晶矽層，或多晶矽層，或矽鍺層。子層360可為未摻雜的，或可經摻雜有硼以形成P型半導體層，或摻雜有磷以形成N型半導體層。子層360與通道層26之通道部分372重疊，該通道層為氧化物半導體材料，諸如IGZO。介電界面層374設置在子層360與通道部分372之間，以將子層360與通道層26隔離。在一個具體實例中，在通道層26與子層360之間設置超薄介電界面層374(諸如在0.5 nm與2 nm之間)。在一個具體實例中，介電界面層為二氧化矽、氮化矽、氮氧化矽、氧化鋁或高介電常數材料(諸如氧化鉿)中之一者。
如此經配置，子層360電容耦合至位元線導電層22及源極線導電層24兩者，在圖6(c)中由各別電容器C1及電容器C2表示，以及電容耦合至通道層26。在鐵電記憶體電晶體300c之程式化或抹除操作期間，可使施加到位元線及源極線之電壓彼此跟蹤，例如，藉由連接在位元線與源極線之間的預充電電晶體。在位元線22及源極線24經如此加偏壓之情況下，位元線及源極線亦用於電容保持電浮動子層360之電壓。如此操作，子層360成為通道層26之通道部分372之虛擬背閘極。在本說明書中，術語「虛擬(dummy)」在本文中用於表示子層360為電浮動的，亦即，子層360未硬連線連接至電壓源；相反，藉由跟隨電容耦合位元線、源極線及通道部分372之電壓來建立子層360上之電壓。具有在垂直前閘極28與水平後閘極360之間形成的通道之鐵電記憶體電晶體300c的此配置加強硬連線前閘極28與浮動虛擬後閘極360之間的極化場，導致對於抹除及程式化極化狀態兩者沿著通道區域之通道部分372的最大極化。在一些具體實例中，虛擬背閘極360之摻雜類型及濃度判定其相對於通道層26之功函數，且因此可在移位鐵電記憶體電晶體300c之固有臨限電壓中起作用。
在鐵電記憶體電晶體300c中，子層330a、360及330b一起構成電晶體之通道長度L1。在圖6(c)中所示之具體實例中，三個子層在位元線22與源極線24之間的Z方向上具有近似相同之厚度。在其他具體實例中，子層330a及330b經製成比子層360薄，允許通道段372佔據電晶體通道之更多或幾乎整個通道長度L1。在一些具體實例中，介電子層330a及330b可薄至大約1至7 nm，而子層360之厚度可為數倍厚。舉例而言，介電子層330a及330b中之各者可薄至3 nm。如此經配置，可使虛擬背閘極360之通道部分372幾乎覆蓋通道層26之整個通道長度L1。由子層360形成之虛擬背閘極之此延伸長度具有降低跨記憶體晶粒或跨記憶體晶粒之晶圓的鐵電儲存電晶體300c之抹除及程式化極化狀態的臨限電壓可變性的益處。
圖6(d)說明包括虛擬背閘極之鐵電記憶體電晶體的替代具體實例。在圖6(d)中所示之具體實例中，鐵電記憶體電晶體300d具有通道間隔層320d，該通道間隔層包括介電子層330c，該介電子層形成為環繞形成虛擬背閘極之子層360的介電襯裡層。特定而言，介電子層330c為介電質絕緣體襯裡層，諸如二氧化矽、氮化矽、氮氧化矽、氧化鋁或高介電常數材料(諸如氧化鉿)中之一者，其沿著位元線導電層22、源極線導電層22及毗鄰位元線22與源極線24之間的通道層26的垂直側壁區域形成。在一些具體實例中，介電襯裡層330c可具有1至10 nm之厚度，且在一些實例中典型地具有2 nm至5 nm之間的厚度。在一些具體實例中，虛擬背閘極360可藉由自輔助溝槽出入來形成。形成虛擬背閘極之子層360可使用上文參考圖6(c)所描述之材料形成，包括未摻雜或摻雜的半導體或低電阻率材料。舉例而言，如上文在圖4(h)中所示，在形成輔助溝槽之後，提供至主動堆疊之背面出入口，使用來自輔助溝槽之出入口藉由選擇蝕刻來移除較早沈積之犧牲層，諸如圖4(a)中之層63，以形成凹陷空腔。在移除犧牲層63之後，介電子層330c可藉由沈積程序(諸如原子層沈積)再次使用通過輔助溝槽之出入口形成在凹陷空腔之壁上。因此，介電襯裡層330c沈積在凹陷空腔之曝露側壁上，使位元線22、通道層26及源極線24絕緣。然後用沈積的子層360自輔助溝槽填充凹陷空腔中之剩餘空間，以形成用於記憶體電晶體330d之虛擬背閘極，如在圖6(d)中所示。作為一實例，若背閘極360由摻雜非晶矽形成，且若背閘極360之所要長度L1為15奈米，則大約8至10奈米之摻雜非晶矽的沈積將填充凹陷空腔。在沈積程序中，8至10 nm之不需要的殘留矽將沈積在凹陷空腔外部之輔助溝槽之側壁上及其他周邊結構上。此等殘留矽可藉由受控選擇性矽蝕刻來移除，包括原子層蝕刻(ALE)以完整地保留空腔內之大部分矽，以形成背閘極360，同時避免記憶體堆疊(Z方向)中毗鄰記憶體平面之位元線22與源極線24之間的電短路。在本揭示內容之具體實例中，背閘極替代程序可在上文參考圖4(i)至圖4(k)所描述之金屬替代程序之前或之後實施。
如此經配置之記憶體電晶體300d中，使虛擬背閘極之通道部分372幾乎覆蓋通道層26之整個通道長度L1。當經選擇用於抹除或程式化時，電晶體300d在作為一個電容器電極的垂直(在Z方向上)閘極導體28與水平(在Y方向上)虛擬背閘極360之間的交叉區處作為虛擬電容器操作，與位元線22及源極線24一起構成另一電容器電極。此虛擬電容器配置增強跨鐵電介電層27之極化場，並改良跨通道36之整個長度之極化均勻性，此在不存在背閘極360之情況下將主要取決於位元線22及源極線24中之各者處的極化邊緣場。電晶體300d之配置亦改良跨記憶體晶粒以及跨記憶體晶粒之晶圓的臨限電壓均勻性。此係因為極化區372基本上被位元線22及源極線22下面之緊密毗鄰極化區自兩側屏蔽。
在圖6(c)及圖6(d)之鐵電記憶體電晶體300c及300d中，在抹除、程式化或讀取操作期間，所選位元線BL與源極線SL之間的電壓差保持在足夠低的電壓值，以避免電子自位元線或源極線注入至浮動背閘極360中。舉例而言，電壓差可在0.05 V至0.5 V的範圍內。
在一些具體實例中，背閘極360上之電壓藉由經由輔助溝槽(在圖6(c)、圖(6d)中未示出)接入的導電連接器硬連線連接至外部電壓源。此允許記憶體陣列配置，其中外部電壓可由記憶體堆疊中沿著Z方向之多於一個記憶體平面的背閘極360共用。
圖6(e)及圖6(f)說明替代具體實例中無接面式鐵電儲存電晶體的詳細構造。特定而言，圖6(e)及圖6(f)說明在通道間隔區域中具有高介電常數(高K)介電層之無接面式鐵電儲存電晶體的替代具體實例。圖1、圖6(a)至圖6(d)及圖6(e)至圖6(f)中之相同元件給出相同的附圖標記，且可不再進一步詳細描述。圖6(e)說明包括設置在位元線導電層22與源極線導電層24之間並毗鄰且接觸通道層26的側壁高 K介電層356之鐵電儲存電晶體300e。圖6(f)說明處於中間處理步驟的鐵電儲存電晶體300e，以說明在一些具體實例中用於形成側壁高K介電層的方法。
首先參考圖6(e)，鐵電儲存電晶體300e包括形成NOR記憶體串之共同汲極線之位元線22，及形成NOR記憶體串之共同源極線之源極線24，位元線22及源極線24由通道間隔介電層320e間隔開。儲存電晶體300e進一步包括沿著記憶體堆疊之側壁垂直形成之半導體氧化物通道層26，且與位元線22及源極線24兩者接觸。鐵電介電層27及閘極導體層28形成在毗鄰通道層26之記憶體堆疊之側壁上。在一些具體實例中，可在通道層26與鐵電介電層27之間設置可選的界面層25。在本具體實例中，閘極導體層28包括作為黏著層之導電襯裡28a及低電阻率導體28b。儲存電晶體300e藉由層間隔離層15與堆疊中之毗鄰儲存電晶體隔離，該層間隔離層可包括由襯裡層15b環繞之氣隙隔離15a。如此經配置，儲存電晶體300e係無接面式鐵電儲存電晶體。
在本發明之具體實例中，通道間隔物介電層320e包括第一介電層330及第二介電層356。第二介電層356，亦被稱為側壁高K介電層，形成在位元線22與源極線24之間，且毗鄰於通道層26且與其實體及電接觸。第二介電層356，作為高K介電層具有大於第一介電層330之介電常數的介電常數。在一些實例中，如本說明書中使用之高介電常數介電層或高K介電層係指介電常數大於氧化矽層之介電常數的介電層。在一些具體實例中，第二介電層在X方向上之厚度在第一介電層之厚度的3至10%之間。藉由將高K介電層356併入在通道層26之側壁上在位元線22與源極線24之間，來自位元線電極22及源極線電極24之邊緣電場集中在通道間隔區域中之通道26之部分中，其具有作為背閘極的效應，以在程式化及抹除操作期間增強鐵電極化層27之極化效應。
在一些具體實例中，高 K介電層356可使用氮化矽或氧化鉿(HfO 2)或氮氧化矽(SiON)形成。同時，第一介電層330可使用二氧化矽形成。在一些具體實例中，第一介電層330及側壁高K介電層356在Z方向上具有20至25 nm之厚度，此亦建立鐵電儲存電晶體300e之有效通道長度。
在一些具體實例中，側壁高K介電層356可在製造程序中藉由在通道間隔絕緣層中形成凹槽並蝕刻共形沈積高K介電層來提供。在一些實例中，在多層堆疊之沈積程序(例如，圖4(a))及多層堆疊的圖案化以形成局部字元線溝槽80(例如，圖4(b))之後，諸如藉由使用原子層蝕刻(ALE)程序，使通道間隔介電層330凹陷，如在圖6(f)中所示。在一些具體實例中，通道間隔介電層330為氧化矽層，且凹陷2至6 nm。然後，參考圖6(f)，在溝槽之側壁上沈積保形高K介電材料層355，填充通道間隔介電層330中之凹部。在一些具體實例中，高K介電層355為氧化鉿(HfO 2)層。在沈積高K介電層355之後，高K介電層355經各向異性地回蝕刻至溝槽80之側壁，如由虛線357所示。通道間隔介電層之凹部中之高K介電層之剩餘部分形成側壁高K介電層356(圖6(e))。在一些具體實例中，共形沈積的高K介電層355具有約形成在通道間隔件介電層中之凹部之厚度的兩倍的厚度。舉例而言，當通道間隔介電層凹陷2至6 nm時，共形沈積的高K介電層355可具有4至12 nm之厚度。以此方式，形成在溝槽側壁上之高K介電層355可經回蝕，而部分保留在凹陷區中。鐵電儲存電晶體之製造程序繼續進行通道層的沈積，並繼續形成局部字元線結構，如上文參考圖4(c)至圖4(p)所描述。因此形成包括側壁高K介電層356之鐵電儲存電晶體300e，如在圖6(e)中所示。
在一些具體實例中，鐵電記憶體電晶體300c及300d可使用上文參考圖4(a)至圖4(p)所描述之製造程序來形成。舉例而言，介電子層300a及300b以及子層360可在製造程序中藉由在形成多層堆疊的沈積程序中包括子層來提供，諸如參考圖4(a)所描述。替代地，子層可最初提供作為犧牲層，隨後由介電子層330a、300b及虛擬背閘極子層360之期望材料選擇性地替代。
圖7為在本發明之替代具體實例中包括3維NOR記憶體串陣列之記憶體結構的剖面圖。參考圖7，記憶體結構400以與上文所描述之實質上相同的方式構造，且為了簡化論述，將不重複該結構及構造方法。圖7以及先前圖中相同的元件給出相同的附圖標記，且將不再進一步描述。在本具體實例中，記憶體結構400構造有金屬支撐件以對如此形成之記憶體堆疊提供錨定及支撐。當記憶體結構包括大量的記憶體平面，諸如16或32或更多的記憶體平面(或主動層)時，金屬支撐件特別有益。在一些具體實例中，記憶體結構400包括基底金屬層410，該基底金屬層形成在主動層之底部處並附接至絕緣層54，以在形成於其上之LWL溝槽中提供閘極導體68的金屬支撐及錨定，從而固定毗鄰LWL溝槽形成的主動層51。在本具體實例中，基底金屬層410為以與用作儲存電晶體之汲極線及源極線的第一及第二導電層中之一者相同的方式形成的虛擬金屬層，如上文參考圖4(a)至圖4(p)所描述。舉例而言，基底金屬層410可藉由金屬替代程序來形成，其中初始犧牲層經移除並用金屬層替代。
更具體而言，如在圖4(a)中所示及所描述，在形成多層51及層間犧牲層70之薄膜沈積期間，基底金屬層410可作為額外犧牲層71引入。亦即，在沈積剩餘的薄膜層之前，可在絕緣層54上沈積額外金屬替代犧牲層。如在圖4(k)中所示，隨後處理用諸如鎢、或加襯氮化鈦之鎢或加襯氮化鎢之鎢的金屬層替代額外犧牲層，以形成虛擬金屬層61。
在本具體實例中，記憶體結構400進一步包括由Z方向上之閘極導體68之金屬柱提供的金屬支撐件。在形成閘極導體層之製造期間，諸如在圖4(f)中所示之步驟期間，在移除犧牲材料82及襯裡81之後，可各向異性地蝕刻凹陷空腔，以穿透LWL軸件之底部至絕緣層54中。閘極導體層68之後續沈積包括在絕緣層54中形成閘極導體之部分420。藉由將閘極導體層68延伸至絕緣層54中，閘極導體層68經錨定至絕緣層中，並為形成在閘極導體兩側上之記憶體堆疊提供額外支撐。在一些具體實例中，絕緣層54為碳氧化矽(SiOC)層。
在本說明書中，用於形成鐵電儲存電晶體之三維NOR記憶體串的層尺寸及厚度或材料僅作為說明性實例提供，並不旨在為限制性。在其他具體實例中，可使用其他尺寸及厚度值或其他材料來形成本發明之記憶體結構。
上文藉由在三維水平NOR記憶體串中配置無接面式鐵電儲存電晶體來說明本文中所揭示之記憶體結構。在其他具體實例中，藉由應用與本文中所揭示之實質上相同的原理及方法，亦可藉由在三維垂直NOR記憶體串中配置鐵電儲存電晶體來形成記憶體結構。垂直或非記憶體串在2021年12月22日提交申請的標題為「垂直NOR薄膜電晶體串及其製造(Vertical NOR Thin-film Transistor Strings and Fabrication Thereof)」的共同待決及共同轉讓的美國專利申請案第17/559,101號中描述。在一些具體實例中，記憶體串之儲存電晶體沿著實質上垂直於半導體基板之平坦表面的方向配置，以形成無接面式鐵電儲存電晶體之垂直NOR記憶體串。
圖10(a)及圖10(h)說明在本發明之具體實例中用於製造包括HNOR記憶體串之記憶體結構的替代程序。圖10(a)至圖10(h)說明以與上文所描述類似的方式構造的記憶體結構50e。圖10(a)至圖10(h)以及先前圖中相同的元件給出相同的附圖標記，且將不再進一步描述。
首先，參考圖10(a)，在記憶體結構中形成LWL(或操作)溝槽80之後的中間處理步驟中示出記憶體結構50e，其包括連續形成在半導體基板52上之絕緣層54上之層間犧牲層70及主動層51。通道層66共形地沈積在溝槽80之側壁上。舉例而言，通道層66為半導體氧化物層，諸如銦鎵鋅氧化物(IGZO)。然後，沈積襯裡層81以覆蓋通道層66，並用犧牲材料82填充溝槽80中之剩餘體積。在一個具體實例中，襯裡層81可為氮化矽層或未摻雜非晶矽層，且犧牲材料82係矽鍺或碳。在沈積步驟之後，可使用例如化學機械拋光(CMP)自記憶體結構50e之頂部移除多餘的材料。圖10(a)中示出所得記憶體結構50e。在本說明中，溝槽80經說明為具有錐形側壁，以更接近地描繪實際的製造程序條件，其中溝槽開口在半導體結構中朝向開口的底部或深度可具有更小的尺寸，作為形成溝槽開口之高縱橫比蝕刻的結果。
在本實例中，記憶體結構50e進一步包括最頂層的層間犧牲層70及形成在最頂部層間犧牲層70上之虛擬介電層610。最上部層間犧牲層70隨後將被層間隔離層(諸如氣隙隔離)替代。在替代程序期間，虛擬介電層610用作最上部的層間犧牲層70的覆蓋層。特定而言，在後續處理步驟期間，移除最頂部層間犧牲層，以提供通往通道層66之背面之出入開口。藉由出入開口選擇性地蝕刻通道層66。因此，通道層66與儲存電晶體之各層隔離。使用虛擬介電層610來提供通道層66與欲形成之全域字元線接觸點的隔離，如將在下文更詳細地解釋。
此後，記憶體結構50e經圖案化以形成局部字元線結構。參考圖10(a)，將遮罩620(例如，非晶硬遮罩)應用於具有開口之記憶體結構50e，所述開口曝露用於形成深軸件的區，所述深軸件將用於隔離欲沿著記憶體串(在Y方向上)形成的儲存電晶體。在本具體實例中，遮罩620經配置為線及間隔圖案，其中遮罩620包括覆蓋欲保護之區的線及曝露欲蝕刻以形成深軸件之區的間隔或開口。遮罩620中之線可具有尺寸d2及Y方向上之間距d1，以界定欲在記憶體陣列(未示出)上面形成的全域字元線導體的間距d3，用於連接至欲形成之局部字元線閘極導體。在遮罩620界定開口之情況下，諸如藉由選擇性各向異性蝕刻程序來移除曝露犧牲材料82。然後，諸如藉由選擇性濕式蝕刻程序來移除曝露的襯裡層81。隨後，諸如藉由選擇性各向異性乾式蝕刻或原子層蝕刻(ALE)，或藉由受控的選擇性濕式蝕刻程序，移除由開口界定(或介於遮罩620中之線之間)之區中之半導體氧化物通道層66。因此，如在圖10(b)中所示，在欲形成LWL結構之區之間的LWL溝槽中形成軸件88。特定而言，遮罩620中之開口與記憶體結構50e之台面重疊，且蝕刻程序與覆蓋層76之邊緣自對準，僅在LWL溝槽之區中形成軸件88。
在本具體實例中，在移除犧牲材料82及襯裡層81之後，曝露的通道材料66以受控蝕刻方式僅部分蝕刻，以非一直蝕刻穿過通道層66之整個厚度，沿著軸件88中曝露側壁保留薄得多的剩餘通道材料，如在圖10(b)(i)中之虛線圓99所指示。通道層66在軸件區中經部分蝕刻，以顯著降低其作為欲在LWL溝槽中形成的毗鄰LWL結構之間的寄生通道導體的有效性。通道層66之部分蝕刻亦防止在LWL溝槽之垂直側壁之面處對主動層51之主動堆疊中之任何無意的側向蝕刻。藉由全部或部分移除軸件88中之通道材料，實現將在Y方向上沿著各記憶體串形成之儲存電晶體的實體或電分離。
參考圖10(c)，軸件88填充有介電材料，形成介電質填充軸件98。舉例而言，介電材料可為低介電常數氧化物，諸如氧化矽(SiO 2)。介電質填充軸件98用作欲在LWL溝槽中形成的毗鄰局部字元線或閘極導體之間的介電質分離。在毗鄰介電質填充軸件98之間的空間中，沿著與LWL溝槽接界的各主動堆疊(在Y方向上)形成儲存電晶體。
為了形成局部字元線結構，藉由自介電質填充軸件98之間的區來移除犧牲材料82及襯裡層81，從而曝露保留在台面之側壁上之通道層66。然後，製造程序繼續進行以形成儲存電晶體之閘極介電層。參考圖10(d)，在通道層66之頂部上，將閘極介電層67沈積至LWL溝槽中之凹陷空腔之側壁上。舉例而言，可使用原子層沈積來沈積閘極介電層67。在本具體實例中，閘極介電層67為鐵電極化層，諸如摻雜氧化鉿層。可選的界面層65可形成在通道層66與閘極介電層67之間。舉例而言，界面層65可為超薄氮化矽(Si 3N 4)層，或氮氧化矽層，或氧化鋁(Al 2O 3)層。在一些具體實例中，類似於界面層65之可選界面層(未示出)可沈積在閘極介電層67上。
然後，閘極導體層68經沈積至凹陷空腔之剩餘體積中。舉例而言，閘極導體層68可沈積在閘極介電層67上。在沈積步驟之後，可使用例如化學機械拋光(CMP)自記憶體結構50e之頂部移除多餘的材料。圖10(d)中示出所得記憶體結構50e。在各對介電質填充溝槽98之間，導電層68提供垂直局部字元線(LWL)，該垂直局部字元線用作在同一主動堆疊中垂直對準的儲存電晶體中之各者的閘電極。在本揭示內容之具體實例中，閘極導體層68為金屬層。在一個具體實例中，閘極導體層68可為單個導電層，諸如氮化鈦(TiN)層或氮化鎢(WN)層。
在本具體實例中，使用兩步沈積程序來沈積兩種不同類型的導電材料來形成閘極導體68。舉例而言，閘極導體68可藉助在鐵電極化層67上形成金屬蓋層68a (諸如氮化鈦(TiN)層或氮化鎢(WN)襯裡)的第一沈積步驟來形成。金屬蓋層68a的沈積並未完全填充溝槽。該程序之後為金屬蓋層上之金屬填充層68b(諸如鎢層)的第二沈積步驟，以填充各LWL溝槽中之剩餘空間。金屬填充層68b可為其他金屬或導電材料，諸如鉬(Mo)或重摻雜n型或p型多晶矽。
在執行層65、67、68的沈積時，較佳地，儘可能多地在不破壞真空之情況下執行接觸點沈積，或至少最小化沈積之間的時間，可導致曝露表面之非所要表面氧化。類似地，重要的是，沈積溫度、沈積期間存在環境化學物質以及沈積前及沈積後退火條件經最佳化，以使鐵電閘極介電層之斜方晶化最大化。
形成記憶體結構50e的程序以與上文參考圖4(f)至圖4(p)所描述之相同方式繼續。舉例而言，參考圖10(e)，施加遮罩以在已形成之LWL溝槽之間形成輔助溝槽84。在如此形成輔助溝槽84之情況下，製造程序執行金屬替代，其中第一犧牲層72及第二犧牲層74經移除並用各別第一導電層62及第二導電層64替代。
在金屬替代程序之後，輔助溝槽84現在將用於在被稱為通道分離的程序中分離各主動層51之間的通道層66。參考圖10(f)，使用自主動堆疊之側面曝露層間犧牲層70的輔助溝槽84，製造程序移除層間犧牲層70，在層間犧牲層70曾經所在之位置留下空腔180。如此形成之空腔180曝露主動堆疊中之多層51之間的通道層66之背面部分。然後，使用輔助溝槽84及空腔來移除通道層66之曝露部分，所述曝露部分橫跨主動堆疊中之兩個毗鄰多層51(在Z方向上)。因此，通道層66在Z方向上被分成各多層51。
參考圖10(g)，在本具體實例中，主動堆疊中(在Z方向上)之兩個毗鄰多層51之間的通道層66之曝露部分經部分地移除，在毗鄰多層51之間留下通道材料之薄部分，如由虛線圓181所示。部分蝕刻的通道層不能有效地用作寄生通道導體，且多層51經有效地分離。同時，避免通道層意外底切至多層中。
參考圖10(h)，在通道分離程序之後，記憶體結構50e之曝露表面可經鈍化，諸如藉由形成薄介電襯裡層92。襯裡層92可為氧化矽層、氮化矽層或氧化鋁層，並用於鈍化或密封空腔及輔助溝槽84中之曝露表面。
在一些具體實例中，記憶體結構50e中之剩餘空腔93可填充有低 K介電材料，諸如氧化矽。在圖10(h)中所示之具體實例中，空腔93未經填充以形成氣隙隔離。諸如藉由介電層之非共形沈積，在輔助溝槽84之頂部部分形成介電層96。可在完成的記憶體結構50e上面形成覆蓋氧化物層606。在一些具體實例中，覆蓋氧化物層606可為氧化矽層。在其他具體實例中，可使用諸如圖4(o1)中所示之兩級氣隙隔離。
如此形成，記憶體結構50e包括配置在多個平面中之NOR記憶體串中之儲存電晶體。特定而言，儲存電晶體具有與如圖1中所描述之儲存電晶體20實質上相同的結構。在帽氧化物層606中及其上面形成通孔及互連件，以在儲存電晶體與控制電路系統之間形成互連，諸如在基板52中形成之CuA。舉例而言，全域字元線金屬化層614形成在帽氧化物層606上，並藉由形成在帽氧化物層606中之通孔612連接至形成在記憶體結構中之局部字元線68。如此構造，記憶體結構50e包括在鐵電極化層中具有所要鐵電性質的鐵電儲存電晶體。特定而言，鐵電極化層之結晶係藉由使用閘極導體層68作為覆蓋層來實現，以提供所要張應力來促進鐵電極化層有利地結晶為鐵電斜方晶相。在一些具體實例中，在閘極導體覆蓋層之沈積期間，結晶係原位的。
值得注意的是，記憶體結構50e中最頂部記憶體串之通道層66被形成在虛擬介電層610下方的最頂部隔離層分離及隔離。可形成通孔612來接觸局部字元線(閘極導體層668)，而無需擔心對通道層可能的電短路。各全域字元線614藉由通孔612連接至局部字元線，以向形成在與各別垂直局部字元線相關聯的多個記憶體平面中之儲存電晶體之閘電極提供控制信號。
在此詳細描述中，針對一個具體實例所描述之程序步驟可用在不同的具體實例中，即使該程序步驟未在不同的具體實例中明確描述。當本文中提及包括兩個或多於兩個定義步驟的方法時，所定義步驟可以任何次序或同時實施，除了上下文指示或本文中另外提供特定的指令。此外，除非上下文指示或另外提供明確指令，否則該方法亦可包括在任何定義的步驟之前、在兩個定義的步驟之間或在所有定義的步驟之後實施一或多個其他步驟。舉例而言，可在形成操作(「LWL」)溝槽之後或在形成操作溝槽之前，部分或全部實施輔助(「背巷(back alley)」)溝槽的形成。同樣地，預充電電晶體的形成可在形成操作溝槽之前或之後完成。
在此詳細描述中，本發明之各種具體實例或實例可以多種方式實施，包括實施為程序；設備；系統；及標的物之組合。上文連同說明本發明之原理之圖一起提供對本發明之一或多個具體實例之一詳細說明。結合此等具體實例闡述本發明，但本發明並不限於任一具體實例。在本發明之範圍內的許多修改及變化係可能的。本發明之範圍僅由申請專利範圍限制；且本發明囊括眾多替代形式、修改形式及等效形式。在說明中陳述眾多特定細節以提供對本發明之透徹理解。此等細節係出於實例之目的提供，且本發明可在不具有此等特定細節中之某些或全部之情況下根據申請專利範圍來實踐。出於清晰之目的，未詳細闡述與本發明相關之技術領域中習知之技術材料，以使得不會不必要地模糊本發明。本發明由所附申請專利範圍界定。
10:記憶體結構 12:半導體基板 13:局部字元線(LWL)結構 14:絕緣層 15:層間隔離層 15a:氣隙空腔 15b:氣隙襯裡 16:主動層 17:堆疊 18:操作溝槽 19:輔助溝槽 20:儲存電晶體 20-1:儲存電晶體 20-2:儲存電晶體 22:第一導電層/子層 23:通道間隔介電層/子層 24:第二導電層/子層 25:界面層 26:通道層 27:閘極介電層 28:閘極導體層 28a:導電襯裡 28b:低電阻率導體 44:介電層 46:介電層 50:記憶體結構 50a:記憶體結構 50b:記憶體結構 50c:記憶體結構 50d:記憶體結構 50e:記憶體結構 51:多層 52:基板 54:絕緣層 61:虛擬金屬層 62:第一導電層 62-1:第一導電層 62-2:第一導電層 62-3:第一導電層 62-4:第一導電層 63:通道間隔介電層 64:第二導電層 65:界面層 66:通道層 67:鐵電極化層 68:閘極導體層 68-1:局部字元線 68-2:局部字元線 68a:導電襯裡 68b:導電填充材料/剛性金屬垂直局部字元線 70:層間犧牲層 71:虛擬犧牲層 72:第一犧牲層 74:第二犧牲層 76:覆蓋層 78:遮罩 79:開口 80:溝槽 81:襯裡層 82:犧牲材料 83:遮罩 84:輔助溝槽 86:開口 88:軸件 92:薄介電襯裡層 93:空腔 94:介電層 96:介電層 97:覆蓋氧化物層 98:介電質填充軸件 99:虛線圓 100:半導體基板 101:方塊 102:記憶體陣列部分 103a:階梯部分 103b:階梯部分 104:共同汲極線與共同源極線 105:局部字元線 106:閘極介電層 110:3D NOR記憶體陣列 111:絕緣膜 112:鈍化膜 114:金屬化層 121:p型或N型擴散區域 122:閘電極 123:接觸點 124:互連件 125:通孔 126:互連 127:通孔 128:導電墊 131:電路元件部分 132:下部互連部分 133:記憶體陣列部分 134:上部互連部分 150:記憶體裝置 153:絕緣層 154:虛擬隔離層 155:半導體基板 156:連接器 158:連接器 160:邏輯積體電路 162:數位或類比邏輯電路 166:記憶體控制器電路 168:互連線 172:空腔 174:部分 176:導電層 180:空腔 181:虛線圓/薄部分 185:低K介電材料/介電層 192:通孔 194:全域字元線金屬化層/全域字元線 200:記憶體結構 210-1:記憶體串 210-2:記憶體串 210-3:記憶體串 210-4:記憶體串 220-1:鐵電儲存電晶體 220-2:鐵電儲存電晶體 220-3:鐵電儲存電晶體 220-4:鐵電儲存電晶體 230:預充電電晶體 250:預充電電晶體 260:記憶體結構 270:預充電電晶體 272:閘極介電質膜 274:導電襯裡層 276:閘極導體/低電阻率導體/導體 300a:鐵電儲存電晶體/介電子層 300b:鐵電儲存電晶體/介電子層 300c:鐵電儲存電晶體/鐵電記憶體電晶體 300d:鐵電儲存電晶體/鐵電記憶體電晶體/記憶體電晶體/電晶體 300e:鐵電儲存電晶體/儲存電晶體 300:鐵電儲存電晶體/儲存電晶體 320a:通道間隔介電層 320b:通道間隔介電層 320c:通道間隔介電層/通道間隔層 320d:通道間隔層 320e:通道間隔介電層 330:第一介電層/窄介電層 330a:介電子層/第一介電子層/子層 330b:介電子層/第二介電子層/子層 330c:介電子層/介電襯裡層 350:高K介電層/第二介電層/第一高K介電層 352:第二高K介電層 355:高K介電材料層 356:側壁高K介電層 357:虛線 360:第三子層/子層 372:通道部分 374:介電界面層 400:記憶體結構 410:基底金屬層 420:部分 606:覆蓋氧化物層 610:虛擬介電層 612:通孔 614:全域字元線 620:遮罩 668:閘極導體層 C1:電容器 C2:電容器 d1:第一尺寸 d2:尺寸 d3:間距 d4:第二尺寸 L1:厚度 L2:厚度 L3:厚度
在以下詳細說明及所附圖式中揭示本發明之各種具體實例。儘管圖式描繪本發明之各種實例，但本發明並不限制於所描繪實例。應理解，在圖式中，相同的參考編號指示相同的結構元件。此外，應理解，諸圖中之描繪不一定係按比例。
[圖1]為包括圖1(a)之一些具體實例中包括3維NOR記憶體串陣列之記憶體結構的透視圖。
[圖2]圖示說明出在本發明之具體實例中圖1之記憶體裝置中之方塊在Y-Z平面中之剖面圖。
[圖3]圖示說明出在一些具體實例中本發明之記憶體裝置作為嵌入式記憶體裝置的應用。
[圖4(a)]至[圖4(p)]，其包括[圖4(e1)]、[圖4(m1)]及[圖4(o1)]，圖示說明出在本發明之具體實例中用於製造包括HNOR記憶體串之記憶體結構的程序。
[圖5(a)]為在X-Y平面中之記憶體結構之一部分的剖面圖，說明在本發明之具體實例中具有指定預充電電晶體之NOR記憶體串。
[圖5(b)]為在X-Y平面中之記憶體結構之一部分的剖面圖，說明在本發明之具體實例中具有預充電電晶體之NOR記憶體串。
[圖5(c)]為在X-Y平面中之記憶體結構之一部分的剖面圖，說明在本發明之具體實例中具有預充電電晶體之NOR記憶體串。
[圖6(a)]、[圖6(b)]、[圖6(c)]及[圖6(d)]圖示說明替代性具體實例中無接面式鐵電儲存電晶體的詳細構造。
[圖6(e)]及[圖6(f)]圖示說明替代具體實例中無接面式鐵電儲存電晶體的詳細構造。
[圖7]為在本發明之替代具體實例中包括3維NOR記憶體串陣列之記憶體結構的剖面圖。
[圖8(a)]及[圖8(b)]圖示說明在本發明之具體實例中用於製造包括HNOR記憶體串之記憶體結構的替代程序。
[圖9]說明在一些具體實例中使用虛擬(dummy)層形成的記憶體結構，所述虛擬層用於隔離全域字元線連接的通道層。
[圖10(a)]至[圖10(h)]圖示說明在本發明之具體實例中用於製造包括HNOR記憶體串之記憶體結構的替代程序。
10:記憶體結構
12:半導體基板
13:局部字元線(LWL)結構
14:絕緣層
15:層間隔離層
16:主動層
17:堆疊
18:操作溝槽
19:輔助溝槽
20:儲存電晶體

Claims (75)

  1. 一種形成在半導體基板之平坦表面上面之三維記憶體結構，該記憶體結構包含： 複數個記憶體堆疊，其沿著第一方向配置，各記憶體堆疊藉由溝槽與沿著該第一方向之緊鄰記憶體堆疊中之各者分離，各記憶體堆疊及各溝槽在第二方向上延伸，該第一及該第二方向彼此正交且兩者實質上平行於該半導體基板之該平坦表面， 其中(i)各記憶體堆疊包含至少一個主動層，該主動層包含由第一隔離層間隔開的第一導電層及第二導電層；且(ii)所述溝槽包含沿著該第一方向交替配置之第一類型之溝槽及第二類型之溝槽； 複數個閘電極結構，其設置在該第一類型之所述溝槽中，且在該第二方向上間隔開地配置，所述閘電極結構在實質上垂直於該半導體基板之該平坦表面之第三方向上延伸，各閘電極結構包括(i)形成在該第一類型之所述溝槽之側壁上且與該第一導電層及該第二導電層接觸之半導體氧化物層；(ii)毗鄰該半導體氧化物層設置之鐵電介電層；及(iii)毗鄰該鐵電介電層而形成之閘極導體層；及 隔離材料，其設置在該第二類型之所述溝槽中， 其中該記憶體堆疊中之各主動層形成複數個薄膜鐵電記憶體電晶體，其組織為NOR記憶體串，各記憶體電晶體形成在該主動層與閘電極結構之交叉點處，該複數個記憶體堆疊在該第一類型之所述溝槽中形成複數個NOR記憶體串。
  2. 如請求項1之三維記憶體結構，其中各NOR記憶體串內之所述記憶體電晶體共用該第一導電層，該第一導電層使用作為共同汲極線，並共用該第二導電層，該第二導電層使用作為共同源極線，與該第一導電層及該第二導電層接觸並在該第一導電層及該第二導電層之間的該半導體氧化物層使用作為各NOR記憶體串中之各記憶體電晶體之無接面式通道區域。
  3. 如請求項2之三維記憶體結構，其中該共同源極線為一電浮動源極。
  4. 如請求項2之三維記憶體結構，其中各記憶體堆疊包含複數個主動層，該複數個主動層沿著該第三方向彼此重疊設置且藉由第二隔離層與另一主動層隔離，該複數個記憶體堆疊在該第一類型之所述溝槽中形成薄膜記憶體電晶體之複數個NOR記憶體串堆疊。
  5. 如請求項4之三維記憶體結構，其中在NOR記憶體串之記憶體堆疊內，第一NOR記憶體串之所述記憶體電晶體之所述通道區域藉由該第二隔離層在該第三方向上與第二毗鄰NOR記憶體串之所述記憶體電晶體之所述通道區域分離。
  6. 如請求項5之三維記憶體結構，其中在NOR記憶體串之記憶體堆疊內，在該第三方向上的兩個毗鄰主動層之間的區域中移除該半導體氧化物層。
  7. 如請求項5之三維記憶體結構，其中在NOR記憶體串之一記憶體堆疊內，在該第三方向上的兩個毗鄰主動層之間的一區域中移除與該鐵電介電層相對的該半導體氧化物層之一部分，該半導體氧化物層之至少部分保留在兩個毗鄰主動層之間的該區域中。
  8. 如請求項5之三維記憶體結構，其中該第二隔離層包含氣隙空腔。
  9. 如請求項1之三維記憶體結構，其中在該第二類型之所述溝槽中之該隔離材料包含氧化矽層。
  10. 如請求項1之三維記憶體結構，其中該鐵電介電層包含摻雜氧化鉿層。
  11. 如請求項1之三維記憶體結構，其進一步包含形成在該半導體氧化物層與該鐵電介電層之間的界面層。
  12. 如請求項1之三維記憶體結構，其中該半導體氧化物層包含銦鎵鋅氧化物(IGZO)層、銦鋅氧化物(IZO)層、銦鎢氧化物(IWO)層及銦錫氧化物(ITO)層中之一者。
  13. 如請求項12之三維記憶體結構，其中該半導體氧化物層包含第一半導體氧化物層及第二半導體氧化物層，該第一半導體氧化物層被提供為與該第一導電層及該第二導電層接觸，並向該第一導電層及該第二導電層提供接觸電阻，該接觸電阻低於該第二半導體層之接觸電阻。
  14. 如請求項1之三維記憶體結構，其中該第一導電層及該第二導電層各自包含金屬層。
  15. 如請求項1之三維記憶體結構，其中該第一隔離層包含氧化矽層。
  16. 如請求項1之三維記憶體結構，其中各記憶體電晶體之通道長度是該第三方向上之該第一隔離層之厚度的函數。
  17. 如請求項16之三維記憶體結構，其中該第三方向上之該第一隔離層之該厚度在5 nm至10 nm的範圍內。
  18. 如請求項1之三維記憶體結構，其中各NOR記憶體串內之第一群組之記憶體電晶體被指定為預充電電晶體，所述預充電電晶體在預充電操作期間被啟動以電連接各NOR記憶體串中之該第一導電層及該第二導電層，以使該第二導電層上之電壓等於該第一導電層上之電壓。
  19. 如請求項18之三維記憶體結構，其中在各NOR記憶體串中，以實質上隨機方式選擇該第一群組中之一記憶體電晶體以操作作為該NOR記憶體串之該預充電電晶體。
  20. 如請求項18之三維記憶體結構，其中在各NOR記憶體串中，依次選擇該第一群組中之所述記憶體電晶體中之各者以針對一給定數目個預充電操作或針對一給定時間間隔作為該預充電電晶體操作。
  21. 如請求項18之三維記憶體結構，其中在各NOR記憶體串中，評估被選擇以作為該預充電電晶體操作之該第一群組中之一記憶體電晶體，以判定該所選擇的記憶體電晶體之健康狀況，且回應於該所選擇的記憶體電晶體被判定為具有指示故障狀況的健康狀況，淘汰該所選擇的記憶體電晶體，且選擇該第一群組中之另一記憶體電晶體以作為該NOR記憶體串之該預充電電晶體操作。
  22. 如請求項1之三維記憶體結構，其中所述NOR記憶體串中之所述記憶體電晶體各自具有一第一電晶體寬度，各NOR記憶體串進一步包含第二群組之記憶體電晶體，該第二群組之記憶體電晶體具有大於該第一電晶體寬度之第二電晶體寬度，該第二群組中之所述記憶體電晶體被指定為預充電電晶體，所述預充電電晶體在一預充電操作期間被啟動以電連接各NOR記憶體串中之該第一導電層及該第二導電層，以使該第二導電層上之該電壓等於該第一導電層上之該電壓。
  23. 如請求項1之三維記憶體結構，其進一步包含形成在各NOR記憶體串中之複數個非記憶體電晶體，所述非記憶體電晶體被指定為預充電電晶體，所述預充電電晶體在一預充電操作期間被啟動以電連接各NOR記憶體串中之該第一導電層及該第二導電層，以將該第二導電層上之該電壓設定為等於該第一導電層上之該電壓。
  24. 如請求項23之三維記憶體結構，其中在各NOR記憶體串中，所述非記憶體預充電電晶體中之各者與所述記憶體電晶體共用該共同源極線、該共同汲極線及該半導體氧化物通道層，且其中該非記憶體預充電電晶體包括不可極化的閘極介電層。
  25. 如請求項2之三維記憶體結構，其中在該NOR記憶體串中之各記憶體電晶體中，在該記憶體電晶體之程式化或抹除操作期間，該共同汲極線及該共同源極線被偏壓至實質上相同的電壓。
  26. 如請求項1之三維記憶體結構，其中該第一隔離層包含毗鄰該第一導電層而形成之具有第一介電常數之第一介電層，及毗鄰該第二導電層而形成之具有第二介電常數之第二介電層，該第一介電常數大於該第二介電常數。
  27. 如請求項1之三維記憶體結構，其中該第一隔離層包含毗鄰該第一導電層而形成之具有第一介電常數之第一介電層、毗鄰該第二導電層而形成之具有第二介電常數之第二介電層，及形成在該第一介電層及該第二介電層之間的具有第三介電常數之第三介電層，該第一介電常數及該第二介電常數大於該第三介電常數。
  28. 如請求項1之三維記憶體結構，其中該第一隔離層包含介電層，該介電層具有介電常數，該介電常數大於氧化矽之介電常數。
  29. 如請求項1之三維記憶體結構，其中所述薄膜鐵電記憶體電晶體中之各者包含由該閘極導體層形成之前閘電極及由設置在該第一隔離層中之背閘極層形成之電浮動背閘電極。
  30. 如請求項29之三維記憶體結構，其中在各記憶體電晶體處之該電浮動背閘電極使其電壓藉由電容耦合至該第一導電層、該第二導電層及該半導體氧化物層之一部分上之所述電壓來控制。
  31. 如請求項29之三維記憶體結構，其中該第一隔離層包含毗鄰該第一導電層而形成之第一介電層、毗鄰該第二導電層而形成之第二介電層，及作為該背閘極層形成在該第一介電層及該第二介電層之間且與該第一導電層及該第二導電層絕緣的第三層，該第三層與該半導體氧化物層之一部分相互作用以在各記憶體電晶體處形成該電浮動背閘電極。
  32. 如請求項31之三維記憶體結構，其中該第一導電層及該第二導電層在該第三方向上間隔開第一距離，該第一距離為該薄膜鐵電記憶體電晶體之該通道長度，該第三層在該第三方向上之厚度為該通道長度之一部分或幾乎該整個通道長度。
  33. 如請求項31之三維記憶體結構，其中該第一介電層及該第二介電層中之各者藉由從二氧化矽、氮化矽、氧化鉿或一高介電常數材料中選擇的一材料來形成。
  34. 如請求項31之三維記憶體結構，其中該第三層藉由從半導體或低電阻率材料或一金屬材料中選擇的一材料來形成。
  35. 如請求項31之三維記憶體結構，其中該第三層藉由從未摻雜矽、P型或N型摻雜矽、未摻雜多晶矽、P型或N型摻雜多晶矽、矽鍺、氮化鈦、鎢或鉬中選擇的一材料來形成。
  36. 如請求項29之三維記憶體結構，其中該第一隔離層包含毗鄰該第一導電層、該通道層及該第二導電層而形成之介電襯裡層，以及由該介電襯裡層環繞且與該第一導電層及該第二導電層絕緣而作為該背閘極層的第三層，該第三層與該半導體氧化物層之一部分相互作用以在各記憶體電晶體處形成該電浮動背閘電極。
  37. 如請求項36之三維記憶體結構，其中該第一導電層及該第二導電層在該第三方向上間隔開第一距離，該第一距離為該薄膜鐵電記憶體電晶體之該通道長度，該第三層在該第三方向上之厚度為幾乎該整個通道長度。
  38. 如請求項36之三維記憶體結構，其中該介電襯裡層藉由從二氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鉿或一高介電常數材料中選擇的一材料來形成。
  39. 如請求項36之三維記憶體結構，其中該第三層藉由從半導體或低電阻率材料或金屬材料中選擇的一材料來形成。
  40. 如請求項36之三維記憶體結構，其中該第三層藉由從未摻雜矽、P型或N型摻雜矽、未摻雜多晶矽、P型或N型摻雜多晶矽、矽鍺、氮化鈦、鎢或鉬中選擇的一材料來形成。
  41. 如請求項29之三維記憶體結構，其中在各薄膜鐵電記憶體電晶體處，該閘極導體層作為該前閘電極來操作，且該第一導電層與該第二導電層及該背閘極層一起實質上作為所述鐵電記憶體電晶體中之各者之該背閘電極來操作。
  42. 如請求項41之三維記憶體結構，其中對於該複數個薄膜鐵電記憶體電晶體中之各者，該前閘電極與該背閘電極之間的該鐵電介電層中之一區為所述鐵電記憶體電晶體之程式化狀態及抹除狀態之一最大極化區。
  43. 如請求項1之三維記憶體結構，其中用於支援所述記憶體電晶體之記憶體操作的電路系統形成在實質上位於該複數個記憶體堆疊下面之該半導體基板之該平坦表面處。
  44. 如請求項43之三維記憶體結構，其進一步包含複數個連接器，該複數個連接器提供來自支援該複數個NOR記憶體串之所述記憶體操作之該電路系統的資料路徑信號，該複數個連接器連接至形成在第二半導體基板上之記憶體控制器電路之對應連接器，該第二半導體基板與其上形成有該記憶體結構的該半導體基板分離，該記憶體控制器電路包括用於存取及操作該記憶體結構中之該複數個NOR記憶體串中之所述記憶體電晶體的記憶體控制電路系統。
  45. 如請求項44之三維記憶體結構，其中該第二半導體基板包含邏輯積體電路，該邏輯積體電路包括處理器核心，且該記憶體控制器電路形成在該第二半導體基板之一部分中。
  46. 如請求項2之三維記憶體結構，其中各閘電極結構中之該閘極導體層啟動與該閘電極結構接界的各別第一及第二記憶體串中之各主動層中之第一鐵電記憶體電晶體及第二鐵電記憶體電晶體。
  47. 如請求項46之三維記憶體結構，其中回應於該閘極導體層被偏壓至第一電位以程式化或抹除該第一鐵電記憶體電晶體，將禁止電壓施加至與該第二鐵電記憶體電晶體相關聯的該共同汲極線，以防止該第二鐵電記憶體電晶體被程式化或抹除。
  48. 如請求項2之三維記憶體結構，其中該閘極導體層包含形成在該鐵電介電層上之第一類型之金屬層。
  49. 如請求項48之三維記憶體結構，其中該閘極導體層包含選自氮化鈦或氮化鎢之導電層。
  50. 如請求項2之三維記憶體結構，其中該閘極導體層包含形成在該鐵電介電層上之第一金屬層及形成在該第一金屬層上之第二金屬層。
  51. 如請求項50之三維記憶體結構，其中該第一金屬層包含選自氮化鈦或氮化鎢之金屬層，且該第二金屬層包含選自鎢或鉬之金屬層。
  52. 如請求項5之三維記憶體結構，其中在該第一類型之溝槽內，在該第二方向上的兩個毗鄰閘電極結構之間的一區域中移除該半導體氧化物層。
  53. 如請求項5之三維記憶體結構，其中在該第一類型之溝槽內，在該第二方向上之兩個毗鄰閘電極結構之間的一區域中移除該半導體氧化物層之一部分，該半導體氧化物層之至少部分保留在兩個毗鄰閘電極結構之間的該區域中。
  54. 如請求項1之三維記憶體結構，其中該複數個金屬堆疊中之各金屬堆疊進一步包含形成在該最底部主動層與該半導體結構之間的第三導電層。
  55. 如請求項1之三維記憶體結構，其中在各閘電極結構中，該閘極導體層延伸至該半導體基板中。
  56. 如請求項1之三維記憶體結構，其中該半導體氧化物層為連續層，該連續層在該第二方向上之該第一類型之所述溝槽之所述側壁上。
  57. 一種適用於製造記憶體結構之方法，該記憶體結構包含在半導體基板之平坦表面上面之NOR記憶體串之儲存電晶體，該方法包含： 在該平坦表面上面，交替地且彼此上下地重複沈積多層及層間犧牲層，各多層包含第一犧牲層及第二犧牲層以及在該第一犧牲層及該第二犧牲層之間的第一隔離層； 在所述多層及所述層間犧牲層中形成第一複數個溝槽，各溝槽具有(i)沿著實質上垂直於該平坦表面之第一方向延伸的深度，(ii)沿著實質上平行於該平坦表面之第二方向延伸的長度，(iii)沿著實質上正交於該深度及該長度之第三方向延伸的寬度，該溝槽之該長度實質上大於其寬度； 在該第一複數個溝槽之側壁上形成半導體氧化物層； 在該第一複數個溝槽中形成介電質填充軸件； 在該第一複數個溝槽中形成局部字元線結構，各局部字元線結構形成在毗鄰介電質填充軸件之間，各局部字元線結構包含：(i)一鐵電介電層，其形成在該對介電質填充軸件之間的開口之側壁上；及(ii)形成在該鐵電介電層內部之開口中之一閘極導體層； 在所述多層及所述層間犧牲層中形成第二複數個溝槽，該第二複數個溝槽中之各溝槽具有與該第一複數個溝槽實質上相同的深度、長度及寬度，且其中所述第一及第二複數個溝槽將所述多層分成複數個多層條堆疊，各堆疊藉由所述溝槽中之一者與一毗鄰堆疊分離； 使用穿過該第二複數個溝槽之出入口，用第一導電層及第二導電層替代該第一犧牲層及該第二犧牲層； 經由該第二複數個溝槽移除該層間犧牲層，從而曝露形成在該第一複數個溝槽之所述側壁上之該半導體氧化物層之部分；及 使用穿過該第二複數個溝槽之出入口，移除該半導體氧化物層之所述曝露部分之至少一部分。
  58. 如請求項57之方法，其進一步包含： 在該記憶體結構之該曝露表面上形成第一介電襯裡層，包括藉由移除該層間犧牲層而曝露之空腔以及藉由該第二複數個溝槽而曝露之空腔。
  59. 如請求項57之方法，其進一步包含： 在該第一複數個溝槽之所述側壁上形成該半導體氧化物層之後，用犧牲填充材料填充該第一複數個溝槽； 沿著該第一複數個溝槽界定複數個開口； 使用界定的所述開口，移除該犧牲填充材料並移除各溝槽中之該半導體氧化物層之至少一部分；及 用介電層填充所述開口以形成所述介電質填充軸件。
  60. 如請求項59之方法，其中在該第一複數個溝槽中形成所述局部字元線結構包含： 自所述介電質填充軸件之間的各溝槽移除所述犧牲填充材料； 在該第一複數個溝槽之所述側壁上沈積與該半導體氧化物層接觸之該鐵電介電層；及 在毗鄰介電質填充軸件之間的所述凹陷空腔中沈積該閘極導體層以形成所述局部字元線結構。
  61. 如請求項57之方法，其進一步包含： 在該半導體氧化物層與該鐵電介電層之間形成界面層。
  62. 如請求項61之方法，其中沈積該鐵電介電層及形成該界面層包含： 使用原子層沈積在該第一複數個溝槽之所述側壁上沈積該界面層及該鐵電介電層。
  63. 如請求項57之方法，其進一步包含： 將一或多個熱退火步驟應用於該記憶體結構，其中對於在超過550攝氏度之一溫度下執行的任何熱退火步驟，該熱退火步驟係藉由持續時間短於10分鐘之一脈衝退火來實施。
  64. 如請求項57之方法，其進一步包含： 在移除該半導體氧化物層之所述曝露部分之後，移除藉由該半導體氧化物層之所述部分之該移除而曝露的該鐵電介電層。
  65. 如請求項57之方法，其中該多層之該第一隔離層包含在該第一犧牲層及該第二犧牲層之間的第三犧牲層，且該方法進一步包含： 在該多層及所述層間犧牲層中形成該第二複數個溝槽之後，使用穿過該第二複數個溝槽之出入口移除該第三犧牲層，以在該犧牲層第一及該第二犧牲層或第一導電層及第二導電層之間形成凹陷空腔； 在該記憶體結構之該曝露表面上形成第二介電襯裡層，包括藉由移除該第三犧牲層及所述第二複數個溝槽之側壁而曝露的所述凹陷空腔； 在該記憶體結構之該曝露表面上沈積背閘極層，包括由該第二介電襯裡層及所述第二複數個溝槽之所述側壁加襯之所述凹陷空腔，該背閘極層填充所述空腔並被該第二介電襯裡層環繞；及 自該第二複數個溝槽之所述側壁移除多餘沈積材料。
  66. 如請求項65之方法，其中在用第一導電層及第二導電層替代該第一犧牲層及該第二犧牲層之後，執行使用穿過該第二複數個溝槽之出入口移除該第三犧牲層。
  67. 如請求項65之方法，其中該第二介電襯裡層藉由從二氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鉿或一高介電常數材料中選擇的一材料來形成。
  68. 如請求項65之方法，其中該背閘極層藉由從半導體或低電阻率材料或金屬材料中選擇的一材料來形成。
  69. 如請求項65之方法，其中該背閘極層藉由從未摻雜矽、P型或N型摻雜矽、未摻雜多晶矽、P型或N型摻雜多晶矽、矽鍺、氮化鈦、鎢或鉬中選擇的一材料來形成。
  70. 如請求項57之方法，其中形成所述局部字元線結構包含： 在該對介電質填充軸件之間的該開口之所述側壁上沈積該鐵電介電層；及 在由該鐵電介電層環繞之該開口中沈積該閘極導體層，該閘極導體層包含作為該鐵電介電層之覆蓋層的第一金屬層，以誘導該鐵電介電層結晶成所要鐵電結晶相。
  71. 如請求項70之方法，其中該第一金屬層包含選自氮化鈦或氮化鎢之一金屬層。
  72. 如請求項70之方法，其中沈積該閘極導體層包含： 沈積該第一金屬層作為該鐵電介電層之該覆蓋層；及 在該第一金屬層上沈積第二金屬層。
  73. 如請求項72之方法，其中該第一金屬層包含選自氮化鈦或氮化鎢之一金屬層，且該第二金屬層包含選自鎢或鉬之一金屬層。
  74. 如請求項57之方法，其中移除該半導體氧化物層之所述曝露部分之至少一部分包含使用穿過該第二複數個溝槽之該出入口完全移除該半導體氧化物層之所述曝露部分。
  75. 如請求項57之方法，其中在該第一複數個溝槽中形成介電質填充軸件包含： 移除形成在所述軸件中之該第一複數個溝槽之所述側壁上之該半導體氧化物層之至少一部分；及 將介電層沈積至所述軸件中以形成所述介電質填充軸件。
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