TW201434137A - 半導體裝置及其製造方法 - Google Patents

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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

本發明之課題為提高半導體裝置之性能。本發明之半導體裝置包括：控制閘極電極CGA及控制閘極電極CGB，其等沿閘極長度方向空開間隔而配置；覆蓋絕緣膜CP2A，其形成於控制閘極電極CGA上；及覆蓋絕緣膜CP2B，其形成於控制閘極電極CGB上。又，半導體裝置包括：記憶體閘極電極MGA，其配置於控制閘極電極CGA之與控制閘極電極CGB側相反側；及記憶體閘極電極MGB，其配置於控制閘極電極CGB之與控制閘極電極CGA側相反側。覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A位於較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更為記憶體閘極電極MGA側。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，例如可較佳地利用於具有非揮發性記憶體之半導體裝置及其製造方法。
作為能夠電寫入、抹除之非揮發性記憶體、即作為非揮發性半導體記憶裝置之EEPROM(Electrically Erasable and Programmable Read Only Memory，電可擦可程式化唯讀記憶體)之一種，廣泛使用快閃記憶體。該快閃記憶體於MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)之閘極電極下具有由氧化膜包圍之導電性之浮閘電極或陷阱性絕緣膜。又，該快閃記憶體係利用因該浮閘電極或陷阱性絕緣膜中之電荷、即電子或電洞之有無所致之MISFET之閾值電壓之不同而記憶資訊者。於作為此種非揮發性記憶體之半導體裝置中，於半導體基板上之記憶胞區域形成有構成非揮發性記憶體之記憶胞。
於國際公開第2010/82389號公報(專利文獻1)中，揭示有記憶胞包含第1閘極絕緣膜、形成於第1閘極絕緣膜上之選擇閘極電極、及形成於選擇閘極電極之單側面之記憶體閘極電極。又，於專利文獻1中，揭示有記憶胞包含形成於選擇閘極電極與記憶體閘極電極之間、及記憶體閘極電極與半導體基板之間之第2閘極絕緣膜。
於日本專利特開2003-249579號公報(專利文獻2)中揭示有記憶胞具有包含閘極絕緣膜、浮閘層、控制閘極層、及使浮閘層與控制閘極層相互電絕緣之絕緣膜的雙層閘極構造。
[先前技術文獻] [專利文獻]
[專利文獻1]
國際公開第2010/82389號公報
[專利文獻2]
日本專利特開2003-249579號公報
例如，伴隨非揮發性記憶體之大容量化，記憶胞之微細化得以推進，記憶胞中所含之閘極電極之閘極長度變小，沿閘極長度方向相互相鄰之2個記憶胞中所含之閘極電極彼此之閘極長度方向之間隔變小。另一方面，若使閘極電極之厚度變小，則將閘極電極用作掩膜而進行離子注入時，離子變得容易穿透閘極電極，因此無法容易地使閘極電極之厚度變小。因此，閘極電極之厚度相對於閘極長度之比即縱橫比變大，但關於沿閘極長度方向相互相鄰之2個記憶胞中所含之閘極電極彼此之間可形成之槽部，槽部之深度相對於槽部之閘極長度方向之寬度之比即縱橫比亦變大。
於形成有此種縱橫比較高之槽部之狀態下在半導體基板上形成層間絕緣膜時，不易埋入槽部。其結果，存在於層間絕緣膜中之槽部之內部、即沿閘極長度方向相互相鄰之2個記憶胞中所含之閘極電極彼此之間之部分產生空腔之情況。其結果，於其後之步驟中，由於在空腔之內部形成導電膜等，故記憶胞與其他部分電短路，使半導體裝置之性能降低。
其他課題及新穎之特徵自本說明書之記述及隨附圖式而明瞭。
根據一實施形態，半導體裝置包括：第1閘極電極及第2閘極電極，其等沿閘極長度方向空開間隔而配置；第1覆蓋絕緣膜，其形成於第1閘極電極上；及第2覆蓋絕緣膜，其形成於第2閘極電極上。 又，該半導體裝置包括：第3閘極電極，其隔著第1閘極電極而配置於與第2閘極電極相反側，且與第1閘極電極相鄰；及第4閘極電極，其隔著第2閘極電極而配置於與第1閘極電極相反側，且與第2閘極電極相鄰。而且，第1覆蓋絕緣膜之上表面之第2閘極電極側之端部位於較第1閘極電極之上述第2閘極電極側之側面更為上述第3閘極電極側。
又，根據另一實施形態，於半導體裝置之製造方法中，於半導體基板之主面自下依序形成第1絕緣膜、第1導電膜及第2絕緣膜。其次，將第2絕緣膜及第1導電膜圖案化，藉由第1導電膜形成沿閘極長度方向空開間隔而配置之第1閘極電極及第2閘極電極，形成包含第1閘極電極上之第2絕緣膜之第1覆蓋絕緣膜，形成包含第2閘極電極上之第2絕緣膜之第2覆蓋絕緣膜。其後，去除第1覆蓋絕緣膜中於第2閘極電極側之側面露出之部分，使第1覆蓋絕緣膜之第2閘極電極側之側面較第1閘極電極之第2閘極電極側之側面更為後退。
根據一實施形態，可使半導體裝置之性能提高。
1‧‧‧半導體基板
1a‧‧‧主面
1A‧‧‧記憶胞區域
2‧‧‧元件分離膜
3‧‧‧絕緣膜
4‧‧‧導電膜
4a‧‧‧反應生成物
4b‧‧‧圖案
4c‧‧‧導電膜
4d‧‧‧導電膜
5‧‧‧絕緣膜
6‧‧‧絕緣膜
7‧‧‧絕緣膜
8‧‧‧絕緣膜
8a‧‧‧氧化矽膜
8b‧‧‧氮化矽膜
8c‧‧‧氧化矽膜
9‧‧‧導電膜
10‧‧‧絕緣膜
10a‧‧‧絕緣膜
10b‧‧‧絕緣膜
11a‧‧‧n-型半導體區域
11b‧‧‧n-型半導體區域
12a‧‧‧n+型半導體區域
12b‧‧‧n+型半導體區域
13‧‧‧金屬矽化物層
14‧‧‧絕緣膜
15‧‧‧層間絕緣膜
16‧‧‧絕緣膜
A1A‧‧‧角部
A1B‧‧‧角部
AR1‧‧‧活性區域
AR2‧‧‧活性區域
BL‧‧‧位元線
BLG1‧‧‧位元線側選擇閘極
BR1‧‧‧障壁導電膜
CG1~CG4‧‧‧控制閘極
CGA‧‧‧控制閘極電極
CGB‧‧‧控制閘極電極
CNT1‧‧‧接觸孔
CNT2‧‧‧接觸孔
CP1A‧‧‧覆蓋絕緣膜
CP1B‧‧‧覆蓋絕緣膜
CP2A‧‧‧覆蓋絕緣膜
CP2B‧‧‧覆蓋絕緣膜
CP3A‧‧‧覆蓋絕緣膜
CP3B‧‧‧覆蓋絕緣膜
CV‧‧‧空腔
EP1A‧‧‧端部
EP1B‧‧‧端部
FGA‧‧‧浮閘電極
FGB‧‧‧浮閘電極
GI1A‧‧‧閘極絕緣膜
GI1B‧‧‧閘極絕緣膜
GI2A‧‧‧閘極絕緣膜
GI2B‧‧‧閘極絕緣膜
GI3A‧‧‧閘極絕緣膜
GI3B‧‧‧閘極絕緣膜
GI4A‧‧‧絕緣膜
GI4B‧‧‧絕緣膜
GR1~GR7‧‧‧槽部
GR100‧‧‧槽部
IR1‧‧‧元件分離區域
MC11~MC14‧‧‧記憶胞
MCA‧‧‧記憶胞
MCB‧‧‧記憶胞
MCF1‧‧‧主導電膜
MD‧‧‧半導體區域
MGA‧‧‧記憶體閘極電極
MGB‧‧‧記憶體閘極電極
MS‧‧‧半導體區域
PG1‧‧‧插塞
PG2‧‧‧插塞
PR1~PR4‧‧‧光阻圖案
PW1‧‧‧p型井
SC1A‧‧‧側面
SC1B‧‧‧側面
SC2A‧‧‧側面
SC2B‧‧‧側面
SG1A‧‧‧側面
SG1B‧‧‧側面
SG2A‧‧‧側面
SG2B‧‧‧側面
SLG2‧‧‧源極線側選擇閘極
SP1‧‧‧間隔件
SW1‧‧‧側壁間隔件
SW2‧‧‧側壁間隔件
SWA‧‧‧側壁間隔件
SWB‧‧‧側壁間隔件
TH1‧‧‧厚度
TH2‧‧‧厚度
TR11‧‧‧位元線側選擇電晶體
TR12‧‧‧源極線側選擇電晶體
Vcg‧‧‧電壓
Vd‧‧‧電壓
Vmg‧‧‧電壓
Vs‧‧‧電壓
VS‧‧‧源極線
WD0‧‧‧間隔
WD1~WD7‧‧‧寬度
WD100‧‧‧寬度
X‧‧‧方向
Y‧‧‧方向
圖1係實施形態1之半導體裝置之主要部分剖面圖。
圖2係實施形態1之半導體裝置之主要部分俯視圖。
圖3係實施形態1之半導體裝置之主要部分剖面圖。
圖4係實施形態1之半導體裝置之主要部分剖面圖。
圖5係實施形態1之半導體裝置中之記憶胞之等效電路圖。
圖6係表示「寫入」、「抹除」及「讀出」時之對記憶胞之各部位之電壓之施加條件之一例的表。
圖7係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖8係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖9係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖10係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖11係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖12係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖13係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖14係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖15係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖16係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖17係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖18係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖19係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖20係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖21係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖22係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖23係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖24係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
圖25係比較例1之半導體裝置之製造步驟中之主要部分剖面圖。
圖26係比較例1之半導體裝置之主要部分俯視圖。
圖27係比較例1之半導體裝置之製造步驟中之主要部分剖面圖。
圖28係實施形態2之半導體裝置之主要部分剖面圖。
圖29係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
圖30係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
圖31係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
圖32係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
圖33係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
圖34係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
圖35係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。
圖36係實施形態3之半導體裝置之主要部分剖面圖。
圖37係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖38係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖39係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖40係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖41係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖42係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖43係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖44係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖45係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。
圖46係實施形態4之半導體裝置之主要部分剖面圖。
圖47係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖48係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖49係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖50係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖51係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖52係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖53係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖54係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖55係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖56係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。
圖57係實施形態5之半導體裝置之主要部分剖面圖。
圖58係實施形態5之半導體裝置之製造步驟中之主要部分剖面圖。
圖59係實施形態5之半導體裝置之製造步驟中之主要部分剖面圖。
圖60係實施形態6之半導體裝置之主要部分剖面圖。
圖61係實施形態6之半導體裝置之製造步驟中之主要部分剖面圖。
圖62係實施形態6之半導體裝置之製造步驟中之主要部分剖面圖。
圖63係實施形態6之半導體裝置之製造步驟中之主要部分剖面圖。
圖64係實施形態6之半導體裝置之製造步驟中之主要部分剖面圖。
圖65係實施形態6之半導體裝置之製造步驟中之主要部分剖面圖。
圖66係實施形態7之半導體裝置之主要部分剖面圖。
圖67係實施形態7之半導體裝置中之NAND(Not AND，反及)型之快閃記憶體之等效電路圖。
圖68係實施形態7之半導體裝置之製造步驟中之主要部分剖面圖。
圖69係實施形態7之半導體裝置之製造步驟中之主要部分剖面圖。
圖70係實施形態7之半導體裝置之製造步驟中之主要部分剖面圖。
圖71係實施形態7之半導體裝置之製造步驟中之主要部分剖面圖。
圖72係實施形態7之半導體裝置之製造步驟中之主要部分剖面圖。
於以下之實施形態中，為方便起見，必要時係分割為複數個部分或實施形態進行說明，除特別明示之情形以外，該等並非互不相關者，而是處於一者為另一者之部分或全部之變化例、詳情、補充說明等關係。
又，於以下之實施形態中，於言及要素數等(包含個數、數值、量、範圍等)之情形時，除特別明示之情形及原理上明顯限定於特定數之情形等以外，並不限定於該特定數，亦可為特定數以上。
進而，當然，於以下之實施形態中，除特別明示之情形及原理上認為明顯必需之情形等以外，該構成要素(亦包含要素步驟等)並非必需者。同樣地，於以下之實施形態中，於言及構成要素等之形狀、位置關係等時，除特別明示之情形及原理上認為明顯並非如此之情形等以外，實質上包含與該形狀等近似或類似者。該情況關於上述數值及範圍亦相同。
以下，基於圖式詳細地說明代表之實施形態。再者，於用以說明實施形態之所有圖中，對具有相同之功能之構件標附相同之符號，省略其重複之說明。又，於以下之實施形態中，除特別必要時以外，原則上不重複同一或同樣之部分之說明。
進而，於實施形態中使用之圖式中，亦存在雖為剖面圖但為易於觀察圖式而亦省略影線之情況。又，亦存在雖為俯視圖但為易於觀察圖式而亦標附影線之情況。
又，於剖面圖及俯視圖中，各部位之大小並非與實際器件對應，為了易於理解圖式，存在相對較大地顯示特定之部位之情況。又，於俯視圖與剖面圖對應之情形時，亦存在改變各部位之大小而顯示之情況。
再者，於以下之實施形態中，於以A~B表示範圍之情形時，除特別明示之情形以外，表示A以上且B以下。
(實施形態1)
於本實施形態1中，作為非揮發性記憶體之一例，對具有使用陷阱性絕緣膜即可儲存電荷之絕緣膜之電荷儲存部者進行說明。即，於本實施形態1中，作為非揮發性記憶體，對具有使用MONOS(Metal- Oxide-Nitride-Oxide-Semiconductor，金屬氧化物氮氧化物半導體)膜之包含分裂閘(split gate)型胞之記憶胞的半導體裝置及其製造方法進行說明。具體而言，作為非揮發性記憶體，基於使用n通道型MISFET及陷阱性絕緣膜之記憶胞進行說明。
再者，於本實施形態1中，作為寫入動作時、抹除動作時及讀出動作時之施加電壓之極性與載子之導電型之極性，對使用n通道型MISFET之情形時之極性進行說明。然而，於使用p通道型MISFET之情形時，藉由使上述施加電壓之極性、及載子之導電型之極性等所有極性反轉，可使非揮發性記憶體進行相同之動作。
<半導體裝置之構造>
其次，參照圖式說明本實施形態1之半導體裝置之構造。
圖1係實施形態1之半導體裝置之主要部分剖面圖。圖2係實施形態1之半導體裝置之主要部分俯視圖。圖3及圖4係實施形態1之半導體裝置之主要部分剖面圖。再者，圖1係沿圖2之A-A線之剖面圖。又，圖2表示去除或透視後述絕緣膜14及層間絕緣膜15之狀態。進而，為易於理解，圖3僅表示圖1所示之半導體裝置中之半導體基板1、p型井PW1、閘極絕緣膜GI1A、GI1B、控制閘極電極CGA、CGB、覆蓋絕緣膜CP1A、CP1B、CP2A、CP2B。又，圖4僅表示圖1所示之半導體裝置之記憶胞MCA中之p型井PW1、閘極絕緣膜GI1A、控制閘極電極CGA、覆蓋絕緣膜CP1A、CP2A、記憶體閘極電極MGA及金屬矽化物層13。
如圖1及圖2所示，半導體裝置具有半導體基板1。半導體基板1係包含具有例如1~10Ωcm左右之比電阻之p型單晶矽等之半導體晶圓。
再者，如圖1及圖2所示，將與半導體基板1之主面1a平行且相互交叉之2個方向稱為X軸方向、Y軸方向。即，將相互交叉之2個方向 稱為X軸方向、Y軸方向(於以下之實施形態中亦相同)。又，於半導體基板1之主面1a內，X軸方向與Y軸方向較佳為相互正交，但只要相互交叉即可，並不限定於相互正交之情形(於以下之實施形態中亦相同)。
如圖1及圖2所示，半導體裝置於半導體基板1之主面1a側具有記憶胞區域1A。又，如圖2所示，於記憶胞區域1A中，半導體裝置包括活性區域AR1、活性區域AR2及元件分離區域IR1。
再者，省略圖示，半導體裝置除包括記憶胞區域1A以外，亦包括周邊電路區域。所謂周邊電路，係指除非揮發性記憶體以外之電路，例如為CPU(Central Processing Unit，中央處理單元)等處理器、控制電路、感測放大器、行解碼器、列解碼器、輸入輸出電路等。
活性區域AR1及活性區域AR2分別形成於半導體基板1之主面1a側，於半導體基板1之主面1a內分別沿X軸方向延伸。活性區域AR1及活性區域AR2係於半導體基板1之主面1a內沿Y軸方向空開間隔而配置。
於半導體基板1之主面1a側且活性區域AR1與活性區域AR2之間形成有元件分離區域IR1。元件分離區域IR1於半導體基板1之主面1a內沿X軸方向延伸，形成於活性區域AR1與活性區域AR2之間。元件分離區域IR1係用以分離元件者，於元件分離區域IR1形成有元件分離膜2。
再者，如圖2所示，沿Y軸方向，活性區域AR1與活性區域AR2空開間隔而配置，但活性區域AR1與活性區域AR2亦可作為整體相連而成為一個活性區域。即，亦可於半導體基板1之主面1a內，於一個活性區域之一部分區域形成沿X軸方向延伸之元件分離區域IR1，藉此活性區域AR1與活性區域AR2沿Y軸方向空開間隔而配置。
活性區域AR1及活性區域AR2藉由元件分離區域IR1而規定即劃 分，藉由元件分離區域IR1而相互電性分離。又，如圖1所示，於活性區域AR1形成有p型井PW1，雖省略圖示，但於活性區域AR2，亦與活性區域AR1同樣地形成有p型井PW1。即，活性區域AR1及活性區域AR2係形成有p型井PW1之區域。如此，於圖2之Y軸方向，複數個活性區域與複數個元件分離區域交替地配置而形成活性區域之行，又，該活性區域之行沿圖2之X軸方向配置有複數個。
於活性區域AR1，於p型井PW1形成有作為非揮發性記憶體之2個記憶胞MCA、MCB。記憶胞MCA、MCB為分裂閘型之記憶胞。
如圖1及圖2所示，記憶胞MCA包含具有控制閘極電極CGA之控制電晶體、及連接於控制電晶體且具有記憶體閘極電極MGA之記憶電晶體。又，記憶胞MCB包含具有控制閘極電極CGB之控制電晶體、及連接於控制電晶體且具有記憶體閘極電極MGB之記憶電晶體。2個記憶胞MCA、MCB共用作為汲極區域發揮功能之半導體區域MD。
如圖2所示，於活性區域AR2上，亦與活性區域AR1上同樣地形成有2個記憶胞MCA、MCB。雖省略圖示，但於活性區域AR2，亦與活性區域AR1同樣地，2個記憶胞MCA、MCB共用作為汲極區域發揮功能之半導體區域MD。如此，記憶胞MCA、MCB沿Y軸方向配置有複數個，形成記憶胞行。又，包含沿Y軸方向排列之複數個記憶胞MCA及複數個記憶胞MCB之記憶胞行沿圖2之X軸方向配置有複數個。如此，複數個記憶胞於俯視時形成為沿X軸方向及Y軸方向排列之陣列狀。
再者，於本申請案說明書中，所謂於俯視時係指自與半導體基板1之主面1a垂直之方向觀察之情形。再者，於上述之在半導體基板1之主面1a內之情形時，亦指自與半導體基板1之主面1a垂直之方向觀察之情形。
如圖1所示，記憶胞MCA與記憶胞MCB隔著作為汲極區域發揮功能之半導體區域MD而大致對稱地配置。記憶胞MCA與記憶胞MCB沿圖1之X軸方向並列配置。
記憶胞MCA包含n型半導體區域MS、MD、控制閘極電極CGA、及記憶體閘極電極MGA。又，記憶胞MCA包含形成於控制閘極電極CGA上之覆蓋絕緣膜CP1A、及形成於覆蓋絕緣膜CP1A上之覆蓋絕緣膜CP2A。而且，記憶胞MCA包含形成於控制閘極電極CGA與半導體基板1之間之閘極絕緣膜GI1A、以及形成於記憶體閘極電極MGA與半導體基板1之間及記憶體閘極電極MGA與控制閘極電極CGA之間之閘極絕緣膜GI2A。即，藉由閘極絕緣膜GI1A、控制閘極電極CGA、覆蓋絕緣膜CP1A、覆蓋絕緣膜CP2A、記憶體閘極電極MGA及閘極絕緣膜GI2A形成記憶胞MCA。
記憶胞MCB包含n型半導體區域MS、MD、控制閘極電極CGB、及記憶體閘極電極MGB。又，記憶胞MCB包含形成於控制閘極電極CGB上之覆蓋絕緣膜CP1B、及形成於覆蓋絕緣膜CP1B上之覆蓋絕緣膜CP2B。而且，記憶胞MCB包含形成於控制閘極電極CGB與半導體基板1之間之閘極絕緣膜GI1B、以及形成於記憶體閘極電極MGB與半導體基板1之間及記憶體閘極電極MGB與控制閘極電極CGB之間之閘極絕緣膜GI2B。即，藉由閘極絕緣膜GI1B、控制閘極電極CGB、覆蓋絕緣膜CP1B、覆蓋絕緣膜CP2B、記憶體閘極電極MGB及閘極絕緣膜GI2B形成記憶胞MCB。
於記憶胞MCA中，控制閘極電極CGA及記憶體閘極電極MGA係於在其等之相互對向之側面即側壁之間隔著閘極絕緣膜GI2A之狀態下沿半導體基板1之主面1a延伸且並列配置。控制閘極電極CGA及記憶體閘極電極MGA之延伸方向為與圖1之紙面垂直之方向、即圖2之Y軸方向。
於記憶胞MCB中，控制閘極電極CGB及記憶體閘極電極MGB係於在其等之相互對向之側面即側壁之間隔著閘極絕緣膜GI2B之狀態下沿半導體基板1之主面1a延伸且並列配置。控制閘極電極CGB及記憶體閘極電極MGB之延伸方向為與圖1之紙面垂直之方向、即圖2之Y軸方向。
如此，控制閘極電極CGA、覆蓋絕緣膜CP2A、記憶體閘極電極MGA及閘極絕緣膜GI2A係以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過且分別沿Y軸方向延伸之方式形成。又，控制閘極電極CGB、覆蓋絕緣膜CP2B、記憶體閘極電極MGB及閘極絕緣膜GI2B係以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過且分別沿Y軸方向延伸之方式形成。
再者，圖1及圖2之X軸方向為控制閘極電極CGA、記憶體閘極電極MGA、控制閘極電極CGB及記憶體閘極電極MGB之閘極長度方向。又，圖2之Y軸方向為控制閘極電極CGA、記憶體閘極電極MGA、控制閘極電極CGB及記憶體閘極電極MGB之閘極寬度方向。
控制閘極電極CGA及控制閘極電極CGB係沿圖1及圖2之X軸方向空開間隔而配置。
控制閘極電極CGA係隔著閘極絕緣膜GI1A而形成於半導體區域MD與半導體區域MS之間之p型井PW1上、即半導體基板1上。而且，記憶體閘極電極MGA係隔著閘極絕緣膜GI2A而形成於半導體區域MD與半導體區域MS之間之p型井PW1上、即半導體基板1上。又，於半導體區域MS側配置有記憶體閘極電極MGA，於半導體區域MD側配置有控制閘極電極CGA。控制閘極電極CGA及記憶體閘極電極MGA係構成記憶胞MCA即非揮發性記憶體之閘極電極。
控制閘極電極CGB係隔著閘極絕緣膜GI1B而形成於半導體區域MD與半導體區域MS之間之p型井PW1上、即半導體基板1上。而且， 記憶體閘極電極MGB係隔著閘極絕緣膜GI2B而形成於半導體區域MD與半導體區域MS之間之p型井PW1上、即半導體基板1上。又，於半導體區域MS側配置有記憶體閘極電極MGB，於半導體區域MD側配置有控制閘極電極CGB。控制閘極電極CGB及記憶體閘極電極MGB係構成記憶胞MCB即非揮發性記憶體之閘極電極。
控制閘極電極CGA與記憶體閘極電極MGA係使閘極絕緣膜GI2A介置於其間而相互相鄰，記憶體閘極電極MGA係於控制閘極電極CGA之側面SG2A、即於控制閘極電極CGA之側壁上隔著閘極絕緣膜GI2A而形成為側壁間隔件狀。又，閘極絕緣膜GI2A係遍及記憶體閘極電極MGA與半導體基板1之p型井PW1之間之區域、以及記憶體閘極電極MGA與控制閘極電極CGA之間之區域之兩區域而形成。
控制閘極電極CGB與記憶體閘極電極MGB係使閘極絕緣膜GI2B介置於其間而相互相鄰，記憶體閘極電極MGB係於控制閘極電極CGB之側面SG2B、即於控制閘極電極CGB之側壁上隔著閘極絕緣膜GI2B而形成為側壁間隔件狀。又，閘極絕緣膜GI2B係遍及記憶體閘極電極MGB與半導體基板1之p型井PW1之間之區域、以及記憶體閘極電極MGB與控制閘極電極CGB之間之區域之兩區域而形成。
再者，所謂形成於電極之側面係指較該電極之側面形成於更外側方，所謂形成於電極之側壁上係指較該電極之側壁形成於更外側方。
記憶體閘極電極MGA係配置於半導體基板1之主面1a上且隔著控制閘極電極CGA而與控制閘極電極CGB為相反側。又，記憶體閘極電極MGB係配置於半導體基板1之主面1a上且隔著控制閘極電極CGB而與控制閘極電極CGA為相反側。
形成於控制閘極電極CGA與p型井PW1之間之閘極絕緣膜GI1A作為控制電晶體之閘極絕緣膜發揮功能，記憶體閘極電極MGA與p型井 PW1之間之閘極絕緣膜GI2A作為記憶電晶體之閘極絕緣膜發揮功能。
形成於控制閘極電極CGB與p型井PW1之間之閘極絕緣膜GI1B作為控制電晶體之閘極絕緣膜發揮功能，記憶體閘極電極MGB與p型井PW1之間之閘極絕緣膜GI2B作為記憶電晶體之閘極絕緣膜發揮功能。
閘極絕緣膜GI1A及閘極絕緣膜GI1B包含絕緣膜3。絕緣膜3包含氧化矽膜、氮化矽膜或氮氧化矽膜等絕緣膜，較佳為包含具有高於氮化矽膜之相對介電常數之高介電常數膜、即所謂之High-k膜。再者，於本申請案中，於稱為High-k膜或高介電常數膜之時，係指介電常數(相對介電常數)高於氮化矽膜之膜。於絕緣膜3為高介電常數膜時，作為絕緣膜3，例如可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等金屬氧化物膜。
記憶體閘極電極MGA與p型井PW1之間之閘極絕緣膜GI2A、及記憶體閘極電極MGB與p型井PW1之間之閘極絕緣膜GI2B係作為記憶電晶體之閘極絕緣膜發揮功能。另一方面，記憶體閘極電極MGA與控制閘極電極CGA之間之閘極絕緣膜GI2A係作為用以使記憶體閘極電極MGA與控制閘極電極CGA之間絕緣即電性分離之絕緣膜而發揮功能。又，記憶體閘極電極MGB與控制閘極電極CGB之間之閘極絕緣膜GI2B係作為用以使記憶體閘極電極MGB與控制閘極電極CGB之間絕緣即電性分離之絕緣膜而發揮功能。
閘極絕緣膜GI2A及閘極絕緣膜GI2B包含絕緣膜8。絕緣膜8例如為包含氧化矽膜8a、氧化矽膜8a上之作為電荷儲存部之氮化矽膜8b、及氮化矽膜8b上之氧化矽膜8c之積層膜。
絕緣膜8中之氮化矽膜8b係用以儲存電荷之絕緣膜，作為電荷儲存部發揮功能。即，氮化矽膜8b係形成於絕緣膜8中之陷阱性絕緣 膜。因此，絕緣膜8可視為於其內部具有電荷儲存部之絕緣膜。
位於氮化矽膜8b之上下之氧化矽膜8c及氧化矽膜8a係作為封閉電荷之電荷阻擋層而發揮功能。藉由設為以氧化矽膜8c與氧化矽膜8a夾隔氮化矽膜8b之構造，電荷可儲存至氮化矽膜8b。氧化矽膜8a、氮化矽膜8b及氧化矽膜8c可視為作為MONOS膜之一部分之ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜。
控制閘極電極CGA及控制閘極電極CGB包含例如導入有n型雜質之多晶矽膜即n型多晶矽膜等導電膜4。又，記憶體閘極電極MGA及記憶體閘極電極MGB包含例如導入有n型雜質之多晶矽膜即n型多晶矽膜等導電膜9。
記憶體閘極電極MGA係藉由對以覆蓋控制閘極電極CGA之方式形成於半導體基板1上之包含例如矽膜之導電膜9進行各向異性蝕刻即回蝕而形成。而且，記憶體閘極電極MGA係藉由於控制閘極電極CGA之與控制閘極電極CGB側為相反側之側面SG2A、即於控制閘極電極CGA之側壁上隔著閘極絕緣膜GI2A殘留導電膜9而形成。因此，記憶體閘極電極MGA係於控制閘極電極CGA之側面SG2A、即於控制閘極電極CGA之側壁上隔著閘極絕緣膜GI2A而形成為側壁間隔件狀。
記憶體閘極電極MGB係藉由對以覆蓋控制閘極電極CGB之方式形成於半導體基板1上之包含例如矽膜之導電膜9進行各向異性蝕刻即回蝕而形成。而且，記憶體閘極電極MGB係藉由於控制閘極電極CGB之與控制閘極電極CGA側為相反側之側面SG2B、即於控制閘極電極CGB之側壁上隔著閘極絕緣膜GI2B殘留導電膜9而形成。因此，記憶體閘極電極MGB係於控制閘極電極CGB之側面SG2B、即於控制閘極電極CGB之側壁上隔著閘極絕緣膜GI2B而形成為側壁間隔件狀。
覆蓋絕緣膜CP1A及覆蓋絕緣膜CP1B包含例如氧化矽膜等絕緣膜5，覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B包含例如氮化矽膜等絕緣膜6。
覆蓋絕緣膜CP2A係保護控制閘極電極CGA之保護膜，且係將導電膜4圖案化而形成控制閘極電極CGA時之硬式掩膜膜，或係於對導電膜9進行回蝕而形成記憶體閘極電極MGA時用以調整記憶體閘極電極MGB之上表面之高度之間隔膜。覆蓋絕緣膜CP2B係保護控制閘極電極CGB之保護膜，又，係將導電膜4圖案化而形成控制閘極電極CGB時之硬式掩膜膜，或係於對導電膜9進行回蝕而形成記憶體閘極電極MGB時用以調整記憶體閘極電極MGB之上表面之高度之間隔膜。
絕緣膜5較佳為氧化矽膜，絕緣膜6較佳為氮化矽膜。此時，如下文使用圖11敍述般，較佳為於將具有140~170℃之溫度之磷酸即熱磷酸用作蝕刻液時，可使絕緣膜6之蝕刻速度相對於絕緣膜5之蝕刻速度之比即選擇比充分大。
藉此，可將覆蓋絕緣膜CP2A選擇性地蝕刻去除，覆蓋絕緣膜CP2A與控制閘極電極CGA之間之覆蓋絕緣膜CP1A未被蝕刻，因此可防止覆蓋絕緣膜CP2A自控制閘極電極CGA剝離。又，可將覆蓋絕緣膜CP2B選擇性地蝕刻去除，覆蓋絕緣膜CP2B與控制閘極電極CGB之間之覆蓋絕緣膜CP1B未被蝕刻，因此可防止覆蓋絕緣膜CP2B自控制閘極電極CGB剝離。
再者，關於絕緣膜6之材料，可代替氮化矽膜而使用作為覆蓋絕緣膜、硬式掩膜膜或間隔膜發揮功能之包含其他材料之絕緣膜。又，關於絕緣膜5之材料，可代替氧化矽膜而使用包含其他材料之絕緣膜。
或者，亦可不形成覆蓋絕緣膜CP1A，而於控制閘極電極CGA上 直接形成覆蓋絕緣膜CP2A，亦可不形成覆蓋絕緣膜CP1B，而於控制閘極電極CGB上直接形成覆蓋絕緣膜CP2B。
可使覆蓋絕緣膜CP1A及覆蓋絕緣膜CP1B為具有例如5nm左右之厚度之絕緣膜。又，可使覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B為具有例如50~100nm左右之厚度之絕緣膜。
半導體區域MS係作為源極區域或汲極區域之一者發揮功能之半導體區域，半導體區域MD係作為源極區域或汲極區域發揮功能之半導體區域。此處，對半導體區域MS為作為源極區域發揮功能之半導體區域、半導體區域MD為作為汲極區域發揮功能之半導體區域之例進行說明。
半導體區域MS、MD包含導入有n型雜質之半導體區域，分別具備LDD(Lightly doped drain，輕摻雜汲極)構造。即，作為源極區域發揮功能之半導體區域MS包含n-型半導體區域11a、及具有高於n-型半導體區域11a之雜質濃度之n+型半導體區域12a。又，作為汲極區域發揮功能之半導體區域MD包含n-型半導體區域11b、及具有高於n-型半導體區域11b之雜質濃度之n+型半導體區域12b。n+型半導體區域12a之接合深度深於n-型半導體區域11a且雜質濃度高於n-型半導體區域11a，又，n+型半導體區域12b之接合深度深於n-型半導體區域11b且雜質濃度高於n-型半導體區域11b。
於控制閘極電極CGA之控制閘極電極CGB側之側面SG1A、覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A、及記憶體閘極電極MGA之與控制閘極電極CGA側為相反側之側面形成有側壁間隔件SW1。又，於控制閘極電極CGB之控制閘極電極CGA側之側面SG1B、覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B、及記憶體閘極電極MGB之與控制閘極電極CGB側為相反側之側面形成有側壁間隔件SW1。側壁間隔件SW1包含氧化矽膜、氮化矽膜或其等之積 層膜等絕緣膜。
再者，如圖1所示，將形成於控制閘極電極CGA之控制閘極電極CGB側之側面SG1A、及覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A的側壁間隔件SW1稱為側壁間隔件SWA。又，將形成於控制閘極電極CGB之控制閘極電極CGA側之側面SG1B、及覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B的側壁間隔件SW1稱為側壁間隔件SWB。
又，亦可於控制閘極電極CGA之側面SG1A與側壁間隔件SW1之間、覆蓋絕緣膜CP2A之側面SC1A與側壁間隔件SW1之間、及記憶體閘極電極MGA之側面與側壁間隔件SW1之間介置絕緣膜10。又，亦可於控制閘極電極CGB之側面SG1B與側壁間隔件SW1之間、覆蓋絕緣膜CP2B之側面SC1B與側壁間隔件SW1之間、及記憶體閘極電極MGB之側面與側壁間隔件SW1之間介置絕緣膜10。
再者，於本實施形態1中，記憶體閘極電極MGA之上端部之高度位置可與覆蓋絕緣膜CP2A之上表面之高度位置相等，記憶體閘極電極MGB之上端部之高度位置可與覆蓋絕緣膜CP2B之上表面之高度位置相等。
作為源極區域之n-型半導體區域11a係相對於記憶體閘極電極MGA之側面而自行對準地形成，相對於記憶體閘極電極MGB之側面而自行對準地形成。又，作為源極區域之n+型半導體區域12a係相對於形成於記憶體閘極電極MGA之側面之側壁間隔件SW1之側面而自行對準地形成，相對於形成於記憶體閘極電極MGB之側面之側壁間隔件SW1之側面而自行對準地形成。因此，低濃度之n-型半導體區域11a係形成於在記憶體閘極電極MGA之側面所形成之側壁間隔件SW1下，且形成於在記憶體閘極電極MGB之側面所形成之側壁間隔件SW1下。又，高濃度之n+型半導體區域12a係形成於低濃度之n-型半導體區 域11a之外側。因此，低濃度之n-型半導體區域11a係以鄰接於記憶電晶體之通道區域之方式形成，高濃度之n+型半導體區域12a係以與低濃度之n-型半導體區域11a接觸，且與記憶電晶體之通道區域空開相當於n-型半導體區域11a之距離之方式形成。
作為汲極區域之n-型半導體區域11b係相對於控制閘極電極CGA之側面SG1A而自行對準地形成，相對於控制閘極電極CGB之側面SG1B而自行對準地形成。又，作為汲極區域之n+型半導體區域12b係相對於形成於控制閘極電極CGA之側面SG1A之側壁間隔件SW1之側面而自行對準地形成，相對於形成於控制閘極電極CGB之側面SG1B之側壁間隔件SW1之側面而自行對準地形成。因此，低濃度之n-型半導體區域11b係形成於在控制閘極電極CGA之側面SG1A所形成之側壁間隔件SW1下，且形成於在控制閘極電極CGB之側面SG1B所形成之側壁間隔件SW1下。又，高濃度之n+型半導體區域12b係形成於在控制閘極電極CGA側及控制閘極電極CGB側所形成之2個低濃度之n-型半導體區域11b之間。即，記憶胞MCA之控制電晶體與記憶胞MCB之控制電晶體共用高濃度之n+型半導體區域12b。因此，低濃度之n-型半導體區域11b係以鄰接於控制電晶體之通道區域之方式形成，高濃度之n+型半導體區域12b係以與低濃度之n-型半導體區域11b接觸，且與控制電晶體之通道區域空開相當於n-型半導體區域11b之距離之方式形成。
於記憶體閘極電極MGA下之閘極絕緣膜GI2A下形成有記憶電晶體之通道區域，於控制閘極電極CGA下之閘極絕緣膜GI1A下形成有控制電晶體之通道區域。又，於記憶體閘極電極MGB下之閘極絕緣膜GI2B下形成有記憶電晶體之通道區域，於控制閘極電極CGB下之閘極絕緣膜GI1B下形成有控制電晶體之通道區域。
於n+型半導體區域12a、12b之上部即上表面，藉由自對準矽化物 (Salicide：Self Aligned Silicide)技術等形成有金屬矽化物層13。金屬矽化物層13包含例如矽化鈷層、矽化鎳層、或添加鉑之矽化鎳層等。藉由金屬矽化物層13，可使擴散電阻或接觸電阻低電阻化。
又，金屬矽化物層13亦可形成於控制閘極電極CGA之上表面、控制閘極電極CGB之上表面、記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面之全部或一部分。
如上所述，控制閘極電極CGA、覆蓋絕緣膜CP2A、記憶體閘極電極MGA及閘極絕緣膜GI2A於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過，且分別沿Y軸方向即閘極寬度方向延伸。
另一方面，控制閘極電極CGB、覆蓋絕緣膜CP2B、記憶體閘極電極MGB及閘極絕緣膜GI2B於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過，且分別沿Y軸方向即閘極寬度方向延伸。
又，於活性區域AR2，亦與活性區域AR1同樣地形成有包含n-型半導體區域11a及n+型半導體區域12a之半導體區域MS與包含n-型半導體區域11b及n+型半導體區域12b之半導體區域MD。進而，於活性區域AR2，亦與於活性區域AR1同樣地，於n+型半導體區域12a、12b之上部即上表面形成有金屬矽化物層13。
如此，於活性區域AR2上，亦與活性區域AR1上同樣地形成有記憶胞MCA及記憶胞MCB。活性區域AR2上之記憶胞MCA及記憶胞MCB之各者具有與活性區域AR1上之記憶胞MCA及記憶胞MCB之各者之構造相同之構造，因此省略其等之說明。
於形成有記憶胞MCA及記憶胞MCB之半導體基板1上形成有絕緣膜14。絕緣膜14係於半導體基板1上以覆蓋控制閘極電極CGA、CGB、覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB、閘極絕緣膜GI2A、GI2B、及側壁間隔件SW1之方式形成。絕緣膜14包含例如氮化矽膜等。
於絕緣膜14上形成有層間絕緣膜15。層間絕緣膜15係於活性區域AR1上以覆蓋控制閘極電極CGA、CGB、覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB、及側壁間隔件SW1之方式形成。層間絕緣膜15包含例如氧化矽膜之單體膜、或氮化矽膜與氧化矽膜之積層膜等。層間絕緣膜15之上表面被平坦化。
再者，層間絕緣膜15於元件分離區域IR1上及活性區域AR2上亦以覆蓋控制閘極電極CGA、CGB、覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB、閘極絕緣膜GI2A、GI2B、及側壁間隔件SW1之方式形成。
於活性區域AR1上，於層間絕緣膜15，在控制閘極電極CGA與控制閘極電極CGB之間形成有貫通層間絕緣膜15而到達活性區域AR1即p型井PW1之開口部即接觸孔CNT1。又，於接觸孔CNT1之內部形成有包含埋入至接觸孔CNT1之導電膜且與活性區域AR1電性連接之插塞PG1。於接觸孔CNT1之底部，半導體區域MD之n+型半導體區域12b之上表面之金屬矽化物層13之一部分露出，於該露出之部分電性連接有填充接觸孔CNT1之插塞PG1。
插塞PG1係由形成於接觸孔CNT1之底部及側面之較薄之障壁導電膜BR1與以埋入接觸孔CNT1之方式形成於該障壁導電膜BR1上之主導電膜MCF1而形成。障壁導電膜BR1例如可為鈦(Ti)膜、氮化鈦(TiN)膜、或其等之積層膜，主導電膜MCF1可為鎢(W)膜。
又，雖省略關於全部之圖示，但接觸孔CNT1及插塞PG1亦可形成於n+型半導體區域12a、12b上、控制閘極電極CGA、CGB上、或記憶體閘極電極MGA、MGB上等。此時，於接觸孔CNT1之底部，例如n+型半導體區域12a、12b之上表面之金屬矽化物層13之一部分、控制閘極電極CGA、CGB之上表面之金屬矽化物層13之一部分、或記憶體閘極電極MGA、MGB之上表面之金屬矽化物層13之一部分等露出。 而且，插塞PG1電性連接於該露出之部分。
再者，於活性區域AR2，亦於層間絕緣膜15，在控制閘極電極CGA與控制閘極電極CGB之間形成有貫通層間絕緣膜15而到達活性區域AR2之開口部即接觸孔CNT2(參照圖2)。又，於接觸孔CNT2之內部形成有包含埋入至接觸孔CNT2之導電膜且與活性區域AR2電性連接之插塞PG2。插塞PG2具有與插塞PG1之構造相同之構造，因此省略其說明。
於埋入有插塞PG1之層間絕緣膜15上形成有作為鑲嵌配線(例如以銅(Cu)為主導電材料之埋入配線)之第1層配線，於該第1層配線上，作為鑲嵌配線，亦形成有上層之配線，但此處省略其圖示及說明。又，第1層配線及較其更上層之配線並不限定於鑲嵌配線，亦可將配線用之導電膜圖案化而形成，例如亦可為鎢(W)配線或鋁(Al)配線等。
於本實施形態1中，於主面1a內，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於記憶體閘極電極MGA側。又，於主面1a內，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於記憶體閘極電極MGB側。
又，如圖3所示，於本實施形態1中，將如下槽部設為槽部GR1，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。將槽部GR1之底部設為半導體基板1之主面1a。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚 度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR1之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR1之上端部之X軸方向即閘極長度方向之寬度設為寬度WD1。
此時，間隔WD0可設為例如150~200nm左右。又，可將厚度TH1設為例如80~100nm左右，將厚度TH2設為例如50~100nm左右，此時，槽部GR1之深度可設為例如130~200nm左右。
藉由此種構造，寬度WD1變得大於控制閘極電極CGA之控制閘極電極CGB側之側面SG1A與控制閘極電極CGB之控制閘極電極CGA側之側面SG1B之間隔WD0。因此，與沿X軸方向即閘極長度方向，端部EP1A位於與側面SG1A相同之位置且端部EP1B位於與側面SG1B相同之位置之情形相比，可使寬度WD1變大。藉此，於形成層間絕緣膜15時，層間絕緣膜15之原料容易到達槽部GR1之內部，於槽部GR1之內部，可防止於層間絕緣膜15產生空腔。而且，可防止於所產生之空腔形成構成插塞PG1及插塞PG2之障壁導電膜BR1或主導電膜MCF1而導致插塞PG1與插塞PG2電短路。
再者，於沿X軸方向即閘極長度方向，端部EP1A較側面SG1A更位於記憶體閘極電極MGA側，但端部EP1B位於與側面SG1B相同之位置之情形時亦具有上述效果。又，於沿X軸方向即閘極長度方向，端部EP1B較側面SG1B更位於記憶體閘極電極MGB側，但端部EP1A位於與側面SG1A相同之位置之情形時亦具有上述效果。因此，亦可沿X軸方向即閘極長度方向，端部EP1A較側面SG1A更位於記憶體閘極電極MGA側，但端部EP1B未較側面SG1B更位於記憶體閘極電極MGB側。或者，亦可沿X軸方向即閘極長度方向，端部EP1B較側面SG1B位於記憶體閘極電極MGB側，但端部EP1A未較側面SG1A更位於記憶體閘極電極MGA側。
又，於本實施形態1中，覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度小於控制閘極電極CGA之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。又，覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A較控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A更向控制閘極電極CGB側後退。而且，記憶體閘極電極MGA係隔著閘極絕緣膜GI2A而形成於覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A、及控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A。
又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度小於控制閘極電極CGB之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。又，覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B較控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B更向控制閘極電極CGA側後退。而且，記憶體閘極電極MGB係隔著閘極絕緣膜GI2B而形成於覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B、及控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B。
再者，覆蓋絕緣膜CP2A之側面SC1A較控制閘極電極CGA之側面SG1A後退之距離、即後退量可設為例如5~10nm左右。進而，覆蓋絕緣膜CP2B之側面SC1B較控制閘極電極CGB之側面SG1B後退之距離、即後退量可設為例如5~10nm左右。該後退量相當於圖3所示之寬度WD1與間隔WD0之差之一半。即，圖3所示之寬度WD1與間隔WD0之差可設為例如10~20nm左右。
又，於氧化矽膜8a、氮化矽膜8b及氧化矽膜8c之膜厚相對於上述 後退量較小之情形時，如例如圖4所示，記憶體閘極電極MGA之上層部覆蓋於控制閘極電極CGA上、即形成於控制閘極電極CGA上。又，雖省略圖示，但關於記憶胞MCB亦相同。
於本實施形態1中，覆蓋絕緣膜CP2A之側面SC2A較控制閘極電極CGA之側面SG2A更後退，覆蓋絕緣膜CP2B之側面SC2B較控制閘極電極CGB之側面SG2B更後退。因此，記憶體閘極電極MGA之上表面之面積及記憶體閘極電極MGB之上表面之面積增加，容易於記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面形成金屬矽化物層13。又，形成於記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面的金屬矽化物層13之面積增加。因此，可降低與記憶體閘極電極MGA電性連接之插塞(省略圖示)和記憶體閘極電極MGA之間之電阻、及與記憶體閘極電極MGB電性連接之插塞(省略圖示)和記憶體閘極電極MGB之間之電阻。
其次，說明本實施形態1之半導體裝置中之記憶胞MCA之動作及記憶胞MCB之動作。圖5係實施形態1之半導體裝置中之記憶胞之等效電路圖。
以下，以記憶胞MCA及記憶胞MCB為代表說明記憶胞MCA之動作。然而，記憶胞MCB亦具有與記憶胞MCA之電路構成相同之電路構成，因此記憶胞MCB之動作亦與記憶胞MCA之動作相同，省略其說明。
圖6係表示「寫入」、「抹除」及「讀出」時之對記憶胞之各部位之電壓之施加條件之一例的表。於圖6之表中，於「寫入」、「抹除」及「讀出」時之各者中，記載有對記憶體閘極電極MGA施加之電壓Vmg、對半導體區域MS施加之電壓Vs、對控制閘極電極CGA施加之電壓Vcg、及對半導體區域MD施加之電壓Vd。又，於圖6之表中，於「寫入」、「抹除」及「讀出」時之各者中，記載有對p型井PW1施加 之電壓Vb。再者，圖6之表中所示者為電壓之施加條件之較佳之一例，並不限定於此，可視需要進行各種變更。又，於本實施形態1中，將對記憶電晶體之閘極絕緣膜GI2A中之電荷儲存部即氮化矽膜8b之電子之注入定義為「寫入」，將電洞即電子孔(electron hole)之注入定義為「抹除」。進而，將電源電壓Vdd設為1.5V。
寫入方式可使用被稱為所謂之源極側注入(Source Side Injection：SSI)方式之熱電子寫入。對進行寫入之記憶胞MCA之各部位施加如例如圖6之「寫入」之欄所示之電壓，於記憶胞MCA之閘極絕緣膜GI2A中之氮化矽膜8b中注入電子。熱電子係於記憶體閘極電極MGA及控制閘極電極CGA間之下之通道區域產生，被注入至記憶體閘極電極MGA下之閘極絕緣膜GI2A中之電荷儲存部即氮化矽膜8b。所注入之熱電子被捕獲於閘極絕緣膜GI2A中之氮化矽膜8b中之陷阱能階，其結果，記憶電晶體之閾值電壓(Vth)上升。
抹除方法可使用利用帶間穿遂(Band-To-Band Tunneling：BTBT)現象之熱電洞注入抹除方式。即，藉由將利用BTBT現象而產生之電洞即電子孔注入至電荷儲存部、即閘極絕緣膜GI2A中之氮化矽膜8b而進行抹除。對進行抹除之記憶胞MCA之各部位施加如例如圖6之「抹除」之欄所示之電壓，藉由利用BTBT現象使電洞產生並進行電場加速，而對記憶胞MCA之閘極絕緣膜GI2A中之氮化矽膜8b中注入電洞，藉此使記憶電晶體之閾值電壓降低。
於讀出時，對進行讀出之記憶胞MCA之各部位施加如例如圖6之「讀出」之欄所示之電壓。藉由將對讀出時之記憶體閘極電極MGA施加之電壓Vmg設為寫入狀態下之記憶電晶體之閾值電壓與抹除狀態下之記憶電晶體之閾值電壓之間之值，而可判別寫入狀態與抹除狀態。
<半導體裝置之製造方法>
其次，對本實施形態1之半導體裝置之製造方法進行說明。
圖7~圖24係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。圖7~圖24表示與圖1所示之剖面相同之剖面，且係與沿圖2之A-A線之剖面圖對應之剖面圖。
又，於本實施形態1中，對形成n通道型之控制電晶體及記憶電晶體之情形進行說明，但亦可使導電型相反而形成p通道型之控制電晶體及記憶電晶體。
如圖7所示，首先，預備(準備)包含具有例如1~10Ωcm左右之比電阻之p型單晶矽等之作為半導體晶圓之半導體基板1。
此時，於半導體基板1之主面1a側之記憶胞區域1A，如圖2所示，於俯視下，於活性區域AR1與活性區域AR2之間形成有成為元件分離區域IR1之元件分離膜2。元件分離膜2包含氧化矽等絕緣體，可藉由例如STI(Shallow Trench Isolation，淺溝槽隔離)法或LOCOS(Local Oxidization of Silicon，矽局部氧化)法等而形成。例如，於在元件分離區域IR1形成元件分離用之槽之後，於該元件分離用之槽內埋入包含例如氧化矽之絕緣膜，藉此可形成元件分離膜2。
又，於半導體基板1之主面1a側之記憶胞區域1A，於活性區域AR1形成有p型井PW1。p型井PW1可藉由將例如硼(B)等p型雜質離子注入至半導體基板1等而形成。p型井PW1自半導體基板1之主面1a以特定之深度形成。再者，雖省略圖示，但於活性區域AR2，亦與活性區域AR1同樣地形成有p型井PW1。
此處，於本實施形態1中，較理想為不對半導體基板1之p型井PW1進行通道摻雜離子注入。或者，於進行通道摻雜離子注入之情形時，較佳為減少摻雜量而減小通道區域之雜質濃度。
其次，藉由例如使用氫氟酸(HF)水溶液之濕式蝕刻等去除半導體基板1之表面之自然氧化膜，藉由對半導體基板1之表面進行清洗而淨 化半導體基板1之表面。藉此，半導體基板1之表面、即p型井PW1之表面露出。
其次，如圖8所示，於半導體基板1之主面1a之整個面自下依序形成絕緣膜3、導電膜4、絕緣膜5及絕緣膜6。
首先，於半導體基板1之主面1a之整個面形成即堆積絕緣膜3。具體而言，於半導體基板1之主面1a側之記憶胞區域1A，包含活性區域AR1上及活性區域AR2上在內而於半導體基板1之主面1a形成絕緣膜3。可用作絕緣膜3之材料例如上所述。又，可使用濺鍍法、原子層堆積(Atomic Layer Deposition：ALD)法或化學氣相沈積(Chemical Vapor Deposition：CVD)法等形成絕緣膜3。
再者，雖省略圖示，但於形成絕緣膜3之前，亦可使用熱氧化法等於半導體基板1之表面上、即p型井PW1之表面上形成包含氧化矽膜等之界面層後，於該界面層上形成絕緣膜3。
其次，於半導體基板1之主面1a之整個面、即於絕緣膜3上形成即堆積導電膜4。該導電膜4成為記憶胞MCA之控制閘極電極CGA及記憶胞MCB之控制閘極電極CGB。
導電膜4包含具有例如80~100nm左右之厚度之多晶矽膜即polysilicon膜，可使用CVD法等而形成。成膜時，亦可使導電膜4為非晶矽膜而形成後，利用其後之熱處理使非晶矽膜成為多晶矽膜。
導電膜4更佳為導入例如磷(P)或砷(As)等n型雜質或硼(B)等p型雜質而為低電阻率。雜質可於導電膜4之成膜時或成膜後導入。於在導電膜4之成膜時導入雜質之情形時，可藉由使導電膜4之成膜用之氣體中含有摻雜氣體而成膜導入有雜質之導電膜4。另一方面，於在矽膜之成膜後導入雜質之情形時，於非意圖性地導入雜質而成膜矽膜之後，利用離子注入法等將雜質導入至該矽膜中，藉此可形成導入有雜質之導電膜4。
其次，於導電膜4上形成絕緣膜5。該絕緣膜5成為覆蓋絕緣膜CP1A(參照後述圖9)及覆蓋絕緣膜CP1B(參照後述圖9)。
藉由將包含例如矽膜之導電膜4之表面熱氧化，可形成具有例如6nm左右之厚度之包含氧化矽膜之絕緣膜5。或者，亦可代替將包含矽膜之導電膜4之表面熱氧化，而使用CVD法形成包含氧化矽膜之絕緣膜5。
又，關於絕緣膜5之材料，可使用包含其他材料之絕緣膜代替氧化矽膜。或者，亦可不形成絕緣膜5而於導電膜4上直接形成絕緣膜6。
其次，於絕緣膜5上形成絕緣膜6。該絕緣膜6係作為覆蓋絕緣膜、硬式掩膜膜或間隔膜發揮功能之膜，成為覆蓋絕緣膜CP2A(參照後述圖9)及覆蓋絕緣膜CP2B(參照後述圖9)。
可使用例如CVD法等形成包含氮化矽膜之絕緣膜6。再者，關於絕緣膜6之材料，可使用作為覆蓋絕緣膜、硬式掩膜膜或間隔膜發揮功能之包含其他材料之絕緣膜代替氮化矽膜。
再者，於下文使用圖9敍述之步驟中將絕緣膜6圖案化而形成之覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B係藉由於下文使用圖11敍述之步驟中進行細粒化，而減少厚度。又，經細粒化之後之覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B具有例如50~100nm左右之厚度。因此，絕緣膜6之厚度係以於經細粒化之後覆蓋絕緣膜CP2A之厚度及覆蓋絕緣膜CP2B之厚度成為所期望之厚度之方式進行調整。
如此，如圖8所示，於半導體基板1之主面1a積層絕緣膜3、導電膜4、絕緣膜5及絕緣膜6。
其次，藉由例如乾式蝕刻等蝕刻將絕緣膜6、絕緣膜5、導電膜4及絕緣膜3圖案化。
首先，使用光微影法於絕緣膜6上形成光阻圖案(省略圖示)。其 次，將該光阻圖案用作蝕刻掩膜，藉由例如乾式蝕刻等對絕緣膜6、絕緣膜5、導電膜4及絕緣膜3進行蝕刻而圖案化。其後，去除光阻圖案。
如此，將絕緣膜6、絕緣膜5、導電膜4及絕緣膜3圖案化，如圖9所示，於半導體基板1之主面1a上，形成沿X軸方向即閘極長度方向空開間隔而配置之包含導電膜4之控制閘極電極CGA及控制閘極電極CGB。又，形成包含控制閘極電極CGA與半導體基板1之間之絕緣膜3之閘極絕緣膜GI1A，形成包含控制閘極電極CGB與半導體基板1之間之絕緣膜3之閘極絕緣膜GI1B。而且，形成包含控制閘極電極CGA上之絕緣膜6之覆蓋絕緣膜CP2A，形成包含控制閘極電極CGB上之絕緣膜6之覆蓋絕緣膜CP2B。進而，形成包含控制閘極電極CGA與覆蓋絕緣膜CP2A之間之絕緣膜5之覆蓋絕緣膜CP1A，形成包含控制閘極電極CGB與覆蓋絕緣膜CP2B之間之絕緣膜5之覆蓋絕緣膜CP1B。
此時，如圖2所示，控制閘極電極CGA及控制閘極電極CGB通過活性區域AR1上、元件分離區域IR1上及活性區域AR2上而各自沿Y軸方向延伸。又，覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B通過活性區域AR1上、元件分離區域IR1上及活性區域AR2上而各自沿Y軸方向延伸。
如圖9所示，將控制閘極電極CGA之控制閘極電極CGB側之側面設為側面SG1A，將控制閘極電極CGA之與控制閘極電極CGB側為相反側之側面設為側面SG2A。又，將控制閘極電極CGB之控制閘極電極CGA側之側面設為側面SG1B，將控制閘極電極CGB之與控制閘極電極CGA側為相反側之側面設為側面SG2B。另一方面，將覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面設為側面SC1A，將覆蓋絕緣膜CP2A之與控制閘極電極CGB側為相反側之側面設為側面SC2A。進而，將覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面設為側面 SC1B，將覆蓋絕緣膜CP2B之與控制閘極電極CGA側為相反側之側面設為側面SC2B。
其次，如圖10所示，於控制閘極電極CGA之側面及控制閘極電極CGB之側面形成絕緣膜7。該絕緣膜7於在下文使用圖11敍述之步驟中藉由蝕刻液將覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B細粒化時未被去除，而用以保護控制閘極電極CGA及控制閘極電極CGB者。
例如，可藉由將包含矽膜之控制閘極電極CGA之側面及控制閘極電極CGB之側面熱氧化，而於控制閘極電極CGA之側面及控制閘極電極CGB之側面，形成具有例如6nm左右之厚度之包含氧化矽膜之絕緣膜7。
又，關於絕緣膜7之材料，只要於在下文使用圖11敍述之步驟中藉由蝕刻液將覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B細粒化時不被去除即可。因此，關於絕緣膜7之材料，根據覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B與蝕刻液之材料，可使用包含其他材料之絕緣膜代替氧化矽膜。
其次，如圖11所示，藉由蝕刻液將覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B細粒化。
例如，於絕緣膜5及絕緣膜7為氧化矽膜，絕緣膜6為氮化矽膜時，使用具有例如140~170℃左右之溫度之磷酸即熱磷酸作為蝕刻液進行蝕刻。藉此，可使絕緣膜6之蝕刻速度相對於絕緣膜5及絕緣膜7之蝕刻速度之比即選擇比充分大，因此可選擇性地對覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B進行蝕刻。
藉由進行此種細粒化，將覆蓋絕緣膜CP2A中於控制閘極電極CGB側之側面SC1A露出之部分、及覆蓋絕緣膜CP2A中於與控制閘極電極CGB側為相反側之側面SC2A露出之部分蝕刻去除。又，將覆蓋絕緣膜CP2B中於控制閘極電極CGA側之側面SC1B露出之部分、及覆 蓋絕緣膜CP2B中於與控制閘極電極CGA側為相反側之側面SC2B露出之部分蝕刻去除。
其結果，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於控制閘極電極CGB側之相反側。又，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於控制閘極電極CGA側之相反側。
如圖11所示，將如下槽部設為槽部GR1，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。槽部GR1之底部係於上表面形成有絕緣膜7之半導體基板1之主面1a。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR1之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR1之上端部之X軸方向即閘極長度方向之寬度設為寬度WD1。
於本實施形態1中，於進行使用圖11說明之步驟之後，覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度變得小於控制閘極電極CGA之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向控制閘極電極CGB側之相反側後退。又，覆蓋絕緣膜CP2A之與控制閘極電極CGB側為相反側之側面SC2A較控制閘極電極CGA之與控制閘極電極CGB側為相反側之側面SG2A更向控制閘極電極CGB側後退。
又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度變得小於控制閘極電極CGB之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向控制閘極電極CGA側之相反側後退。又，覆蓋絕緣膜CP2B之與控制閘極電極CGA側為相反側之側面SC2B較控制閘極電極CGB之與控制閘極電極CGA側為相反側之側面SG2B更向控制閘極電極CGA側後退。
再者，由於覆蓋絕緣膜CP2A與控制閘極電極CGA之間之覆蓋絕緣膜CP1A未被蝕刻，故可防止覆蓋絕緣膜CP2A自控制閘極電極CGA剝離。又，由於覆蓋絕緣膜CP2B與控制閘極電極CGB之間之覆蓋絕緣膜CP1B未被蝕刻，故可防止覆蓋絕緣膜CP2B自控制閘極電極CGB剝離。
又，於使用圖11說明之步驟中，亦可藉由將覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B中之一者由例如光阻圖案覆蓋，而不細粒化。
其次，於藉由對半導體基板1之表面進行清洗而淨化半導體基板1之表面之後，如圖12所示，於半導體基板1之主面1a之整個面形成記憶電晶體之閘極絕緣膜用之絕緣膜8。如上所述，絕緣膜8例如為包含氧化矽膜8a、氧化矽膜8a上之作為電荷儲存部之氮化矽膜8b、及氮化矽膜8b上之氧化矽膜8c之積層膜。
可藉由例如熱氧化處理等氧化處理而形成絕緣膜8中之氧化矽膜8a，作為該熱氧化處理，可使用ISSG(In Situ Steam Generation，臨場蒸氣產生)氧化。又，可藉由例如CVD法而形成絕緣膜8中之氮化矽膜8b。進而，可藉由例如CVD法而形成絕緣膜8中之氧化矽膜8c。
首先，藉由例如ISSG氧化等熱氧化處理於露出之半導體基板1之主面1a、控制閘極電極CGA之表面、控制閘極電極CGB之表面、覆蓋絕緣膜CP2A之表面、及覆蓋絕緣膜CP2B之表面形成氧化矽膜8a。此 時，露出之半導體基板1之主面1a、控制閘極電極CGA之表面、及控制閘極電極CGB之表面被氧化。氧化矽膜8a之厚度可設為例如5nm左右。又，作為另一形態，亦可利用ALD法形成氧化矽膜8a。
再者，於圖12中，為易於理解，將覆蓋絕緣膜CP1A、CP1B之一部分、包含氧化矽膜之絕緣膜7、及氧化矽膜8a一體化，而表示為氧化矽膜8a。
其次，藉由CVD法於氧化矽膜8a上形成氮化矽膜8b，進而藉由CVD法、熱氧化或該兩者於氮化矽膜8b上形成氧化矽膜8c。氮化矽膜8b之厚度可設為例如5nm左右，氧化矽膜8c之厚度可設為例如5nm左右。藉此，可形成包含氧化矽膜8a、氮化矽膜8b及氧化矽膜8c之積層膜之絕緣膜8。
絕緣膜8係作為於下文使用圖14敍述之步驟中形成之記憶體閘極電極MGA之閘極絕緣膜及記憶體閘極電極MGB之閘極絕緣膜發揮功能，且具有電荷保持功能。絕緣膜8具有以作為電荷阻擋層之氧化矽膜8a、8c夾隔作為電荷儲存部之氮化矽膜8b之構造。而且，包含氧化矽膜8a、8c之電荷阻擋層之電位障壁高度較包含氮化矽膜8b之電荷儲存部之電位障壁高度變高。
再者，於本實施形態1中，使用氮化矽膜8b作為具有陷阱能階之絕緣膜，於使用氮化矽膜8b之情形時，在可靠性方面較佳。然而，作為具有陷阱能階之絕緣膜，並不限定於氮化矽膜，例如可使用氧化鋁膜(氧化鋁)、氧化鉿膜或氧化鉭膜等具有高於氮化矽膜之介電常數之高介電常數膜。
其次，如圖13所示，於半導體基板1之主面1a之整個面、即於絕緣膜8上形成即堆積導電膜9。
導電膜9包含多晶矽膜即polysilicon膜，可使用CVD法等而形成。成膜時，亦可於使導電膜9為非晶矽膜而形成後，利用其後之熱 處理使非晶矽膜成為多晶矽膜。
導電膜9更佳為導入例如磷(P)或砷(As)等n型雜質或硼(B)等p型雜質而為低電阻率。亦可利用導電膜9之成膜後之離子注入將雜質導入至導電膜9中，但亦可於導電膜9之成膜時將雜質導入至導電膜9中。於在導電膜9之成膜時導入雜質之情形時，藉由使導電膜9之成膜用之氣體中含有摻雜氣體，可成膜導入有雜質之導電膜9。
其次，藉由各向異性蝕刻技術對導電膜9進行回蝕而形成記憶體閘極電極MGA及記憶體閘極電極MGB。
例如，以被回蝕之厚度與導電膜9之厚度相等之方式對導電膜9進行回蝕。藉此，於控制閘極電極CGA之兩側面、即於控制閘極電極CGA之兩側壁上，隔著絕緣膜8而以側壁間隔件狀殘留導電膜9。又，於控制閘極電極CGB之兩側面、即於控制閘極電極CGB之兩側壁上，隔著絕緣膜8而以側壁間隔件狀殘留導電膜9。進而，去除其他區域之導電膜9。
藉此，如圖14所示，於控制閘極電極CGA之與控制閘極電極CGB側為相反側之側面SG2A，由隔著絕緣膜8而以側壁間隔件狀殘留之導電膜9形成記憶體閘極電極MGA。又，於控制閘極電極CGA之控制閘極電極CGB側之側面SG1A，由隔著絕緣膜8而以側壁間隔件狀殘留之導電膜9形成間隔件SP1。
又，如圖14所示，於控制閘極電極CGB之與控制閘極電極CGA側為相反側之側面SG2B，由隔著絕緣膜8而以側壁間隔件狀殘留之導電膜9形成記憶體閘極電極MGB。又，於控制閘極電極CGB之控制閘極電極CGA側之側面SG1B，由隔著絕緣膜8而以側壁間隔件狀殘留之導電膜9形成間隔件SP1。
記憶體閘極電極MGA係以隔著絕緣膜8而與控制閘極電極CGA相鄰之方式形成於絕緣膜8上。記憶體閘極電極MGA與間隔件SP1具有 隔著控制閘極電極CGA而大致對稱之構造。於記憶體閘極電極MGA與半導體基板1之p型井PW1之間、及記憶體閘極電極MGA與控制閘極電極CGA之間介置有絕緣膜8，該記憶體閘極電極MGA係由與絕緣膜8接觸之導電膜9形成。
記憶體閘極電極MGB係以隔著絕緣膜8而與控制閘極電極CGB相鄰之方式形成於絕緣膜8上。記憶體閘極電極MGB與間隔件SP1具有隔著控制閘極電極CGB而大致對稱之構造。於記憶體閘極電極MGB與半導體基板1之p型井PW1之間、及記憶體閘極電極MGB與控制閘極電極CGB之間介置有絕緣膜8，該記憶體閘極電極MGB係由與絕緣膜8接觸之導電膜9形成。
於進行導電膜9之回蝕步驟之階段，絕緣膜8中未被記憶體閘極電極MGA、記憶體閘極電極MGB及間隔件SP1之任一者覆蓋之部分露出。即，未被記憶體閘極電極MGA、記憶體閘極電極MGB及間隔件SP1之任一者覆蓋之部分之絕緣膜8露出。再者，藉由調整導電膜9之厚度，可調整記憶體閘極電極MGA之閘極長度及記憶體閘極電極MGB之閘極長度。
其次，如圖15所示，使用光微影技術於半導體基板1上形成光阻圖案PR1。該光阻圖案PR1係如覆蓋記憶體閘極電極MGA及記憶體閘極電極MGB且間隔件SP1露出之光阻圖案。
其次，藉由將所形成之光阻圖案PR1作為蝕刻掩膜之乾式蝕刻而去除間隔件SP1。其後，去除該光阻圖案。藉此，如圖16所示，雖去除2個間隔件SP1，但記憶體閘極電極MGA及記憶體閘極電極MGB由光阻圖案覆蓋，因此未被蝕刻而殘留。
其次，如圖17所示，藉由例如濕式蝕刻等蝕刻而去除絕緣膜8中未由記憶體閘極電極MGA及記憶體閘極電極MGB覆蓋而露出之部分。即，去除未由記憶體閘極電極MGA及記憶體閘極電極MGB覆蓋 之部分之絕緣膜8。此時，位於記憶體閘極電極MGA下之絕緣膜8及位於記憶體閘極電極MGA與控制閘極電極CGA之間之絕緣膜8未被去除而殘留。又，位於記憶體閘極電極MGB下之絕緣膜8及位於記憶體閘極電極MGB與控制閘極電極CGB之間之絕緣膜8未被去除而殘留。進而，位於其他區域之絕緣膜8被去除。
藉此，如圖17所示，形成包含記憶體閘極電極MGA與半導體基板1之p型井PW1之間之絕緣膜8及控制閘極電極CGA與記憶體閘極電極MGA之間之絕緣膜8的閘極絕緣膜GI2A。又，形成包含記憶體閘極電極MGB與半導體基板1之p型井PW1之間之絕緣膜8及控制閘極電極CGB與記憶體閘極電極MGB之間之絕緣膜8的閘極絕緣膜GI2B。
自圖17亦可知，於記憶體閘極電極MGA與半導體基板1之p型井PW1之間之區域、及記憶體閘極電極MGA與控制閘極電極CGA之間之區域，絕緣膜8沿與圖17之紙面垂直之方向(圖2之Y軸方向)延伸。又，於記憶體閘極電極MGB與半導體基板1之p型井PW1之間之區域、及記憶體閘極電極MGB與控制閘極電極CGB之間之區域，絕緣膜8沿與圖17之紙面垂直之方向(圖2之Y軸方向)延伸。
再者，於蝕刻絕緣膜8時，亦可以去除絕緣膜8中之氧化矽膜8c及氮化矽膜8b且不去除而殘留氧化矽膜8a之方式進行蝕刻。於此情形時，於圖17之階段，維持殘留有氧化矽膜8a之狀態。
其次，如圖18所示，於控制閘極電極CGA之側面、記憶體閘極電極MGA之側面、控制閘極電極CGB之側面、及記憶體閘極電極MGB之側面形成絕緣膜10。
例如，藉由使用臭氧(O3)氣體及四乙氧基矽烷(TEOS，tetraethoxysilane)氣體作為原料氣體之CVD法，以覆蓋控制閘極電極CGA之表面、記憶體閘極電極MGA之表面、控制閘極電極CGB之側面、及記憶體閘極電極MGB之表面之方式形成絕緣膜10。繼而，藉 由利用各向異性蝕刻技術對絕緣膜10進行回蝕，而於控制閘極電極CGA之側面、記憶體閘極電極MGA之側面、控制閘極電極CGB之側面、及記憶體閘極電極MGB之側面殘留絕緣膜10。藉此，於控制閘極電極CGA之側面、記憶體閘極電極MGA之側面、控制閘極電極CGB之側面、及記憶體閘極電極MGB之側面形成絕緣膜10。
再者，亦可不進行上述步驟，而不於控制閘極電極CGA之側面、記憶體閘極電極MGA之側面、控制閘極電極CGB之側面、及記憶體閘極電極MGB之側面形成絕緣膜10。或者，亦可形成氮化矽膜作為絕緣膜10。
其次，使用離子注入法等形成n-型半導體區域11a、11b。使用控制閘極電極CGA、記憶體閘極電極MGA、控制閘極電極CGB、及記憶體閘極電極MGB作為掩膜，將例如砷(As)或磷(P)等n型雜質導入即摻雜於半導體基板1之p型井PW1中。藉此，如圖18所示，形成n-型半導體區域11a、11b。
此時，n-型半導體區域11a係相對於記憶體閘極電極MGA之側面而自行對準地形成，相對於記憶體閘極電極MGB之側面而自行對準地形成。又，n-型半導體區域11b係相對於控制閘極電極CGA之側面SG1A而自行對準地形成，相對於控制閘極電極CGB之側面SG1B而自行對準地形成。n-型半導體區域11a、11b可藉由相同之離子注入步驟而形成，但亦可藉由不同之離子注入步驟而形成。
其次，如圖19所示，形成側壁間隔件SW1。
首先，於半導體基板1之主面1a之整個面形成即堆積側壁間隔件SW1用之絕緣膜，藉由例如各向異性蝕刻對所形成之絕緣膜進行回蝕。該側壁間隔件SW1用之絕緣膜包含氧化矽膜、氮化矽膜或其等之積層膜等絕緣膜。
如此，如圖19所示，於控制閘極電極CGA之控制閘極電極CGB 側之側面SG1A、覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A、及記憶體閘極電極MGA之與控制閘極電極CGA側為相反側之側面，選擇性地殘留該絕緣膜。又，於控制閘極電極CGB之控制閘極電極CGA側之側面SG1B、覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B、及記憶體閘極電極MGB之與控制閘極電極CGB側為相反側之側面，選擇性地殘留該絕緣膜。藉由以此方式殘留之絕緣膜形成側壁間隔件SW1。
再者，如圖19所示，於控制閘極電極CGA之控制閘極電極CGB側之側面SG1A、及覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A隔著絕緣膜10而形成之側壁間隔件SW1為側壁間隔件SWA。又，於控制閘極電極CGB之控制閘極電極CGA側之側面SG1B、及覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B隔著絕緣膜10而形成之側壁間隔件SW1為側壁間隔件SWB。
其次，使用離子注入法等形成n+型半導體區域12a、12b。使用控制閘極電極CGA、記憶體閘極電極MGA、控制閘極電極CGB、及記憶體閘極電極MGB與形成於其等之側面之側壁間隔件SW1作為掩膜，將例如砷(As)或磷(P)等n型雜質導入即摻雜於半導體基板1之p型井PW1中。藉此，形成n+型半導體區域12a、12b。
此時，n+型半導體區域12a係相對於形成於記憶體閘極電極MGA之側面之側壁間隔件SW1之側面而自行對準地形成，又，相對於形成於記憶體閘極電極MGB之側面之側壁間隔件SW1之側面而自行對準地形成。又，n+型半導體區域12b係相對於形成於控制閘極電極CGA之側面SG1A之側壁間隔件SW1之側面而自行對準地形成，相對於形成於控制閘極電極CGB之側面SG1B之側壁間隔件SW1之側面而自行對準地形成。藉此，形成LDD構造。n+型半導體區域12a、12b可藉由相同之離子注入步驟而形成，但亦可藉由不同之離子注入步驟而形成。
如此，藉由n-型半導體區域11a與較其高雜質濃度之n+型半導體區域12a形成作為記憶電晶體之源極區域發揮功能之n型半導體區域MS。又，藉由n-型半導體區域11b與較其高雜質濃度之n+型半導體區域12b形成作為控制電晶體之汲極區域發揮功能之n型半導體區域MD。
其後，進行作為用以活化導入至n-型半導體區域11a、11b及n+型半導體區域12a、12b等之雜質之熱處理之活化退火。藉此，如圖19所示，於活性區域AR1上，藉由控制閘極電極CGA、閘極絕緣膜GI1A、覆蓋絕緣膜CP2A、記憶體閘極電極MGA及閘極絕緣膜GI2A形成記憶胞MCA。又，於活性區域AR1上，藉由控制閘極電極CGB、閘極絕緣膜GI1B、覆蓋絕緣膜CP2B、記憶體閘極電極MGB及閘極絕緣膜GI2B形成記憶胞MCB。
再者，如圖2中示有一部分般，於活性區域AR2上，亦與活性區域AR1上同樣地由控制閘極電極CGA(省略圖示)、閘極絕緣膜GI1A(省略圖示)、覆蓋絕緣膜CP2A、記憶體閘極電極MGA及閘極絕緣膜GI2A形成記憶胞MCA。又，於活性區域AR2，亦與活性區域AR1上同樣地由控制閘極電極CGB(省略圖示)、閘極絕緣膜GI1B(省略圖示)、覆蓋絕緣膜CP2B、記憶體閘極電極MGB及閘極絕緣膜GI2B形成記憶胞MCB。
其次，如圖20所示般形成金屬矽化物層13。於形成該金屬矽化物層13之步驟中，於半導體基板1之主面1a之整個面，以覆蓋控制閘極電極CGA、CGB、覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB及側壁間隔件SW1之方式形成即堆積金屬膜。金屬膜包含例如鈷(Co)膜、鎳(Ni)膜、或、鎳鉑合金膜等，可使用濺鍍法等形成。繼而，藉由對半導體基板1實施熱處理，使n+型半導體區域12a、12b之各者之上層部分與金屬膜反應。藉此，於n+型半導體區域12a、 12b之各者之上部分別形成金屬矽化物層13。金屬矽化物層13可為例如矽化鈷層、矽化鎳層、或添加鉑之矽化鎳層。其後，去除未反應之金屬膜。藉由進行此種所謂之自對準矽化物製程，如圖20所示，可於記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面以及n+型半導體區域12a、12b之各者之上部形成金屬矽化物層13。
再者，由於控制閘極電極CGA及控制閘極電極CGB之上部由絕緣膜10、側壁間隔件SW1等絕緣膜覆蓋，故未形成金屬矽化物層13。但是，例如亦可於形成為了對控制閘極電極CGA及控制閘極電極CGB供電而於其後之步驟中形成之插塞之區域等(未圖示)，在控制閘極電極CGA之上表面及控制閘極電極CGB之上表面形成金屬矽化物層13。
其次，如圖21所示，於半導體基板1之主面1a之整個面形成即堆積絕緣膜14。於形成該絕緣膜14之步驟中，以覆蓋控制閘極電極CGA、CGB、覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB、及側壁間隔件SW1之方式形成即堆積絕緣膜14。可藉由例如CVD法，形成包含例如氮化矽膜之絕緣膜14。
其次，如圖22所示，於半導體基板1之主面1a之整個面、即於絕緣膜14上形成即堆積層間絕緣膜15。層間絕緣膜15包含氧化矽膜之單體膜、或氮化矽膜與氧化矽膜之積層膜等，可使用例如CVD法等而形成。
此時，於活性區域AR1上、元件分離區域IR1上及活性區域AR2上，以覆蓋控制閘極電極CGA、CGB、覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB、及側壁間隔件SW1之方式形成層間絕緣膜15。
其次，如圖23所示，將使用光微影法形成於層間絕緣膜15上之光阻圖案(未圖示)作為蝕刻掩膜，對層間絕緣膜15進行乾式蝕刻，藉此於活性區域AR1上，在層間絕緣膜15形成接觸孔CNT1。於控制閘 極電極CGA與控制閘極電極CGB之間，形成貫通層間絕緣膜15而到達活性區域AR1即p型井PW1之接觸孔CNT1。
於接觸孔CNT1之底部，例如形成於n+型半導體區域12b之上表面之金屬矽化物層13之一部露出。
又，於活性區域AR1上形成接觸孔CNT1，並且如圖2所示，於活性區域AR2上，於控制閘極電極CGA(省略圖示)與控制閘極電極CGB(省略圖示)之間，形成貫通層間絕緣膜15而到達活性區域AR2之接觸孔CNT2。
其次，於接觸孔CNT1內形成導電性之插塞PG1(參照圖1)。
為了形成插塞PG1，例如於包含接觸孔CNT1之內部之層間絕緣膜15上形成包含例如鈦(Ti)膜、氮化鈦(TiN)膜、或其等之積層膜之障壁導電膜BR1。然後，如圖24所示，於該障壁導電膜BR1上以填充接觸孔CNT1之方式形成包含鎢(W)膜等之主導電膜MCF1。其後，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)法或回蝕法等而去除層間絕緣膜15上之多餘之主導電膜MCF1及障壁導電膜BR1。藉由此種方法，如圖1所示，形成包含埋入至接觸孔CNT1之障壁導電膜BR1及主導電膜MCF1且隔著金屬矽化物層13而與活性區域AR1之n+型半導體區域12b電性連接之插塞PG1。
再者，接觸孔CNT1及埋入至其中之插塞PG1除形成於n+型半導體區域12b上以外，亦可形成於n+型半導體區域12a上、控制閘極電極CGA、CGB上、記憶體閘極電極MGA、MGB上等。此時，於接觸孔CNT1之底部，形成於例如n+型半導體區域12a之上表面、控制閘極電極CGA、CGB之上表面、及記憶體閘極電極MGA、MGB之上表面之金屬矽化物層13之一部分露出。繼而，於接觸孔CNT1內形成導電性之插塞PG1。
又，如圖2所示，於活性區域AR2上，於接觸孔CNT2內形成導電 性之插塞PG2。即，如圖2中示有一部分般，於活性區域AR2上形成包含埋入至接觸孔CNT2之障壁導電膜BR1及主導電膜MCF1(省略圖示)且隔著金屬矽化物層13(省略圖示)而與活性區域AR2之n+型半導體區域12b電性連接之插塞PG2。
以如上之方式，製造上文使用圖1敍述之本實施形態1之半導體裝置。再者，於埋入有插塞PG1及插塞PG2之層間絕緣膜15上，可使用例如鑲嵌技術形成以例如銅(Cu)為主導電膜之配線，但此處省略其說明。
<關於插塞彼此之短路>
參照圖式說明比較例1之半導體裝置。圖25係比較例1之半導體裝置之製造步驟中之主要部分剖面圖。圖26係比較例1之半導體裝置之主要部分俯視圖。圖27係比較例1之半導體裝置之製造步驟中之主要部分剖面圖。再者，圖25係與沿圖26之A-A線之剖面圖對應之剖面圖，係與實施形態1之半導體裝置之製造步驟中使用圖22說明之步驟相同之步驟之剖面圖。又，圖26表示去除或透視絕緣膜14及層間絕緣膜15之狀態。進而，為容易理解，圖27僅表示圖25所示之半導體裝置中之半導體基板1、p型井PW1、閘極絕緣膜GI1A、GI1B、控制閘極電極CGA、CGB、覆蓋絕緣膜CP1A、CP1B、CP2A、CP2B。
關於比較例1之半導體裝置中除覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B以外之各部分，與實施形態1之半導體裝置中除覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B以外之各部分相同。又，關於比較例1之半導體裝置之製造步驟之各步驟，除不進行將使用圖11說明之覆蓋絕緣膜CP2A、CP2B細粒化之步驟之方面以外，與實施形態1之半導體裝置之製造步驟之各步驟相同。
如圖25所示，於比較例1之半導體裝置中，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A未較控制閘極電極CGA之控 制閘極電極CGB側之側面SG1A更位於MGA側。又，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B未較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於記憶體閘極電極MGB側。即，沿X軸方向即閘極長度方向，端部EP1A位於與側面SG1A相同之位置，端部EP1B位於與側面SG1B相同之位置。
於比較例1中，覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度與控制閘極電極CGA之X軸方向即閘極長度方向之寬度相等。即，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A未較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。
又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度與控制閘極電極CGB之X軸方向即閘極長度方向之寬度相等。即，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B未較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。
如圖27所示，將如下槽部設為槽部GR100，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極之側面SG1B設為另一側面而形成。將槽部GR100之底部設為半導體基板1之主面1a。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR100之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR100之上端部之X軸方向即閘極長度方向之寬度設為寬度WD100。
藉由此種構造，寬度WD100與控制閘極電極CGA之側面SG1A和控制閘極電極CGB之側面SG1B之間隔WD0大致相等。因此，無法使 寬度WD100小於控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔WD0。即，寬度WD100受間隔WD0制約。
例如，伴隨著非揮發性記憶體之大容量化，記憶胞之微細化得以推進，記憶胞中所含之控制閘極電極之閘極長度變小。因此，沿X軸方向即閘極長度方向相互相鄰之2個記憶胞MCA、MCB中分別包含之控制閘極電極CGA與控制閘極電極CGB之間之沿X軸方向即閘極長度方向之間隔變小。另一方面，若使控制閘極電極CGA、CGB之厚度TH1變小，則於使用控制閘極電極CGA、CGB作為掩膜進行離子注入時離子容易穿透控制閘極電極CGA、CGB，因此無法容易地使控制閘極電極CGA、CGB之厚度TH1變小。因此，控制閘極電極CGA、CGB之厚度TH1相對於閘極長度之比即縱橫比變大，於槽部GR100中槽部GR100之深度、即厚度TH1與厚度TH2之和相對於間隔WD0之比、即縱橫比變大。
槽部GR100之寬度WD100及間隔WD0例如為150~200nm左右。又，若將厚度TH1設為例如80~100nm左右，將厚度TH2設為例如50~100nm左右，則槽部GR100之深度為例如130~200nm左右。再者，於在槽部GR100之側面形成有側壁間隔件SWA、SWB之狀態下，與槽部GR100之深度相比，進而槽部GR100之寬度變小。
於形成此種縱橫比較高之槽部GR100之狀態下在半導體基板1上形成層間絕緣膜15時，不易埋入槽部GR100。於藉由例如CVD法形成層間絕緣膜15時，原料不易到達槽部GR100之內部、即側壁間隔件SWA與側壁間隔件SWB之間，因此不易埋入槽部GR100。其結果，如圖25所示，存在於層間絕緣膜15中槽部GR100之內部、即側壁間隔件SWA與側壁間隔件SWB之間之部分產生空腔CV之情況。即，存在於層間絕緣膜15中控制閘極電極CGA與控制閘極電極CGB之間之部分產生空腔CV之情況。
若如此產生空腔CV，則有於形成實施形態1中使用圖23說明之接觸孔CNT1之步驟中，所形成之接觸孔CNT1與空腔CV相連、即連通之虞。又，如圖26所示，有於活性區域AR2上所形成之接觸孔CNT2與空腔CV相連、即連通之虞。
因此，如圖26所示，於活性區域AR1上形成插塞PG1，於活性區域AR2上形成插塞PG2時，存在亦於空腔CV之內部形成構成插塞PG1及插塞PG2之主導電膜MCF1等之情況。而且，所形成之插塞PG1與插塞PG2藉由形成於空腔CV之內部之主導電膜MCF1等而電性連接，因此插塞PG1與插塞PG2電短路，使半導體裝置之性能降低。
或者，於在控制閘極電極CGA與控制閘極電極CGB之間未形成插塞之情形時，亦因於其他步驟中在空腔CV之內部形成導電膜等，而導致記憶胞與其他部分電短路，使半導體裝置之性能降低。
亦考慮利用例如階差被覆性優異之高密度電漿CVD(HDP(High-density plasma)-CVD)法等形成包含氧化矽膜之層間絕緣膜15，使形成層間絕緣膜15時之槽部GR100之埋入性提高，藉此防止空腔CV之產生。然而，於利用HDP-CVD法形成之埋入性優異之層間絕緣膜15中，存在水分之含量增加之情況，例如因絕緣性之降低等而使半導體裝置之性能降低。
<本實施形態之主要特徵與效果>
於本實施形態1之半導體裝置中，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於記憶體閘極電極MGA側。又，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於記憶體閘極電極MGB側。
藉由此種構造，槽部GR1之上端部之寬度WD1(參照圖3)變得大 於控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔WD0(參照圖3)。因此，與沿X軸方向即閘極長度方向，端部EP1A位於與側面SG1A相同之位置且端部EP1B位於與側面SG1B相同之位置之情形相比，可使寬度WD1變大。
又，側壁間隔件SWA中於覆蓋絕緣膜CP2A之側面SC1A隔著絕緣膜10而形成之部分與側壁間隔件SWB中於覆蓋絕緣膜CP2B之側面SC1B隔著絕緣膜10而形成之部分之間隔較比較例1變大。
因此，於藉由例如CVD法形成層間絕緣膜15時，層間絕緣膜15之原料容易到達側壁間隔件SWA與側壁間隔件SWB之間，可防止或抑制於層間絕緣膜15中側壁間隔件SWA與側壁間隔件SWB之間之部分產生空腔CV(參照圖25)。即，可使控制閘極電極CGA與控制閘極電極CGB之間隔WD0固定，並且防止或抑制於層間絕緣膜15中控制閘極電極CGA與控制閘極電極CGB之間之部分產生空腔CV。
因此，如圖2所示，於活性區域AR1上及活性區域AR2上之各者，在控制閘極電極CGA與控制閘極電極CGB之間形成插塞PG1及插塞PG2之各者時，可防止或抑制插塞PG1與插塞PG2電短路。因此，可使半導體裝置之性能提高。
或者，於在控制閘極電極CGA與控制閘極電極CGB之間未形成插塞之情形時，由於在層間絕緣膜15未形成空腔CV，故亦可防止或抑制於空腔CV之內部形成導電膜等而導致記憶胞與其他部分電短路。因此，可使半導體裝置之性能提高。
又，由於使形成層間絕緣膜15時之槽部GR1之埋入性提高，故無需利用例如階差被覆性優異之高密度電漿CVD(HDP-CVD)法等形成包含氧化矽膜之層間絕緣膜15。因此，可防止或抑制層間絕緣膜15中之水分之含量增加，因此可使半導體裝置之性能提高。
進而，於本實施形態1中，覆蓋絕緣膜CP2A之X軸方向即閘極長 度方向之寬度小於控制閘極電極CGA之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。又，覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A較控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A更向控制閘極電極CGB側後退。而且，記憶體閘極電極MGA係隔著閘極絕緣膜GI2A而形成於覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A及控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A。
又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度小於控制閘極電極CGB之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。又，覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B較控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B更向控制閘極電極CGA側後退。而且，記憶體閘極電極MGB係隔著閘極絕緣膜GI2B而形成於覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B及控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B。此時，記憶體閘極電極MGA之上表面之一部分以覆蓋控制閘極電極CGA之一部分(即覆蓋於控制閘極電極CGA之一部分)之方式形成，記憶體閘極電極MGB之上表面之一部分以覆蓋控制閘極電極CGB之一部分(即覆蓋於控制閘極電極CGB之一部分)之方式形成。
因此，形成於記憶體閘極電極MGA上之矽化物層13之一部分以覆蓋控制閘極電極CGA之一部分(即覆蓋於控制閘極電極CGA之一部分)之方式形成，形成於記憶體閘極電極MGB上之矽化物層13之一部分以覆蓋控制閘極電極CGB之一部分(即覆蓋於控制閘極電極CGB之 一部分)之方式形成。藉此，記憶體閘極電極MGA之上表面之面積及記憶體閘極電極MGB之上表面之面積增加，容易於記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面形成金屬矽化物層13。又，形成於記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面之金屬矽化物層13之面積增加。
因此，可降低和記憶體閘極電極MGA電性連接之插塞(省略圖示)與記憶體閘極電極MGA之間之電阻及和記憶體閘極電極MGB電性連接之插塞(省略圖示)與記憶體閘極電極MGB之間之電阻。
再者，於本實施形態1中，對記憶胞MCA與記憶胞MCB具有隔著插塞PG1而大致對稱之構造之情形進行說明。然而，亦可記憶胞MCA與記憶胞MCB中之任一者具有與本實施形態1之半導體裝置中之記憶胞之構造相同之構造，另一者具有與比較例1之半導體裝置中之記憶胞之構造相同之構造。於此種情形時，可抑制於層間絕緣膜15中控制閘極電極CGA與控制閘極電極CGB之間之部分產生空腔CV，具有較比較例1有利之效果。
(實施形態2)
於實施形態1之半導體裝置中，於形成控制閘極電極CGA後，藉由將覆蓋絕緣膜CP2A細粒化，形成具有較控制閘極電極CGA之寬度小之寬度之覆蓋絕緣膜CP2A。相對於此，於實施形態2之半導體裝置中，於形成具有較控制閘極電極CGA之寬度小之寬度之覆蓋絕緣膜CP2A後，形成具有較覆蓋絕緣膜CP2A之寬度大之寬度之控制閘極電極CGA。
<半導體裝置之構造>
圖28係實施形態2之半導體裝置之主要部分剖面圖。圖28係與圖1同樣地為與沿圖2之A-A線之剖面圖對應之剖面圖。
關於本實施形態2之半導體裝置中除控制閘極電極CGA、CGB及 覆蓋絕緣膜CP2A、CP2B以外之各部分，與實施形態1之半導體裝置中除控制閘極電極CGA、CGB及覆蓋絕緣膜CP2A、CP2B以外之各部分相同。因此，關於本實施形態2之半導體裝置中除控制閘極電極CGA、CGB及覆蓋絕緣膜CP2A、CP2B以外之各部分，省略其說明。
於本實施形態2中，亦與實施形態1同樣地，於主面1a內，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。又，於主面1a內，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。
又，於本實施形態2中，亦與實施形態1同樣地，覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度小於控制閘極電極CGA之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。又，覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A較控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A更向控制閘極電極CGB側後退。而且，記憶體閘極電極MGA係隔著閘極絕緣膜GI2A而形成於覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A及控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A。
又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度小於控制閘極電極CGB之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。又，覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B較控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B更向控制閘極電極CGA 側後退。而且，記憶體閘極電極MGB係隔著閘極絕緣膜GI2B而形成於覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B及控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B。
進而，於本實施形態2中，控制閘極電極CGA之上表面之控制閘極電極CGB側之端部及記憶體閘極電極MGA側之端部均經倒角。又，控制閘極電極CGB之上表面之控制閘極電極CGA側之端部及記憶體閘極電極MGB側之端部均經倒角。即，控制閘極電極CGA之上表面與控制閘極電極CGA之控制閘極電極CGB側之側面SG1A之間之角部經倒角，控制閘極電極CGA之上表面與控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A之間之角部經倒角。又，控制閘極電極CGB之上表面與控制閘極電極CGB之控制閘極電極CGA側之側面SG1B之間之角部經倒角，控制閘極電極CGB之上表面與控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B之間之角部經倒角。
又，關於本實施形態2之半導體裝置中之記憶胞MCA之動作及記憶胞MCB之動作，亦與實施形態1之半導體裝置中之記憶胞MCA之動作相同，省略其等之說明。
<半導體裝置之製造方法>
其次，對本實施形態2之半導體裝置之製造方法進行說明。
圖29~圖35係實施形態2之半導體裝置之製造步驟中之主要部分剖面圖。圖29~圖35表示與圖28所示之剖面相同之剖面，係與沿圖2之A-A線之剖面圖對應之剖面圖。
首先，於進行實施形態1中使用圖7說明之步驟，準備半導體基板1之後，進行與實施形態1中使用圖8說明之步驟相同之步驟，如圖29所示，於半導體基板1之主面1a之整個面自下依序形成絕緣膜3、導電膜4、絕緣膜5、絕緣膜6。
但是，於本實施形態2中，不進行實施形態1中使用圖11說明之步 驟、即覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B之細粒化。因此，絕緣膜6之厚度與下文使用圖34敍述之覆蓋絕緣膜CP2A、CP2B之厚度TH2大致相等。可將厚度TH2設為例如50~100nm左右。
其次，藉由例如乾式蝕刻等蝕刻將絕緣膜6、絕緣膜5、導電膜4及絕緣膜3圖案化。
首先，如圖30所示，於形成有覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B(參照後述圖31)之預定之區域，使用光微影法於絕緣膜6上形成光阻圖案PR2。
其次，將該光阻圖案PR2用作蝕刻掩膜，藉由例如乾式蝕刻等對絕緣膜6進行蝕刻而圖案化。藉此，如圖31所示，於半導體基板1之主面1a上形成沿X軸方向即閘極長度方向空開間隔而配置之包含絕緣膜6之覆蓋絕緣膜CP2A及包含絕緣膜6之覆蓋絕緣膜CP2B。
此時，與實施形態1中使用圖2說明之情形同樣地，覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過，且沿Y軸方向延伸之方式形成。
於蝕刻該絕緣膜6之步驟中，對絕緣膜6進行過浸蝕。即，於蝕刻包含例如氮化矽膜之絕緣膜6時，於絕緣膜6與絕緣膜5之界面不停止蝕刻，蝕刻包含例如氧化矽膜之絕緣膜5，進而將包含例如矽膜之導電膜4蝕刻至固定之深度。此時，形成包含絕緣膜5之覆蓋絕緣膜CP1A及包含絕緣膜5之覆蓋絕緣膜CP1B。
使用包含例如六氟化硫(SF6)氣體、三氟甲烷(CHF3)氣體、及氬(Ar)氣之蝕刻氣體開始絕緣膜6之蝕刻。而且，於蝕刻絕緣膜6之中途，將蝕刻氣體切換為包含例如八氟環丁烷(C4F8)氣體及氬(Ar)氣之蝕刻氣體，對絕緣膜5進行蝕刻，將導電膜4蝕刻至固定之深度。此時，如圖32所示，於覆蓋絕緣膜CP2A之側面、覆蓋絕緣膜CP2B之側面、及光阻圖案PR2之側面堆積反應生成物4a。此時，導電膜4中蝕 刻至固定之深度而形成之圖案4b之側面傾斜，伴隨距導電膜4之上表面之深度之增加，圖案4b之寬度增加。
其次，將蝕刻氣體切換為包含例如氧(O2)氣、溴化氫(HBr)氣體及四氟甲烷(CF4)氣體之蝕刻氣體，對導電膜4進行蝕刻，如圖33所示，形成包含導電膜4之控制閘極電極CGA及包含導電膜4之控制閘極電極CGB。又，亦對絕緣膜3進行蝕刻，形成包含絕緣膜3之閘極絕緣膜GI1A及包含絕緣膜3之閘極絕緣膜GI1B。
此時，反應生成物4a及導電膜4中由上述過浸蝕形成之圖案4b成為蝕刻掩膜。因此，控制閘極電極CGA之X軸方向即閘極長度方向之寬度變得大於覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度，控制閘極電極CGB之X軸方向即閘極長度方向之寬度變得大於覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度。
其後，藉由例如使對半導體基板1施加之偏壓電壓增加、或改變氧(O2)氣之流量等調整蝕刻之條件，將光阻圖案PR2及反應生成物4a灰化、即去除。以此方式，於半導體基板1之主面1a上，絕緣膜6、絕緣膜5、導電膜4及絕緣膜3被圖案化，如圖34所示，於半導體基板1之主面1a上形成沿X軸方向即閘極長度方向空開間隔而配置之包含導電膜4之控制閘極電極CGA及控制閘極電極CGB。又，形成包含控制閘極電極CGA與半導體基板1之間之絕緣膜3之閘極絕緣膜GI1A，形成包含控制閘極電極CGB與半導體基板1之間之絕緣膜3之閘極絕緣膜GI1B。繼而，形成包含控制閘極電極CGA上之絕緣膜6之覆蓋絕緣膜CP2A，形成包含控制閘極電極CGB上之絕緣膜6之覆蓋絕緣膜CP2B。進而，形成包含控制閘極電極CGA與覆蓋絕緣膜CP2A之間之絕緣膜5之覆蓋絕緣膜CP1A，形成包含控制閘極電極CGB與覆蓋絕緣膜CP2B之間之絕緣膜5之覆蓋絕緣膜CP1B。
如圖34所示，將如下槽部設為槽部GR2，該槽部係將覆蓋絕緣膜 CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。於槽部GR2之底部，半導體基板1之主面1a露出。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR2之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR2之上端部之X軸方向即閘極長度方向之寬度設為寬度WD2。此時，與實施形態1同樣地，寬度WD2變得大於間隔WD0。
進而，與實施形態1中使用圖2說明之情形同樣地，控制閘極電極CGA及控制閘極電極CGB以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過且沿Y軸方向延伸之方式形成。又，覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過且沿Y軸方向延伸之方式形成。
其次，進行與實施形態1中使用圖12說明之步驟相同之步驟，於半導體基板1之主面1a之整個面形成記憶電晶體之閘極絕緣膜用之絕緣膜8。其次，進行與實施形態1中使用圖13說明之步驟相同之步驟，如圖35所示，於半導體基板1之主面1a之整個面、即於絕緣膜8上形成導電膜9。
其後，進行與實施形態1中使用圖14~圖24說明之步驟相同之步驟，製造上文使用圖28敍述之本實施形態2之半導體裝置。
<本實施形態之主要特徵與效果>
本實施形態2之半導體裝置亦具備與實施形態1之半導體裝置所具備之特徵相同之特徵。藉由此種構造，本實施形態2之半導體裝置亦具有與實施形態1之半導體裝置所具有之效果相同之效果。
進而，於本實施形態2中，與實施形態1不同，控制閘極電極CGA之上表面與控制閘極電極CGA之控制閘極電極CGB側之側面SG1A之間之角部經倒角，控制閘極電極CGA之上表面與控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A之間之角部經倒角。又，控制閘極電極CGB之上表面與控制閘極電極CGB之控制閘極電極CGA側之側面SG1B之間之角部經倒角，控制閘極電極CGB之上表面與控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B之間之角部經倒角。
藉由此種構成，於進行使用圖35說明之步驟而形成絕緣膜8時，可使絕緣膜8之被覆性及厚度之均勻性提高。因此，可容易地使例如控制閘極電極CGA與記憶體閘極電極MGA之間之絕緣性、及控制閘極電極CGB與記憶體閘極電極MGB之間之絕緣性提高，可使半導體裝置之性能進一步提高。
再者，於本實施形態2中，亦與實施形態1同樣地，於記憶胞MCA、MCB中之任一者具有與本實施形態2之半導體裝置中之記憶胞之構造相同之構造，另一者具有與比較例1之半導體裝置中之記憶胞之構造相同之構造之情形時，亦具有較比較例1有利之效果。
(實施形態3)
於實施形態1之半導體裝置中，覆蓋絕緣膜CP2A之一側面SC1A自控制閘極電極CGA之一側面SG1A後退，覆蓋絕緣膜CP2A之另一側面SC2A自控制閘極電極CGA之另一側面SG2A後退。相對於此，於實施形態3之半導體裝置中，覆蓋絕緣膜CP2A之一側面SC1A自控制閘極電極CGA之一側面SG1A後退，但覆蓋絕緣膜CP2A之另一側面SC2A未自控制閘極電極CGA之另一側面SG2A後退。
<半導體裝置之構造>
圖36係實施形態3之半導體裝置之主要部分剖面圖。圖36係與圖 1同樣地為與沿圖2之A-A線之剖面圖對應之剖面圖。
關於本實施形態3之半導體裝置中除覆蓋絕緣膜CP2A、CP2B及側壁間隔件SW1以外之各部分，與實施形態1之半導體裝置中除覆蓋絕緣膜CP2A、CP2B及側壁間隔件SW1以外之各部分相同。因此，關於本實施形態2之半導體裝置中除覆蓋絕緣膜CP2A、CP2B及側壁間隔件SW1以外之各部分，省略其說明。
於本實施形態3中，亦與實施形態1同樣地，於主面1a內，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於記憶體閘極電極MGA側。又，於主面1a內，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於記憶體閘極電極MGB側。
又，於本實施形態3中，亦與實施形態1同樣地，覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度小於控制閘極電極CGA之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度小於控制閘極電極CGB之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。
然而，於本實施形態3中，與實施形態1不同，覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A未較控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A更向控制閘極電極CGB側後退。又，覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B未較控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B更向控制閘極電極 CGA側後退。
於例如本實施形態3中之控制閘極電極CGA之X軸方向之寬度與實施形態1中之控制閘極電極CGA之X軸方向之寬度相等之情形時，可使本實施形態3中之覆蓋絕緣膜CP2A之側面SC1A之後退量較實施形態1中之覆蓋絕緣膜CP2A之側面SC1A之後退量變大。又，於例如本實施形態3中之控制閘極電極CGB之X軸方向之寬度與實施形態1中之控制閘極電極CGB之X軸方向之寬度相等之情形時，可使本實施形態3中之覆蓋絕緣膜CP2B之側面SC1B之後退量較實施形態1中之覆蓋絕緣膜CP2B之側面SC1B之後退量變大。
因此，與實施形態1相比，可進一步防止於層間絕緣膜15中控制閘極電極CGA與控制閘極電極CGB之間之部分產生空腔。而且，與實施形態1相比，可進一步防止於所產生之空腔形成構成插塞PG1及插塞PG2(參照圖2)之障壁導電膜BR1或主導電膜MCF1而導致插塞PG1與插塞PG2電短路。
再者，關於側壁間隔件SW1之形狀，於後述之半導體裝置之製造方法中進行說明。
又，關於本實施形態3之半導體裝置中之記憶胞MCA之動作及記憶胞MCB之動作，亦與實施形態1之半導體裝置中之記憶胞MCA之動作相同，省略其等之說明。
<半導體裝置之製造方法>
其次，對本實施形態3之半導體裝置之製造方法進行說明。
圖37~圖45係實施形態3之半導體裝置之製造步驟中之主要部分剖面圖。圖37~圖45表示與圖36所示之剖面相同之剖面，係與沿圖2之A-A線之剖面圖對應之剖面圖。
首先，於進行實施形態1中使用圖7~圖10說明之步驟，準備半導體基板1之後，進行於控制閘極電極CGA之側面SG1A、SG2A及控 制閘極電極CGB之側面SG1B、SG2B形成絕緣膜7之前之步驟。
其次，不進行實施形態1中使用圖11說明之步驟、即將覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B細粒化之步驟，而進行與實施形態1中使用圖12說明之步驟相同之步驟，於半導體基板1之主面1a之整個面形成記憶電晶體之閘極絕緣膜用之絕緣膜8。其次，進行與實施形態1中使用圖13說明之步驟相同之步驟，如圖37所示，於半導體基板1之主面1a之整個面、即於絕緣膜8上形成導電膜9。
其次，進行與實施形態1中使用圖14說明之步驟相同之步驟，如圖38所示，形成記憶體閘極電極MGA、記憶體閘極電極MGB及間隔件SP1。
其次，進行與實施形態1中使用圖15及圖16說明之步驟相同之步驟，如圖39所示，殘留記憶體閘極電極MGA及記憶體閘極電極MGB，去除間隔件SP1。
其次，進行與實施形態1中使用圖17說明之步驟相同之步驟，如圖40所示，藉由例如濕式蝕刻等蝕刻，將絕緣膜8中未由記憶體閘極電極MGA及記憶體閘極電極MGB覆蓋而露出之部分去除。
其次，如圖41所示，於控制閘極電極CGA之側面、記憶體閘極電極MGA之側面及上表面、控制閘極電極CGB之側面、及記憶體閘極電極MGB之側面及上表面形成絕緣膜10a。作為形成絕緣膜10a之步驟，可進行與實施形態1中使用圖18說明之步驟中形成絕緣膜10之步驟相同之步驟。
其次，如圖42所示，使用光微影技術於半導體基板1上形成光阻圖案PR3。該光阻圖案PR3係如記憶體閘極電極MGA及記憶體閘極電極MGB被覆蓋、且覆蓋絕緣膜CP2A中控制閘極電極CGB側之部分、及覆蓋絕緣膜CP2B中控制閘極電極CGA側之部分露出之光阻圖案。
其次，進行將所形成之光阻圖案PR3作為蝕刻掩膜之乾式蝕刻。 藉由該乾式蝕刻，覆蓋絕緣膜CP2A中控制閘極電極CGB側之部分被蝕刻去除，覆蓋絕緣膜CP2B中控制閘極電極CGA側之部分被蝕刻去除。其後，去除該光阻圖案PR3。藉此，如圖43所示，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。又，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。
如圖43所示，將如下槽部設為槽部GR3，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。槽部GR3之底部係於上表面形成有絕緣膜10a之半導體基板1之主面1a。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR3之深度與厚度TH1與厚度TH2之和相等。進而，將槽部GR3之上端部中之X軸方向即閘極長度方向之寬度設為寬度WD3。
於本實施形態3中，覆蓋絕緣膜CP2A之側面SC1A較控制閘極電極CGA之側面SG1A更後退之距離即後退量，可設為例如50nm左右。進而，覆蓋絕緣膜CP2B之側面SC1B較控制閘極電極CGB之側面SG1B更後退之距離即後退量，可設為例如50nm左右。該後退量相當於圖43所示之寬度WD3與間隔WD0之差之一半。即，圖43所示之寬度WD3與間隔WD0之差可設為例如100nm左右。
於例如本實施形態3中之控制閘極電極CGA之X軸方向之寬度與 實施形態1中之控制閘極電極CGA之X軸方向之寬度相等之情形時，可使槽部GR3之上端部之寬度WD3較實施形態1中之槽部GR1之上端部之寬度WD1變大。又，於例如本實施形態3中之控制閘極電極CGB之X軸方向之寬度與實施形態1中之控制閘極電極CGB之X軸方向之寬度相等之情形時，可使槽部GR3之上端部之寬度WD3較實施形態1中之槽部GR1之上端部之寬度WD1變大。
於本實施形態3之半導體裝置之製造方法中，作為用以形成光阻圖案PR3之光罩，可使用具有與使用圖39說明之步驟中使用之光罩之掩膜圖案相同之掩膜圖案的光罩。因此，可降低半導體裝置之製造步驟中使用之光罩之數量，故而可降低半導體裝置之製造成本。
其次，進行與實施形態1中使用圖18說明之步驟相同之步驟，如圖44所示，於控制閘極電極CGA之側面SG1A、記憶體閘極電極MGA之側面、控制閘極電極CGB之側面SG1B、及記憶體閘極電極MGB之側面形成絕緣膜10b。作為形成絕緣膜10b之步驟，可進行與實施形態1中使用圖18說明之步驟中形成絕緣膜10之步驟相同之步驟。又，形成n-型半導體區域11a、11b。此時，於記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面去除絕緣膜10a。再者，亦可於記憶體閘極電極MGA之上表面及記憶體閘極電極MGB之上表面殘留絕緣膜10a。
其次，進行與實施形態1中使用圖19說明之步驟相同之步驟，如圖45所示，於控制閘極電極CGA之側面SG1A、覆蓋絕緣膜CP2A之側面SC1A、及記憶體閘極電極MGA之與控制閘極電極CGA側為相反側之側面形成側壁間隔件SW1。又，於控制閘極電極CGB之側面SG1B、覆蓋絕緣膜CP2B之側面SC1B、及記憶體閘極電極MGB之與控制閘極電極CGB側為相反側之側面形成側壁間隔件SW1。
再者，如圖45所示，於控制閘極電極CGA之側面SG1A及覆蓋絕 緣膜CP2A之側面SC1A隔著絕緣膜10b而形成之側壁間隔件SW1為側壁間隔件SWA。又，於控制閘極電極CGB之側面SG1B及覆蓋絕緣膜CP2B之側面SC1B隔著絕緣膜10b而形成之側壁間隔件SW1為側壁間隔件SWB。
於本實施形態3中，可使槽部GR3之上端部之寬度WD3(參照圖43)較實施形態1中之槽部GR1之上端部之寬度WD1變大。因此，形成於覆蓋絕緣膜CP2A之側面SC1A之側壁間隔件SW1與形成於覆蓋絕緣膜CP2B之側面SC1B之側壁間隔件SW1的X軸方向之間隔較實施形態1進而變大。
其後，進行與實施形態1中使用圖20~圖24說明之步驟相同之步驟，製造上文使用圖36敍述之本實施形態3之半導體裝置。
<本實施形態之主要特徵與效果>
本實施形態3之半導體裝置除覆蓋絕緣膜CP2A之側面SC2A未較控制閘極電極CGA之側面SG2A更後退之方面、及覆蓋絕緣膜CP2B之側面SC2B未較控制閘極電極CGB之側面SG2B更後退之方面以外，具備與實施形態1之半導體裝置所具備之特徵相同之特徵。
藉由此種構造，本實施形態3之半導體裝置亦具有與實施形態1之半導體裝置所具有之效果相同之效果。
但是，於本實施形態3中，覆蓋絕緣膜CP2A之側面SC2A未較控制閘極電極CGA之側面SG2A更後退，覆蓋絕緣膜CP2B之側面SC2B未較控制閘極電極CGB之側面SG2B更後退。因此，與實施形態1中說明之比較例1相比，不具有降低和記憶體閘極電極MGA電性連接之插塞(省略圖示)與記憶體閘極電極MGA之間之電阻、及和記憶體閘極電極MGB電性連接之插塞(省略圖示)與記憶體閘極電極MGB之間之電阻的效果。
另一方面，於例如本實施形態3中之控制閘極電極CGA之X軸方 向之寬度與實施形態1中之控制閘極電極CGA之X軸方向之寬度相等之情形時，可使本實施形態3中之覆蓋絕緣膜CP2A之側面SC1A之後退量較實施形態1中之覆蓋絕緣膜CP2A之側面SC1A之後退量變大。又，於例如本實施形態3中之控制閘極電極CGB之X軸方向之寬度與實施形態1中之控制閘極電極CGB之X軸方向之寬度相等之情形時，可使本實施形態3中之覆蓋絕緣膜CP2B之側面SC1B之後退量較實施形態1中之覆蓋絕緣膜CP2B之側面SC1B之後退量變大。
因此，與實施形態1相比，可進一步防止插塞PG1與插塞PG2(參照圖2)電短路。
進而，於本實施形態3之半導體裝置之製造方法中，作為用以形成光阻圖案PR3之光罩，可使用具有與使用圖39說明之步驟中使用之光罩之掩膜圖案相同之掩膜圖案的光罩。因此，可降低半導體裝置之製造步驟中使用之光罩之數量，因此可降低半導體裝置之製造成本。
再者，於本實施形態3中，亦與實施形態1同樣地，於記憶胞MCA、MCB中之任一者具有與本實施形態3之半導體裝置中之記憶胞之構造相同之構造，另一者具有與比較例1之半導體裝置中之記憶胞之構造相同之構造之情形時，亦具有較比較例1有利之效果。
(實施形態4)
於實施形態1之半導體裝置中，覆蓋絕緣膜CP2A之側面SC1A較控制閘極電極CGA之側面SG1A更後退，覆蓋絕緣膜CP2B之側面SC1B較控制閘極電極CGB之側面SG1B更後退。相對於此，於實施形態4之半導體裝置中，去除覆蓋絕緣膜CP2A之上層部中控制閘極電極CGB側之部分，去除覆蓋絕緣膜CP2B之上層部中控制閘極電極CGA側之部分。
<半導體裝置之構造>
圖46係實施形態4之半導體裝置之主要部分剖面圖。圖46係與圖 1同樣地為與沿圖2之A-A線之剖面圖對應之剖面圖。
關於本實施形態4之半導體裝置中除覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB、及側壁間隔件SW1以外之各部分，與實施形態1之半導體裝置中之各部分相同。因此，關於本實施形態4之半導體裝置中除覆蓋絕緣膜CP2A、CP2B、記憶體閘極電極MGA、MGB、及側壁間隔件SW1以外之各部分，省略其說明。
於本實施形態4中，亦與實施形態1同樣地，於主面1a內，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於記憶體閘極電極MGA側。又，於主面1a內，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於記憶體閘極電極MGB側。
然而，於本實施形態4中，與實施形態1不同，去除覆蓋絕緣膜CP2A之上層部中控制閘極電極CGB側之部分。即，去除覆蓋絕緣膜CP2A之上表面與覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A之間之角部。然而，於覆蓋絕緣膜CP2A之下層部，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A未較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。
又，去除覆蓋絕緣膜CP2B之上層部中控制閘極電極CGA側之部分。即，去除覆蓋絕緣膜CP2B之上表面與覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B之間之角部。然而，於覆蓋絕緣膜CP2B之下層部，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B未較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。
進而，於本實施形態4中，與實施形態3同樣地，覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A未較控制閘極電極CGA之 記憶體閘極電極MGA側之側面SG2A更向控制閘極電極CGB側後退。又，覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B未較控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B更向控制閘極電極CGA側後退。
再者，關於包含側壁間隔件SWA、SWB在內之側壁間隔件SW1，與實施形態1同樣地形成於控制閘極電極CGA、CGB之側面、覆蓋絕緣膜CP2A、CP2B之側面、及記憶體閘極電極MGA、MGB之側面。
又，於本實施形態4中，記憶體閘極電極MGA之上端部之高度位置低於覆蓋絕緣膜CP2A之上表面之高度位置，記憶體閘極電極MGB之上端部之高度位置低於覆蓋絕緣膜CP2B之上表面之高度位置。因此，於覆蓋絕緣膜CP2A之上層部中記憶體閘極電極MGA側之側面SC2A及覆蓋絕緣膜CP2B之上層部中記憶體閘極電極MGB側之側面SC2B亦形成有側壁間隔件SW1。
又，關於本實施形態4之半導體裝置中之記憶胞MCA之動作及記憶胞MCB之動作，亦與實施形態1之半導體裝置中之記憶胞MCA之動作相同，省略其等之說明。
<半導體裝置之製造方法>
其次，對本實施形態4之半導體裝置之製造方法進行說明。
圖47~圖56係實施形態4之半導體裝置之製造步驟中之主要部分剖面圖。圖47~圖56表示與圖46所示之剖面相同之剖面，係與沿圖2之A-A線之剖面圖對應之剖面圖。
首先，進行與實施形態3中使用圖38說明之步驟之前之步驟相同之步驟，如圖47所示，形成記憶體閘極電極MGA、記憶體閘極電極MGB、及間隔件SP1。
於本實施形態4中，與實施形態3不同，於上述回蝕之步驟中， 以被回蝕之厚度變得大於導電膜9之厚度之方式對導電膜9進行回蝕。例如，於控制閘極電極CGA之兩側面及控制閘極電極CGB之兩側面隔著絕緣膜8殘留之導電膜9之上端部之高度位置成為覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B之厚度方向之例如中央之高度位置。藉此，於下文使用圖53敍述之步驟中，可去除覆蓋絕緣膜CP2A之上層部中控制閘極電極CGB側之部分，且可去除覆蓋絕緣膜CP2B之上層部中控制閘極電極CGA側之部分。
其次，如圖48所示，去除氧化矽膜8c中未被記憶體閘極電極MGA、MGB及間隔件SP1覆蓋之部分。藉由例如使用氫氟酸(HF)水溶液之濕式蝕刻等，去除氧化矽膜8c中未被記憶體閘極電極MGA、MGB、及、間隔件SP1覆蓋之部分。藉此，未被記憶體閘極電極MGA、MGB及間隔件SP1覆蓋之部分之氮化矽膜8b露出。
即，於覆蓋絕緣膜CP2A之上表面及側面之一部分，氧化矽膜8c被蝕刻去除，氮化矽膜8b露出。又，於覆蓋絕緣膜CP2B之上表面及側面之一部分，氧化矽膜8c被蝕刻去除，氮化矽膜8b露出。
再者，亦可不完全去除未被記憶體閘極電極MGA、MGB及間隔件SP1覆蓋之部分之氧化矽膜8c。即便極薄地殘留氧化矽膜8c，亦可於下文使用圖49敍述之步驟中，與完全去除氧化矽膜8c之情形同樣地發揮功能。
其次，如圖49所示，使用光微影技術於半導體基板1上形成光阻圖案PR4。該光阻圖案PR4係如覆蓋記憶體閘極電極MGA、記憶體閘極電極MGB、覆蓋絕緣膜CP2A中記憶體閘極電極MGA側之部分、及覆蓋絕緣膜CP2B中記憶體閘極電極MGB側之部分之光阻圖案。又，該光阻圖案PR4係如覆蓋絕緣膜CP2A中控制閘極電極CGB側之部分、及覆蓋絕緣膜CP2B中控制閘極電極CGA側之部分露出之光阻圖案。
其次，藉由將所形成之光阻圖案PR4作為蝕刻掩膜之乾式蝕刻而 去除間隔件SP1。其後，去除該光阻圖案PR4。藉此，如圖50所示，雖去除間隔件SP1，但記憶體閘極電極MGA及記憶體閘極電極MGB由光阻圖案PR4覆蓋，故未被蝕刻而殘留。
於本實施形態4中，於使用圖49說明之步驟中，去除未被記憶體閘極電極MGA、記憶體閘極電極MGB、及間隔件SP1覆蓋之部分之氧化矽膜8c，氮化矽膜8b露出。因此，如圖50所示，於將包含例如矽膜之間隔件SP1蝕刻去除時，露出之氮化矽膜8b被蝕刻去除，氧化矽膜8a露出。
即，於覆蓋絕緣膜CP2A之上層部中控制閘極電極CGB側之部分之上表面及側面，氮化矽膜8b被蝕刻去除，氧化矽膜8a露出。又，於覆蓋絕緣膜CP2B之上層部中控制閘極電極CGA側之部分之上表面及側面，氮化矽膜8b被蝕刻去除，氧化矽膜8a露出。
其次，進行與實施形態3中使用圖41說明之步驟相同之步驟，如圖51所示，於記憶體閘極電極MGA之側面及上表面、與記憶體閘極電極MGB之側面及上表面形成絕緣膜10a。作為形成絕緣膜10a之步驟，可進行與實施形態1中使用圖18說明之步驟中形成絕緣膜10之步驟相同之步驟。
其次，如圖52所示，去除氧化矽膜8a中未被氮化矽膜8b覆蓋之部分。藉由例如乾式蝕刻或使用氫氟酸(HF)水溶液之濕式蝕刻等，去除氧化矽膜8a中未被氮化矽膜8b覆蓋之部分。藉此，覆蓋絕緣膜CP2A之上層部中控制閘極電極CGB側之部分露出，覆蓋絕緣膜CP2B之上層部中控制閘極電極CGA側之部分露出。即，覆蓋絕緣膜CP2A之上表面與覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A之間之角部露出，覆蓋絕緣膜CP2B之上表面與覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B之間之角部露出。
再者，如圖52所示，藉由調整蝕刻之條件，可殘留形成於記憶 體閘極電極MGA之側面及上表面與記憶體閘極電極MGB之側面及上表面之絕緣膜10a。
其次，如圖53所示，將覆蓋絕緣膜CP2A之上層部中控制閘極電極CGB側之部分及覆蓋絕緣膜CP2B之上層部中控制閘極電極CGA側之部分蝕刻去除。即，將覆蓋絕緣膜CP2A之上表面與覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A之間之角部A1A蝕刻去除，將覆蓋絕緣膜CP2B之上表面與覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B之間之角部A1B蝕刻去除。作為該覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B之蝕刻，例如可進行與實施形態1中使用圖11說明之使用熱磷酸之細粒化之步驟相同之步驟。
如圖53所示，將如下槽部設為槽部GR4，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。槽部GR4之底部係於上表面之一部分殘留有氧化矽膜8a之半導體基板1之主面1a。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR4之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR4之上端部之X軸方向即閘極長度方向之寬度設為寬度WD4。
此時，可使槽部GR4之上端部之寬度WD4較比較例1中之槽部GR100之上端部之寬度WD100變大。
再者，於將覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B之一部分蝕刻去除時，未由記憶體閘極電極MGA及記憶體閘極電極MGB覆蓋之部分之氮化矽膜8b被去除，未由記憶體閘極電極MGA及記憶體閘極電極 MGB覆蓋之部分之氧化矽膜8a露出。
其次，如圖54所示，去除氧化矽膜8a中未被記憶體閘極電極MGA及記憶體閘極電極MGB覆蓋之部分。藉由例如乾式蝕刻或使用氫氟酸(HF)水溶液之濕式蝕刻等，去除氧化矽膜8a中未被記憶體閘極電極MGA及記憶體閘極電極MGB覆蓋之部分。此時，於記憶體閘極電極MGA之側面及上表面與記憶體閘極電極MGB之側面及上表面，可去除絕緣膜10a。
其次，進行與實施形態1中使用圖18說明之步驟相同之步驟，如圖55所示，於控制閘極電極CGA之側面SG1A、記憶體閘極電極MGA之側面、控制閘極電極CGB之側面SG1B、及記憶體閘極電極MGB之側面形成絕緣膜10b。又，形成n-型半導體區域11a、11b。
其次，進行與實施形態1中使用圖19說明之步驟相同之步驟，如圖56所示，於控制閘極電極CGA之側面SG1A、覆蓋絕緣膜CP2A之側面SC1A、及記憶體閘極電極MGA之與控制閘極電極CGA側為相反側之側面形成側壁間隔件SW1。又，於控制閘極電極CGB之側面SG1B、覆蓋絕緣膜CP2B之側面SC1B、及記憶體閘極電極MGB之與控制閘極電極CGB側為相反側之側面形成側壁間隔件SW1。
再者，如圖56所示，於控制閘極電極CGA之側面SG1A及覆蓋絕緣膜CP2A之側面SC1A隔著絕緣膜10b而形成之側壁間隔件SW1為側壁間隔件SWA。又，於控制閘極電極CGB之側面SG1B及覆蓋絕緣膜CP2B之側面SC1B隔著絕緣膜10b而形成之側壁間隔件SW1為側壁間隔件SWB。
其後，進行與實施形態1中使用圖20~圖24說明之步驟相同之步驟，製造上文使用圖46敍述之本實施形態4之半導體裝置。
<本實施形態之主要特徵與效果>
本實施形態4之半導體裝置亦除覆蓋絕緣膜CP2A之側面SC2A未 較控制閘極電極CGA之側面SG2A更後退之方面、及覆蓋絕緣膜CP2B之側面SC2B未較控制閘極電極CGB之側面SG2B更後退之方面以外，具備與實施形態1之半導體裝置所具備之特徵相同之特徵。
除此種特徵以外，於本實施形態4中，去除覆蓋絕緣膜CP2A之上表面與覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A之間之角部，去除覆蓋絕緣膜CP2B之上表面與覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B之間之角部。
此處，考慮本實施形態4中之控制閘極電極CGA之X軸方向之寬度與實施形態1中之控制閘極電極CGA之X軸方向之寬度相等之情形。於此種情形時，本實施形態4中之覆蓋絕緣膜CP2A之下層部之側面SC1A之後退量小於實施形態1中之覆蓋絕緣膜CP2A之側面SC1A之後退量。然而，本實施形態4中之覆蓋絕緣膜CP2A之上層部之側面SC1A之後退量大於實施形態1中之覆蓋絕緣膜CP2A之側面SC1A之後退量。
又，考慮本實施形態4中之控制閘極電極CGB之X軸方向之寬度與實施形態1中之控制閘極電極CGB之X軸方向之寬度相等之情形。於此種情形時，本實施形態4中之覆蓋絕緣膜CP2B之下層部之側面SC1B之後退量小於實施形態1中之覆蓋絕緣膜CP2B之側面SC1B之後退量。然而，本實施形態4中之覆蓋絕緣膜CP2B之上層部之側面SC1B之後退量大於實施形態1中之覆蓋絕緣膜CP2B之側面SC1B之後退量。
因此，關於防止本實施形態4之半導體裝置中之層間絕緣膜15中之空腔之產生之效果，與防止實施形態1之半導體裝置中之層間絕緣膜15中之空腔之產生之效果為大致相同程度。即，本實施形態4之半導體裝置亦具有與實施形態1之半導體裝置所具有之效果相同之效果。
但是，於本實施形態4中，覆蓋絕緣膜CP2A之側面SC2A未較控制閘極電極CGA之側面SG2A更後退，覆蓋絕緣膜CP2B之側面SC2B未較控制閘極電極CGB之側面SG2B更後退。因此，與實施形態1中說明之比較例1相比，不具有降低和記憶體閘極電極MGA電性連接之插塞(省略圖示)與記憶體閘極電極MGA之間之電阻、及和記憶體閘極電極MGB電性連接之插塞(省略圖示)與記憶體閘極電極MGB之間之電阻的效果。
再者，於本實施形態4中，亦與實施形態1同樣地，於記憶胞MCA、MCB中之任一者具有與本實施形態4之半導體裝置中之記憶胞之構造相同之構造，另一者具有與比較例1之半導體裝置中之記憶胞之構造相同之構造之情形時，亦具有較比較例1有利之效果。
(實施形態5)
於實施形態1之半導體裝置中，覆蓋絕緣膜CP2A之側面SC1A、控制閘極電極CGA之側面SG1A、覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B為相對於半導體基板1之主面1a垂直之面。相對於此，於實施形態5之半導體裝置中，覆蓋絕緣膜CP2A之側面SC1A、控制閘極電極CGA之側面SG1A、覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B係自相對於半導體基板1之主面1a而垂直之面傾斜。
<半導體裝置之構造>
圖57係實施形態5之半導體裝置之主要部分剖面圖。圖57係與圖1同樣地為與沿圖2之A-A線之剖面圖對應之剖面圖。
關於本實施形態5之半導體裝置中除控制閘極電極CGA、CGB及覆蓋絕緣膜CP2A、CP2B以外之各部分，與實施形態1之半導體裝置中除控制閘極電極CGA、CGB及覆蓋絕緣膜CP2A、CP2B以外之各部分相同。因此，關於本實施形態5之半導體裝置中除控制閘極電極 CGA、CGB及覆蓋絕緣膜CP2A、CP2B以外之各部分，省略其說明。
於本實施形態5中，亦與實施形態1同樣地，於主面1a內，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於記憶體閘極電極MGA側。又，於主面1a內，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於記憶體閘極電極MGB側。
然而，於本實施形態5中，與實施形態1相同，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A及控制閘極電極CGA之控制閘極電極CGB側之側面SG1A係自相對於半導體基板1之主面1a而垂直之面傾斜。又，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B及控制閘極電極CGB之控制閘極電極CGA側之側面SG1B係自相對於半導體基板1之主面1a而垂直之面傾斜。
具體而言，覆蓋絕緣膜CP2A之側面SC1A係以覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部較覆蓋絕緣膜CP2A之下表面之控制閘極電極CGB側之端部更位於記憶體閘極電極MGA側之方式傾斜。沿X軸方向，覆蓋絕緣膜CP2A之下表面之控制閘極電極CGB側之端部位於與控制閘極電極CGA之上表面之控制閘極電極CGB側之端部大致相同之位置。控制閘極電極CGA之側面SG1A係以控制閘極電極CGA之上表面之控制閘極電極CGB側之端部較控制閘極電極CGA之下表面之控制閘極電極CGB側之端部更位於記憶體閘極電極MGA側之方式傾斜。
又，覆蓋絕緣膜CP2B之側面SC1B係以覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部較覆蓋絕緣膜CP2B之下表面之控制閘極電極CGA側之端部更位於記憶體閘極電極MGB側之方式傾斜。沿X軸方向，覆蓋絕緣膜CP2B之下表面之控制閘極電極CGA側之端部 位於與控制閘極電極CGB之上表面之控制閘極電極CGA側之端部大致相同之位置。控制閘極電極CGB之側面SG1B係以控制閘極電極CGB之上表面之控制閘極電極CGA側之端部較控制閘極電極CGB之下表面之控制閘極電極CGA側之端部更位於記憶體閘極電極MGB側之方式傾斜。
再者，於本實施形態5中，覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A及控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A亦自相對於半導體基板1之主面1a而垂直之面傾斜。又，覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B及控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B亦自相對於半導體基板1之主面1a而垂直之面傾斜。
因此，於覆蓋絕緣膜CP2A之側面與控制閘極電極CGA之側面之間未形成階差，於覆蓋絕緣膜CP2B之側面與控制閘極電極CGB之側面之間未形成階差。
又，關於本實施形態5之半導體裝置中之記憶胞MCA之動作及記憶胞MCB之動作，亦與實施形態1之半導體裝置中之記憶胞MCA之動作相同，省略其等之說明。
<半導體裝置之製造方法>
其次，對本實施形態5之半導體裝置之製造方法進行說明。
圖58及圖59係實施形態5之半導體裝置之製造步驟中之主要部分剖面圖。圖58及圖59表示與圖57所示之剖面相同之剖面，係與沿圖2之A-A線之剖面圖對應之剖面圖。
首先，進行實施形態2中使用圖30說明之步驟之前之步驟，於形成有覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B之預定之區域，使用光微影法於絕緣膜6上形成光阻圖案PR2。
其次，將該光阻圖案PR2用作蝕刻掩膜，藉由例如乾式蝕刻等對 絕緣膜6、絕緣膜5、導電膜4及絕緣膜3進行蝕刻而圖案化。藉此，如圖58所示，形成覆蓋絕緣膜CP2A、CP2B、覆蓋絕緣膜CP1A、CP1B、控制閘極電極CGA、CGB、及閘極絕緣膜GI1A、GI1B。
於蝕刻該絕緣膜6、絕緣膜5、導電膜4及絕緣膜3之步驟中，以與例如實施形態2中使用圖32說明之方法相同之方式，使用包含例如八氟環丁烷(C4F8)氣體及氬(Ar)氣之蝕刻氣體。藉此，關於覆蓋絕緣膜CP2A及控制閘極電極CGA，伴隨距覆蓋絕緣膜CP2A之上表面之深度之增加、即自上側朝向下側，X軸方向之寬度增加。又，關於覆蓋絕緣膜CP2B及控制閘極電極CGB，伴隨距覆蓋絕緣膜CP2B之上表面之深度之增加、即自上側朝向下側，X軸方向之寬度增加。因此，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A及控制閘極電極CGA之控制閘極電極CGB側之側面SG1A係自相對於半導體基板1之主面1a而垂直之面傾斜。又，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B及控制閘極電極CGB之控制閘極電極CGA側之側面SG1B係自相對於半導體基板1之主面1a而垂直之面傾斜。
或者，亦可使光阻圖案PR2之X軸方向之寬度與控制閘極電極CGA、CGB之下表面之X軸方向之寬度大致相等，使用例如濕式蝕刻等等方性蝕刻進行蝕刻。於使用此種方法之情形時，可使覆蓋絕緣膜CP2A之側面SC1A、控制閘極電極CGA之側面SG1A、覆蓋絕緣膜CP2B之側面SC1B、及控制閘極電極CGB之側面SG1B自相對於半導體基板1之主面1a而垂直之面傾斜。
此時，與實施形態1中使用圖2說明之情形同樣地，控制閘極電極CGA及控制閘極電極CGB係以於活性區域AR1上、元件分離區域IR1上及活性區域AR2通過且沿Y軸方向延伸之方式形成。又，覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B係以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過且沿Y軸方向延伸之方式形成。
如圖58所示，將如下槽部設為槽部GR5，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。於槽部GR5之底部，半導體基板1之主面1a露出。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR5之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR5之上端部之X軸方向即閘極長度方向之寬度設為寬度WD5。
此時，可使槽部GR5之上端部之寬度WD5較比較例1中之槽部GR100之上端部之寬度WD100變大。
其次，進行與實施形態1中使用圖12說明之步驟相同之步驟，於半導體基板1之主面1a之整個面形成記憶電晶體之閘極絕緣膜用之絕緣膜8。其次，進行與實施形態1中使用圖13說明之步驟相同之步驟，如圖59所示，於半導體基板1之主面1a之整個面、即於絕緣膜8上形成導電膜9。
其後，進行與實施形態1中使用圖14~圖24說明之步驟相同之步驟，製造上文使用圖57敍述之本實施形態5之半導體裝置。
<本實施形態之主要特徵與效果>
本實施形態5之半導體裝置亦具備與實施形態1之半導體裝置所具備之特徵相同之特徵。藉由此種構造，本實施形態5之半導體裝置亦具有與實施形態1之半導體裝置所具有之效果相同之效果。
進而，於本實施形態5中，與實施形態1不同，於覆蓋絕緣膜CP2A之側面與控制閘極電極CGA之側面之間未形成階差，於覆蓋絕緣膜CP2B之側面與控制閘極電極CGB之側面之間未形成階差。
藉由此種構成，進行使用圖59說明之步驟，於形成絕緣膜8時，可使絕緣膜8之被覆性及厚度之均勻性提高。因此，例如可易於使控制閘極電極CGA與記憶體閘極電極MGA之間之絕緣性及控制閘極電極CGB與記憶體閘極電極MGB之間之絕緣性提高，可使半導體裝置之性能進一步提高。
再者，於本實施形態5中，亦與實施形態1同樣地，於記憶胞MCA、MCB中之任一者具有與本實施形態5之半導體裝置中之記憶胞之構造相同之構造，另一者具有與比較例1之半導體裝置中之記憶胞之構造相同之構造之情形時，亦具有較比較例1有利之效果。
(實施形態6)
於實施形態1之半導體裝置中，覆蓋絕緣膜CP2A之側面SC1A較控制閘極電極CGA之側面SG1A更後退。除此以外，於實施形態6之半導體裝置中，於控制閘極電極CGA上且覆蓋絕緣膜CP2A之側面SC1A形成有與側壁間隔件SW1不同之側壁間隔件SW2。
<半導體裝置之構造>
圖60係實施形態6之半導體裝置之主要部分剖面圖。圖60係與圖1同樣地為與沿圖2之A-A線之剖面圖對應之剖面圖。
關於本實施形態6之半導體裝置中除側壁間隔件SW2以外之各部分，與實施形態1之半導體裝置之各部分相同。因此，關於本實施形態6之半導體裝置中除側壁間隔件SW2以外之各部分，省略其說明。
於本實施形態6中，亦與實施形態1同樣地，於主面1a內，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於記憶體閘極電極MGA側。又，於主面1a內，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於記憶體閘極電極MGB側。
於本實施形態6中，亦與實施形態1同樣地，覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度小於控制閘極電極CGA之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向記憶體閘極電極MGA側後退。又，覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A較控制閘極電極CGA之記憶體閘極電極MGA側之側面SG2A更向控制閘極電極CGB側後退。
又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度小於控制閘極電極CGB之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向記憶體閘極電極MGB側後退。又，覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B較控制閘極電極CGB之記憶體閘極電極MGB側之側面SG2B更向控制閘極電極CGA側後退。
另一方面，於本實施形態6中，於控制閘極電極CGA上且覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A形成有側壁間隔件SW2。又，於控制閘極電極CGB上且覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B形成有側壁間隔件SW2。
又，側壁間隔件SW2亦形成於控制閘極電極CGA上且覆蓋絕緣膜CP2A之記憶體閘極電極MGA側之側面SC2A。進而，側壁間隔件SW2亦形成於控制閘極電極CGB上且覆蓋絕緣膜CP2B之記憶體閘極電極MGB側之側面SC2B。
側壁間隔件SW2係與側壁間隔件SW1同樣地包含氧化矽膜、氮化矽膜或其等之積層膜等絕緣膜。
又，與實施形態1同樣地，將形成於控制閘極電極CGA之控制閘極電極CGB側之側面SG1A的側壁間隔件SW1稱為側壁間隔件SWA。 又，將形成於控制閘極電極CGB之控制閘極電極CGA側之側面SG1B的側壁間隔件SW1稱為側壁間隔件SWB。
此時，側壁間隔件SWA係隔著側壁間隔件SW2而形成於覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A。又，側壁間隔件SWB係隔著側壁間隔件SW2而形成於覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B。
又，關於本實施形態6之半導體裝置中之記憶胞MCA之動作及記憶胞MCB之動作，亦與實施形態1之半導體裝置中之記憶胞MCA之動作相同，省略其等之說明。
<半導體裝置之製造方法>
其次，對本實施形態6之半導體裝置之製造方法進行說明。
圖61~圖65係實施形態6之半導體裝置之製造步驟中之主要部分剖面圖。圖61~圖65表示與圖60所示之剖面相同之剖面，係與沿圖2之A-A線之剖面圖對應之剖面圖。
首先，進行與實施形態2中使用圖31說明之步驟之前之步驟相同之步驟，如圖61所示，形成包含絕緣膜6之覆蓋絕緣膜CP2A及包含絕緣膜6之覆蓋絕緣膜CP2B。
其次，如圖62所示，於半導體基板1之主面1a之整個面形成即堆積側壁間隔件SW2用之絕緣膜16。具體而言，使用例如CVD法於覆蓋絕緣膜CP2A之上表面及側面、覆蓋絕緣膜CP2B之上表面及側面、與去除絕緣膜6後之部分之絕緣膜5之上表面形成絕緣膜16。作為絕緣膜16，可形成氧化矽膜、氮化矽膜或其等之積層膜等絕緣膜。
其次，藉由例如各向異性蝕刻對絕緣膜16進行回蝕。如此，藉由於覆蓋絕緣膜CP2A之兩側面及覆蓋絕緣膜CP2B之兩側面選擇性地殘留絕緣膜16，如圖63所示，形成包含絕緣膜16之側壁間隔件SW2。再者，如圖63所示，於對絕緣膜16進行回蝕時，可將絕緣膜5中未由 側壁間隔件SW2覆蓋之部分蝕刻去除。
此時，形成包含覆蓋絕緣膜CP2A與形成於覆蓋絕緣膜CP2A之兩側面之側壁間隔件SW2的覆蓋絕緣膜CP3A。又，形成包含覆蓋絕緣膜CP2B與形成於覆蓋絕緣膜CP2B之兩側面之側壁間隔件SW2的覆蓋絕緣膜CP3B。
其次，將覆蓋絕緣膜CP3A(參照圖63)及覆蓋絕緣膜CP3B(參照圖63)作為蝕刻掩膜，藉由例如乾式蝕刻等對導電膜4及絕緣膜3進行蝕刻而圖案化。藉此，如圖64所示，形成控制閘極電極CGA、CGB及閘極絕緣膜GI1A、GI1B。
如圖64所示，將如下槽部設為槽部GR6，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。於槽部GR6之底部，半導體基板1之主面1a露出。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將控制閘極電極CGA、CGB之厚度設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。於可忽略相對於厚度TH1、TH2之覆蓋絕緣膜CP1A、CP1B之厚度時，槽部GR6之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR6之上端部之X軸方向即閘極長度方向之寬度設為寬度WD6。
此時，可使槽部GR6之上端部之寬度WD6較比較例1中之槽部GR100之上端部之寬度WD100變大。
又，與實施形態1中使用圖2說明之情形同樣地，控制閘極電極CGA及控制閘極電極CGB係以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過且沿Y軸方向延伸之方式形成。又，覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B係以於活性區域AR1上、元件分離區域IR1上及活性區域AR2上通過且沿Y軸方向延伸之方式形成。
其次，進行與實施形態1中使用圖12說明之步驟相同之步驟，於半導體基板1之主面1a之整個面形成記憶電晶體之閘極絕緣膜用之絕緣膜8。其次，進行與實施形態1中使用圖13說明之步驟相同之步驟，如圖65所示，於半導體基板1之主面1a之整個面、即於絕緣膜8上形成導電膜9。
其後，進行與實施形態1中使用圖14~圖24說明之步驟相同之步驟，製造上文使用圖60敍述之本實施形態6之半導體裝置。
<本實施形態之主要特徵與效果>
本實施形態6之半導體裝置亦具備與實施形態1之半導體裝置所具備之特徵相同之特徵。藉由此種構造，本實施形態6之半導體裝置亦具有與實施形態1之半導體裝置所具有之效果相同之效果。
但是，於本實施形態6中，與實施形態1不同，於控制閘極電極CGA上且覆蓋絕緣膜CP2A之控制閘極電極CGB側之側面SC1A形成有側壁間隔件SW2。又，於控制閘極電極CGB上且覆蓋絕緣膜CP2B之控制閘極電極CGA側之側面SC1B形成有側壁間隔件SW2。覆蓋絕緣膜CP2A與覆蓋絕緣膜CP2A之兩側面之側壁間隔件SW2形成覆蓋絕緣膜CP3A(參照圖63)，覆蓋絕緣膜CP2B與覆蓋絕緣膜CP2B之兩側面之側壁間隔件SW2形成覆蓋絕緣膜CP3B(參照圖63)。
於例如本實施形態6中之控制閘極電極CGA之X軸方向之寬度與實施形態1中之控制閘極電極CGA之X軸方向之寬度相等之情形時，本實施形態6中之覆蓋絕緣膜CP3A之側面未較實施形態1中之覆蓋絕緣膜CP2A之側面更後退。又，於例如本實施形態6中之控制閘極電極CGB之X軸方向之寬度與實施形態1中之控制閘極電極CGB之X軸方向之寬度相等之情形時，本實施形態6中之覆蓋絕緣膜CP3B之側面未較實施形態1中之覆蓋絕緣膜CP2B之側面更後退。
因此，防止本實施形態6之半導體裝置中之層間絕緣膜15中之空 腔之產生之效果變得較防止實施形態1之半導體裝置中之層間絕緣膜15中之空腔之產生之效果更小。
然而，於本實施形態6中，於覆蓋絕緣膜CP3A之側面與控制閘極電極CGA之側面之間未形成階差。同樣地，於覆蓋絕緣膜CP3B之側面與控制閘極電極CGB之側面之間未形成階差。
因此，於進行使用圖65說明之步驟，而形成絕緣膜8時，可使絕緣膜8之被覆性及厚度之均勻性提高。因此，可易於使例如控制閘極電極CGA與記憶體閘極電極MGA之間之絕緣性、及控制閘極電極CGB與記憶體閘極電極MGB之間之絕緣性提高，可使半導體裝置之性能進一步提高。
再者，於本實施形態6中，亦與實施形態1同樣地，於記憶胞MCA、MCB中之任一者具有與本實施形態6之半導體裝置中之記憶胞之構造相同之構造，另一者具有與比較例1之半導體裝置中之記憶胞之構造相同之構造之情形時，亦具有較比較例1有利之效果。
(實施形態7)
實施形態1之半導體裝置具有包含使用MONOS膜之分裂閘型胞之記憶胞作為非揮發性記憶體。相對於此，實施形態7之半導體裝置具有包含NAND型快閃記憶體之記憶胞作為非揮發性記憶體。
<半導體裝置之構造>
圖66係實施形態7之半導體裝置之主要部分剖面圖。圖67係實施形態7之半導體裝置中之NAND型快閃記憶體之等效電路圖。
如圖66所示，半導體裝置具有半導體基板1。又，如圖66所示，半導體裝置於半導體基板1之主面1a側具有記憶胞區域1A。
再者，半導體基板1、活性區域AR1及p型井PW1之各者係與實施形態1之半導體裝置中之半導體基板1、活性區域AR1及p型井PW1之各者相同，因此省略其等之說明。
如圖66所示，記憶胞MCA與記憶胞MCB係隔著作為汲極區域發揮功能之半導體區域MD而大致對稱地配置。記憶胞MCA與記憶胞MCB係沿圖66之X軸方向並列配置。
於活性區域AR1中，於p型井PW1形成有作為非揮發性記憶體之2個記憶胞MCA、MCB。記憶胞MCA、MCB係構成NAND型快閃記憶體之記憶胞。
記憶胞MCA具有n型半導體區域MS、MD、浮閘電極FGA、及控制閘極電極CGA。又，記憶胞MCA具有形成於控制閘極電極CGA上之絕緣膜即覆蓋絕緣膜CP2A。而且，記憶胞MCA具有形成於浮閘電極FGA與半導體基板1之間之閘極絕緣膜GI3A及形成於浮閘電極FGA與控制閘極電極CGA之間之絕緣膜GI4A。即，由閘極絕緣膜GI3A、浮閘電極FGA、絕緣膜GI4A、控制閘極電極CGA及覆蓋絕緣膜CP2A形成記憶胞MCA。
記憶胞MCB具有n型半導體區域MS、MD、浮閘電極FGB、及控制閘極電極CGB。又，記憶胞MCB具有形成於控制閘極電極CGB上之絕緣膜即覆蓋絕緣膜CP2B。而且，記憶胞MCB具有形成於浮閘電極FGB與半導體基板1之間之閘極絕緣膜GI3B及形成於浮閘電極FGB與控制閘極電極CGB之間之絕緣膜GI4B。即，由閘極絕緣膜GI3B、浮閘電極FGB、絕緣膜GI4B、控制閘極電極CGB及覆蓋絕緣膜CP2B形成記憶胞MCB。
浮閘電極FGA、絕緣膜GI4A、控制閘極電極CGA及覆蓋絕緣膜CP2A係以沿與圖66中之紙面垂直之方向延伸之方式形成。又，浮閘電極FGB、絕緣膜GI4B、控制閘極電極CGB及覆蓋絕緣膜CP2B係以沿與圖66中之紙面垂直之方向延伸之方式形成。再者，控制閘極電極CGA與控制閘極電極CGB係沿圖66之X軸方向空開間隔而配置。
浮閘電極FGA係隔著閘極絕緣膜GI3A而形成於半導體區域MD及 半導體區域MS間之p型井PW1上、即半導體基板1上，控制閘極電極CGA係隔著絕緣膜GI4A而形成於浮閘電極FGA上。
浮閘電極FGB係隔著閘極絕緣膜GI3B而形成於半導體區域MD及半導體區域MS間之p型井PW1上、即半導體基板1上，控制閘極電極CGB係隔著絕緣膜GI4B而形成於浮閘電極FGB上。
閘極絕緣膜GI3A及閘極絕緣膜GI3B包含絕緣膜3。可使絕緣膜3為與實施形態1中之絕緣膜3相同之絕緣膜。
絕緣膜GI4A及絕緣膜GI4B包含絕緣膜8。又，可使絕緣膜8為與實施形態1中之絕緣膜8相同之絕緣膜。
浮閘電極FGA及浮閘電極FGB包含例如導入有n型雜質之多晶矽膜即n型多晶矽膜等導電膜4c。控制閘極電極CGA及控制閘極電極CGB包含例如導入有n型雜質之多晶矽膜即n型多晶矽膜等導電膜4d。 導電膜4c及導電膜4d可設為與實施形態1之導電膜4相同之導電膜。
覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B係與實施形態1同樣地為例如氮化矽膜等絕緣膜。可使覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B為具有例如50~100nm左右之厚度之絕緣膜。
半導體區域MS、半導體區域MD及側壁間隔件SW1之各者可設為與實施形態1中之半導體區域MS、半導體區域MD及側壁間隔件SW1之各者相同。又，絕緣膜14、層間絕緣膜15、接觸孔CNT1、CNT2(省略圖示)、插塞PG1、PG2(省略圖示)之各者可設為與實施形態1中之絕緣膜14、層間絕緣膜15、接觸孔CNT1、CNT2(參照圖2)、插塞PG1、PG2(參照圖2)之各者相同。
於本實施形態7中，於主面1a內，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更位於控制閘極電極CGB側之相反側。又，於主面1a內，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部 EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更位於控制閘極電極CGA側之相反側。
其次，說明本實施形態7之半導體裝置之動作。
如圖67所示，於本實施形態7之半導體裝置中之NAND型之快閃記憶體中，於位元線BL與源極線VS之間，位元線側選擇電晶體TR11、相互串聯連接之複數個記憶胞MC11~MC14、及源極線側選擇電晶體TR12串聯連接。位元線側選擇電晶體TR11具有位元線側選擇閘極BLG1，位元線側選擇閘極BLG1連接於對位元線側選擇閘極BLG1施加用以控制位元線側選擇電晶體TR11之電壓之周邊電路之電晶體(省略圖示)。記憶胞MC11~MC14之各者具有控制閘極CG1~CG4之各者，控制閘極CG1~CG4之各者連接於施加用以控制記憶胞MC11~MC14之各者之電壓之周邊電路之電晶體(省略圖示)。源極線側選擇電晶體TR12具有源極線側選擇閘極SLG2，源極線側選擇閘極SLG2連接於對源極線側選擇閘極SLG2施加用以控制源極線側選擇電晶體TR12之電壓之周邊電路之電晶體(省略圖示)。
再者，使用圖67說明之記憶胞中之例如記憶胞MC11及記憶胞MC12之各者係與使用圖66說明之記憶胞MCA與記憶胞MCB之各者對應。又，於本實施形態7中，對應用於NAND型快閃記憶體之例進行說明，但亦可應用於例如NOR(Not OR，反或)型等NAND型以外之快閃記憶體。
<半導體裝置之製造方法>
其次，對本實施形態7之半導體裝置之製造方法進行說明。
圖68~圖72係實施形態7之半導體裝置之製造步驟中之主要部分剖面圖。圖68~圖72表示與圖66所示之剖面相同之剖面。
首先，於進行實施形態1中使用圖6說明之步驟，準備半導體基板1之後，如圖68所示，於半導體基板1之主面1a之整個面自下依序形 成絕緣膜3、導電膜4c、絕緣膜8、導電膜4d及絕緣膜6。
關於形成絕緣膜3之步驟，可設為與實施形態1中之形成絕緣膜3之步驟相同。關於形成導電膜4c之步驟，可設為與實施形態1中之形成導電膜4之步驟相同。關於形成絕緣膜8之步驟，可設為與實施形態1中之形成絕緣膜8之步驟相同。關於形成導電膜4d之步驟，可設為與實施形態1中之形成導電膜4之步驟相同。關於形成絕緣膜6之步驟，可設為與實施形態1中之形成絕緣膜6之步驟相同。
其次，藉由例如乾式蝕刻等蝕刻將絕緣膜6、導電膜4d、絕緣膜8、導電膜4c及絕緣膜3圖案化。
首先，使用光微影法於絕緣膜6上形成光阻圖案(省略圖示)。其次，將該光阻圖案用作蝕刻掩膜，藉由例如乾式蝕刻等對絕緣膜6、導電膜4d、絕緣膜8、導電膜4c及絕緣膜3進行蝕刻而圖案化。其後，去除光阻圖案。
如此，絕緣膜6、導電膜4d、絕緣膜8、導電膜4c及絕緣膜3被圖案化，如圖69所示，於半導體基板1之主面1a上形成沿X軸方向即閘極長度方向空開間隔而配置之包含導電膜4c之浮閘電極FGA及包含導電膜4c之浮閘電極FGB。又，形成包含浮閘電極FGA上之導電膜4d之控制閘極電極CGA，形成包含浮閘電極FGB上之導電膜4d之控制閘極電極CGB。而且，形成包含浮閘電極FGA與半導體基板1之間之絕緣膜3之閘極絕緣膜GI3A，形成包含浮閘電極FGB與半導體基板1之間之絕緣膜3之閘極絕緣膜GI3B。又，形成包含浮閘電極FGA與控制閘極電極CGA之間之絕緣膜8之絕緣膜GI4A，形成包含浮閘電極FGB與控制閘極電極CGB之間之絕緣膜8之絕緣膜GI4B。進而，形成包含控制閘極電極CGA上之絕緣膜6之覆蓋絕緣膜CP2A，形成包含控制閘極電極CGB上之絕緣膜6之覆蓋絕緣膜CP2B。
其次，進行與實施形態1中使用圖10說明之步驟相同之步驟，如 圖70所示，於浮閘電極FGA之側面、浮閘電極FGB之側面、控制閘極電極CGA之側面SG1A、SG2A、及控制閘極電極CGB之側面SG1B、SG2B形成絕緣膜7。
其次，進行與實施形態1中使用圖11說明之步驟相同之步驟，如圖71所示，藉由蝕刻液將覆蓋絕緣膜CP2A及覆蓋絕緣膜CP2B細粒化。
藉由進行此種細粒化，將覆蓋絕緣膜CP2A中於控制閘極電極CGB側之側面SC1A露出之部分及覆蓋絕緣膜CP2A中於與控制閘極電極CGB側為相反側之側面SC2A露出之部分蝕刻去除。又，將覆蓋絕緣膜CP2B中於控制閘極電極CGA側之側面SC1B露出之部分及覆蓋絕緣膜CP2B中於與控制閘極電極CGA側為相反側之側面SC2B露出之部分蝕刻去除。
其結果，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更向控制閘極電極CGB側之相反側後退。又，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更向控制閘極電極CGA側之相反側後退。
此時，覆蓋絕緣膜CP2A之X軸方向即閘極長度方向之寬度變得小於控制閘極電極CGA之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2A之側面SC1A較控制閘極電極CGA之側面SG1A更向控制閘極電極CGB側之相反側後退。又，覆蓋絕緣膜CP2A之側面SC2A較控制閘極電極CGA之側面SG2A更向控制閘極電極CGB側後退。
又，覆蓋絕緣膜CP2B之X軸方向即閘極長度方向之寬度變得小於控制閘極電極CGB之X軸方向即閘極長度方向之寬度。即，覆蓋絕緣膜CP2B之側面SC1B較控制閘極電極CGB之側面SG1B更向控制閘極電極CGA側之相反側後退。又，覆蓋絕緣膜CP2B之側面SC2B較控制 閘極電極CGB之側面SG2B更向控制閘極電極CGA側後退。
又，如圖71所示，於本實施形態7中，將如下槽部設為槽部GR7，該槽部係將覆蓋絕緣膜CP2A之側面SC1A及控制閘極電極CGA之側面SG1A設為一側面、將覆蓋絕緣膜CP2B之側面SC1B及控制閘極電極CGB之側面SG1B設為另一側面而形成。將槽部GR7之底部設為半導體基板1之主面1a。又，將控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔設為間隔WD0，將浮閘電極FGA、FGB之厚度、絕緣膜GI4A、GI4B之厚度及控制閘極電極CGA、CGB之厚度之和設為厚度TH1，將覆蓋絕緣膜CP2A、CP2B之厚度設為厚度TH2。槽部GR7之深度變得和厚度TH1與厚度TH2之和相等。進而，將槽部GR7之上端部之X軸方向即閘極長度方向之寬度設為寬度WD7。
此時，間隔WD0可設為例如150~200nm左右。又，厚度TH1可設為例如140~160nm左右。其為將浮閘電極FGA、FGB之厚度設為例如70~80nm左右、將絕緣膜GI4A、GI4B之厚度設為例如15nm左右、將控制閘極電極CGA、CGB之厚度設為例如55~65nm左右之情形。又，厚度TH2可設為例如35~45nm左右，此時，槽部GR7之深度可設為例如175~205nm左右。再者，細粒化前之覆蓋絕緣膜CP2A、CP2B之厚度可設為45~55nm左右，覆蓋絕緣膜CP2A、CP2B之側面SC1A、SC1B藉由細粒化而後退之距離、即後退量可設為5~10nm左右。
藉由此種構造，寬度WD7變得大於控制閘極電極CGA之側面SG1A與控制閘極電極CGB之側面SG1B之間隔WD0。因此，與沿X軸方向即閘極長度方向，端部EP1A位於與側面SG1A相同之位置且端部EP1B位於與側面SG1B相同之位置之情形相比，可使寬度WD7變大。藉此，於形成層間絕緣膜15時，層間絕緣膜15之原料容易到達槽部 GR7之內部，於槽部GR7之內部，可防止於層間絕緣膜15產生空腔。
其次，如實施形態1中使用圖18所說明般，形成n-型半導體區域11a、11b。
其次，進行與實施形態1中使用圖19說明之步驟相同之步驟，如圖72所示，於控制閘極電極CGA之側面SG1A、及覆蓋絕緣膜CP2A之側面SC1A形成側壁間隔件SW1。又，於控制閘極電極CGB之側面SG1B及覆蓋絕緣膜CP2B之側面SC1B形成側壁間隔件SW1。
再者，如圖72所示，形成於控制閘極電極CGA之側面SG1A及覆蓋絕緣膜CP2A之側面SC1A的側壁間隔件SW1為側壁間隔件SWA。又，形成於控制閘極電極CGB之側面SG1B及覆蓋絕緣膜CP2B之側面SC1B之側壁間隔件SW1為側壁間隔件SWB。
其次，如實施形態1中使用圖19所說明般，形成n+型半導體區域12a、12b。藉此，如圖72所示，由浮閘電極FGA、控制閘極電極CGA、閘極絕緣膜GI3A、絕緣膜GI4A及覆蓋絕緣膜CP2A形成記憶胞MCA。又，由浮閘電極FGB、控制閘極電極CGB、閘極絕緣膜GI3B、絕緣膜GI4B及覆蓋絕緣膜CP2B形成記憶胞MCB。
其後，進行與實施形態1中使用圖20~圖22說明之步驟相同之步驟，製造上文使用圖66敍述之本實施形態7之半導體裝置。
<本實施形態之主要特徵與效果>
本實施形態7之半導體裝置亦具備與實施形態1之半導體裝置所具備之特徵相同之特徵。
於例如本實施形態7之半導體裝置中，亦與實施形態1之半導體裝置同樣地，覆蓋絕緣膜CP2A之上表面之控制閘極電極CGB側之端部EP1A較控制閘極電極CGA之控制閘極電極CGB側之側面SG1A更後退。又，覆蓋絕緣膜CP2B之上表面之控制閘極電極CGA側之端部EP1B較控制閘極電極CGB之控制閘極電極CGA側之側面SG1B更後 退。
藉由此種構造，本實施形態7之半導體裝置亦具有與實施形態1之半導體裝置所具有之效果相同之效果。
例如，於藉由例如CVD法形成層間絕緣膜15時，原料容易到達側壁間隔件SWA與側壁間隔件SWB之間。因此，可防止或抑制於層間絕緣膜15中側壁間隔件SWA與側壁間隔件SWB之間之部分產生空腔CV(參照圖66)。即，可防止或抑制於層間絕緣膜15中控制閘極電極CGA與控制閘極電極CGB之間之部分產生空腔CV。
因此，於在控制閘極電極CGA與控制閘極電極CGB之間未形成插塞之情形時，因於層間絕緣膜15未形成空腔CV，故亦可防止或抑制於空腔CV之內部形成導電膜等而導致記憶胞與其他部分電短路。因此，可使半導體裝置之性能提高。
以上，基於實施形態具體地說明瞭由本發明者完成之發明，當然，本發明並不限定於上述實施形態，可於不脫離其主旨之範圍進行各種變更。
1‧‧‧半導體基板
1a‧‧‧主面
1A‧‧‧記憶胞區域
3‧‧‧絕緣膜
4‧‧‧導電膜
5‧‧‧絕緣膜
6‧‧‧絕緣膜
8‧‧‧絕緣膜
8a‧‧‧氧化矽膜
8b‧‧‧氮化矽膜
8c‧‧‧氧化矽膜
9‧‧‧導電膜
10‧‧‧絕緣膜
11a‧‧‧n-型半導體區域
11b‧‧‧n-型半導體區域
12a‧‧‧n+型半導體區域
12b‧‧‧n+型半導體區域
13‧‧‧金屬矽化物層
14‧‧‧絕緣膜
15‧‧‧層間絕緣膜
AR1‧‧‧活性區域
BR1‧‧‧障壁導電膜
CGA‧‧‧控制閘極電極
CGB‧‧‧控制閘極電極
CNT1‧‧‧接觸孔
CP1A‧‧‧覆蓋絕緣膜
CP1B‧‧‧覆蓋絕緣膜
CP2A‧‧‧覆蓋絕緣膜
CP2B‧‧‧覆蓋絕緣膜
EP1A‧‧‧端部
EP1B‧‧‧端部
GI1A‧‧‧閘極絕緣膜
GI1B‧‧‧閘極絕緣膜
GI2A‧‧‧閘極絕緣膜
GI2B‧‧‧閘極絕緣膜
MCA‧‧‧記憶胞
MCB‧‧‧記憶胞
MCF1‧‧‧主導電膜
MD‧‧‧半導體區域
MGA‧‧‧記憶體閘極電極
MGB‧‧‧記憶體閘極電極
MS‧‧‧半導體區域
PG1‧‧‧插塞
PW1‧‧‧p型井
SC1A‧‧‧側面
SC1B‧‧‧側面
SC2A‧‧‧側面
SC2B‧‧‧側面
SG1A‧‧‧側面
SG1B‧‧‧側面
SG2A‧‧‧側面
SG2B‧‧‧側面
SW1‧‧‧側壁間隔件
SWA‧‧‧側壁間隔件
SWB‧‧‧側壁間隔件
X‧‧‧方向

Claims (20)

  1. 一種半導體裝置，其包括：半導體基板；第1閘極電極及第2閘極電極，其等於上述半導體基板之第1主面內沿第1方向空開間隔而配置；第1閘極絕緣膜，其形成於上述第1閘極電極與上述半導體基板之間；第2閘極絕緣膜，其形成於上述第2閘極電極與上述半導體基板之間；第1覆蓋絕緣膜，其形成於上述第1閘極電極上；第2覆蓋絕緣膜，其形成於上述第2閘極電極上；第3閘極電極，其隔著上述第1閘極電極而配置於與上述第2閘極電極相反側，且與上述第1閘極電極相鄰；第4閘極電極，其隔著上述第2閘極電極而配置於與上述第1閘極電極相反側，且與上述第2閘極電極相鄰；第3閘極絕緣膜，其形成於上述第3閘極電極與上述半導體基板之間、及上述第1閘極電極與上述第3閘極電極之間，且於內部具有第1電荷儲存部；及第4閘極絕緣膜，其形成於上述第4閘極電極與上述半導體基板之間、及上述第2閘極電極與上述第4閘極電極之間，且於內部具有第2電荷儲存部；藉由上述第1閘極電極、上述第1閘極絕緣膜、上述第1覆蓋絕緣膜、上述第3閘極電極及上述第3閘極絕緣膜而形成第1記憶胞；藉由上述第2閘極電極、上述第2閘極絕緣膜、上述第2覆蓋絕 緣膜、上述第4閘極電極及上述第4閘極絕緣膜而形成第2記憶胞；於上述第1主面內，上述第1覆蓋絕緣膜之上表面之上述第2閘極電極側之端部位於較上述第1閘極電極之上述第2閘極電極側之側面更為上述第3閘極電極側。
  2. 如請求項1之半導體裝置，其中於上述第1主面內，上述第2覆蓋絕緣膜之上表面之上述第1閘極電極側之端部位於較上述第2閘極電極之上述第1閘極電極側之側面更為上述第4閘極電極側。
  3. 如請求項2之半導體裝置，其中上述第1覆蓋絕緣膜之上述第2閘極電極側之側面較上述第1閘極電極之上述第2閘極電極側之側面更為後退，上述第2覆蓋絕緣膜之上述第1閘極電極側之側面較上述第2閘極電極之上述第1閘極電極側之側面更為後退。
  4. 如請求項3之半導體裝置，其中上述第1覆蓋絕緣膜之上述第3閘極電極側之側面較上述第1閘極電極之上述第3閘極電極側之側面更為後退，上述第2覆蓋絕緣膜之上述第4閘極電極側之側面較上述第2閘極電極之上述第4閘極電極側之側面更為後退，上述第3閘極電極係隔著上述第3閘極絕緣膜而形成於上述第1覆蓋絕緣膜之上述第3閘極電極側之側面、及上述第1閘極電極之上述第3閘極電極側之側面，上述第4閘極電極係隔著上述第4閘極絕緣膜而形成於上述第2覆蓋絕緣膜之上述第4閘極電極側之側面、及上述第2閘極電極之上述第4閘極電極側之側面。
  5. 如請求項4之半導體裝置，其中 上述第3閘極電極包含第1矽膜，上述第4閘極電極包含第2矽膜，於上述第3閘極電極之上表面形成有第1金屬矽化物層，於上述第4閘極電極之上表面形成有第2金屬矽化物層。
  6. 如請求項3之半導體裝置，其中上述第1閘極電極之上表面與上述第1閘極電極之上述第2閘極電極側之側面之間之角部經倒角，上述第2閘極電極之上表面與上述第2閘極電極之上述第1閘極電極側之側面之間之角部經倒角。
  7. 如請求項3之半導體裝置，其中上述第1覆蓋絕緣膜之上述第3閘極電極側之側面未較上述第1閘極電極之上述第3閘極電極側之側面更為後退，上述第2覆蓋絕緣膜之上述第4閘極電極側之側面未較上述第2閘極電極之上述第4閘極電極側之側面更為後退。
  8. 如請求項2之半導體裝置，其中上述第1覆蓋絕緣膜之上表面與上述第1覆蓋絕緣膜之上述第2閘極電極側之側面之間之角部經去除，上述第2覆蓋絕緣膜之上表面與上述第2覆蓋絕緣膜之上述第1閘極電極側之側面之間之角部經去除。
  9. 如請求項2之半導體裝置，其中上述第1覆蓋絕緣膜之上述第2閘極電極側之側面係以上述第1覆蓋絕緣膜之上表面之上述第2閘極電極側之端部位於較上述第1覆蓋絕緣膜之下表面之上述第2閘極電極側之端部更為上述第3閘極電極側的方式傾斜，上述第2覆蓋絕緣膜之上述第1閘極電極側之側面係以上述第2覆蓋絕緣膜之上表面之上述第1閘極電極側之端部位於較上述第 2覆蓋絕緣膜之下表面之上述第1閘極電極側之端部更為上述第4閘極電極側的方式傾斜。
  10. 如請求項3之半導體裝置，其包括：第1側壁間隔件，其形成於上述第1閘極電極上且上述第1覆蓋絕緣膜之上述第2閘極電極側之側面；第2側壁間隔件，其形成於上述第2閘極電極上且上述第2覆蓋絕緣膜之上述第1閘極電極側之側面；第3側壁間隔件，其形成於上述第1閘極電極之上述第2閘極電極側之側面；及第4側壁間隔件，其形成於上述第2閘極電極之上述第1閘極電極側之側面；且上述第3側壁間隔件係隔著上述第1側壁間隔件而形成於上述第1覆蓋絕緣膜之上述第2閘極電極側之側面；上述第4側壁間隔件係隔著上述第2側壁間隔件而形成於上述第2覆蓋絕緣膜之上述第1閘極電極側之側面。
  11. 如請求項2之半導體裝置，其包括：第1活性區域及第2活性區域，其等於上述半導體基板之上述第1主面內，沿與上述第1方向交叉之第2方向空開間隔而配置；及第1元件分離區域，其於上述半導體基板之上述第1主面內，配置於上述第1活性區域與上述第2活性區域之間；且上述第1閘極電極、上述第2閘極電極、上述第1覆蓋絕緣膜、上述第2覆蓋絕緣膜、上述第3閘極電極、上述第4閘極電極、上述第3閘極絕緣膜及上述第4閘極絕緣膜通過上述第1活性區域上、上述第1元件分離區域上及上述第2活性區域上而各自朝上述第2方向延伸； 上述第1閘極絕緣膜係於上述第1活性區域及上述第2活性區域形成於上述第1閘極電極與上述半導體基板之間；上述第2閘極絕緣膜係於上述第1活性區域及上述第2活性區域形成於上述第2閘極電極與上述半導體基板之間；於上述第1活性區域上，藉由上述第1閘極電極、上述第1閘極絕緣膜、上述第1覆蓋絕緣膜、上述第3閘極電極、及上述第3閘極絕緣膜而形成有上述第1記憶胞；於上述第1活性區域上，藉由上述第2閘極電極、上述第2閘極絕緣膜、上述第2覆蓋絕緣膜、上述第4閘極電極及上述第4閘極絕緣膜而形成有上述第2記憶胞；於上述第2活性區域上，藉由上述第1閘極電極、上述第1閘極絕緣膜、上述第1覆蓋絕緣膜、上述第3閘極電極及上述第3閘極絕緣膜而形成有第3記憶胞；於上述第2活性區域上，藉由上述第2閘極電極、上述第2閘極絕緣膜、上述第2覆蓋絕緣膜、上述第4閘極電極及上述第4閘極絕緣膜而形成有第4記憶胞；且該半導體裝置包括：層間絕緣膜，其於上述第1活性區域上、上述第1元件分離區域上及上述第2活性區域上以覆蓋上述第1閘極電極、上述第2閘極電極、上述第1覆蓋絕緣膜、上述第2覆蓋絕緣膜、上述第3閘極電極及上述第4閘極電極之方式形成；第1開口部，其於上述第1閘極電極與上述第2閘極電極之間貫通上述層間絕緣膜而到達上述第1活性區域；第2開口部，其於上述第1閘極電極與上述第2閘極電極之間貫通上述層間絕緣膜而到達上述第2活性區域；第1插塞，其包含埋入至上述第1開口部之第1導電膜，且與上述第1活性區域電性連接；及 第2插塞，其包含埋入至上述第2開口部之第2導電膜，且與上述第2活性區域電性連接。
  12. 如請求項2之半導體裝置，其中上述第1閘極電極包含第3矽膜，上述第2閘極電極包含第4矽膜，上述第1覆蓋絕緣膜包含第1氮化矽膜，上述第2覆蓋絕緣膜包含第2氮化矽膜，且該半導體裝置包括：第1氧化矽膜，其形成於上述第1閘極電極與上述第1覆蓋絕緣膜之間；第2氧化矽膜，其形成於上述第2閘極電極與上述第2覆蓋絕緣膜之間；第3氧化矽膜，其形成於上述第1閘極電極之側面；及第4氧化矽膜，其形成於上述第2閘極電極之側面。
  13. 如請求項2之半導體裝置，其包括：第5側壁間隔件，其形成於上述第1閘極電極之上述第2閘極電極側之側面；及第6側壁間隔件，其形成於上述第2閘極電極之上述第1閘極電極側之側面。
  14. 如請求項2之半導體裝置，其中上述第3閘極絕緣膜包含第5氧化矽膜、上述第5氧化矽膜上之第3氮化矽膜、及上述第3氮化矽膜上之第6氧化矽膜，上述第4閘極絕緣膜包含第7氧化矽膜、上述第7氧化矽膜上之第4氮化矽膜、及上述第4氮化矽膜上之第8氧化矽膜。
  15. 一種半導體裝置之製造方法，其包括如下步驟：(a)準備半導體基板； (b)於上述半導體基板之第1主面形成第1絕緣膜；(c)於上述第1絕緣膜上形成第1導電膜；(d)於上述第1導電膜上形成第2絕緣膜；(e)將上述第2絕緣膜及上述第1導電膜圖案化，於上述半導體基板之上述第1主面內，由上述第1導電膜形成沿第1方向空開間隔而配置之第1閘極電極及第2閘極電極，形成包含上述第1閘極電極與上述半導體基板之間之上述第1絕緣膜之第1閘極絕緣膜，形成包含上述第2閘極電極與上述半導體基板之間之上述第1絕緣膜之第2閘極絕緣膜，形成包含上述第1閘極電極上之上述第2絕緣膜之第1覆蓋絕緣膜，形成包含上述第2閘極電極上之上述第2絕緣膜之第2覆蓋絕緣膜；(f)去除上述第1覆蓋絕緣膜中於上述第2閘極電極側之側面露出之部分，使上述第1覆蓋絕緣膜之上述第2閘極電極側之側面較上述第1閘極電極之上述第2閘極電極側之側面更後退；(g)於上述半導體基板之上述第1主面、上述第1閘極電極之表面、上述第2閘極電極之表面、上述第1覆蓋絕緣膜之表面、及上述第2覆蓋絕緣膜之表面，形成內部具有第1電荷儲存部之第3絕緣膜；(h)於上述第3絕緣膜上形成第2導電膜；(i)藉由將上述第2導電膜進行回蝕，於上述第1閘極電極之與上述第2閘極電極側為相反側之側面隔著上述第3絕緣膜殘留上述第2導電膜而形成第3閘極電極，於上述第2閘極電極之與上述第1閘極電極側為相反側之側面隔著上述第3絕緣膜殘留上述第2導電膜而形成第4閘極電極；及(j)去除未被上述第3閘極電極及上述第4閘極電極之任一者覆蓋之部分之上述第3絕緣膜，形成包含上述第3閘極電極與上述 半導體基板之間之上述第3絕緣膜、及上述第1閘極電極與上述第3閘極電極之間之上述第3絕緣膜的第3閘極絕緣膜，形成包含上述第4閘極電極與上述半導體基板之間之上述第3絕緣膜、及上述第2閘極電極與上述第4閘極電極之間之上述第3絕緣膜的第4閘極絕緣膜。
  16. 如請求項15之半導體裝置之製造方法，其中於上述(f)步驟中，去除上述第2覆蓋絕緣膜中於上述第1閘極電極側之側面露出之部分，使上述第2覆蓋絕緣膜之上述第1閘極電極側之側面較上述第2閘極電極之上述第1閘極電極側之側面更後退。
  17. 如請求項16之半導體裝置之製造方法，其中於上述(a)步驟中，準備上述半導體基板，該半導體基板包括：第1活性區域及第2活性區域，其等於上述半導體基板之上述第1主面內沿與上述第1方向交叉之第2方向空開間隔而配置；及第1元件分離區域，其於上述半導體基板之上述第1主面內配置於上述第1活性區域與上述第2活性區域之間；於上述(b)步驟中，包含上述第1活性區域上及上述第2活性區域上在內而於上述半導體基板之上述第1主面形成上述第1絕緣膜；於上述(e)步驟中，以通過上述第1活性區域上、上述第1元件分離區域上及上述第2活性區域上而各自沿上述第2方向延伸之方式，形成上述第1閘極電極、上述第2閘極電極、上述第1覆蓋絕緣膜及上述第2覆蓋絕緣膜；於上述(j)步驟中，於上述第1活性區域上，藉由上述第1閘極電極、上述第1閘極絕緣膜、上述第1覆蓋絕緣膜、上述第3閘極電極及上述第3閘極絕緣膜而形成第1記憶胞，於上述第1活性區 域上，藉由上述第2閘極電極、上述第2閘極絕緣膜、上述第2覆蓋絕緣膜、上述第4閘極電極及上述第4閘極絕緣膜而形成第2記憶胞，於上述第2活性區域上，藉由上述第1閘極電極、上述第1閘極絕緣膜、上述第1覆蓋絕緣膜、上述第3閘極電極及上述第3閘極絕緣膜而形成第3記憶胞，於上述第2活性區域上，藉由上述第2閘極電極、上述第2閘極絕緣膜、上述第2覆蓋絕緣膜、上述第4閘極電極及上述第4閘極絕緣膜而形成第4記憶胞；且該半導體裝置之製造方法包括如下步驟：(k)於上述(j)步驟之後，於上述第1活性區域上、上述第1元件分離區域上及上述第2活性區域上，以覆蓋上述第1閘極電極、上述第2閘極電極、上述第1覆蓋絕緣膜、上述第2覆蓋絕緣膜、上述第3閘極電極及上述第4閘極電極之方式形成層間絕緣膜；(l)於上述第1閘極電極與上述第2閘極電極之間，形成貫通上述層間絕緣膜而到達上述第1活性區域之第1開口部，於上述第1閘極電極與上述第2閘極電極之間，形成貫通上述層間絕緣膜而到達上述第2活性區域之第2開口部；及(m)形成第1插塞，該第1插塞包含埋入至上述第1開口部之第3導電膜且與上述第1活性區域電性連接；形成第2插塞，該第2插塞包含埋入至上述第2開口部之上述第3導電膜且與上述第2活性區域電性連接。
  18. 如請求項16之半導體裝置之製造方法，其中上述第1導電膜為第1矽膜，上述第2絕緣膜為第1氮化矽膜；且該半導體裝置之製造方法包括如下步驟：(n)於上述(c)步驟之後且上述(d)步驟之前，於上述第1矽膜上形成第1氧化矽膜；及 (o)於上述(e)步驟之後且上述(f)步驟之前，於上述第1閘極電極之側面形成第2氧化矽膜，於上述第2閘極電極之側面形成第3氧化矽膜；於上述(d)步驟中，於上述第1氧化矽膜上形成上述第1氮化矽膜，於上述(f)步驟中，使用熱磷酸將上述第1覆蓋絕緣膜中於上述第2閘極電極側之側面露出之部分、及上述第2覆蓋絕緣膜中於上述第1閘極電極側之側面露出之部分蝕刻去除。
  19. 如請求項16之半導體裝置之製造方法，其中上述(j)步驟包含如下步驟：(j1)去除未被上述第3閘極電極及上述第4閘極電極之任一者覆蓋之部分之上述第3絕緣膜，形成上述第3閘極絕緣膜，且形成上述第4閘極絕緣膜；(j2)於上述(j1)步驟之後，以覆蓋上述第1閘極電極、上述第2閘極電極、上述第1覆蓋絕緣膜、上述第2覆蓋絕緣膜、上述第3閘極電極及上述第4閘極電極之方式形成第4絕緣膜；及(j3)藉由將上述第4絕緣膜進行回蝕，於上述第1閘極電極之上述第2閘極電極側之側面殘留上述第4絕緣膜而形成第1側壁間隔件，於上述第2閘極電極之上述第1閘極電極側之側面殘留上述第4絕緣膜而形成第2側壁間隔件。
  20. 如請求項16之半導體裝置之製造方法，其中上述第3絕緣膜包含第4氧化矽膜、上述第4氧化矽膜上之第2氮化矽膜、及上述第2氮化矽膜上之第5氧化矽膜，且上述(g)步驟包含如下步驟：(g1)於上述半導體基板之上述第1主面、上述第1閘極電極之表面、上述第2閘極電極之表面、上述第1覆蓋絕緣膜之表面、及 上述第2覆蓋絕緣膜之表面形成上述第4氧化矽膜；(g2)於上述第4氧化矽膜上形成上述第2氮化矽膜；及(g3)於上述第2氮化矽膜上形成上述第5氧化矽膜。
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