JP2010186817A

JP2010186817A - 半導体装置及びその製造方法

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Publication number: JP2010186817A
Application number: JP2009028800A
Authority: JP
Inventors: Hidefumi Nawata; 秀文縄田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-02-10
Filing date: 2009-02-10
Publication date: 2010-08-26

Abstract

【課題】最適化された電荷蓄積層を有する特性が優れた半導体装置を提供する。
【解決手段】半導体基板１０に設けられた素子形成領域と、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜１４と、ブロック絶縁膜上に形成された制御ゲート電極１５と、をそれぞれ備えた第１及び第２のメモリセルトランジスタと、第１のメモリセルトランジスタと第２のメモリセルトランジスタとの間に形成された素子分離領域１３と、を具備し、第１及び第２のメモリセルトランジスタのチャネル幅方向の断面において、素子分離領域の上面は、電荷蓄積絶縁膜の上面の中央部よりも高く、チャネル幅方向の断面において、電荷蓄積絶縁膜の端部の膜厚は、電荷蓄積絶縁膜の中央部の膜厚よりも薄い。
【選択図】図４

Description

本発明は、半導体装置及びその製造方法に関する。

現在、電荷蓄積層に電荷トラップ用の電荷蓄積絶縁膜を用いた電荷トラップ型の不揮発性半導体記憶装置が開発されている（例えば、特許文献１を参照）。この電荷トラップ型の不揮発性半導体記憶装置では、トンネル絶縁膜を通して電荷蓄積絶縁膜に注入された電荷を、電荷蓄積絶縁膜中のトラップ準位にトラップさせることで、電荷蓄積絶縁膜に電荷が蓄積される。代表的な電荷トラップ型の不揮発性半導体記憶装置としては、ＭＯＮＯＳ型或いはＳＯＮＯＳ型の不揮発性半導体記憶装置が知られており、電荷蓄積絶縁膜の材料としては、シリコン窒化膜等が用いられる。

しかしながら、従来の電荷トラップ型の不揮発性半導体記憶装置では、電荷蓄積絶縁膜に印加される電界の最適化がはかられているとは必ずしも言えなかった。そのため、従来は、特性が優れた半導体装置を得ることが困難であった。

特開２００４−１５８８１０号公報

本発明は、印加される電界が最適化された電荷蓄積層を有する半導体装置を提供することを目的としている。

本発明の第一の視点に係る半導体装置は、半導体基板に設けられた素子形成領域と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、をそれぞれ備えた第１及び第２のメモリセルトランジスタと、前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタとの間に形成された素子分離領域と、を具備し、前記第１及び第２のメモリセルトランジスタのチャネル幅方向の断面において、前記素子分離領域の上面は、前記電荷蓄積絶縁膜の上面の中央部よりも高く、前記チャネル幅方向の断面において、前記電荷蓄積絶縁膜の端部の膜厚は、前記電荷蓄積絶縁膜の中央部の膜厚よりも薄いことを特徴とする。

本発明の第二の視点に係る半導体装置の製造方法は、半導体基板上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に電荷蓄積絶縁膜を形成する工程と、前記電荷蓄積絶縁膜上に下層絶縁膜を形成する工程と、前記下層絶縁膜上に上層絶縁膜を形成する工程と、前記半導体基板、前記トンネル絶縁膜、前記電荷蓄積絶縁膜、前記下層絶縁膜及び前記上層絶縁膜を除去することにより第１方向に延びる溝を形成する工程と、前記溝内に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の方が前記上層絶縁膜よりもエッチングレートが高い条件で、前記素子分離絶縁膜及び前記上層絶縁膜をエッチングして、前記溝の前記第１方向に直交する断面において、前記素子分離絶縁膜の上面が前記上層絶縁膜の上面の中央部よりも低く、前記上層絶縁膜の端部の膜厚が中央部の膜厚よりも薄い構造を形成する工程と、前記素子分離絶縁膜、前記上層絶縁膜、前記下層絶縁膜及び前記電荷蓄積絶縁膜をエッチングして、前記溝の延伸方向に垂直な断面において、前記素子分離絶縁膜の上面が前記電荷蓄積絶縁膜の上面の中央部よりも高く、前記電荷蓄積絶縁膜の端部の膜厚が中央部の膜厚よりも薄い構造を形成する工程と、を具備することを特徴とする。

本発明によれば、印加される電界が最適化された電荷蓄積層を有する半導体装置を提供することができる。

本発明の実施形態に係る半導体装置の構成を模式的に示したブロック図である。本発明の実施形態に係る半導体装置の構成を模式的に示した平面図である。本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。本発明の実施形態に係る半導体装置の構成を模式的に示した断面図である。本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。本発明の実施形態の変形例に係る半導体装置の構成を模式的に示した断面図である。本発明の実施形態の変形例に係る半導体装置の構成を模式的に示した断面図である。本発明の実施形態の変形例に係る半導体装置の構成を模式的に示した断面図である。本発明の実施形態の変形例に係る半導体装置の構成を模式的に示した断面図である。

以下、本発明の実施形態の詳細を、図面を参照して説明する。

まず図１〜図４を用いて、本実施形態の概略的な構成を説明する。

図１〜図４は、本実施形態の半導体装置の基本的な構成を模式的に示した図である。

図１は本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。

図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４を備えている。まずメモリセルアレイ１について説明する。

図示するようにメモリセルアレイ１は、不揮発性のメモリセルが直列接続された複数のＮＡＮＤセル５を備えている。ＮＡＮＤセル５の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有するＭＯＮＯＳ構造である。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、８個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセル５を選択出来るのであればいずれか一方のみが設けられていても良い。

また、メモリセルアレイ１内には複数行のＮＡＮＤセル５が設けられても良い。この場合、同一列にあるＮＡＮＤセル５は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。

ロウデコーダ３は、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択して、選択したワード線ＷＬに対して電圧を印加する。

カラムデコーダ４は、メモリセルアレイ１のカラム方向を選択する。すなわち、ビット線ＢＬを選択する。

電圧発生回路２は電圧を発生し、発生した電圧をロウデコーダに供給する。

電圧発生回路２、ロウデコーダ３、及びカラムデコーダ４は、例えば電圧ＶＤＤ（例えば１．５Ｖ）を駆動電圧として用いる低耐圧ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタの電源電圧よりも高電圧の、例えば電圧ＶＰＰ（例えば２０Ｖ）を駆動電圧として用いる高耐圧ＭＯＳトランジスタとを含んでいる。説明の簡略化のため、以下では低耐圧ＭＯＳトランジスタについてはｐチャネルＭＯＳトランジスタについて、高耐圧ＭＯＳトランジスタについてはｎチャネルＭＯＳトランジスタについてのみ説明し、以後それぞれを周辺トランジスタＰＴ１、ＰＴ２と呼ぶことにする。

次に図２を用いて上記構成のメモリセルアレイ１の平面図について説明する。図２はメモリセルアレイ１の平面図である。

図２に示すように、ｐ型半導体基板１０中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には第１方向に延びる素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。ｐ型半導体基板１０上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、電荷蓄積層１２が設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。

第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。

次に図３及び図４を用いて、上記構成のメモリセルアレイ１の断面構成について説明する。図３は図２においてＡ−Ａ線に沿ったＮＡＮＤセル５の断面図、図４は図２においてＢ−Ｂ線方向に沿ったＮＡＮＤセル５の断面図を示している。

図３に示すように、ｐ型半導体基板（p-substrate）１００の表面領域内にｎ型ウェル領域（n-well）１０ａ、更にｎ型ウェル領域１０ａ上にｐ型ウェル領域（p-well）１０ｂが形成されている。ｐ型ウェル領域１０ｂ上の活性領域ＡＡ上に、トンネル絶縁膜１１として機能する例えば、シリコン酸化膜（以下、からなるトンネル絶縁膜１１と称する）が形成され、トンネル絶縁膜１１上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴにおけるトンネル絶縁膜１１は、電子がトンネルするトンネル膜として機能する。

メモリセルトランジスタＭＴのゲート電極は、積層構造を有する。すなわち、トンネル絶縁膜１１上に形成された絶縁膜１２、絶縁膜１２上に形成された絶縁膜１４、及び絶縁膜１４上に形成された多結晶シリコン層１５を備えている。絶縁膜１２は、電荷を蓄積する電荷蓄積層として機能し、また絶縁膜１４は、絶縁膜１２に電荷を閉じこめるためのブロック層として機能し、絶縁膜１２に用いられる材料よりも誘電率の高い材料を用いて形成される。また多結晶シリコン層１５は、制御ゲート（ワード線ＷＬ）として機能する。

以下、メモリセルトランジスタＭＴにおける絶縁膜１２、１４、及び多結晶シリコン層１５を、電荷蓄積絶縁膜１２、ブロック絶縁膜１４、及び制御ゲート電極１５と呼ぶことがある。なお、多結晶シリコン層１５の表面はワード線の低抵抗化のため、上部または全てがシリサイド化されていても良い。電荷蓄積絶縁膜１２は、メモリセルトランジスタＭＴ毎に分離され、ブロック絶縁膜１４及び制御ゲート電極１５はワード線方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴのブロック絶縁膜１４は、ワード線に沿った方向において、隣接する素子分離領域を跨いで、隣接する活性領域ＡＡ間で共通接続されている。

選択トランジスタＳＴ１、ＳＴ２のゲート電極は多結晶シリコン層２４を備えている。以下、多結晶シリコン層２４をゲート電極２４と呼ぶことがある。なお、多結晶シリコン層２４はゲート電極の低抵抗化のため、上部または全ての表面がシリサイド化されていても良い。また、選択トランジスタＳＴ１、ＳＴ２においては、ゲート電極２４は第２方向で隣接するもの同士で共通接続されている。そして、ゲート電極２４が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。

またゲート電極間に位置するｐ型半導体基板１００表面内には、ｎ＋型不純物拡散層１０ｃが形成されている。ｎ＋型不純物拡散層１０ｃは、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層１０ｃ及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。

更にｐ型半導体基板１００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２５が形成されている。層間絶縁膜２５中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１０ｃに達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２５表面には、コンタクトプラグＣＰ２に接続される金属配線層２６が形成されている。

金属配線層２６はソース線ＳＬの一部として機能する。また層間絶縁膜２５中には、ドレイン側の選択トランジスタＳＴの不純物拡散層（ドレイン）１０ｃに達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２５表面に、コンタクトプラグＣＰ３に接続される金属配線層２７が形成されている。

層間絶縁膜２５上には、例えばＳｉＯ２を材料に用いて層間絶縁膜２８が形成されている。層間絶縁膜２８上には絶縁膜２９が形成されている。絶縁膜２９は、層間絶縁膜２８よりも誘電率の高い材料、例えばＳｉＮを材料に用いて形成される。絶縁膜２９上には金属配線層３０が形成されている。金属配線層３０はビット線ＢＬとして機能する。

絶縁膜２９及び層間絶縁膜２８中には、その上面で金属配線層３０に接し、底面で金属配線層２７に接するコンタクトプラグＣＰ３が形成されている。なお、コンタクトプラグＣＰ３の上面は、絶縁膜２９の上面より高い。すなわち、コンタクトプラグＣＰ３の上部は、金属配線層３０内に潜り込むようにして形成されている。そして、コンタクトプラグＣＰ１、金属配線層２７、及びコンタクトプラグＣＰ３が、図２においてビット線ＢＬ及び不純物拡散層（ドレイン）１０ｃを接続するコンタクトプラグとして機能する。

また、金属配線層３０上に、絶縁膜２９よりも誘電率の低い材料、例えばＳｉＯ２を材料に用いて層間絶縁膜３１が形成されている。層間絶縁膜３１は、隣接するビット線ＢＬ間の領域を埋め込んでいる。

次に、図４に示すように、ｐ型半導体基板（シリコン基板）１００の表面領域内にｎ型ウェル領域１０ａ、更にｎ型ウェル領域１０ａ上にｐ型ウェル領域１０ｂが形成されている。半導体基板１００の素子形成領域上にはトンネル絶縁膜１１として、厚さ２〜５ｎｍ程度のシリコン酸化膜が形成されている。このトンネル絶縁膜１１の材料として、Ｎｏ−Ｏｘｙ膜（酸化膜のトラップを軽減させたトンネル膜）、積層構造のトンネル膜（ＯＮＯや、ＳｉＯ_２の間に強誘電体膜があるＯＧＯ、ＯＡＯ等）を用いても良い。

トンネル絶縁膜１１上には上面に曲率を有する電荷蓄積絶縁膜１２として、中央部の膜厚が２〜７ｎｍ程度のシリコン窒化膜が形成されている。この電荷蓄積絶縁膜１２の材料として、ＳｉＮ＋ＨｆＡｌＯなどを用いることも可能である。また、チャネル幅方向（図１の第２方向）で隣接するメモリセルトランジスタ間には、ＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜（素子分離領域）１３として、後述するブロック絶縁膜１４よりも誘電率の低い絶縁膜、例えばＰＳＺ（ポリシラザン）、ＮＳＧ（Non-doped Silicate Glass）などが形成されている。

電荷蓄積絶縁膜１２及び素子分離絶縁膜１３上には、ブロック絶縁膜１４として、厚さ４ｎｍ以上のＡｌ_２Ｏ_３膜が形成されている。ブロック絶縁膜１４としては、比誘電率が３．９（シリコン酸化膜の比誘電率）以上の高誘電体絶縁膜（例えば金属酸化物膜）を用いることが可能である。ブロック絶縁膜１４上には制御ゲート電極１５として、ポリシリコン膜、もしくはＴａＮなどのメタル膜が形成されている。

上述したように、半導体基板１００に設けられた素子形成領域と、素子形成領域上に形成されたトンネル絶縁膜１１と、トンネル絶縁膜１１上に形成された電荷蓄積絶縁膜１２と、電荷蓄積絶縁膜１２上に形成されたブロック絶縁膜１４と、ブロック絶縁膜１４上に形成された制御ゲート電極１５と、によってメモリセルトランジスタが形成され、チャネル幅方向に隣接するメモリセルトランジスタ間に素子分離絶縁膜１３が形成されている。

また、チャネル幅方向において素子分離絶縁膜１３の上面は、電荷蓄積絶縁膜１２の上面の中央部よりも高く、電荷蓄積絶縁膜１２の端部の膜厚は、電荷蓄積絶縁膜１２の中央部の膜厚よりも薄い。また、電荷蓄積絶縁膜１２の端部近傍はラウンドしている。図４に示した例では、電荷蓄積絶縁膜１２の上面はアーチ形である。

また、電荷蓄積絶縁膜１２の端部の上面は、素子分離絶縁膜１３の上面よりも低い。そのため、電荷蓄積絶縁膜１２の端部と素子分離絶縁膜１３間には段差ができている。ブロック絶縁膜１４はこの段差を埋めるように電荷蓄積絶縁膜１２及び素子分離絶縁膜１３上に連続して形成されている。なお、比較対象として素子分離絶縁膜１３の上面を用いる場合は、素子分離絶縁膜１３の上面の最も高い位置で比較する。

上記実施形態によれば、チャネル幅方向において電荷蓄積絶縁膜１２の端部の膜厚が中央部の膜厚よりも薄いため、メモリセルトランジスタに均一化された電界を印加することが可能である。以下、この点について説明を加える。

すでに述べたように、素子分離絶縁膜１３の誘電率はブロック絶縁膜１４の誘電率よりも低い。そのため、仮に電荷蓄積絶縁膜１２の膜厚が均一であるとすると、電荷蓄積絶縁膜１２の端部近傍では、素子分離絶縁膜１３の存在によって相対的に電界が弱くなる。その結果、同一トランジスタ内で電荷注入動作等にばらつきが生じやすい。

本実施形態では、電荷蓄積絶縁膜１２の端部の膜厚が中央部よりも薄く、かつ電荷蓄積絶縁膜１２上には誘電率の高いブロック絶縁膜１４が形成されているため、電荷蓄積絶縁膜１２の端部の電界を高めることができる。その結果、印加電界の均一化をはかることができ、同一トランジスタ内での電荷注入動作等のばらつきを抑えることができる。

また、本実施形態では、素子分離絶縁膜１３の上面が電荷蓄積絶縁膜１２の上面よりも高く、素子分離絶縁膜１３の膜厚が厚い。その結果、ブロック絶縁膜１４及び素子分離絶縁膜１３を介して制御ゲート電極１５から半導体基板１０へ印加される電界の強度を弱くすることができ、半導体基板１０の耐圧低下を防止することができる。

また、電荷蓄積絶縁膜の１２の端部の膜厚が薄いため、隣接するメモリセルトランジスタ相互の影響（セル間干渉）を抑制することが可能である。また、隣接するメモリセルトランジスタの電荷蓄積絶縁膜１２を誘電率の低い素子分離絶縁膜１３によって確実に分離することができ、セル間干渉を効果的に減らすことができる。

次に、図４〜図１１を用いて本実施形態の製造方法を概略的に説明する。

図４〜図１１は、本実施形態の半導体装置の基本的な製造方法を模式的に示したチャネル幅方向に沿った断面図である。

まず、図５に示すように、素子形成領域を有する半導体基板１０上にトンネル絶縁膜１１として、厚さ２〜５ｎｍ程度のシリコン酸化膜を形成する。続いて、トンネル絶縁膜１１上に電荷蓄積絶縁膜１２として、シリコン窒化膜を形成する。その後、電荷蓄積絶縁膜１２上にＣＶＤ（Chemical Vapor Deposition）法を用いて、酸化膜（例えばシリコン酸化膜）１６を形成し、酸化膜１６上に窒化膜（例えばシリコン窒化膜）１７を形成する。

これによって、酸化膜１６及び窒化膜１７からなる下層絶縁膜が形成される。さらに、窒化膜１７上にＣＶＤ法を用いて上層絶縁膜となる酸化膜（例えばシリコン酸化膜）１８を形成し、酸化膜１８上にＣＭＰ（Chemical Mechanical Polishing）ストッパー膜としてシリコン窒化膜２０を形成する。

その後、シリコン窒化膜２０上にリソグラフィ技術を用いてレジスト膜２２を形成する。このレジスト膜２２を図１に示す第１方向に延びる溝状にパターニングすることにより溝Ｐを形成する。

次に、図６に示すように、レジスト膜２２をエッチングマスクにしてＲＩＥ（Reactive Ion Etching）により溝Ｐにより露出されたシリコン窒化膜２０、酸化膜１８、窒化膜１７、酸化膜１６、電荷蓄積絶縁膜１２、トンネル絶縁膜１１及び半導体基板１０をエッチングし、レジスト膜２２を除することで、溝２３が形成される。

なお、シリコン窒化膜２０上にシリコン酸化膜を形成してＲＩＥにて酸化膜のみをエッチングした後、レジスト膜２２を除去することにより、この酸化膜からなるハードマスクを形成しても良い。

次に、レジスト膜２２を除去した後、図７に示すように、溝２３に素子分離絶縁膜１３として、塗布法によってＰＳＺ（ポリシラザン）、ＮＳＧ（Non-doped Silicate Glass）などのブロック絶縁膜１４よりも誘電率の低い酸化膜を形成する。なお、素子分離絶縁膜１３は、酸化膜１８よりもエッチングレートが高く、窒化膜１７よりもエッチングレートが低い条件でエッチング可能な絶縁膜である。

次に、図８に示すように、素子分離絶縁膜１３をシリコン窒化膜２０をストッパーとしてＣＭＰ法により平坦化する。

次に、図９に示すように、エッチングによって、素子分離絶縁膜１３の上面を酸化膜１８の上面と合わせ、シリコン窒化膜２０を除去する。

次に、図１０に示すように、素子分離絶縁膜１３のエッチングレートが酸化膜１８のエッチングレートよりも高い条件で等方性エッチングを行う。例えば希フッ酸等のエッチング液を用いたＷＥＴエッチングを行う。これにより、素子分離絶縁膜１３のエッチングが進行するとともに、素子分離絶縁膜１３の上面が落ちる。

その結果、酸化膜１８の上面と側面からエッチングが進行する。そのため、酸化膜１８は、端部の膜厚が中央部の膜厚よりも薄く、少なくとも端部近傍がラウンドしている形状に加工される。また、このエッチングの終了時、素子分離絶縁膜１３の上面は電荷蓄積絶縁膜１２の上面より高い位置にある。

次に、図１１に示すように、異方性エッチング、例えばＲＩＥによって、素子分離絶縁膜１３、酸化膜１８、窒化膜１７、酸化膜１６および電荷蓄積絶縁膜１２の異方性エッチングを行う。これにより、酸化膜１８の表面形状が電荷蓄積絶縁膜１２に転写される。その結果、電荷蓄積絶縁膜１２の端部の膜厚が中央部の膜厚よりも薄く、電荷蓄積絶縁膜１２の少なくとも端部近傍がラウンドした構造が得られる。

また、この酸化膜１８を加工するＲＩＥのエッチングガスは、例えばＣＦ_４、ＣＨ_２Ｆ_２、Ｈ_２、Ｎ_２、Ｃ_４Ｆ_８、Ａｒ、Ｏ_２等のガスを組み合わせて用いる。

また、このＲＩＥによるエッチングでは、窒化膜１７のエッチングレートが素子分離絶縁膜１３のエッチングレートよりも高い条件でエッチングを行う。これにより、素子分離絶縁膜１３の上面が、電荷蓄積絶縁膜１２の上面の中央部よりも高い構造を形成することが可能である。

また、窒化膜１７を加工するＲＩＥのエッチングガスは、例えばＣＨ_２Ｆ_２、ＣＨＦ_３、ＡｒＣＨ_３Ｆ、ＣＨ_３Ｆ、Ｏ_２、Ａｒ等のガスを組み合わせて用いる。

次に、図４に示すように、電荷蓄積絶縁膜１２及び素子分離絶縁膜１３上に、ブロック絶縁膜１４として、厚さ４ｎｍ以上のＡｌ_２Ｏ_３膜を形成する。ブロック絶縁膜１４としては、比誘電率が３．９（シリコン酸化膜の比誘電率）以上の高誘電体絶縁膜（例えば金属酸化物膜）を用いることが可能である。さらに、ブロック絶縁膜１４上に制御ゲート電極１５として、ポリシリコン、もしくはＴａＮなどのメタル膜を形成する。

その後、周知の工程、つまり配線（図示せず）等を形成する工程を経て、半導体装置が得られる。

上記実施形態では、図１０の工程において、素子分離絶縁膜１３のエッチングレートが酸化膜１８のエッチングレートよりも高い条件で等方性エッチングを行う。そして、図１１の工程において、窒化膜１７のエッチングレートが素子分離絶縁膜１３のエッチングレートよりも高い条件で異方性エッチングを行う。このように工程で加工を行うことにより、図４に示すような構造を有する電荷蓄積絶縁膜１２を形成することが可能である。

なお、上述した例では、電荷蓄積絶縁膜１２上に、酸化膜１６、窒化膜１７及び酸化膜１８の積層構造を形成したが、積層構造の層数や膜種は適宜変更可能である。積層構造の上層部（上層絶縁膜）のエッチングレートよりも素子分離絶縁膜１３のエッチングレートの方が高く、積層構造の下層部（下層絶縁膜）が素子分離絶縁膜１３よりもエッチングレートが高い部分を含んでいれば良い。

次に、図１２〜図１５を用いて、本実施形態の変形例の構成を説明する。

図１２〜図１５は、本実施形態の半導体装置の変形例の基本的な構成を模式的に示したチャネル幅方向に沿った断面図である。

上述した実施形態では、電荷蓄積絶縁膜１２は、図４に示すような断面形状を有していたが、図１２に示すように、電荷蓄積絶縁膜１２の上面が曲率で側面が直線の形状であり、この全側面が素子分離絶縁膜１３に接している構造（かまぼこ型）でも本実施形態と同様の効果が得られる。さらに、電荷蓄積絶縁膜１２の端部の膜厚が厚くなることにより電荷蓄積量を増やすことができる。

また、図１３に示すように、電荷蓄積絶縁膜１２の側面が素子分離絶縁膜１３に接しない構造でも本実施形態と同様の効果が得られる。また、図１４に示す様に、トンネル絶縁膜１１の端部が除去されている構造でも本実施形態と同様の効果が得られる。その結果、電荷蓄積絶縁膜１２に加わる印加電界の均一化を効率的にはかることができる。

また、図１５に示すように、トンネル絶縁膜１１の端部（側面）が素子分離絶縁膜１３に接しない構造でも本実施形態と同様の効果が得られる。

上述した各変形例は、各積層膜の膜厚やエッチングレートを適宜変更することで形成することが可能である。

上述した変形例においても、すでに述べた本実施形態の効果と同様の効果を得ることが可能である。また、電荷蓄積絶縁膜１２の上面の中央部が平ら（フラット）で端部がラウンドしている形状であっても、ブロック絶縁膜１４が電荷蓄積絶縁膜１２の端部と素子分離絶縁膜１３間の段差を埋めるように電荷蓄積絶縁膜１２及び素子分離絶縁膜１３上に連続して形成されていれば、すでに述べた本実施形態の効果と同様の効果を得ることが可能である。

以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。

１１…トンネル絶縁膜、１２…電荷蓄積絶縁膜、
１３…素子分離絶縁膜、１４…ブロック絶縁膜、１５…制御ゲート電極、
１６…酸化膜、１７…窒化膜、１８…酸化膜、２０…シリコン窒化膜、２２…レジスト膜、２３…溝、１００…半導体基板、

Claims

半導体基板に設けられた素子形成領域と、前記素子形成領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積絶縁膜と、前記電荷蓄積絶縁膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成された制御ゲート電極と、をそれぞれ備えた第１及び第２のメモリセルトランジスタと、
前記第１のメモリセルトランジスタと前記第２のメモリセルトランジスタとの間に形成された素子分離領域と、
を具備し、
前記第１及び第２のメモリセルトランジスタのチャネル幅方向の断面において、前記素子分離領域の上面は、前記電荷蓄積絶縁膜の上面の中央部よりも高く、
前記チャネル幅方向の断面において、前記電荷蓄積絶縁膜の端部の膜厚は、前記電荷蓄積絶縁膜の中央部の膜厚よりも薄いことを特徴とする半導体装置。
前記チャネル幅方向の断面において、前記電荷蓄積絶縁膜の上面の少なくとも端部近傍はラウンドしていることを特徴とする請求項１記載の半導体装置。
前記チャネル幅方向の断面において、前記電荷蓄積絶縁膜の側面が直線であり、かつ、前記側面の全面が前記素子分離領域に接していることを特徴とする請求項１または２記載の半導体装置。
半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に電荷蓄積絶縁膜を形成する工程と、
前記電荷蓄積絶縁膜上に下層絶縁膜を形成する工程と、
前記下層絶縁膜上に上層絶縁膜を形成する工程と、
前記半導体基板、前記トンネル絶縁膜、前記電荷蓄積絶縁膜、前記下層絶縁膜及び前記上層絶縁膜を除去することにより第１方向に延びる溝を形成する工程と、
前記溝内に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の方が前記上層絶縁膜よりもエッチングレートが高い条件で、前記素子分離絶縁膜及び前記上層絶縁膜をエッチングして、前記溝の前記第１方向に直交する断面において、前記素子分離絶縁膜の上面が前記上層絶縁膜の上面の中央部よりも低く、前記上層絶縁膜の端部の膜厚が中央部の膜厚よりも薄い構造を形成する工程と、
前記素子分離絶縁膜、前記上層絶縁膜、前記下層絶縁膜及び前記電荷蓄積絶縁膜をエッチングして、前記溝の延伸方向に垂直な断面において、前記素子分離絶縁膜の上面が前記電荷蓄積絶縁膜の上面の中央部よりも高く、前記電荷蓄積絶縁膜の端部の膜厚が中央部の膜厚よりも薄い構造を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
前記下層絶縁膜は、前記素子分離絶縁膜よりもエッチングレートが高い条件でエッチングできる膜を含むことを特徴とする請求項４記載の半導体装置の製造方法。