JP2011114048A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】不揮発性メモリを有する半導体装置の性能と製造歩留まりを向上させる。
【解決手段】半導体基板１の上部に、制御ゲート電極ＣＧとその上の絶縁膜５とその上の絶縁膜６とを有する積層パターン７が形成され、半導体基板１の上部に、積層パターン７と隣り合うメモリゲート電極ＭＧが形成されている。制御ゲート電極ＣＧと半導体基板１との間にはゲート絶縁膜用の絶縁膜３が形成され、メモリゲート電極ＭＧと半導体基板１との間および積層パターン７とメモリゲート電極ＭＧとの間には、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜からなる絶縁膜９が形成されている。積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁では、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退しており、制御ゲート電極ＣＧの上端角部Ｃ１が丸みを帯びている。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、不揮発性メモリを有する半導体装置およびその製造方法に適用して有効な技術に関する。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。現在広く用いられているフラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有しており、浮遊ゲートやトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などがあげられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、離散的に電荷を蓄積するためにデータ保持の信頼性に優れ、また、データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
特開２００５−３４７６７９号公報（特許文献１）や特開２００３−３０９１９３号公報（特許文献２）には、ＭＯＮＯＳ型不揮発性メモリにおいて、選択ゲート電極（コントロールゲート電極）上に絶縁膜を形成し、選択ゲート電極（コントロールゲート）及びその上に形成された絶縁膜からなる積層膜の側壁に、メモリゲート電極（メモリゲート）を形成する技術が記載されている。
特開２００７−２５１０７９号公報（特許文献３）には、ＭＯＮＯＳ型不揮発性メモリのコントロールゲート電極とメモリゲート電極との間のショートを防止するという課題が開示されている。その解決手段として、ＭＯＮＯＳ型不揮発性メモリのコントロールゲート電極およびメモリゲート電極上にシリサイドを形成し、さらにそのシリサイドの表面を酸化することにより、半導体装置の信頼性および製造歩留まりを向上させる技術が記載されている。
特開２００５−３４７６７９号公報 特開２００３−３０９１９３号公報 特開２００７−２５１０７９号公報
本発明者の検討によれば、次のことが分かった。
ＭＯＮＯＳ膜を用いたスプリットゲート型の不揮発性メモリは、制御ゲート電極とメモリゲート電極とが隣接し、制御ゲート電極の下にゲート絶縁膜としての酸化シリコン膜が存在し、メモリゲート電極の下に電荷蓄積部を有する積層ゲート絶縁膜が存在し、この積層ゲート絶縁膜がメモリゲート電極とそれに隣接する制御ゲート電極との間にも延在した構造を有している。従って、制御ゲート電極とメモリゲート電極とは、積層ゲート絶縁膜で絶縁分離されている。この積層ゲート絶縁膜としては、例えば、酸化シリコン膜と窒化シリコン膜との積層構造として、ＯＮＯ（Oxide-Nitride-Oxide）膜が形成される。以下、積層ゲート絶縁膜をＯＮＯ膜と記載する。
しかしながら、制御ゲート電極とメモリゲート電極とが薄いＯＮＯ膜を介して隣接している構造であるため、制御ゲート電極とメモリゲート電極との間のショート不良やリーク電流が懸念される。制御ゲート電極とメモリゲート電極との間のショート不良は、不揮発性メモリを有する半導体装置の製造歩留まりを低下させ、また、制御ゲート電極とメモリゲート電極との間のリーク電流は、不揮発性メモリを有する半導体装置の性能を低下させてしまう。
本発明の目的は、半導体装置の性能を向上できる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造歩留まりを向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、半導体基板と、前記半導体基板の上部に形成された積層パターンと、前記半導体基板の上部に形成されかつ前記積層パターンと隣り合う第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、前記第２ゲート電極と前記半導体基板との間および前記積層パターンと前記第２ゲート電極との間に形成された第３絶縁膜とを有している。前記積層パターンは、前記第１ゲート電極と前記第１ゲート電極上の第１絶縁膜と前記第１絶縁膜上の第２絶縁膜とを有しており、また、前記第３絶縁膜は、その内部に電荷蓄積部を有している。そして、前記積層パターンの前記第２ゲート電極に隣接する側の側壁では、前記第１絶縁膜が前記第１ゲート電極および前記第２絶縁膜よりも後退しており、前記第１ゲート電極の上端角部が丸みを帯びている。
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板と、前記半導体基板の上部に形成されかつ互いに隣り合う第１ゲート電極および第２ゲート電極と、前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、前記第２ゲート電極と前記半導体基板との間に形成されかつ内部に電荷蓄積部を有する第２ゲート絶縁膜とを有する半導体装置の製造方法である。そして、（ａ）前記半導体基板を用意する工程、（ｂ）前記半導体基板の主面に前記第１ゲート絶縁膜用の絶縁膜を形成する工程、（ｃ）前記絶縁膜上に前記第１ゲート電極用の第１導体膜を形成する工程、（ｄ）前記第１導体膜上に第１絶縁膜を形成する工程、（ｅ）前記第１絶縁膜上に第２絶縁膜を形成する工程を有している。更に、（ｆ）前記第２絶縁膜、前記第１絶縁膜および前記第１導体膜をパターニングして、前記第１ゲート電極を形成する前記第１導体膜と前記第１導体膜上の前記第１絶縁膜と前記第１絶縁膜上の前記第２絶縁膜とを有する積層パターンを形成する工程、（ｇ）前記積層パターンの側壁において、前記第１絶縁膜をサイドエッチングして前記第１導体膜および前記第２絶縁膜よりも後退させる工程を有している。そして、更に、（ｈ）前記（ｇ）工程後、前記半導体基板の主面と前記積層パターンの側壁上に、前記第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第３絶縁膜を形成する工程、（ｉ）前記第３絶縁膜上に、前記積層パターンと前記第３絶縁膜を介して隣り合う前記第２ゲート電極を形成する工程を有している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
また、半導体装置の製造歩留まりを向上させることができる。
本発明の一実施の形態である半導体装置の要部断面図である。 図１の一部を拡大した部分拡大断面図である。 メモリセルの等価回路図である。 「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。 本発明の一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図９と同じ半導体装置の製造工程中の要部断面図である。 図１１と同じ半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０と同じ半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 図２４に続く半導体装置の製造工程中の要部断面図である。 図２５に続く半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 第１の比較例の半導体装置の要部断面図である。 第２の比較例の半導体装置の要部断面図である。 不揮発性メモリのメモリゲート電極および制御ゲート電極間のリーク電流を示すグラフである。 本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。 ステップＳ１０の洗浄処理を行う直前の半導体装置の製造工程中の要部断面図である。 図３２と同じ半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３５と同じ半導体装置の製造工程中の要部断面図である。 図３５に続く半導体装置の製造工程中の要部断面図である。 図３７と同じ半導体装置の製造工程中の要部断面図である。 図３７に続く半導体装置の製造工程中の要部断面図である。 図３９と同じ半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本発明は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。以下の実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態の半導体装置およびその製造方法を図面を参照して説明する。
図１は、本実施の形態の半導体装置の要部断面図である。本実施の形態の半導体装置は、不揮発性メモリを備えた半導体装置であり、図１には、不揮発性メモリのメモリセル領域の要部断面図が示されている。図２は、本実施の形態の半導体装置におけるメモリセルＭＣの部分拡大断面図（要部断面図）であり、図１の一部が拡大して示してある。図３は、メモリセルＭＣの等価回路図である。なお、図２は、理解を簡単にするために、図１の構造のうち、積層パターン７、メモリゲート電極ＭＧおよび絶縁膜３，９と、それらの直下の基板領域（ｐ型ウエルＰＷ１を構成する半導体基板１の一部）のみが図示されている。
図１〜図３に示される不揮発性メモリは、ＭＯＮＯＳ膜を用いたスプリットゲート型のメモリセルである。
図１および図２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域（後述の素子分離領域２に対応するが、ここでは図示されていない）が形成されており、この素子分離領域で分離（規定）された活性領域に、ｐ型ウエルＰＷ１が形成されている。メモリセル領域のｐ型ウエルＰＷ１には、図１および図２に示されるようなメモリトランジスタおよび制御トランジスタ（選択トランジスタ）からなる不揮発性メモリのメモリセルＭＣが形成されている。各メモリセル領域には複数のメモリセルＭＣがアレイ状に形成されており、各メモリセル領域は、素子分離領域によって他の領域から電気的に分離されている。
図１〜図３に示されるように、本実施の形態の半導体装置における不揮発性メモリのメモリセルＭＣは、ＭＯＮＯＳ膜を用いたスプリットゲート型のメモリセルであり、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）とメモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
ここで、電荷蓄積部を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）といい、また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。従って、メモリゲート電極ＭＧは、メモリトランジスタのゲート電極であり、制御ゲート電極ＣＧは、制御トランジスタのゲート電極であり、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、不揮発性メモリ（のメモリセル）を構成するゲート電極である。
以下に、メモリセルＭＣの構成を具体的に説明する。
図１および図２に示されるように、不揮発性メモリのメモリセルＭＣは、半導体基板１のｐ型ウエルＰＷ１中に形成されたソースおよびドレイン用のｎ型の半導体領域ＭＳ，ＭＤと、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成された積層パターン７と、半導体基板１（ｐ型ウエルＰＷ１）の上部に形成されて積層パターン７と隣り合うメモリゲート電極ＭＧとを有している。積層パターン７は、制御ゲート電極ＣＧと、制御ゲート電極ＣＧ上の絶縁膜５と、絶縁膜５上の絶縁膜６とを有している。そして、不揮発性メモリのメモリセルＭＣは、更に、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に形成された絶縁膜（ゲート絶縁膜）３と、メモリゲート電極ＭＧおよび半導体基板１（ｐ型ウエルＰＷ１）間とメモリゲート電極ＭＧおよび積層パターン７（制御ゲート電極ＣＧ）間とに形成された絶縁膜９とを有している。
積層パターン７およびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜９を介した状態で、半導体基板１の主面に沿って延在し、並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、半導体領域ＭＤおよび半導体領域ＭＳ間上の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３，９を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜９を介して）形成されており、半導体領域ＭＳ側にメモリゲート電極ＭＧが位置し、半導体領域ＭＤ側に制御ゲート電極ＣＧが位置している。
制御ゲート電極ＣＧを含む積層パターン７とメモリゲート電極ＭＧとは、間に絶縁膜９を介在して互いに隣り合っており、メモリゲート電極ＭＧは、積層パターン７の側壁（側面）７ａ上に絶縁膜９を介してサイドウォールスペーサ状に形成されている。このため、制御ゲート電極ＣＧとメモリゲート電極ＭＧは、間に絶縁膜９を介在して互いに隣り合った状態となっている。また、絶縁膜９は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと積層パターン７（制御ゲート電極ＣＧ）の間の領域の、両領域に渡って延在している。
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜９（すなわちメモリゲート電極ＭＧの下の絶縁膜９）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
絶縁膜９は、電荷を蓄積するための絶縁膜（すなわち電荷蓄積部）として、例えば窒化シリコン膜９ｂと、その上下に位置する絶縁膜として、例えば酸化シリコン膜９ｃおよび酸化シリコン膜９ａとが積層された積層構造のゲート絶縁膜（ＯＮＯ膜）である。すなわち、絶縁膜９は、酸化シリコン膜（酸化膜）９ａと、酸化シリコン膜９ａ上の窒化シリコン膜（窒化膜）９ｂと、窒化シリコン膜９ｂ上の酸化シリコン膜（酸化膜）９ｃとを有する積層膜からなる。換言すれば、メモリゲート電極ＭＧから遠い側から順に、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃが積層されたＯＮＯ（oxide-nitride-oxide）膜により、絶縁膜９が構成されている。窒化シリコン膜９ｂは、絶縁膜９中に形成されたトラップ性絶縁膜であり、電荷を蓄積するための電荷蓄積膜（電荷蓄積部）として機能するので、絶縁膜９は、その内部に電荷蓄積部（ここでは窒化シリコン膜９ｂ）を有する絶縁膜とみなすことができる。
半導体領域ＭＳは、ソース領域またはドレイン領域の一方として機能する半導体領域であり、半導体領域ＭＤは、ソース領域またはドレイン領域の他方として機能する半導体領域である。ここでは、半導体領域ＭＳはソース領域として機能する半導体領域、半導体領域ＭＤはドレイン領域として機能する半導体領域である。半導体領域ＭＳ，ＭＤは、ｎ型の不純物が導入された半導体領域（ｎ型不純物拡散層）よりなり、それぞれＬＤＤ（lightly doped drain）構造を備えている。すなわち、ソース用の半導体領域ＭＳは、ｎ−型半導体領域１１ａと、ｎ−型半導体領域１１ａよりも高い不純物濃度を有するｎ＋型半導体領域１２ａとを有し、ドレイン用の半導体領域ＭＤは、ｎ−型半導体領域１１ｂと、ｎ−型半導体領域１１ｂよりも高い不純物濃度を有するｎ＋型半導体領域１２ｂとを有している。ｎ＋型半導体領域１２ａは、ｎ−型半導体領域１１ａよりも接合深さが深くかつ不純物濃度が高く、また、ｎ＋型半導体領域１２ｂは、ｎ−型半導体領域１１ｂよりも接合深さが深くかつ不純物濃度が高い。
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの側壁（互いに隣接していない側の側壁）上には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜９を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜９を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。
ソース部のｎ−型半導体領域１１ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域１２ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの側面（メモリゲート電極ＭＧに接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ａはメモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ａは低濃度のｎ−型半導体領域１１ａの外側に形成されている。従って、低濃度のｎ−型半導体領域１１ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ａは低濃度のｎ−型半導体領域１１ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域１１ａの分だけ離間するように形成されている。
ドレイン部のｎ−型半導体領域１１ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域１２ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの側面（制御ゲート電極ＣＧと接する側とは逆側の側面）に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域１１ｂは制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷの下に形成され、高濃度のｎ＋型半導体領域１２ｂは低濃度のｎ−型半導体領域１１ｂの外側に形成されている。従って、低濃度のｎ−型半導体領域１１ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域１２ｂは低濃度のｎ−型半導体領域１１ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域１１ｂの分だけ離間するように形成されている。
メモリゲート電極ＭＧ下の絶縁膜９の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル形成領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成され、メモリゲート電極ＭＧ下の絶縁膜９の下のメモリトランジスタのチャネル形成領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
制御ゲート電極ＣＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン（不純物を導入した多結晶シリコン、ドープトポリシリコン）のようなｎ型のシリコン膜４ｎからなる。具体的には、制御ゲート電極ＣＧは、パターニングされたｎ型のシリコン膜４ｎからなる。
制御ゲート電極ＣＧは、その上に絶縁膜５および絶縁膜６が積層されて、積層パターン７を構成していることを、特徴の一つとしている。積層パターン７は、後述するように、半導体基板１の主面上に下から順に形成したｎ型のシリコン膜４ｎ、絶縁膜５および絶縁膜６の積層膜をパターニングすることにより形成されている。従って、積層パターン７は、パターニングされたｎ型のシリコン膜４ｎ、絶縁膜５および絶縁膜６からなる。そして、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁（側面）７ａで、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退している（引っ込んでいる）ことを、他の特徴の一つとしている。
また、本実施の形態では、製造工程に由来して、積層パターン７のメモリゲート電極ＭＧに隣接する側とは反対側の側壁（側面）７ｂでも、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退しているが、重要なのは、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退していることである。
積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退しているのは、後述するように、半導体基板１の主面上に形成したｎ型のシリコン膜４ｎ、絶縁膜５および絶縁膜６の積層膜をパターニングして積層パターン７を形成した後、積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧ（ｎ型のシリコン膜４ｎ）および絶縁膜６よりも後退させたためである。このため、絶縁膜５の材料には、ｎ型のシリコン膜４ｎおよび絶縁膜６に対して絶縁膜５のエッチング選択比を高くできる（すなわちｎ型のシリコン膜４ｎおよび絶縁膜６のエッチング速度に対して絶縁膜５のエッチング速度を高くできる）ような材料を選ぶ必要がある。この観点から、絶縁膜５と絶縁膜６とは互いに異なる材料（絶縁材料）で構成することが必要であり、本実施の形態１の場合には、絶縁膜５を酸化シリコン膜とし、絶縁膜６を窒化シリコン膜とすれば、好ましい。なぜならば、酸化シリコン膜とシリコン膜とのエッチングおよび酸化シリコン膜と窒化シリコン膜とのエッチングでは、酸化シリコン膜の選択比を高くすることが可能だが、シリコン膜と窒化シリコン膜とのエッチングでは、高い選択比を確保するのが困難だからである。そのため、本実施の形態においては、シリコン膜および窒化シリコン膜それぞれに対して選択比を高くすることができる酸化シリコン膜を、絶縁膜５としてｎ型のシリコン膜４ｎと絶縁膜６との間に形成している。これにより、ｎ型のシリコン膜４ｎと絶縁膜６に対して、絶縁膜５を後退させ、本実施の形態のような構造を形成することを可能としているのである。
積層パターン７の側壁７ａ，７ｂにおいて絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退していることから、積層パターン７において、絶縁膜５の平面寸法（平面積）は、絶縁膜６の平面寸法（平面積）より小さく、かつ制御ゲート電極ＣＧの平面寸法（平面積）より小さくなっており、絶縁膜５は、絶縁膜６に平面的に内包され、かつ制御ゲート電極ＣＧにも平面的に内包される平面形状を有している。一方、積層パターン７において、絶縁膜６は制御ゲート電極ＣＧの平面形状（平面寸法）とほぼ同様の平面形状（平面寸法）を有している。ここで、制御ゲート電極ＣＧ、絶縁膜５および絶縁膜６において、平面寸法および面形状は、半導体基板１の主面に平行な平面でみたときの平面寸法および平面形状に対応している。
換言すると、絶縁膜５の両側が制御ゲート電極ＣＧおよび絶縁膜６よりも後退しているため、図２に示されるメモリセルの断面横方向の絶縁膜５の幅は制御ゲート電極ＣＧおよび絶縁膜６よりも短く、制御ゲートＣＧの上端部の上、および絶縁膜６の下端部の下には、絶縁膜５が形成されていない領域がある。
また、本実施の形態では、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、制御ゲート電極ＣＧの上端角部（角部）Ｃ１が丸みを帯びている（丸まっている、ラウンド形状を有している）ことを、更に他の特徴の一つとしている。本実施の形態では、製造工程に由来して、積層パターン７のメモリゲート電極ＭＧに隣接する側と反対側の側壁７ｂでも、制御ゲート電極ＣＧの上端角部（角部）Ｃ２が丸みを帯びている（丸まっている、ラウンド形状を有している）が、重要なのは、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、制御ゲート電極ＣＧの上端角部Ｃ１が丸みを帯びていることである。
ここで、制御ゲート電極ＣＧの上端角部Ｃ１は、制御ゲート電極ＣＧの上面と、制御ゲート電極ＣＧのメモリゲート電極ＭＧに隣接する側の側面（側壁７ａに対応する側面）との間の角部に対応する。また、制御ゲート電極ＣＧの上端角部Ｃ２は、制御ゲート電極ＣＧの上面と、制御ゲート電極ＣＧのメモリゲート電極ＭＧに隣接する側とは反対側の側面（側壁７ｂに対応する側面）との間の角部に対応する。
また、制御ゲート電極ＣＧの下に位置する絶縁膜３の厚みＴ１よりも、積層パターン７を構成する絶縁膜５の厚みＴ２が厚いことが好ましい（すなわちＴ２＞Ｔ１）。また、絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができるが、絶縁膜３として酸窒化シリコン膜を用いれば、より好ましい。このようにするのは、積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）および絶縁膜６よりも絶縁膜５が後退した構造を形成する際に、制御ゲート電極ＣＧの下に位置する絶縁膜３ができるだけエッチング（サイドエッチング）されないようにするためである。これにより、絶縁膜３のゲート絶縁膜としての信頼性を、より向上させることができる。
また、絶縁膜３は、上述の酸化シリコン膜または酸窒化シリコン膜など以外にも、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
また、後述するように、積層パターン７の側壁において、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧおよび絶縁膜６よりも後退させた後で、絶縁膜９を形成している。このため、積層パターン７の側壁７ａ（メモリゲート電極ＭＧに隣接する側の側壁７ａ）において絶縁膜５が後退している領域（後述の図１３に示される後述の領域３０ａに対応する領域）に、絶縁膜９の一部が入り込んだ状態となっている。具体的には、絶縁膜９は酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜からなるため、積層パターン７の側壁７ａ（メモリゲート電極ＭＧに隣接する側の側壁７ａ）における絶縁膜５が後退している領域（後述の図１３に示される後述の領域３０ａに対応する領域）に、窒化シリコン膜９ｂの一部も入り込んだ状態になっている。
メモリゲート電極ＭＧは導電体（導電体膜）からなるが、好ましくはｎ型ポリシリコン（不純物を導入した多結晶シリコン、ドープトポリシリコン）のようなｎ型のシリコン膜１０ｎからなる。メモリゲート電極ＭＧは、後述するように、半導体基板１上に積層パターン７を覆うように形成したｎ型のシリコン膜１０ｎを異方性エッチングし、積層パターン７の側壁上に絶縁膜９を介してこのｎ型のシリコン膜１０ｎを残存させることにより形成されている。このため、メモリゲート電極ＭＧは、積層パターン７の側壁上に絶縁膜９を介してサイドウォールスペーサ状に形成されている。
メモリゲート電極ＭＧ（を構成するｎ型のシリコン膜１０ｎ）の上部（上面）とｎ＋型半導体領域１２ａ，１２ｂの上面（表面）には、サリサイドプロセスなどにより、金属シリサイド層（金属シリサイド膜）２１が形成されている。金属シリサイド層２１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層２１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。メモリゲート電極ＭＧを構成するｎ型のシリコン膜１０ｎと、その上部の金属シリサイド層２１とを合わせたものを、メモリゲート電極ＭＧとみなすこともできる。
一方、制御ゲート電極ＣＧ上には絶縁膜５，６が積層されているため、制御ゲート電極ＣＧの上部には、金属シリサイド層２１のような金属シリサイド層は形成されていない。すなわち、制御ゲート電極ＣＧ上に制御ゲート電極ＣＧに接して絶縁膜５が形成され、絶縁膜５上に絶縁膜５に接して絶縁膜６が形成されている。
半導体基板１上には、積層パターン７、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷを覆うように、絶縁膜２２と絶縁膜２２上の絶縁膜２３とが形成されている。絶縁膜２２は、絶縁膜２３よりも薄く、好ましくは窒化シリコン膜からなる。絶縁膜２３は、絶縁膜２２よりも厚く、好ましくは酸化シリコン膜からなる。制御ゲートＣＧ上に形成されている絶縁膜５，６は、制御ゲート電極ＣＧの上面と絶縁膜２２との間に介在している。後述するように、絶縁膜２２，２３にコンタクトホールＣＮＴが形成され、コンタクトホールＣＮＴにプラグＰＧが埋め込まれ、プラグＰＧが埋め込まれた絶縁膜２３上に配線Ｍ１などが形成されているが、図１および図２では図示を省略している。なお、絶縁膜２３は、層間絶縁膜として機能し、絶縁膜２２は、絶縁膜２３に後述のコンタクトホールＣＮＴを形成する際のエッチングストッパ膜として機能することができる。
図４は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図４の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２および図３に示されるようなメモリセル（選択メモリセル）のドレイン領域（半導体領域ＭＤ）に印加する電圧Ｖｄ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（半導体領域ＭＳ）に印加する電圧Ｖｓ、およびｐ型ウエルＰＷ１に印加されるベース電圧Ｖｂが記載されている。なお、図４の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜９中の電荷蓄積部である窒化シリコン膜９ｂへの電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込みを用いることができる。例えば図４の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜９中の窒化シリコン膜９ｂ中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜９中の電荷蓄積部である窒化シリコン膜９ｂにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜９中の窒化シリコン膜９ｂ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴ（バンド間トンネル現象）により発生したホール（正孔）を電荷蓄積部（絶縁膜９中の窒化シリコン膜９ｂ）に注入することにより消去を行う。例えば図４の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加し、ＢＴＢＴ（Band-To-Band Tunneling）現象によりホール（正孔）を発生させ電界加速することで選択メモリセルの絶縁膜９中の窒化シリコン膜９ｂ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。
読出し時には、例えば図４の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
次に、本実施の形態の半導体装置の製造方法について説明する。
図５は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図６〜図２８は、本実施の形態の半導体装置の製造工程中の要部断面図である。図６〜図１１、図１４、図１７〜図２０および図２２〜図２８の各図には、メモリセル領域（不揮発性メモリのメモリセルＭＣが形成される領域）１Ａおよび周辺回路領域（不揮発性メモリ以外の回路が形成される領域）１Ｂの要部断面図が示されており、メモリセル領域１ＡにメモリセルＭＣが、周辺回路領域１ＢにＭＩＳＦＥＴが、それぞれ形成される様子が示されている。メモリセル領域１Ａと周辺回路領域１Ｂは隣り合っていなくともよいが、理解を簡単にするために、図６〜図１１、図１４、図１７〜図２０および図２２〜図２８においてはメモリセル領域１Ａの隣に周辺回路領域１Ｂを図示している。また、図６〜図１１、図１４、図１７〜図２０および図２２〜図２８では、メモリセル領域１Ａと周辺回路領域１Ｂを分離して示しているが、これらは同じ半導体基板１に形成されている。また、図１２、図１３、図１５、図１６および図２１には、メモリセル領域１Ａに形成された積層パターン７およびその近傍領域が示されている。ここで、周辺回路とは、例えばＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
また、本実施の形態においては、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）を形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）をメモリセル領域１Ａに形成することもできる。同様に、本実施の形態においては、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもでき、また、周辺回路領域１ＢにＣＭＩＳＦＥＴ（Complementary MISFET）などを形成することもできる。
図６に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を用意（準備）する（図５のステップＳ１）。それから、半導体基板１の主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）２を形成する（図５のステップＳ２）。素子分離領域２は、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板１の主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンからなる絶縁膜を埋め込むことで、素子分離領域２を形成することができる。
次に、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、周辺回路領域１Ｂにｐ型ウエルＰＷ２を形成する（図５のステップＳ３）。ｐ型ウエルＰＷ１，ＰＷ２は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板１にイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板１の主面から所定の深さに渡って形成される。
次に、メモリセル領域１Ａに後で形成される制御トランジスタのしきい電圧を調整するために、必要に応じて、メモリセル領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。また、周辺回路領域１Ｂに後で形成されるＭＩＳＦＥＴのしきい電圧を調整するために、必要に応じて、周辺回路領域１Ｂのｐ型ウエルＰＷ２の表面部（表層部）に対してチャネルドープイオン注入を行う。
次に、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ｐ型ウエルＰＷ１，ＰＷ２の表面）に、ゲート絶縁膜用の絶縁膜３を形成する（図５のステップＳ４）。絶縁膜３は、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができるが、絶縁膜３として酸窒化シリコン膜を用いれば、より好ましい。絶縁膜３として酸窒化シリコン膜を用いることで、後述の絶縁膜５をサイドエッチングする際に（本実施の形態の場合は後述のステップＳ１２の洗浄工程に対応し、後述の実施の形態２の場合は後述のステップＳ１０ａの洗浄工程に対応する）、絶縁膜３がエッチング（サイドエッチング）されるのを、より的確に防止することができる。絶縁膜３として酸窒化シリコン膜を用いる場合には、熱酸化法などにより形成した酸化シリコン膜を窒化処理することなどにより、酸窒化シリコン膜を形成することができる。絶縁膜３の膜厚（形成膜厚）Ｔ１は、例えば２〜３ｎｍ程度とすることができる。
次に、半導体基板１の主面全面上に、すなわち絶縁膜３上に、ゲート電極用の導体膜としてシリコン膜（第１導体膜）４を形成（堆積）する（図５のステップＳ５）。シリコン膜４は、多結晶シリコン膜からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜４の膜厚（堆積膜厚）は、例えば１００〜２００ｎｍ程度とすることができる。
シリコン膜４を形成した後、シリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、メモリセル領域１Ａ（のシリコン膜４）にｎ型不純物をイオン注入法などによって導入することにより、メモリセル領域１Ａにｎ型のシリコン膜４ｎを形成する。すなわち、メモリセル領域１Ａのシリコン膜４にｎ型不純物が導入されて、メモリセル領域１Ａのシリコン膜４が、ｎ型不純物が導入されたｎ型のシリコン膜４ｎとなる。
次に、図７に示されるように、メモリセル領域１Ａのｎ型のシリコン膜４ｎ上と周辺回路領域１Ｂのシリコン膜４上とに、絶縁膜（第１絶縁膜）５を形成する（図５のステップＳ６）。絶縁膜５は、好ましくは酸化シリコン膜からなり、ｎ型のシリコン膜４ｎおよびシリコン膜４の上面（上層部）を酸化することで形成することができる。絶縁膜５は、熱酸化により形成することができるが、ＩＳＳＧ（In Situ Steam Generation）酸化により絶縁膜５を形成すれば、更に好ましい。絶縁膜５の膜厚（形成膜厚）Ｔ２は、例えば５〜１０ｎｍ程度とすることができる。
また、ステップＳ６で形成する絶縁膜５の厚み（形成膜厚）Ｔ２は、上記ステップＳ４で形成する絶縁膜３の厚み（形成膜厚）Ｔ１よりも厚いことが好ましい（すなわちＴ２＞Ｔ１）。これにより、後で絶縁膜５をサイドエッチングする際に（本実施の形態の場合は後述のステップＳ１２の洗浄工程に対応し、後述の実施の形態２の場合は後述のステップＳ１０ａの洗浄工程に対応する）、絶縁膜３がエッチング（サイドエッチング）されるのを抑制または防止することができる。
次に、絶縁膜５上に絶縁膜（第２絶縁膜）６を形成する（図５のステップＳ７）。これにより、メモリセル領域１Ａにおいては、半導体基板１の主面上に、すなわち絶縁膜３上に、ｎ型のシリコン膜４ｎと絶縁膜５と絶縁膜６との積層膜が形成された状態となる。絶縁膜６は、絶縁膜５とは異なる絶縁材料からなる絶縁膜であり、好ましくは窒化シリコン膜からなり、ＣＶＤ法などで形成することができる。絶縁膜６の膜厚（形成膜厚）Ｔ３は、例えば５０〜１００ｎｍ程度とすることができる。また、周辺回路領域１Ｂにおいては、半導体基板１の主面上に、すなわち絶縁膜３上に、シリコン膜４と絶縁膜５と絶縁膜６との積層膜が形成された状態となる。
絶縁膜６は、後で形成する制御ゲート電極ＣＧ上にサリサイドプロセスで金属シリサイド層が形成されないように設けるものであり、絶縁膜５は、後で形成する制御ゲート電極ＣＧの上端角部Ｃ１に丸みをもたせるために設けるものである。絶縁膜５は、上部に絶縁膜６があるため、ステップＳ６で絶縁膜５を形成した際の厚み（形成膜厚）Ｔ２を、製造後の半導体装置においても維持している。一方、絶縁膜６は、成膜後の種々の工程で厚み方向にエッチングされ得るため、製造後の半導体装置における絶縁膜６の厚みは、ステップＳ７で絶縁膜６を形成した際の厚み（形成膜厚）Ｔ３から減少し、厚みＴ３よりも薄い値となる。
ステップＳ７で形成する絶縁膜６の厚み（形成膜厚）Ｔ３は、ステップＳ６で形成する絶縁膜５の厚み（形成膜厚）Ｔ２よりも厚いことが好ましい（すなわちＴ３＞Ｔ２）。これにより、後述の金属シリサイド層２１形成工程（サリサイドプロセス）まで、絶縁膜６の厚みを確保しやすくなり、後述の金属膜２０が制御ゲート電極ＣＧと接触するのを防止して、制御ゲート電極ＣＧ上に金属シリサイド層２１が形成されるのを防止しやすくなる。また、製造後の半導体装置において、絶縁膜６の厚みが絶縁膜５の厚みよりも厚ければ、更に好ましい。これにより、たとえ絶縁膜６の成膜後に種々の工程で絶縁膜６の膜厚が減少する際の減少量が変動したとしても、制御ゲート電極ＣＧ上への金属シリサイド層２１の形成を確実に防止できるようになる。
次に、メモリセル領域１Ａのｎ型のシリコン膜４ｎと絶縁膜５と絶縁膜６との積層膜をエッチングによりパターニングする（図５のステップＳ８）。ステップＳ８のパターニング工程は、例えば次のようにして行うことができる。
すなわち、絶縁膜６上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜６、絶縁膜５およびｎ型のシリコン膜４ｎをエッチング（ドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去する。
他の形態として、絶縁膜６上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、制御ゲート電極ＣＧ形成予定領域と周辺回路領域１Ｂ全体にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、絶縁膜６をエッチングしてパターニングする。その後、このフォトレジストパターンを除去してから、パターニングされている絶縁膜６をエッチングマスクとして用いて、そこから露出する下層の絶縁膜５とｎ型のシリコン膜４ｎとをエッチングすることにより、絶縁膜５およびｎ型のシリコン膜４ｎをパターニングする。
このようにして、ステップＳ８でｎ型のシリコン膜４ｎと絶縁膜５と絶縁膜６との積層膜がパターニングされ、図８に示されるように、メモリセル領域１Ａに、積層パターン（パターニングされた積層膜）７が形成される。積層パターン７は、下から順に形成されたｎ型のシリコン膜４ｎと絶縁膜５と絶縁膜６との積層膜で構成されている。このとき、周辺回路領域１Ｂでは、上述したようにフォトレジストパターンを形成していたため、パターニングは行われていない。
メモリセル領域１Ａに形成された積層パターン７を構成するｎ型のシリコン膜４ｎ（すなわちパターニングされたｎ型のシリコン膜４ｎ）が制御トランジスタの制御ゲート電極ＣＧとなり、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。従って、積層パターン７は、制御ゲート電極ＣＧを形成するｎ型のシリコン膜４ｎと、ｎ型のシリコン膜４ｎ上の絶縁膜５と絶縁膜５上の絶縁膜６とを有しており、半導体基板１（ｐ型ウエルＰＷ１）上にゲート絶縁膜としての絶縁膜３を介して形成された状態となっている。
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ（積層パターン７）で覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、ステップＳ８のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。メモリセル領域１Ａにおいて、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３（すなわちゲート絶縁膜となる部分以外の絶縁膜３）は、この段階で除去されることが好ましいが、たとえこの段階で残存したとしても、後述のステップＳ１２の洗浄処理で除去される。
この段階での積層パターン７の側壁（側面）は、ほぼ平坦であり、好ましくは半導体基板１の主面に対してほぼ垂直である。このため、メモリセル領域１Ａにおいて、積層パターン７を構成するｎ型のシリコン膜４ｎと絶縁膜５と絶縁膜６との平面形状（平面寸法）は、互いにほぼ同じである。従って、積層パターン７では、制御ゲート電極ＣＧ上には、その制御ゲート電極ＣＧとほぼ同じ平面形状（平面寸法）の絶縁膜５および絶縁膜６が積層された状態となっている。
次に、フォトリソグラフィ法を用いて、メモリセル領域１Ａの積層パターン７を覆いかつ周辺回路領域１Ｂ全体を露出するようなフォトレジストパターン（図示せず）を形成してから、このフォトレジストパターンをエッチングマスクとして用いて、図９に示されるように、周辺回路領域１Ｂに形成された絶縁膜６をエッチングして除去する（図５のステップＳ９）。この際、周辺回路領域１Ｂにおいて、絶縁膜５はエッチングストッパ膜として機能する。また、ステップＳ９では、メモリセル領域１Ａの積層パターン７はフォトレジストパターンで覆われているため、メモリセル領域１Ａの積層パターン７の絶縁膜６はエッチングされずに残存する。その後、このフォトレジストパターンを除去する。
これにより、図９に示されるように、メモリセル領域１Ａの積層パターン７は、制御ゲート電極ＣＧ（ｎ型のシリコン膜４ｎ）と絶縁膜５と絶縁膜６との積層構造のままであるが、周辺回路領域１Ｂでは、絶縁膜６は残存しなくなる。
次に、洗浄処理を行って、半導体基板１の主面を清浄化する（図５のステップＳ１０）。
本実施の形態においては、ステップＳ１０の洗浄処理は、フッ酸（ＨＦ）を使用せずに行う。ステップＳ１０の洗浄処理としては、ＡＰＭ（Ammonia- Hydrogen Peroxide Mixture）液（すなわちアンモニアと過酸化水素と水の混合液）による洗浄と、ＨＰＭ（Hydrochloric acid- Hydrogen Peroxide Mixture）液（すなわち塩酸と過酸化水素と水の混合液）による洗浄との一方または両方を行うことが好ましい。ステップＳ１０の洗浄処理では、フッ酸を含まない洗浄液を用いるため、酸化シリコン膜のエッチングが抑制または防止される。絶縁膜５は、好ましくは酸化シリコンからなるので、ステップＳ１０の洗浄処理を行っても、メモリセル領域１Ａの積層パターン７においては、絶縁膜５のサイドエッチングは生じず、また、周辺回路領域１Ｂにおいては、絶縁膜５は残存する。
次に、犠牲酸化を行う（図５のステップＳ１１）。このステップＳ１１の犠牲酸化は、半導体基板１を酸化処理することにより行うことができ、好ましくは熱酸化により行うことができるが、ＩＳＳＧ酸化により行えば、更に好ましい。
このステップＳ１１の犠牲酸化を行う目的は、メモリセル領域１Ａのｎ型のシリコン膜４ｎと絶縁膜５と絶縁膜６との積層膜をエッチングによりパターニングする工程（上記ステップＳ８に対応）において、半導体基板１にエッチングによるダメージが入ってしまうため、この部分を酸化することで、このダメージを除去することである。また、エッチングにより露出した制御ゲート電極ＣＧの側面のダメージを除去することも併せて行うことができる。また、図示は省略しているが、後述の洗浄処理（後述のステップＳ１２に対応）の工程の前に、メモリトランジスタのしきい値調整用の半導体領域が形成されるイオン注入工程があり、犠牲酸化により形成される犠牲酸化膜（酸化シリコン膜）８は、このイオン注入工程におけるダメージ防止の役割も果たしている。
ステップＳ１１の犠牲酸化により、図１０に示されるように、メモリセル領域１Ａにおいては、積層パターン７（制御ゲート電極ＣＧ）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１）の主面（表面）と、積層パターン７のｎ型のシリコン膜４ｎ（制御ゲート電極ＣＧ）の側面（側壁）とが酸化されて、犠牲酸化膜（酸化シリコン膜）８が形成される。また、周辺回路領域１Ｂにおいては、絶縁膜５の表面が酸化されて、犠牲酸化膜（酸化シリコン膜）８が形成される。犠牲酸化膜８の膜厚は、例えば３〜６ｎｍ程度とすることができる。ステップＳ１１の犠牲酸化をＩＳＳＧ酸化によって行なった場合には、Ｓｉ領域（ここでは半導体基板１とメモリセル領域１Ａのｎ型のシリコン膜４ｎ）だけでなくＳｉＮ領域（ここでは絶縁膜６）も酸化できるため、メモリセル領域１Ａの積層パターン７の絶縁膜６（窒化シリコン膜）の上面および側面（側壁）も酸化されて、犠牲酸化膜８が形成される。
ステップＳ１１の犠牲酸化を行うことで、メモリセル領域１Ａにおいて、ゲート加工（上記ステップＳ８のパターニング工程に対応）後のゲート絶縁膜（制御ゲート電極ＣＧの下に残存する絶縁膜３に対応）を修復でき、ゲート絶縁膜の信頼性を向上させることができる。
次に、洗浄処理を行って、半導体基板１の主面を清浄化する（図５のステップＳ１２）。このステップＳ１２の洗浄処理は、フッ酸（ＨＦ）を使用して行う。すなわち、希フッ酸（フッ酸の水溶液）を用いて、ステップＳ１２の洗浄処理を行う。
図１１は、ステップＳ１２の洗浄処理を行った段階の要部断面図であり、上記図６〜図１０と同じ領域（断面領域）が示されている。また、図１２は、ステップＳ１０の洗浄処理を行った後でかつステップＳ１１の犠牲酸化工程を行う前の段階の要部断面図であり、図１３は、ステップＳ１２の洗浄処理を行った段階（後述のステップＳ１３の絶縁膜９の形成工程を行う前の段階）の要部断面図であり、図１２および図１３には、積層パターン７およびその近傍領域の拡大図が示されている。
ステップＳ１２の洗浄処理では、フッ酸を含む洗浄液（好ましくは希フッ酸）を用いることが好ましい。フッ酸を使用することで酸化シリコン膜（酸化膜）が選択的にエッチングされ得る。このため、ステップＳ１２の洗浄処理により、図１１に示されるように、メモリセル領域１Ａおよび周辺回路領域１Ｂにおいては、犠牲酸化膜８がエッチングされて除去される。一方、周辺回路領域１Ｂにおいては、さらに絶縁膜５（酸化シリコン膜）がエッチングされて除去される。また、図１１および図１３に示されるように、メモリセル領域１Ａにおいては、絶縁膜５（酸化シリコン膜）がサイドエッチングされる。従って、ステップＳ１２の洗浄工程は、エッチング工程とみなすこともできる。
ステップＳ１２の洗浄処理によって犠牲酸化膜８が除去されたことで、図１１および図１３に示されるように、メモリセル領域１Ａにおいては、制御ゲート電極ＣＧで覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１）の主面（シリコン面）と、制御ゲート電極ＣＧの側面（シリコン面）とが露出され、周辺回路領域１Ｂにおいては、シリコン膜４の上面（シリコン面）が露出される。
一方、ステップＳ１２の洗浄処理では、フッ酸を含む洗浄液（好ましくは希フッ酸）を用いるため、シリコン膜や窒化シリコン膜は、酸化シリコン膜に比べてエッチングされにくい。このため、ステップＳ１２の洗浄処理では、半導体基板１とシリコン膜４とｎ型のシリコン膜４ｎと絶縁膜６（窒化シリコン膜）とは、ほとんどエッチングされない。すなわち、ステップＳ１２の洗浄処理では、半導体基板１とシリコン膜４とｎ型のシリコン膜４ｎと絶縁膜６とに比べて、犠牲酸化膜８と絶縁膜５とがエッチングされやすい洗浄液を使用し、この観点から、フッ酸を含む洗浄液を用いることが好ましいのである。
メモリセル領域１Ａの積層パターン７において、絶縁膜５（酸化シリコン膜）は絶縁膜６（窒化シリコン膜）と制御ゲート電極ＣＧ（ｎ型のシリコン膜４ｎ）との間に上下に挟まれている。このため、ステップＳ１２の洗浄工程において、積層パターン７の絶縁膜５は、絶縁膜６で覆われた上面側からはエッチングが進行せず、制御ゲート電極ＣＧに接する下面側からもエッチングが進行しない。しかしながら、ステップＳ１２の洗浄処理において、積層パターン７の側壁（側面）７ａ，７ｂがフッ酸を含む洗浄液にさらされるため、図１２と図１３を比べると分かるように、絶縁膜５（酸化シリコン膜）は、積層パターン７の側壁（側面）７ａ，７ｂ側から、すなわち絶縁膜５の平面形状の外周側から、内側（絶縁膜５の平面形状の中央側）に向かってエッチングが進行する。換言すれば、積層パターン７において、積層パターン７の側壁７ａ，７ｂで露出する絶縁膜５が、横方向に、すなわち絶縁膜５の平面方向に平行な方向（半導体基板１の主面に略平行な方向に対応）に、エッチング（サイドエッチング）されるのである。なお、ステップＳ１２の洗浄処理で絶縁膜５のエッチングが進行する方向を、図１３において矢印（エッチング方向）２９で模式的に示してある。なお、積層パターン７の側壁７ａと側壁７ｂとは、互いに反対側に位置する側壁であり、側壁７ａ側に後でメモリゲート電極ＭＧが形成される。
但し、積層パターン７の絶縁膜５の全部がエッチングされる前にステップＳ１２の洗浄処理を終了（停止）する。すなわち、メモリセル領域１Ａの積層パターン７において、絶縁膜５の一部（平面形状の外周領域）がエッチングされて除去されるが、それ以外の部分の絶縁膜５はエッチングされずに残存するようにする。これは、ステップＳ１２の洗浄処理の洗浄液のフッ酸濃度や洗浄処理時間を制御することで、実現できる。また、本実施の形態では、ステップＳ１２の洗浄処理の際に、犠牲酸化膜８を除去するだけでなく、絶縁膜５をサイドエッチングする必要があるため、犠牲酸化膜８のみを除去する場合（絶縁膜５のサイドエッチングが行なわれない場合）に比べて、洗浄処理時間（ウェット処理時間）を長くする。
このように、ステップＳ１２の洗浄処理を行うと、メモリセル領域１Ａの積層パターン７は、制御ゲート電極ＣＧ（ｎ型のシリコン膜４ｎ）と絶縁膜５と絶縁膜６との積層構造であるが、絶縁膜５が選択的にサイドエッチングされた状態となる。一方、周辺回路領域１Ｂにおいては、シリコン膜４のみとなり、絶縁膜５および絶縁膜６は有さないものとなる。ステップＳ１２の洗浄処理を行うことで、メモリセル領域１Ａの積層パターン７は、その側壁（側面）において、絶縁膜５（の側面）が、制御ゲート電極ＣＧ（の側面）および絶縁膜６（の側面）よりも後退した（すなわち内側に引っ込んだ）構造となる。従って、ステップＳ１２の洗浄工程は、積層パターン７の側壁において、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）および絶縁膜６よりも後退させる工程とみなすこともできる。
次に、図１４に示されるように、半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）の主面（表面）と積層パターン７の側壁上に、メモリトランジスタのゲート絶縁膜用の絶縁膜９を形成する（図５のステップＳ１３）。
図１４は、ステップＳ１３の絶縁膜９の形成工程を行った段階の要部断面図であり、上記図６〜図１１と同じ領域（断面領域）が示されている。また、図１５は、ステップＳ１３の絶縁膜９の形成工程のうち、酸化シリコン膜９ａ形成工程までを行った段階（窒化シリコン膜９ｂを形成する前の段階）の要部断面図であり、図１６は、ステップＳ１３の絶縁膜９の形成工程を完了した段階（酸化シリコン膜９ｃ形成工程まで行った段階）の要部断面図であり、図１５および図１６には、上記図１３と同じ領域（すなわち積層パターン７およびその近傍領域の拡大図）が示されている。なお、図１４では、図面を見易くするために、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜を、単に絶縁膜９として図示しているのに対して、図１６では、絶縁膜９を、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜として図示している。実際には、絶縁膜９は、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜である。
絶縁膜９は、上記のように、内部に電荷蓄積部を有する絶縁膜であり、図１６に示されるように、絶縁膜として、下から順に形成された酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜（ＯＮＯ膜）からなる。すなわち、絶縁膜９は、酸化シリコン膜（酸化膜）９ａと、酸化シリコン膜９ａ上の窒化シリコン膜（窒化膜）９ｂと、窒化シリコン膜９ｂ上の酸化シリコン膜（酸化膜）９ｃとを有する積層膜からなる。ステップＳ１３において、図１４および図１６に示されるように、絶縁膜９は、ｐ型ウエルＰＷ１の表面（但し制御ゲート電極ＣＧで覆われていない部分）上と、積層パターン７の側壁（側面）および上面上と、周辺回路領域１Ｂのシリコン膜４の上面上とに形成される。
本実施の形態においては、トラップ準位を有する絶縁膜として、窒化シリコン膜９ｂを形成しているが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。また、シリコンナノドットで形成してもよい。
絶縁膜９のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）またはＣＶＤ（Chemical Vapor Deposition：化学的気相成長）あるいはその組み合わせにより形成することができる。窒化シリコン膜は、例えばＣＶＤ法により形成することができる。
但し、本実施の形態では、酸化シリコン膜９ａ形成工程は、半導体基板１を酸化処理することにより行い、好ましくは熱酸化により行うことができるが、ＩＳＳＧ酸化により行えば、更に好ましい。
例えば、まず、半導体基板１（ｐ型ウエルＰＷ１）の表面上と積層パターン７の表面（側面および上面）上とシリコン膜４の表面（側面および上面）上とに酸化シリコン膜９ａを熱酸化法（より好ましくはＩＳＳＧ酸化）により形成する（図１５はこの段階に対応）。それから、酸化シリコン膜９ａ上に窒化シリコン膜９ｂをＣＶＤ法で堆積し、更に窒化シリコン膜９ｂ上に酸化シリコン膜９ｃをＣＶＤ法または熱酸化あるいはその両方で形成することで、絶縁膜９を形成することができる。
酸化シリコン膜９ａの厚みは、例えば３〜６ｎｍ程度とすることができ、窒化シリコン膜９ｂの厚みは、例えば５〜１０ｎｍ程度とすることができ、酸化シリコン膜９ｃの厚みは、例えば４〜７ｎｍ程度とすることができる。最後の酸化膜（絶縁膜９のうちの最上層の酸化シリコン膜９ｃ）は、例えば窒化膜（絶縁膜９のうちの中間層の窒化シリコン膜９ｂ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
絶縁膜９は、後で形成されるメモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持機能を有する。従って、絶縁膜９は少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜９ａ，９ｃ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜９ｂ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜９を、酸化シリコン膜９ａと、酸化シリコン膜９ａ上の窒化シリコン膜９ｂと、窒化シリコン膜９ｂ上の酸化シリコン膜９ｃとを有する積層膜とすることで達成できる。
また、本実施の形態では、ステップＳ１３で酸化シリコン膜９ａを形成する際に、積層パターン７の側壁７ａ，７ｂにおいて、ゲート電極ＣＧを形成するｎ型のシリコン膜４ｎの表面（露出面）が酸化されて、制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）の上端角部Ｃ１，Ｃ２が丸みを帯びる。その理由は、次のようなものである。
積層パターン７は、上記ステップＳ８でｎ型のシリコン膜４ｎ、絶縁膜５および絶縁膜６の積層膜をパターニングすることで形成しているため、上記ステップＳ８を行った段階では、上記図１２からも分かるように、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２は、丸みを帯びず、ほぼ直角の尖った角部となっている。
このため、本実施の形態とは異なり、積層パターン７の側壁において、絶縁膜５がサイドエッチングされずに絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退していない状態（すなわち、制御ゲート電極ＣＧ、絶縁膜５および絶縁膜６の各側面が同一平面上にある状態）で、酸化シリコン膜９ａの形成工程（半導体基板１の酸化処理）を行った場合には、制御ゲート電極ＣＧは、側面の表層部分のみが酸化する。この場合、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２は、ほぼ直角の尖った角部のままとなり、丸みを帯びないものとなる。
しかしながら、本実施の形態では、上記ステップＳ１２の洗浄工程で、メモリセル領域１Ａの積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５をサイドエッチングすることで絶縁膜５（の側面）が制御ゲート電極ＣＧ（の側面）および絶縁膜６（の側面）よりも後退した構造を形成し、この状態で、絶縁膜９を構成する酸化シリコン膜９ａの形成工程（半導体基板１の酸化処理）を行っている。すなわち、絶縁膜５をサイドエッチングして絶縁膜５を制御ゲート電極ＣＧおよび絶縁膜６よりも後退させたことで、制御ゲート電極ＣＧは側面が露出するだけでなく、制御ゲート電極ＣＧの上面のうちの上端角部Ｃ１，Ｃ２近傍の領域も露出させ、この状態で、酸化シリコン膜９ａの形成工程（半導体基板１の酸化処理）を行っている。このため、制御ゲート電極ＣＧは、側面の表層部分だけでなく、制御ゲート電極ＣＧの上面のうちの上端角部Ｃ１，Ｃ２近傍の領域も酸化することになる。この場合、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２は、側面側と上面側とから酸化が進行したことにより、ほぼ直角の尖った角部ではなく、丸みを帯びたものになる。
このように、本実施の形態では、上記ステップ８のパターニング工程で積層パターン７を形成した後、積層パターン７の側壁において、絶縁膜５をサイドエッチングして絶縁膜５を制御ゲート電極ＣＧおよび絶縁膜６よりも後退させたことで、その後に制御ゲート電極ＣＧの露出面を酸化させる際に（ここでは酸化シリコン膜９ａ形成工程）、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２に丸みを帯びさせることができるのである。
また、積層パターン７の側壁において、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧおよび絶縁膜６よりも後退させた後で、ステップＳ１３で絶縁膜９を形成するので、積層パターン７の側壁７ａ，７ｂにおける絶縁膜５が後退している領域（図１３に示される領域３０ａ，３０ｂに対応する領域）に、絶縁膜９の一部が入り込んだ状態になる。具体的には、絶縁膜９は、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜からなるため、積層パターン７の側壁７ａ，７ｂにおける絶縁膜５が後退している領域（図１３に示される領域３０ａ，３０ｂに対応する領域）に、窒化シリコン膜９ｂの一部も入り込んだ状態になる。
また、上記ステップＳ１２の洗浄工程で絶縁膜５をサイドエッチングさせることで、積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した距離Ｌ１（距離Ｌ１は上記図１３に示している）は、ステップＳ１３で形成した絶縁膜９を構成する酸化シリコン膜９ａの厚みＴ４（厚みＴ４は上記図１５に示している）以上であることが好ましい（すなわちＬ１≧Ｔ４）。その理由は、次のようなものである。
本実施の形態では、積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧおよび絶縁膜６よりも後退させる。その後、酸化シリコン膜９ａを形成する際に、制御ゲート電極ＣＧの露出面（表面）を酸化することで、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２が丸みを帯びたものになる。しかしながら、積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した距離Ｌ１が小さすぎると、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２が十分に丸みを帯びない可能性がある。それに対して、積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した距離Ｌ１を、酸化シリコン膜９ａの厚み（形成厚み）Ｔ４以上（すなわちＬ１≧Ｔ４）とすれば、制御ゲート電極ＣＧの露出面が酸化した際に（ここでは酸化シリコン膜９ａ形成工程）、制御ゲート電極ＣＧに対して、十分に丸みを帯びた上端角部Ｃ１，Ｃ２を形成することができる。一方、製造された半導体装置においては、制御ゲート電極ＣＧの露出面が酸化されたＴ４の膜厚の１／２分後退するため、Ｌ１とＴ４の関係は、Ｌ１−Ｔ４／２≧Ｔ４、となることが想定される。
また、積層パターン７の側壁７ａ，７ｂにおいて、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した距離Ｌ１は、４ｎｍ以上である（すなわちＬ１≧４ｎｍ）ことが、更に好ましい。これにより、制御ゲート電極ＣＧに対して、十分に丸みを帯びた上端角部Ｃ１，Ｃ２を更に的確に形成することができる。
また、本実施の形態では、酸化シリコン膜９ａ形成工程で制御ゲート電極ＣＧの露出面を酸化させることで、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２に丸みをもたせている。このため、制御ゲート電極ＣＧの露出面で酸化が進行するように、酸化シリコン膜９ａ形成工程は、ＣＶＤ法ではなく半導体基板１の酸化処理により行うことが好ましく、より好ましくは熱酸化により行うことができるが、ＩＳＳＧ酸化により行えば、更に好ましい。また、この酸化シリコン膜９ａを形成する工程により、絶縁膜６の下端角部も丸みを帯びた形状となる。
次に、図１７に示されるように、半導体基板１の主面全面上に、すなわち絶縁膜９上に、メモリセル領域１Ａにおいては積層パターン７を覆うように、メモリゲート電極ＭＧ形成用の導電体膜としてｎ型のシリコン膜１０ｎを形成（堆積）する（図５のステップＳ１４）。なお、図１７および以降の図１８〜図２０、図２２〜図２８でも、上記図１４と同様に、図面を見易くするために、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜を、単に絶縁膜９として図示している。
ｎ型のシリコン膜１０ｎは、ｎ型の多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）からなり、ＣＶＤ法などを用いて形成することができる。ｎ型のシリコン膜１０ｎの膜厚（堆積膜厚）は、例えば５０〜１００ｎｍ程度とすることができる。
次に、図１８に示されるように、異方性エッチング技術により、シリコン膜の堆積膜厚の分だけｎ型のシリコン膜１０ｎをエッチバック（エッチング、ドライエッチング、異方性エッチング）する（図５のステップＳ１５）。このステップＳ１５のエッチバック工程により、積層パターン７の両方の側壁７ａ，７ｂ上に（絶縁膜９を介して）ｎ型のシリコン膜１０ｎをサイドウォール（サイドウォールスペーサ）状に残し、他の領域のｎ型のシリコン膜１０ｎを除去する。これにより、残存したｎ型のシリコン膜１０ｎからなるメモリゲート電極ＭＧおよび多結晶シリコンスペーサＰＳ１が形成される。
この際、積層パターン７の両側壁７ａ，７ｂのうち、一方の側壁７ａ上に絶縁膜９を介して残存するｎ型のシリコン膜１０ｎがメモリゲート電極ＭＧとなり、他方の側壁７ｂ上に絶縁膜９を介して残存するｎ型のシリコン膜１０ｎは多結晶シリコンスペーサＰＳ１となる。メモリゲート電極ＭＧと多結晶シリコンスペーサＰＳ１とは、積層パターン７の互いに反対側となる側壁上に形成されており、積層パターン７を挟んでほぼ対称な構造を有している。また、図示していないが、後でメモリゲート電極ＭＧに接続するコンタクトホールの形成予定領域は、この領域を予めフォトレジストパターンで覆った状態でステップＳ１５のエッチバック工程を行うことで、ｎ型のシリコン膜１０ｎをエッチングせずに残存させておく。
なお、メモリゲート電極ＭＧの下の絶縁膜９がメモリトランジスタのゲート絶縁膜となる。このようにして、絶縁膜９上に、制御ゲート電極ＣＧと絶縁膜９を介して隣り合うメモリゲート電極ＭＧが形成される。ｎ型のシリコン膜１０ｎの堆積膜厚によってメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まるので、上記ステップＳ１４で堆積するｎ型のシリコン膜１０ｎの堆積膜厚を調整することで、メモリゲート長を調整することができる。
メモリゲート電極ＭＧはステップＳ１４，Ｓ１５により形成されるため、ステップＳ１４のｎ型のシリコン膜１０ｎの形成工程およびステップＳ１５のｎ型のシリコン膜１０ｎのエッチバック工程は、絶縁膜９上に、積層パターン７と絶縁膜９を介して隣り合うメモリゲート電極ＭＧを形成する工程とみなすこともできる。
次に、フォトリソグラフィ技術を用いて、メモリゲート電極ＭＧが覆われかつ多結晶シリコンスペーサＰＳ１が露出されるようなフォトレジストパターン（図示せず）を半導体基板１上に形成する。このフォトレジストパターンをエッチングマスクとしたドライエッチングにより、多結晶シリコンスペーサＰＳ１を除去する（図５のステップＳ１６）。その後、このフォトレジストパターンを除去する。ステップＳ１６のエッチング工程により、図１９に示されるように、多結晶シリコンスペーサＰＳ１が除去されるが、メモリゲート電極ＭＧは、フォトレジストパターンで覆われていたので、エッチングされずに残存する。
次に、図２０および図２１に示されるように、絶縁膜９のうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリゲート電極ＭＧの下に位置する絶縁膜９と、メモリゲート電極ＭＧおよび積層パターン７間に位置する絶縁膜９とは、除去されずに残存する。なお、図２０および図２１は、メモリゲート電極ＭＧで覆われずに露出する部分の絶縁膜９を除去した段階の要部断面図であり、図２０は、上記図６〜図１１、図１４および図１７〜図１９と同じ領域（断面領域）が示され、図２１は、上記図１２、図１３、図１５および図１６と同じ領域（すなわち積層パターン７およびその近傍領域の拡大図）が示されている。
次に、周辺回路領域１Ｂに形成されているシリコン膜４上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのｐチャネル型ＭＩＳＦＥＴ形成予定領域にこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをマスクとして用いて、周辺回路領域１Ｂのシリコン膜４にｎ型不純物をイオン注入法などによって導入する。これにより、周辺回路領域１Ｂにｎ型のシリコン膜（周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４に対応）が形成される。その後、このｎ型のシリコン膜上にフォトリソグラフィ法を用いてフォトレジストパターン（ここでは図示しないけれども、メモリセル領域１Ａ全体と周辺回路領域１Ｂのゲート電極ＧＥ形成予定領域とにこのフォトレジストパターンが形成される）を形成し、このフォトレジストパターンをエッチングマスクとして用いて、前記ｎ型のシリコン膜をエッチング（ドライエッチング）してパターニングする。このとき、メモリセル領域１Ａは、フォトレジストパターンで覆われており、エッチングされない。その後、このフォトレジストパターンを除去する。これにより、図２２に示されるように、パターニングされたｎ型のシリコン膜（すなわち周辺回路領域１Ｂにおいてｎ型不純物が導入されたシリコン膜４をパターニングしたもの）からなるゲート電極ＧＥが形成される。
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層パターン７、メモリゲート電極ＭＧおよびゲート電極ＧＥをイオン注入阻止マスクとして用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、図２２に示されるように、ｎ−型半導体領域（不純物拡散層）１１ａ，１１ｂ，１１ｃを形成する。
この際、ｎ−型半導体領域１１ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁（絶縁膜９を介して制御ゲート電極ＣＧと隣り合う側とは反対側の側壁）に自己整合して形成され、ｎ−型半導体領域１１ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁（絶縁膜９を介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域１１ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁に自己整合して形成される。ｎ−型半導体領域１１ａおよびｎ−型半導体領域１１ｂは、メモリセル領域１Ａに形成されるメモリセルのソース・ドレイン領域の一部として機能し、ｎ−型半導体領域１１ｃは周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのソース・ドレイン領域の一部として機能することができる。
次に、図２３に示されるように、制御ゲート電極ＣＧの側壁７ｂ（絶縁膜９を介してメモリゲート電極ＭＧと隣り合う側とは反対側の側壁７ｂ）上、メモリゲート電極ＭＧの側壁（絶縁膜９を介して制御ゲート電極ＣＧと隣り合う側とは反対側の側壁）上およびゲート電極ＧＥの側壁（両方の側壁）上に、例えば酸化シリコンなどの絶縁体からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜を異方性エッチング（エッチバック）することによって制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの側壁上にのみ選択的に残して側壁絶縁膜ＳＷを形成することができる。
次に、イオン注入法などを用いて例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、積層パターン７、メモリゲート電極ＭＧおよびゲート電極ＧＥとそれらの側壁上の側壁絶縁膜ＳＷとをイオン注入阻止マスクとして用いて半導体基板１（ｐ型ウエルＰＷ１，ＰＷ２）に導入（ドーピング）することで、高不純物濃度のｎ＋型半導体領域（不純物拡散層）１２ａ，１２ｂ，１２ｃを形成する。この際、ｎ＋型半導体領域１２ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁上の側壁絶縁膜ＳＷに自己整合して形成され、ｎ＋型半導体領域１２ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの側壁上の側壁絶縁膜ＳＷに自己整合して形成され、ｎ＋型半導体領域１２ｃは、周辺回路領域１Ｂにおいて、ゲート電極ＧＥの両側壁上の側壁絶縁膜ＳＷに自己整合して形成される。これにより、ＬＤＤ（lightly doped drain）構造が形成される。
このようにして、ｎ−型半導体領域１１ａとそれよりも高不純物濃度のｎ＋型半導体領域１２ａとにより、メモリトランジスタのソース領域として機能するｎ型の半導体領域ＭＳが形成され、ｎ−型半導体領域１１ｂとそれよりも高不純物濃度のｎ＋型半導体領域１２ｂとにより、制御トランジスタのドレイン領域として機能するｎ型の半導体領域ＭＤが形成される。また、ｎ−型半導体領域１１ｃとそれよりも高不純物濃度のｎ＋型半導体領域１２ｃとにより、周辺回路領域１ＢのＭＩＳＦＥＴＱｎのソース・ドレイン領域として機能するｎ型の半導体領域が形成される。
次に、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行って、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃの上面（表面）とメモリゲート電極ＭＧの上面（側壁絶縁膜ＳＷで覆われていない部分）とゲート電極ＧＥの上面とを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。それから、図２４に示されるように、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃの上面（表面）上とメモリゲート電極ＭＧの上面（側壁絶縁膜ＳＷで覆われていない部分）上とゲート電極ＧＥの上面上とを含む半導体基板１の主面全面上に、積層パターン７（制御ゲート電極ＣＧ）、メモリゲート電極ＭＧ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷを覆うように、金属膜２０を形成（堆積）する。金属膜２０は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
次に、半導体基板１に対して熱処理を施すことによって、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上層部分（表層部分）を金属膜２０と反応させ、それによって、図２５に示されるように、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部（上面、表面、上層部）に、それぞれ金属シリサイド層（金属シリサイド膜）２１を形成する。金属シリサイド層２１は、例えばコバルトシリサイド層（金属膜２０がコバルト膜の場合）またはニッケルシリサイド層（金属膜２０がニッケル膜の場合）とすることができる。その後、未反応の金属膜２０を除去する。図２５にはこの段階の断面図が示されている。このように、いわゆるサリサイドプロセスを行うことによって、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部に金属シリサイド層２１を形成し、それによって、ソース、ドレインやメモリゲート電極ＭＧの抵抗を低抵抗化することができる。
サリサイドプロセスにおいて、メモリゲート電極ＭＧ（を構成するｎ型のシリコン膜１０ｎ）の上面が金属膜２０と接触していた状態で熱処理を行うので、メモリゲート電極ＭＧ（を構成するｎ型のシリコン膜１０ｎ）の上層部分が金属膜２０と反応して、メモリゲート電極ＭＧ（を構成するｎ型のシリコン膜１０ｎ）の上部（上面）に金属シリサイド層２１が形成される。しかしながら、制御ゲート電極ＣＧ上には絶縁膜５，６が形成されており、制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）の上面は、金属膜２０とは接触せずに、間に絶縁膜５，６が介在していたので、制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）と金属膜２０とは反応しない。このため、制御ゲート電極ＣＧ上には、金属シリサイド層２１が形成されない。
次に、図２６に示されるように、半導体基板１の主面全面上に、積層パターン７、メモリゲート電極ＭＧ、ゲート電極ＧＥおよび側壁絶縁膜ＳＷを覆うように、絶縁膜２２を形成（堆積）し、絶縁膜２２上に絶縁膜２３を形成（堆積）する。それから、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜２３の上面を平坦化する。
絶縁膜２２は好ましくは窒化シリコン膜からなり、絶縁膜２２上の絶縁膜２３は好ましくは酸化シリコン膜などからなり、それぞれＣＶＤ法などを用いて形成することができる。絶縁膜２２の膜厚は、絶縁膜２３の膜厚よりも薄い。厚い絶縁膜２３は、層間絶縁膜として機能し、薄い絶縁膜（窒化シリコン膜）２２は、絶縁膜２３にコンタクトホールを形成する際のエッチングストッパ膜としてとして機能する。
次に、図２７に示されるように、フォトリソグラフィ法を用いて絶縁膜２３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２３および絶縁膜２２をドライエッチングすることにより、絶縁膜２２，２３にコンタクトホール（開口部、貫通孔）ＣＮＴを形成する。コンタクトホールＣＮＴを形成する際には、まず絶縁膜２３をドライエッチングして絶縁膜２２をエッチングストッパ膜として機能させ、その後、コンタクトホールＣＮＴの底部の絶縁膜２２をドライエッチングで除去して、絶縁膜２２，２３を貫通するコンタクトホールＣＮＴを形成する。このように、絶縁膜２２を、絶縁膜（層間絶縁膜）２３をエッチングする際のエッチングストッパとして機能させることで、コンタクトホールＣＮＴをエッチングにより形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避することができる。
コンタクトホールＣＮＴは、ｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極ＧＥの上部などに形成される。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域１２ａ，１２ｂ，１２ｃ（の表面上の金属シリサイド層２１）の一部、制御ゲート電極ＣＧの一部、、メモリゲート電極ＭＧ（の表面上の金属シリサイド層２１）、あるいはゲート電極ＧＥ（の表面上の金属シリサイド層２１）の一部などが露出される。なお、図２７の断面図においては、ｎ＋型半導体領域１２ｂ，１２ｃ（の表面上の金属シリサイド層２１）の一部がコンタクトホールＣＮＴの底部で露出した断面が示されている。
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜２３上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＮＴを埋めるように形成し、絶縁膜２３上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図２７では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
次に、図２８に示されるように、プラグＰＧが埋め込まれた絶縁膜２３上に、ストッパ絶縁膜（エッチングストッパ用の絶縁膜）２４および配線形成用の絶縁膜（層間絶縁膜）２５を順次形成する。ストッパ絶縁膜２４は、絶縁膜２５への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２５に対してエッチング選択性を有する材料を用い、例えば、ストッパ絶縁膜２４を窒化シリコン膜とし、絶縁膜２５を酸化シリコン膜とすることができる。
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜２５およびストッパ絶縁膜２４の所定の領域に配線溝２６を形成した後、半導体基板１の主面上（すなわち配線溝２６の底部および側壁上を含む絶縁膜２５上）にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝２６の内部を埋め込む。それから、配線溝２６内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２８では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
配線Ｍ１はプラグＰＧを介して、メモリトランジスタのソース領域（半導体領域ＭＳ）、制御トランジスタのドレイン領域（半導体領域ＭＤ）、周辺回路領域１ＢのＭＩＳＦＥＴＱｎのソース・ドレイン領域（ｎ＋型半導体領域１２ｃ）、制御ゲート電極ＣＧ、メモリゲート電極ＭＧあるいはゲート電極ＧＥなどと電気的に接続される。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
次に、本実施の形態の効果について、より詳細に説明する。
図２９は、第１の比較例の半導体装置の要部断面図であり、図３０は、第２の比較例の半導体装置の要部断面図であり、それぞれ本実施の形態の図２に対応するものである。
図２９に示される第１の比較例の半導体装置は不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板のｐ型ウエル１０１の上部に、不揮発性メモリセルを構成する制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とが互いに隣り合うように形成されている。そして、制御ゲート電極ＣＧ１０１とｐ型ウエルＰＷ１０１との間には、ゲート絶縁膜としての絶縁膜１０３が形成されている。また、メモリゲート電極ＭＧ１０１とｐ型ウエルＰＷ１０１との間および制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１との間には、酸化シリコン膜１０９ａ、窒化シリコン膜１０９ｂおよび酸化シリコン膜１０９ｃの積層膜からなる絶縁膜１０９が形成されている。制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１とはそれぞれシリコン膜からなるが、制御ゲート電極ＣＧ１０１の上部とメモリゲート電極ＭＧ１０１の上部とには、サリサイドプロセスにより金属シリサイド層１２１が形成されている。
このような構造の第１の比較例の半導体装置は、次のような課題を有している。
すなわち、図２９に示される第１の比較例の半導体装置では、制御ゲート電極ＣＧ１０１上の金属シリサイド層１２１とメモリゲート電極ＭＧ１０１上の金属シリサイド層１２１とは、ＯＮＯ膜である絶縁膜１０９により絶縁分離されているが、絶縁膜１０９の膜厚が薄いことから、制御ゲート電極ＣＧ１０１上の金属シリサイド層１２１の端部とメモリゲート電極ＭＧ１０１上の金属シリサイド層１２１の端部とが近接してしまう。このため、制御ゲート電極ＣＧ１０１とメモリゲート電極ＭＧ１０１間のショート不良を発生する可能性がある。この制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１間のショートは、制御ゲート電極ＣＧ１０１およびメモリゲート電極ＭＧ１０１上の金属シリサイド層１２１の形成状態に依存し、制御ゲート電極ＣＧ１０１上の金属シリサイド層１２１とメモリゲート電極ＭＧ１０１上の金属シリサイド層１２１とが薄い絶縁膜１０９を挟んで近接することにより発生する。このようなショート不良を生じた半導体装置は、半導体装置の製造の検査で選別して除外する必要があり、半導体装置の製造歩留まりを低下させ、半導体装置のコスト（単価）を増大させてしまう。
図３０に示される第２の比較例の半導体装置は不揮発性メモリのメモリセルを有する半導体装置であり、半導体基板のｐ型ウエルＰＷ２０１の上部に、制御ゲート電極ＣＧ２０１とその上の絶縁膜２０６からなる積層パターン２０７と、メモリゲート電極ＭＧ２０１とが互いに隣り合うように形成されている。そして、制御ゲート電極ＣＧ２０１とｐ型ウエルＰＷ２０１との間には、ゲート絶縁膜としての絶縁膜２０３が形成されている。また、メモリゲート電極ＭＧ２０１とｐ型ウエルＰＷ２０１との間および積層パターン２０７とメモリゲート電極ＭＧ２０１との間には、酸化シリコン膜２０９ａ、窒化シリコン膜２０９ｂおよび酸化シリコン膜２０９ｃの積層膜からなる絶縁膜２０９が形成されている。制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１とはそれぞれシリコン膜からなるが、メモリゲート電極ＭＧ２０１の上部にはサリサイドプロセスにより金属シリサイド層２２１が形成されており、一方、制御ゲート電極ＣＧ２０１上には絶縁膜２０６があるため、金属シリサイド層２２１は形成されていない。
絶縁膜２０６は例えば窒化シリコン膜から形成される。これは、積層パターン２０７を形成した後の工程で、フッ酸を用いる工程を含むので、絶縁膜２０６を酸化シリコン膜で形成すると、絶縁膜２０６が小さくなり過ぎる虞があるためである。図３０に示される第２の比較例では、上記図１および図２の構造と異なり、制御ゲート電極ＣＧ２０１と絶縁膜２０６との間に、薄いフッ酸処理により後退するような絶縁膜（例えば酸化シリコン膜）を挟んだ構造をしていないので、積層パターン２０７の側面の形状は、窪みがなく、ほぼ一直線状である。即ち、制御ゲート電極ＣＧ２０１の上端角部は図１および図２の構造（制御ゲート電極ＣＧ）と比較して、角ばったものとなる。
また、図３０に示される第２の比較例の半導体装置では、制御ゲート電極ＣＧ２０１上には絶縁膜２０６があるため、金属シリサイド層２２１は、メモリゲート電極ＭＧ２０１の上部には形成されるが、制御ゲート電極ＣＧ２０１の上部には形成されない。このため、メモリゲート電極ＭＧ２０１上の金属シリサイド層２２１が制御ゲート電極ＣＧ２０１に薄い絶縁膜２０９を挟んで近接することがないため、制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１間のショート不良の発生を防止することができる。
しかしながら、第２の比較例の半導体装置は、次のような課題を有している。
すなわち、制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１とが薄い絶縁膜２０９を介して隣接している構造であるため、制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１との間のリーク電流が懸念される。特に、積層パターン２０７のメモリゲート電極ＭＧ２０１に隣接する側の側壁において、制御ゲート電極ＣＧ２０１の上端角部Ｃ２０１がほぼ直角となり尖っていることで、この上端角部Ｃ２０１に電界が集中し、制御ゲート電極ＣＧ２０１の上端角部Ｃ２０１とメモリゲート電極ＭＧ２０１（またはメモリゲート電極ＭＧ２０１上の金属シリサイド層２２１）との間で、リーク電流を生じやすくなる。
また、ソース・ドレイン領域を形成するためのイオン注入工程において、積層パターン２０７とメモリゲート電極ＭＧ２０１との間にある絶縁膜２０９の上部（例えば図３０の点線で囲んだ領域２３１内の絶縁膜２０９）にもイオン注入する不純物が導入されてしまう。不純物が導入された部分の絶縁膜２０９（領域２３１内の絶縁膜２０９）は、絶縁膜２０９の他の部分に比べてリーク電流を生じやすい領域となっており、この領域（領域２３１内の絶縁膜２０９）を介して、制御ゲート電極ＣＧ２０１の上端角部Ｃ２０１とメモリゲート電極ＭＧ２０１（またはメモリゲート電極ＭＧ２０１上の金属シリサイド層２２１）との間で、リーク電流を生じやすくなる。
制御ゲート電極ＣＧ２０１とメモリゲート電極ＭＧ２０１との間のリーク電流は、不揮発性メモリを有する半導体装置の性能を低下させてしまうため、上述のようなリーク電流は、できるだけ抑制することが望まれる。
それに対して、本実施の形態では、上記図１および図２にも示されるように、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、制御ゲート電極ＣＧの上端角部Ｃ１が尖っておらず、丸みを帯びている（丸まっている、ラウンド形状を有している）。
制御ゲート電極ＣＧはメモリゲート電極ＭＧと薄い絶縁膜９を介して隣接しており、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に電位差があると、制御ゲート電極ＣＧの上端角部Ｃ１に電界が集中する虞があるが、本実施の形態では、制御ゲート電極ＣＧの上端角部Ｃ１が丸みを帯びていることで、制御ゲート電極ＣＧの上端角部Ｃ１での電界集中を緩和（抑制、低減）することができる。このため、制御ゲート電極ＣＧの上端角部Ｃ１とメモリゲート電極ＭＧ（またはメモリゲート電極ＭＧの上部の金属シリサイド層２１）との間でリーク電流が発生するのを抑制または防止することができる。
また、ｎ−型半導体領域１１ａ，１１ｂを形成するためのイオン注入工程や、ｎ＋型半導体領域１２ａ，１２ｂを形成するためのイオ注入工程において、積層パターン７とメモリゲート電極ＭＧとの間にある絶縁膜９の上部（例えば上記図２の点線で囲んだ領域３１内の絶縁膜９）にもイオン注入する不純物が導入されてしまう。不純物が導入された部分の絶縁膜９（領域３１内の絶縁膜９）は、絶縁膜９の他の部分に比べてリーク電流を生じやすい領域となっている。しかしながら、本実施の形態では、制御ゲート電極ＣＧの上端角部Ｃ１が丸みを帯びている分、この上端角部Ｃ１が丸みを帯びずに直角となっている場合に比べて、制御ゲート電極ＣＧの上端角部Ｃ１を、不純物が導入された部分の絶縁膜９（領域３１内の絶縁膜９）から離れさせる（遠ざける）ことができる。すなわち、制御ゲート電極ＣＧの上端角部Ｃ１から、不純物が導入された部分の絶縁膜９（領域３１内の絶縁膜９）までの距離を大きくすることができる。このため、不純物が導入された部分の絶縁膜９（領域３１内の絶縁膜９）を介して、制御ゲート電極ＣＧの上端角部Ｃ１とメモリゲート電極ＭＧ（またはメモリゲート電極ＭＧ上の金属シリサイド層２１）との間で、リーク電流を生じるのを抑制または防止することができる。
このように、本実施の形態では、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、制御ゲート電極ＣＧの上端角部Ｃ１が尖っておらず、丸みを帯びていることで、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を抑制または防止することができ、不揮発性メモリを有する半導体装置の性能を向上させることができる。
また、本実施の形態では、制御ゲート電極ＣＧ上に絶縁膜５および絶縁膜６を積層して積層パターン７を形成したことで、金属シリサイド層２１は、メモリゲート電極ＭＧの上部には形成されるが、制御ゲート電極ＣＧの上部には形成されない。このため、メモリゲート電極ＭＧ上の金属シリサイド層２１が制御ゲート電極ＣＧに薄い絶縁膜９を挟んで近接することがないため、制御ゲート電極ＣＧとメモリゲート電極ＭＧ間のショート不良の発生を防止することができる。従って、半導体装置の製造歩留まりを向上させることができる。また、半導体装置のコスト（単価）を低下させることができる。また、半導体装置の信頼性を向上させることができる。
図３１は、不揮発性メモリのメモリゲート電極および制御ゲート電極間のリーク電流を示すグラフである。図３１のグラフの横軸は、メモリゲート電極および制御ゲート電極間に所定の電圧を印加したときのリーク電流値に対応し、図３１のグラフの縦軸は、累積度数（標準偏差σで示した累積度数）に対応する。また、図３１において、「第１の比較例」として示されているのは、上記図２９に示される第１の比較例の構造の場合であり、図３１において、「本実施の形態」として示されているのは、上記図１および図２に示される本実施の形態の構造の場合である。
図３１のグラフに示されるように、上記図２９に示される第１の比較例の構造に比べて、上記図１および図２に示される本実施の形態の構造では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を大幅に低減することができる。また、図３１のグラフには図示しないけれども、上記図３０に示される第２の比較例の構造の場合には、リーク電流の値は、図３１において、「第１の比較例」と「本実施の形態」との間の値となることが確認されている。
また、本実施の形態では、制御ゲート電極ＣＧ上には絶縁膜５，６が積層されて積層パターン７が構成されており、この積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａでは、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退している。これにより、制御ゲート電極ＣＧの上端角部Ｃ１に丸みを帯びさせることができる。
すなわち、本実施の形態とは異なり、積層パターン７の側壁において、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退していなければ、制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）の露出面を酸化させても、制御ゲート電極ＣＧの上端角部Ｃ１に丸みを帯びさせることは困難である。それに対して、本実施の形態のように、積層パターン７の側壁において、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した状態（図１３の構造）を形成すれば、その後に、制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）の露出面を酸化させる（本実施の形態の場合は酸化シリコン膜９ａ形成工程で酸化させる）ことで、上記図１５のように、制御ゲート電極ＣＧの上端角部Ｃ１に丸みを帯びさせることができるのである。
従って、製造後の半導体装置におけるメモリセルＭＣでは、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退し、かつ、制御ゲート電極ＣＧの上端角部Ｃ１が丸みを帯びた状態となる。
また、上記ステップＳ８のパターニング工程で積層パターン７を形成した後、積層パターン７の側壁において、絶縁膜５をサイドエッチングしてｎ型のシリコン膜４ｎ（制御ゲート電極ＣＧ）および絶縁膜６よりも後退させることで、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した状態（図１３の構造）を容易かつ的確に形成することができる。
そして、絶縁膜５を酸化シリコン膜とし、絶縁膜６を窒化シリコン膜とすることが好ましく、これにより、絶縁膜５の選択的なサイドエッチングが的確に行えるようになる。また、上記ステップＳ８のパターニング工程で積層パターン７を形成した後、積層パターン７の側壁において、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）および絶縁膜６よりも後退させるのは、フッ酸を用いたウェット処理（本実施の形態の場合は上記ステップＳ１２の洗浄処理に対応）により行うことが、より好ましい。これにより、絶縁膜６および制御ゲート電極ＣＧのエッチングを防止しながら、酸化シリコンからなる絶縁膜５を、より的確にサイドエッチングすることができる。
また、本実施の形態では、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を低減するために、制御ゲート電極ＣＧの上端角部Ｃ１を丸めているが、制御ゲート電極ＣＧの下端角部Ｃ３が丸まりすぎていると、制御ゲート電極ＣＧの機能に悪影響を与える可能性がある。ここで、制御ゲート電極ＣＧの下端角部Ｃ３は、制御ゲート電極ＣＧの下面（絶縁膜３に接する面）と、制御ゲート電極ＣＧのメモリゲート電極ＭＧに隣接する側の側面（側壁７ａに対応する側面）との間の角部に対応する。このため、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、制御ゲート電極ＣＧの上端角部Ｃ１の丸み度合いは、制御ゲート電極ＣＧの下端角部Ｃ３の丸み度合いよりも大きくなっていることが好ましい。そして、積層パターン７のメモリゲート電極ＭＧに隣接する側の側壁７ａにおいて、制御ゲート電極ＣＧの下端角部Ｃ３は丸まっていなければ、すなわち略直角であれば、更に好ましい。このようにすることで、制御ゲート電極ＣＧの上端角部Ｃ１の丸み度合いを高めて制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間のリーク電流を低減できるとともに、制御ゲート電極ＣＧの下端角部Ｃ３の丸み度合を低くして、制御ゲート電極ＣＧの機能を、より的確に得ることができる。ここで、制御ゲート電極ＣＧの上端角部Ｃ１および下端角部Ｃ３のそれぞれの丸み度合いとは、制御ゲート電極ＣＧの上端角部Ｃ１および下端角部Ｃ３のそれぞれの角Ｒ（角アール：丸み部分の半径）に対応する。
また、積層パターン７の側壁において、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）および絶縁膜６よりも後退させる際には、制御ゲート電極ＣＧの下に位置する絶縁膜３は、後でゲート絶縁膜として使用するため、できるだけエッチング（サイドエッチング）されないようにすることが好ましい。この観点から、上記ステップＳ４で形成された絶縁膜３の厚み（形成膜厚）Ｔ１よりも、上記ステップＳ６で形成された絶縁膜５の厚み（形成膜厚）Ｔ２が厚いことが好ましい（すなわちＴ２＞Ｔ１）。このようにすることで、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）および絶縁膜６よりも後退させる際に、制御ゲート電極ＣＧの下に位置する絶縁膜３がエッチング（サイドエッチング）されるのを抑制または防止することができる。これにより、ゲート絶縁膜として機能する絶縁膜３の信頼性を、より向上させることができる。
また、上記ステップＳ４で形成する絶縁膜３としては、酸化シリコン膜と酸窒化シリコン膜のいずれも用いることができるが、酸窒化シリコン膜を絶縁膜３として用いれば、より好ましい。絶縁膜５と絶縁膜３とがいずれも酸化シリコン膜であると、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧおよび絶縁膜６よりも後退させる際に、制御ゲート電極ＣＧの下の絶縁膜３がエッチング（サイドエッチング）されやすいが、絶縁膜３を酸窒化シリコン膜とすることで、絶縁膜５をサイドエッチングする際に、制御ゲート電極ＣＧの下の絶縁膜３がエッチング（サイドエッチング）されるのを、より的確に防止できるようになる。また、絶縁膜５として、ＣＶＤ法により形成された酸化シリコン膜を用いれば、制御ゲート電極ＣＧの下の絶縁膜３がエッチング（サイドエッチング）されるのを防止しつつ、絶縁膜５をより的確にエッチングできるようになる。
また、本実施の形態では、ステップＳ１２の洗浄工程で犠牲酸化膜８を除去する際に、積層パターン７の側壁７ａ，７ｂにおいて絶縁膜５をサイドエッチングしている。このため、絶縁膜５のサイドエッチング工程を別途追加する必要がなく、半導体装置の製造工程数の増加を抑制することができる。
また、以下の実施の形態２では、ステップＳ１０ａの洗浄工程で自然酸化膜などを除去する際に、積層パターン７の側壁７ａ，７ｂにおいて絶縁膜５をサイドエッチングしている。このため、絶縁膜５のサイドエッチング工程を別途追加する必要がなく、半導体装置の製造工程数の増加を抑制することができる。
（実施の形態２）
本実施の形態２では、上記実施の形態１で説明した半導体装置を製造するための他の製造工程について説明する。
図３２〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。このうち、図３２、図３５、図３７および図３９は、上記実施の形態１の上記図６〜図１１、図１４、図１７〜図２０および図２２〜図２８と同じ領域（断面領域）が示され、図３３、図３４、図３６、図３８および図４０は、上記実施の形態１の上記図１２、図１３、図１５、図１６および図２１と同じ領域（断面領域）が示されている。
上記実施の形態１および本実施の形態２では、上記ステップＳ８で積層パターン７を形成した後に、積層パターン７の側壁において、絶縁膜５をサイドエッチングして絶縁膜５を制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）および絶縁膜６よりも後退させる工程を行うが、この工程は、上記実施の形態１では、ステップＳ１２の洗浄工程に対応し、本実施の形態では、ステップＳ１０の洗浄工程に対応する。以下、本実施の形態の半導体装置の製造工程を図面を参照して説明する。
本実施の形態の製造工程は、上記ステップＳ１０の洗浄工程を行う直前までは、上記実施の形態１の製造工程と同様であるので、ここではその説明を省略し、ステップＳ１０の洗浄工程から説明する。
上記実施の形態１のステップＳ１〜Ｓ９と同様の工程を行って上記図９の構造を得た後、本実施の形態でもステップＳ１０の洗浄処理（洗浄工程）を行う。図３２は、本実施の形態において、ステップＳ１０の洗浄処理を行った段階の要部断面図が示されている。また、図３３および図３４には、積層パターン７およびその近傍領域の拡大図が示されているが、図３３は、ステップＳ１０の洗浄処理を行う直前の段階が示され、図３４は、ステップＳ１０の洗浄処理を行った段階（ステップＳ１１の犠牲酸化を行う前の段階）が示されている。
上記実施の形態１と本実施の形態では、ステップＳ１０の洗浄処理に使用する洗浄液が異なっている。すなわち、上記実施の形態１では、ステップＳ１０の洗浄処理にフッ酸を含まない洗浄液を用いたのに対して、本実施の形態では、ステップＳ１０の洗浄処理にフッ酸（ＨＦ）を使用し、フッ酸（ＨＦ）を含む洗浄液を用いてステップＳ１０の洗浄処理を行う。具体的には、本実施の形態では、希フッ酸（フッ酸の水溶液）を用いて、ステップＳ１０の洗浄処理を行う。以下では、本実施の形態で行うステップＳ１０の洗浄処理（洗浄工程）を、ステップＳ１０ａの洗浄処理（洗浄工程）と称するものとする。
本実施の形態では、ステップＳ１０ａの洗浄処理において、フッ酸を含む洗浄液（好ましくは希フッ酸）を用いることにより酸化シリコン膜が選択的にエッチングされ得る。このため、ステップＳ１０ａの洗浄処理により、図３２および図３４に示されるように、メモリセル領域１Ａの積層パターン７において、絶縁膜５（酸化シリコン膜）がサイドエッチングされる。また、ｐ型ウエルＰＷ１の表面などに自然酸化膜が形成されていれば、この自然酸化膜もステップＳ１０ａの洗浄処理で除去され得る。従って、本実施の形態のステップＳ１０ａの洗浄工程は、エッチング工程とみなすこともできる。
ステップＳ１０ａの洗浄処理によって、図３２および図３４に示されるように、メモリセル領域１Ａにおいては、制御ゲート電極ＣＧで覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１）の主面（シリコン面）と、制御ゲート電極ＣＧの側面（シリコン面）とが露出され、周辺回路領域１Ｂにおいては、シリコン膜４の上面（シリコン面）が露出される。
一方、ステップＳ１０ａの洗浄処理では、フッ酸を含む洗浄液（好ましくは希フッ酸）を用いるため、シリコン膜や窒化シリコン膜は、酸化シリコン膜に比べてエッチングされにくい。このため、ステップＳ１０ａの洗浄処理では、半導体基板１とシリコン膜４とｎ型のシリコン膜４ｎと絶縁膜６（窒化シリコン膜）とは、ほとんどエッチングされない。すなわち、ステップＳ１０ａの洗浄処理では、半導体基板１とシリコン膜４とｎ型のシリコン膜４ｎと絶縁膜６とに比べて、絶縁膜５がエッチングされやすい洗浄液を使用し、この観点から、フッ酸を含む洗浄液を用いることが好ましいのである。
メモリセル領域１Ａの積層パターン７において、絶縁膜５（酸化シリコン膜）は絶縁膜６（窒化シリコン膜）と制御ゲート電極ＣＧ（ｎ型のシリコン膜４ｎ）との間に上下に挟まれているため、ステップＳ１０ａの洗浄処理において、積層パターン７の絶縁膜５は、絶縁膜６で覆われた上面側からはエッチングが進行せず、制御ゲート電極ＣＧに接する下面側からもエッチングが進行しない。しかしながら、ステップＳ１０ａの洗浄処理において、積層パターン７の側壁（側面）がフッ酸を含む洗浄液にさらされるため、図３３と図３４を比べると分かるように、積層パターン７において、積層パターン７の側壁（側面）で露出する絶縁膜５が、横方向に、すなわち絶縁膜５の平面方向に平行な方向（半導体基板１の主面に略平行な方向に対応）に、エッチング（サイドエッチング）される。
但し、積層パターン７の絶縁膜５の全部がエッチングされる前にステップＳ１０ａの洗浄処理を終了（停止）する。すなわち、メモリセル領域１Ａの積層パターン７において、絶縁膜５の一部（平面形状の外周領域）がエッチングされて除去されるが、それ以外の部分の絶縁膜５はエッチングされずに残存するようにする。これは、ステップＳ１０ａの洗浄処理の洗浄液のフッ酸濃度や洗浄処理時間を制御することで、実現できる。また、本実施の形態では、ステップＳ１０ａの洗浄処理の際に、自然酸化膜を除去するだけでなく、絶縁膜５をサイドエッチングする必要があるため、自然酸化膜のみを除去する場合（絶縁膜５のサイドエッチングが行なわれない場合）に比べて、洗浄処理時間（ウェット処理時間）を長くする。
このように、ステップＳ１０ａの洗浄処理を行うと、メモリセル領域１Ａの積層パターン７は、制御ゲート電極ＣＧ（ｎ型のシリコン膜４ｎ）と絶縁膜５と絶縁膜６との積層構造であるが、絶縁膜５が選択的にサイドエッチングされた状態となり、一方、周辺回路領域１Ｂにおいては、絶縁膜５がエッチングされ、シリコン膜４のみとなる。ステップＳ１０ａの洗浄処理を行うことで、メモリセル領域１Ａの積層パターン７は、その側壁（側面）において、絶縁膜５（の側面）が、制御ゲート電極ＣＧ（の側面）および絶縁膜６（の側面）よりも後退した（すなわち内側に引っ込んだ）構造となる。従って、ステップＳ１０ａの洗浄工程は、積層パターン７の側壁において、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）および絶縁膜６よりも後退させる工程とみなすこともできる。
次に、本実施の形態でも、上記実施の形態１と同様のステップＳ１１の犠牲酸化を行って犠牲酸化膜８を形成する。図３５は、本実施の形態において、ステップＳ１１の犠牲酸化を行った段階の要部断面図が示されている。また、図３６には、図３５と同じ段階（ステップＳ１１の犠牲酸化を行った段階）における積層パターン７およびその近傍領域の拡大図が示されている。
本実施の形態で行うステップＳ１１の犠牲酸化は、上記実施の形態１で行うステップＳ１１の犠牲酸化と基本的には同じである。しかしながら、本実施の形態では、周辺回路領域１Ｂにおいて、後にゲート電極ＧＥを形成（パターニング）するのに用いるシリコン膜４の上面が露出された状態でステップＳ１１の犠牲酸化を行うため、図３５に示されるように、周辺回路領域１Ｂのシリコン膜４の上面にも犠牲酸化膜８が形成される点が、上記実施の形態１と相違している。また、本実施の形態では、メモリセル領域１Ａの積層パターン７において、絶縁膜５がサイドエッチングされた状態でステップＳ１１の犠牲酸化が行われる点も、上記実施の形態１と相違している。以下では、本実施の形態で行うステップＳ１１の犠牲酸化（犠牲酸化工程）を、ステップＳ１１ａの犠牲酸化（犠牲酸化工程）と称するものとする。
ステップＳ１１ａの犠牲酸化により、図３５および図３６に示されるように、メモリセル領域１Ａにおいては、積層パターン７（制御ゲート電極ＧＥ）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１）の主面（表面）と、積層パターン７の制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）の側面（側壁）とが酸化されて、犠牲酸化膜（酸化シリコン膜）８が形成される。また、周辺回路領域１Ｂにおいては、シリコン膜４の上面が酸化されて、犠牲酸化膜（酸化シリコン膜）８が形成される。犠牲酸化膜８の膜厚は、例えば３〜６ｎｍ程度とすることができる。ステップＳ１１ａの犠牲酸化をＩＳＳＧ酸化によって行なった場合には、Ｓｉ領域（ここでは半導体基板１とｎ型のシリコン膜４ｎとシリコン膜４）だけでなくＳｉＮ領域（ここでは絶縁膜６）も酸化できるため、積層パターン７の絶縁膜６（窒化シリコン膜）の上面および側面（側壁）も酸化されて、犠牲酸化膜８が形成される。
本実施の形態では、ステップＳ１１ａの犠牲酸化工程で犠牲酸化膜８を形成する際に、積層パターン７の側壁において、ゲート電極ＣＧを形成するｎ型のシリコン膜４ｎの表面（露出面）が酸化されて、制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）の上端角部Ｃ１，Ｃ２が丸みを帯びる。その理由は、上記実施の形態１で酸化シリコン膜９ａを形成する際に、制御ゲート電極ＣＧ（を構成するｎ型のシリコン膜４ｎ）の上端角部Ｃ１，Ｃ２が丸みを帯びるのと同様である。
すなわち、上記実施の形態１では、上記ステップＳ１２の洗浄工程で、積層パターン７の側壁において、絶縁膜５をサイドエッチングすることで絶縁膜５（の側面）が制御ゲート電極ＣＧ（の側面）および絶縁膜６（の側面）よりも後退した構造を形成し、この状態で、酸化シリコン膜９ａの形成工程（半導体基板１の酸化処理）を行うことで、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２を丸くしている。それに対して、本実施の形態では、ステップＳ１０ａの洗浄工程で、積層パターン７の側壁において、絶縁膜５をサイドエッチングすることで絶縁膜５（の側面）が制御ゲート電極ＣＧ（の側面）および絶縁膜６（の側面）よりも後退した構造を形成し、この状態で、ステップＳ１１ａの犠牲酸化（半導体基板１の酸化処理）を行うことで、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２を丸くしている。
つまり、絶縁膜５をサイドエッチングして絶縁膜５を制御ゲート電極ＣＧおよび絶縁膜６よりも後退させたことで、制御ゲート電極ＣＧは側面が露出するだけでなく、制御ゲート電極ＣＧの上面のうちの上端角部Ｃ１，Ｃ２近傍の領域も露出させ、この状態で、半導体基板１の酸化処理（上記実施の形態１では酸化シリコン膜９ａの形成工程、本実施の形態ではステップＳ１１ａの犠牲酸化工程）を行っているのである。このため、上記実施の形態１では、酸化シリコン膜９ａを形成した段階で、本実施の形態では、ステップＳ１１ａで犠牲酸化膜８を形成した段階で、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２が、ほぼ直角の尖った角部から、丸みを帯びたものに変化する。
また、上記実施の形態１のステップＳ１２の洗浄工程と同様に、本実施の形態のステップＳ１０ａの洗浄工程においても、絶縁膜５をサイドエッチングさせることで、積層パターン７の側壁において、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した距離Ｌ１は、ステップＳ１３で形成した絶縁膜９を構成する酸化シリコン膜９ａの厚みＴ４以上であることが好ましい（すなわちＬ１≧Ｔ４）。ここで、距離Ｌ１は上記図３４に示し、厚みＴ４は上記図１５に示してある。また、積層パターン７の側壁において、絶縁膜５が制御ゲート電極ＣＧおよび絶縁膜６よりも後退した距離Ｌ１は、４ｎｍ以上である（すなわちＬ１≧４ｎｍ）ことが、更に好ましい。これにより、制御ゲート電極ＣＧに対して、十分に丸みを帯びた上端角部Ｃ１，Ｃ２を更に的確に形成することができる。
また、本実施の形態では、ステップＳ１１ａの犠牲酸化工程で制御ゲート電極ＣＧの露出面を酸化させることで、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２に丸みをもたせている。このため、制御ゲート電極ＣＧの露出面で酸化が進行するように、ステップＳ１１ａの犠牲酸化は、半導体基板１の酸化処理により行い、好ましくは熱酸化により行うことができるが、ＩＳＳＧ酸化により行えば、更に好ましい。また、この酸化シリコン膜９ａを形成する工程により、絶縁膜６の下端角部も丸みを帯びた形状となる。
次に、本実施の形態でも、上記実施の形態１と同様のステップＳ１２の洗浄処理（洗浄工程）を行う。図３７は、本実施の形態において、ステップＳ１２の洗浄処理を行った段階の要部断面図が示されている。また、図３８には、図３７と同じ段階（ステップＳ１２の洗浄処理を行った段階）における積層パターン７およびその近傍領域の拡大図が示されている。
本実施の形態で行うステップＳ１２の洗浄処理は、上記実施の形態１で行うステップＳ１２の洗浄処理と基本的には同じである。このため、本実施の形態でも、上記実施の形態１と同様に、フッ酸を含有する洗浄液、具体的には希フッ酸（フッ酸の水溶液）を用いて、ステップＳ１２の洗浄処理を行う。以下では、本実施の形態で行うステップＳ１２の洗浄処理（洗浄工程）を、ステップＳ１２ａの洗浄処理（洗浄工程）と称するものとする。
ステップＳ１２ａの洗浄処理により、図３７および図３８に示されるように、犠牲酸化膜８がエッチングされて除去される。また、ステップＳ１２ａの洗浄処理により、犠牲酸化膜８を除去するだけでなく、メモリセル領域１Ａの積層パターン７において、絶縁膜５を更にサイドエッチングすることもできる。従って、ステップＳ１２ａの洗浄工程は、エッチング工程とみなすこともできる。
ステップＳ１２ａの洗浄処理によって犠牲酸化膜８が除去されたことで、メモリセル領域１Ａにおいては、積層パターン７（制御ゲート電極ＣＧ）で覆われていない部分の半導体基板１（ｐ型ウエルＰＷ１）の主面（シリコン面）と、制御ゲート電極ＣＧの側面（シリコン面）が露出される。一方、周辺回路領域１Ｂにおいては、シリコン膜４の上面（シリコン面）が露出される。
ステップＳ１２ａの洗浄処理では、フッ酸を含む洗浄液（好ましくは希フッ酸）を用いるため、シリコン膜や窒化シリコン膜は、酸化シリコン膜に比べてエッチングされにくく、半導体基板１とｎ型のシリコン膜４ｎとシリコン膜４と絶縁膜６とは、ほとんどエッチングされない点は、上記実施の形態１のステップＳ１２の洗浄処理と同様である。
次に、本実施の形態でも、上記実施の形態１と同様のステップＳ１３の絶縁膜９の形成工程を行う。
図３９は、本実施の形態において、ステップＳ１３の絶縁膜９の形成工程を行った段階の要部断面図が示されている。また、図４０には、図３９と同じ段階（ステップＳ１３の絶縁膜９の形成工程を行った段階）における積層パターン７およびその近傍領域の拡大図が示されている。なお、図３９では、図面を見易くするために、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜を、単に絶縁膜９として図示しているのに対して、図４０では、絶縁膜９を、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜として図示している。実際には、絶縁膜９は、酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜である。
本実施の形態においても、絶縁膜９の構成や形成法などは、上記実施の形態１と基本的には同じである。すなわち、本実施の形態においても、上記実施の形態１と同様に、絶縁膜９は、下から順に形成された酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜（ＯＮＯ膜）からなる。上記実施の形態１と同様に、絶縁膜９は、図３９および図４０に示されるように、ｐ型ウエルＰＷ１の表面（但し制御ゲート電極ＣＧで覆われていない部分）上と、積層パターン７の側壁（側面）および上面上と、周辺回路領域１Ｂのシリコン膜４の上面上とに形成される。
上記実施の形態１では、酸化シリコン膜９ａ形成工程で、制御ゲート電極ＣＧの露出面（表面）を酸化させて制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２を丸くしてしたが、本実施の形態では、ステップＳ１１ａの犠牲酸化工程で、制御ゲート電極ＣＧの露出面（表面）を酸化させて制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２を丸くしている。このため、上記実施の形態１では、酸化シリコン膜９ａ形成工程は、半導体基板１を酸化処理することにより行い、好ましくは熱酸化（更に好ましくはＩＳＳＧ酸化）により行うが、本実施の形態では、これらの手法だけでなく、例えばＣＶＤ法などで酸化シリコン膜９ａを形成することもできる。但し、本実施の形態において、酸化シリコン膜９ａ形成工程を、半導体基板１を酸化処理（好ましくは熱酸化、更に好ましくはＩＳＳＧ酸化）により行えば、酸化シリコン膜９ａ形成工程でも制御ゲート電極ＣＧの露出面（表面）を酸化させることができるため、酸化シリコン膜９ａ形成前に比べて、酸化シリコン膜９ａ形成後の制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２の丸み度合いを、更に高めることができる。
また、積層パターン７の側壁において、絶縁膜５をサイドエッチングして制御ゲート電極ＣＧおよび絶縁膜６よりも後退させた後で、ステップＳ１３で絶縁膜９を形成するので、積層パターン７の側壁における絶縁膜５が後退している領域（上記図３８に示される領域３０ｃ，３０ｄに対応する領域）に、絶縁膜９の一部が入り込んだ状態になる。絶縁膜９は、具体的には、絶縁膜９は酸化シリコン膜９ａ、窒化シリコン膜９ｂおよび酸化シリコン膜９ｃの積層膜からなるため、積層パターン７の側壁における絶縁膜５が後退している領域（上記図３８に示される領域３０ｃ，３０ｄに対応する領域）に、窒化シリコン膜９ｂの一部も入り込んだ状態になる。
以降の工程は、上記実施の形態１と同様である。すなわち、本実施の形態においても、上記実施の形態１と同様に、ステップＳ１４でメモリゲート電極ＭＧ形成用のｎ型のシリコン膜１０ｎを形成し、更にステップＳ１４以降の工程を行うが、ここではその図示および繰り返しの説明は省略する。また、製造された半導体装置の構造については、上記実施の形態１で説明したので、ここではその説明は省略する。
本実施の形態においては、上記実施の形態１とほぼ同様の効果を得ることができるのに加えて、次のような効果も得ることができる。
上記実施の形態１では、酸化シリコン膜９ａ形成工程で制御ゲート電極ＣＧの露出面（表面）を酸化させて制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２を丸くしていたが、酸化シリコン膜９ａの膜厚は、メモリトランジスタのゲート絶縁膜としての機能を考慮して決める必要がある。それに対して、本実施の形態では、ステップＳ１１ａの犠牲酸化工程で、制御ゲート電極ＣＧの露出面（表面）を酸化させて制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２を丸くしているが、犠牲酸化膜８はその後のステップＳ１２ａの洗浄工程で除去されるため、犠牲酸化膜８の膜厚を厚くすることも可能である。制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２の丸み度合いは、制御ゲート電極ＣＧの露出面（表面）を酸化させる際（上記実施の形態１では酸化シリコン膜９ａ形成工程、本実施の形態ではステップＳ１１ａの犠牲酸化工程）の酸化量に影響され、酸化量が大きいほど、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２の丸み度合いが大きくなりやすい。本実施の形態では、ステップＳ１１ａの犠牲酸化工程での酸化量（犠牲酸化膜８の膜厚に対応）の自由度が高く、この酸化量を、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２を丸くするのに最適な値にすることができるため、制御ゲート電極ＣＧの上端角部Ｃ１，Ｃ２の丸み度合いを制御しやすくなる。
一方、フッ酸を用いた洗浄処理（上記実施の形態ではステップＳ１２の洗浄処理、本実施の形態ではステップＳ１０ａ，Ｓ１２ａの洗浄処理）の後には、フッ酸を十分に除去するため、水洗処理が必要である。本実施の形態では、ステップＳ１０ａの洗浄処理の後と、ステップＳ１２ａの洗浄処理の後とに、それぞれ半導体基板１を水洗する（水ですすぐ）必要がある。それに対して、上記実施の形態１では、ステップＳ１２ａの洗浄処理の後に半導体基板１を水洗する（水ですすぐ）処理を行うが、ステップＳ１０の洗浄処理にはフッ酸を用いないため、ステップＳ１０のフッ酸処理及び水洗工程を減らせる分、半導体装置の製造工程数を低減することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置およびその製造技術に適用して有効である。
１ 半導体基板
１Ａ メモリセル領域
１Ｂ 周辺回路領域
２ 素子分離領域
３ 絶縁膜
４ シリコン膜
４ｎ ｎ型のシリコン膜
５ 絶縁膜
６ 絶縁膜
７ 積層パターン
７ａ，７ｂ 側壁
８ 犠牲酸化膜
９ 絶縁膜
９ａ 酸化シリコン膜
９ｂ 窒化シリコン膜
９ｃ 酸化シリコン膜
１０ｎ ｎ型のシリコン膜
１１ａ，１１ｂ，１１ｃ ｎ−型半導体領域
１２ａ，１２ｂ，１２ｃ ｎ＋型半導体領域
２０ 金属膜
２１ 金属シリサイド層
２２，２３ 絶縁膜
２４ ストッパ絶縁膜
２５ 絶縁膜
２６ 配線溝
２９ 矢印（エッチング方向）
３０ａ，３０ｂ，３０ｃ，３０ｄ 領域
３１ 領域
１０３，２０３ 絶縁膜
１０９，２０９ 絶縁膜
１０９ａ，２０９ａ 酸化シリコン膜
１０９ｂ，２０９ｂ 窒化シリコン膜
１０９ｃ，２０９ｃ 酸化シリコン膜
１２１，２２１ 金属シリサイド層
２３１ 領域
Ｃ１,Ｃ２，Ｃ２０１ 上端角部
ＣＧ，ＣＧ１０１，ＣＧ２０１ 制御ゲート電極
ＣＮＴ コンタクトホール
Ｌ１ 距離
Ｍ１ 配線
ＭＣ メモリセル
ＭＤ，ＭＳ 半導体領域
ＭＧ，ＭＧ１０１，ＭＧ２０１ メモリゲート電極
ＰＧ プラグ
ＰＳ１ 多結晶シリコンスペーサ
ＰＷ１，ＰＷ２，ＰＷ１０１，ＰＷ２０１ ｐ型ウエル
ＳＷ 側壁絶縁膜
Ｔ１，Ｔ２，Ｔ３，Ｔ４ 厚み

Claims (24)

  1. 半導体基板と、
    前記半導体基板の上部に形成され、第１ゲート電極と前記第１ゲート電極上の第１絶縁膜と前記第１絶縁膜上の第２絶縁膜とを有する積層パターンと、
    前記半導体基板の上部に形成され、前記積層パターンと隣り合う第２ゲート電極と、
    前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
    前記第２ゲート電極と前記半導体基板との間および前記積層パターンと前記第２ゲート電極との間に形成された第３絶縁膜であって、その内部に電荷蓄積部を有する前記第３絶縁膜と、
    を有し、
    前記積層パターンの前記第２ゲート電極に隣接する側の側壁では、前記第１絶縁膜が前記第１ゲート電極および前記第２絶縁膜よりも後退しており、前記第１ゲート電極の上端角部が丸みを帯びていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ゲート電極は、第１シリコン膜からなることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１絶縁膜は酸化シリコン膜からなり、
    前記第２絶縁膜は窒化シリコン膜からなることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記積層パターンの前記第２ゲート電極に隣接する側の側壁における前記第１絶縁膜が後退している領域に、前記第３絶縁膜の一部が入り込んでいることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１絶縁膜の厚みは、前記第１ゲート絶縁膜の厚みよりも厚いことを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記積層パターンの前記第２ゲート電極に隣接する側の側壁において、前記第１ゲート電極の上端角部の丸み度合いは、前記第１ゲート電極の下端角部の丸み度合いよりも大きいことを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記積層パターンの前記第２ゲート電極に隣接する側の側壁において、前記第１ゲート電極の下端角部は丸まっていないことを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記第１ゲート絶縁膜は、酸窒化シリコン膜からなることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第３絶縁膜は、第１酸化シリコン膜と前記第１酸化シリコン膜上の第１窒化シリコン膜と前記第１窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜からなり、
    前記第１窒化シリコン膜が前記電荷蓄積部として機能することを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記積層パターンの前記第２ゲート電極に隣接する側の側壁における前記第１絶縁膜が後退している領域に、前記第１窒化シリコン膜の一部が入り込んでいることを特徴とする半導体装置。
  11. 請求項９記載の半導体装置において、
    前記積層パターンの前記第２ゲート電極に隣接する側の側壁で、前記第１絶縁膜が前記第１ゲート電極および前記第２絶縁膜よりも後退している距離は、前記第１酸化シリコン膜の厚み以上であることを特徴とする半導体装置。
  12. 請求項１記載の半導体装置において、
    前記第２ゲート電極は、第２シリコン膜と、前記第２シリコン膜の上部に形成された金属シリサイド層とを有していることを特徴とする半導体装置。
  13. 請求項１記載の半導体装置において、
    前記第１ゲート電極の上部には金属シリサイド層が形成されていないことを特徴とする半導体装置。
  14. 請求項１記載の半導体装置において、
    前記半導体装置は、不揮発性メモリを有し、
    前記第１および第２ゲート電極は、前記不揮発性メモリを構成するゲート電極であることを特徴とする半導体装置。
  15. 半導体基板と、
    前記半導体基板の上部に形成され、互いに隣り合う第１ゲート電極および第２ゲート電極と、
    前記第１ゲート電極と前記半導体基板との間に形成された第１ゲート絶縁膜と、
    前記第２ゲート電極と前記半導体基板との間に形成され、内部に電荷蓄積部を有する第２ゲート絶縁膜と、
    を有する半導体装置の製造方法であって、
    （ａ）前記半導体基板を用意する工程、
    （ｂ）前記半導体基板の主面に前記第１ゲート絶縁膜用の絶縁膜を形成する工程、
    （ｃ）前記絶縁膜上に前記第１ゲート電極用の第１導体膜を形成する工程、
    （ｄ）前記第１導体膜上に第１絶縁膜を形成する工程、
    （ｅ）前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｆ）前記第２絶縁膜、前記第１絶縁膜および前記第１導体膜をパターニングして、前記第１ゲート電極を形成する前記第１導体膜と前記第１導体膜上の前記第１絶縁膜と前記第１絶縁膜上の前記第２絶縁膜とを有する積層パターンを形成する工程、
    （ｇ）前記積層パターンの側壁において、前記第１絶縁膜をサイドエッチングして前記第１導体膜および前記第２絶縁膜よりも後退させる工程、
    （ｈ）前記（ｇ）工程後、前記半導体基板の主面と前記積層パターンの側壁上に、前記第２ゲート絶縁膜用でかつ内部に電荷蓄積部を有する第３絶縁膜を形成する工程、
    （ｉ）前記第３絶縁膜上に、前記積層パターンと前記第３絶縁膜を介して隣り合う前記第２ゲート電極を形成する工程、
    を有することを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｃ）工程で形成された前記第１導体膜はシリコン膜からなり、
    前記（ｄ）工程で形成された前記第１絶縁膜は酸化シリコン膜からなり、
    前記（ｅ）工程で形成された前記第２絶縁膜は窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、
    前記（ｇ）工程では、フッ酸を用いたウェット処理により、前記第１絶縁膜をサイドエッチングすることを特徴とする半導体装置の製造方法。
  18. 請求項１５記載の半導体装置の製造方法において、
    前記（ｄ）工程で形成された前記第１絶縁膜の厚みは、前記（ｂ）工程で形成された前記絶縁膜の厚みよりも厚いことを特徴とする半導体装置の製造方法。
  19. 請求項１５記載の半導体装置の製造方法において、
    前記（ｆ）工程後で、前記（ｇ）工程前に、
    （ｆ１）前記半導体基板を酸化処理して犠牲酸化膜を形成する工程、
    を更に有し、
    前記（ｇ）工程では、前記（ｆ１）工程で形成された前記犠牲酸化膜を除去するとともに、前記第１絶縁膜をサイドエッチングすることを特徴とする半導体装置の製造方法。
  20. 請求項１５記載の半導体装置の製造方法において、
    前記（ｈ）工程では、第１酸化シリコン膜と前記第１酸化シリコン膜上の第１窒化シリコン膜と前記第１窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜からなる前記第３絶縁膜が形成されることを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、
    前記（ｈ）工程で前記第１酸化シリコン膜を形成する際に、前記積層パターンの側壁において、前記第１ゲート電極を形成する前記第１導体膜の表面が酸化されて、前記第１導体膜の上端角部が丸みを帯びることを特徴とする半導体装置の製造方法。
  22. 請求項１５記載の半導体装置の製造方法において、
    前記（ｂ）工程で形成された前記絶縁膜は、酸窒化シリコン膜からなることを特徴とする半導体装置の製造方法。
  23. 請求項１５記載の半導体装置の製造方法において、
    前記（ｇ）工程後で、（ｈ）工程前に、
    （ｇ１）前記半導体基板を酸化処理して犠牲酸化膜を形成する工程、
    （ｇ２）前記（ｇ１）工程後に、前記（ｇ１）工程で形成された前記犠牲酸化膜を除去する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  24. 請求項２３記載の半導体装置の製造方法において、
    前記（ｇ１）工程で前記犠牲酸化膜を形成する際に、前記積層パターンの側壁において、前記第１ゲート電極を形成する前記第１導体膜の表面が酸化されて、前記第１導体膜の上端角部が丸みを帯びることを特徴とする半導体装置の製造方法。
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