JP2002289715A - ツインｍｏｎｏｓセルの製作方法およびアレイ組織 - Google Patents
ツインｍｏｎｏｓセルの製作方法およびアレイ組織Info
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Abstract
(57)【要約】
【課題】 本発明は、寄生シート抵抗を低くして高速動
作を可能にし、同時に低い製造コストを維持する。 【解決手段】 本発明のツインＭＯＮＯＳメモリセルア
レイおよびＣＭＯＳ論理素子回路を集積した高密度ツイ
ンＭＯＮＯＳメモリ素子は、２つの製造方法から構成さ
れる。 （ｉ）メモリゲートおよび論理ゲートを同時に画定する
こと。 （ｉｉ）ビット線を、ワードゲートおよびコントロール
ゲートに交差させること。 ツインＭＯＮＯＳセルは、２つの窒化膜メモリセル要素
の中にメモリを蓄積する。前記２つの窒化膜メモリセル
要素は、選択ゲートの双方の側壁の上で２つの共用コン
トロールゲートの下にある。この方法は、フラットチャ
ネルを有する素子および／又はステップチャネルを有す
る素子に応用可能である。
作を可能にし、同時に低い製造コストを維持する。 【解決手段】 本発明のツインＭＯＮＯＳメモリセルア
レイおよびＣＭＯＳ論理素子回路を集積した高密度ツイ
ンＭＯＮＯＳメモリ素子は、２つの製造方法から構成さ
れる。 （ｉ）メモリゲートおよび論理ゲートを同時に画定する
こと。 （ｉｉ）ビット線を、ワードゲートおよびコントロール
ゲートに交差させること。 ツインＭＯＮＯＳセルは、２つの窒化膜メモリセル要素
の中にメモリを蓄積する。前記２つの窒化膜メモリセル
要素は、選択ゲートの双方の側壁の上で２つの共用コン
トロールゲートの下にある。この方法は、フラットチャ
ネルを有する素子および／又はステップチャネルを有す
る素子に応用可能である。
Description
【０００１】本願は、２００１年２月２２日に出願され
た米国仮出願第６０／２７０４５５号、および２００１
年３月２６日に出願された米国仮出願第６０／２７８６
２３号に基づく優先権を主張する。これらの出願は、参
照してここに組み込まれる。
た米国仮出願第６０／２７０４５５号、および２００１
年３月２６日に出願された米国仮出願第６０／２７８６
２３号に基づく優先権を主張する。これらの出願は、参
照してここに組み込まれる。
【０００２】
【発明の属する技術分野】本発明は、様々なアーキテク
チャに適したＣＭＯＳ制御ロジックを集積した高密度ツ
インＭＯＮＯＳ（Metal/polysilicon Oxide Nitride Ox
ide Silicon）メモリ素子の製造方法に関する。
チャに適したＣＭＯＳ制御ロジックを集積した高密度ツ
インＭＯＮＯＳ（Metal/polysilicon Oxide Nitride Ox
ide Silicon）メモリ素子の製造方法に関する。
【０００３】
【従来の技術】ツインＭＯＮＯＳ構造は、２００１年７
月３日に小椋正気（Seiki Ogura）へ付与された米国特
許第６，２５５，１６６号で紹介されており、２０００
年６月１６日に出願された小椋（Ogura）等による同時
係属米国特許出願第０９／５９５，０５９号（Ｈａｌｏ
−９９−００２）で、変形例が教示されている。Ｌｉｎ
等による米国特許６，１６６，４１０およびアオザサ
（Aozasa）等による同第６，０５４，７３４号は、デュ
アルゲートを有するＭＯＮＯＳセル、およびアレイ並び
にロジック集積プロセスを開示している。リン（Lin）
等による米国特許第５，８５１，８８１号および小椋
（Ogura）等による同６，１７７，３１８号は、ＭＯＮ
ＯＳメモリ素子を開示している。
月３日に小椋正気（Seiki Ogura）へ付与された米国特
許第６，２５５，１６６号で紹介されており、２０００
年６月１６日に出願された小椋（Ogura）等による同時
係属米国特許出願第０９／５９５，０５９号（Ｈａｌｏ
−９９−００２）で、変形例が教示されている。Ｌｉｎ
等による米国特許６，１６６，４１０およびアオザサ
（Aozasa）等による同第６，０５４，７３４号は、デュ
アルゲートを有するＭＯＮＯＳセル、およびアレイ並び
にロジック集積プロセスを開示している。リン（Lin）
等による米国特許第５，８５１，８８１号および小椋
（Ogura）等による同６，１７７，３１８号は、ＭＯＮ
ＯＳメモリ素子を開示している。
【０００４】
【課題を解決するための手段】本発明において、ＣＭＯ
Ｓ論理トランジスタを様々なアレイ構成の中へ集積する
高密度ツインＭＯＮＯＳメモリ素子の製造方法が呈示さ
れる。本発明は、次の製造方法から構成される。
Ｓ論理トランジスタを様々なアレイ構成の中へ集積する
高密度ツインＭＯＮＯＳメモリ素子の製造方法が呈示さ
れる。本発明は、次の製造方法から構成される。
【０００５】（ｉ）メモリゲートおよび論理ゲートを同
時に画定すること。それによってプロセス統合計画を、
より容易で信頼性のある製造へ改善する。
時に画定すること。それによってプロセス統合計画を、
より容易で信頼性のある製造へ改善する。
【０００６】（ｉｉ）ビット線がワードゲート線および
コントロールゲートと交差するツインＭＯＮＯＳアレ
イ。本発明は、ビット線およびコントロールゲートがワ
ード線に垂直な同時係属特許出願０９／５９５０５９
（Ｈａｌｏ９９−００２）と比較すると、寄生シート抵
抗を低くして高速を可能にし、同時に低い製造コストを
維持することに焦点を置いている。ツインＭＯＮＯＳセ
ルは、共用選択（ワード）ゲートの双方の側壁の上で２
つのコントロールゲートの下にある２つの窒化膜メモリ
セル要素の中にメモリを蓄積する。この方法は、フラッ
トチャネルを有する素子および／又はコントロールゲー
トの下にステップチャネルを有する素子に応用可能であ
る。
コントロールゲートと交差するツインＭＯＮＯＳアレ
イ。本発明は、ビット線およびコントロールゲートがワ
ード線に垂直な同時係属特許出願０９／５９５０５９
（Ｈａｌｏ９９−００２）と比較すると、寄生シート抵
抗を低くして高速を可能にし、同時に低い製造コストを
維持することに焦点を置いている。ツインＭＯＮＯＳセ
ルは、共用選択（ワード）ゲートの双方の側壁の上で２
つのコントロールゲートの下にある２つの窒化膜メモリ
セル要素の中にメモリを蓄積する。この方法は、フラッ
トチャネルを有する素子および／又はコントロールゲー
トの下にステップチャネルを有する素子に応用可能であ
る。
【０００７】（ｉｉｉ）（ｉｉ）における隣接セル内の
共用ビット線が、浅いトレンチ分離（shallow trench i
solation：ＳＴＩ）によって分離され、金属線によるビ
ットへの個別のコンタクトを特徴とするツインＭＯＮＯ
Ｓアレイアーキテクチャ。製造方法は、（ｉｉ）の方法
を利用することができる。これは（ｉｉ）の派生形態で
ある。
共用ビット線が、浅いトレンチ分離（shallow trench i
solation：ＳＴＩ）によって分離され、金属線によるビ
ットへの個別のコンタクトを特徴とするツインＭＯＮＯ
Ｓアレイアーキテクチャ。製造方法は、（ｉｉ）の方法
を利用することができる。これは（ｉｉ）の派生形態で
ある。
【０００８】（ｉｖ）ビット線の１つの側がワードおよ
びコントロールゲート線に平行で、ビット線の他の側が
ワードおよびコントロールゲート線に垂直なツインＭＯ
ＮＯＳアーキテクチャ。ワードおよびコントロールゲー
トへ垂直なビット線のコンタクトプロセスは、シリサイ
ド化されたビット拡散線又はタングステンプラグ線を利
用する。これは、コントロールゲートに垂直なビット線
という新しい概念を（ｉｉ）で部分的に使用する他の形
態である。
びコントロールゲート線に平行で、ビット線の他の側が
ワードおよびコントロールゲート線に垂直なツインＭＯ
ＮＯＳアーキテクチャ。ワードおよびコントロールゲー
トへ垂直なビット線のコンタクトプロセスは、シリサイ
ド化されたビット拡散線又はタングステンプラグ線を利
用する。これは、コントロールゲートに垂直なビット線
という新しい概念を（ｉｉ）で部分的に使用する他の形
態である。
【０００９】本発明の２つの実施形態が開示される。
【００１０】（１）第１の実施形態の独特な特徴は、シ
リサイド化されたビット線、メモリゲート上のキャップ
状窒化膜、およびＳＴＩを有しないフィールド注入分離
である。ワード線は、ビット線およびコントロールゲー
トと交差する。
リサイド化されたビット線、メモリゲート上のキャップ
状窒化膜、およびＳＴＩを有しないフィールド注入分離
である。ワード線は、ビット線およびコントロールゲー
トと交差する。
【００１１】（１−１）メモリゲートイメージおよび論
理（周辺）ゲートは、微細マスクによって画定される。
ここで特徴サイズは、使用されるリソグラフィ装置によ
って提供される最小のサイズである。
理（周辺）ゲートは、微細マスクによって画定される。
ここで特徴サイズは、使用されるリソグラフィ装置によ
って提供される最小のサイズである。
【００１２】（１−２）キャップ状窒化膜を有するメモ
リゲートおよびキャップ状窒化膜を有しない論理ゲート
は、反応性イオンエッチングによって同時に形成され
る。この１回のエッチングを達成するためには、 ＋ マスクプロセスに先立つゲートスタック構造は、上
部から下部へ、メモリ領域では、酸化膜／窒化膜／多結
晶シリコン／ゲート酸化膜、および論理領域では、窒化
膜／酸化膜／多結晶シリコン／ゲート酸化膜である。
リゲートおよびキャップ状窒化膜を有しない論理ゲート
は、反応性イオンエッチングによって同時に形成され
る。この１回のエッチングを達成するためには、 ＋ マスクプロセスに先立つゲートスタック構造は、上
部から下部へ、メモリ領域では、酸化膜／窒化膜／多結
晶シリコン／ゲート酸化膜、および論理領域では、窒化
膜／酸化膜／多結晶シリコン／ゲート酸化膜である。
【００１３】＋ レジスト像を転写するＲＩＥは、多結
晶シリコンの表面で停止する。レジストは除去され、ハ
ードマスク（酸化膜）は多結晶シリコンＲＩＥのために
使用される。
晶シリコンの表面で停止する。レジストは除去され、ハ
ードマスク（酸化膜）は多結晶シリコンＲＩＥのために
使用される。
【００１４】＋ 多結晶シリコンＲＩＥプロセスにおけ
る各々の層のエッチング速度要件は、多結晶シリコン〜
窒化膜＞＞酸化膜である。これは、バルクエッチングに
対してはＣＦ4／Ｏ2の雰囲気で達成可能であり、終点エ
ッチングに対してはＨＢｒ／Ｏ2／Ｃｌ2の雰囲気で達成
可能である。
る各々の層のエッチング速度要件は、多結晶シリコン〜
窒化膜＞＞酸化膜である。これは、バルクエッチングに
対してはＣＦ4／Ｏ2の雰囲気で達成可能であり、終点エ
ッチングに対してはＨＢｒ／Ｏ2／Ｃｌ2の雰囲気で達成
可能である。
【００１５】（１−３）メモリ領域と論理領域との境界
は、多結晶シリコンスペーサを論理側に残さないよう
に、メモリ側のキャップ状窒化膜の上に置かれる。
は、多結晶シリコンスペーサを論理側に残さないよう
に、メモリ側のキャップ状窒化膜の上に置かれる。
【００１６】（１−４）メモリ領域で超短チャネル不純
物プロフィールを達成するため、ＤＳＷ（disposable s
idewall：除去可能な側壁）プロセスが実行される。オ
プションとして、ＤＳＷをエッチングマスクとして使用
することによって、ハーフカットのＯＮＯ合成層がコン
トロールゲートの下に形成される。メモリ領域内のＤＳ
Ｗ形成に使用された論理領域内の下部酸化膜は保存さ
れ、側壁多結晶シリコンを除去するためのエッチング停
止層として使用される。
物プロフィールを達成するため、ＤＳＷ（disposable s
idewall：除去可能な側壁）プロセスが実行される。オ
プションとして、ＤＳＷをエッチングマスクとして使用
することによって、ハーフカットのＯＮＯ合成層がコン
トロールゲートの下に形成される。メモリ領域内のＤＳ
Ｗ形成に使用された論理領域内の下部酸化膜は保存さ
れ、側壁多結晶シリコンを除去するためのエッチング停
止層として使用される。
【００１７】（１−５）ＯＮＯ合成層の形成には、ＩＳ
ＳＧ（In-Situ Steam Generation：装置内発生水蒸気酸
化）が使用される。ＩＳＳＧを使用する下部酸化膜の成
長は、通常の熱酸化膜成長と比較して、はるかに小さな
バーズビークをワードゲートの下に生成する。これは、
読み出し電流を顕著に改善する。ＩＳＳＧは、シリコン
上だけでなく窒化膜の上にも酸化膜を成長させる。窒化
膜上の成長速度は、９５０〜１０００℃で単結晶シリコ
ン上での０．６倍である。従って、キャップ状窒化膜の
上に成長した酸化膜は、それをＯＮＯ合成層の窒化膜か
ら分離する。これは、より良好な絶縁をワードゲートと
コントロールゲートとの間に提供し、またワード線間の
ショートの心配を少なくする。ＯＮＯ合成層の窒化膜
は、８５０℃でのＮＨ3処理の後でＣＶＤによって堆積
される。更に、窒化膜を酸化することによって上部酸化
膜を成長させるため、ＩＳＳＧが使用される。窒化膜の
酸化によって形成された酸化膜は、堆積されたＣＶＤ酸
化膜と比較して品質が良好であるから、メモリ保持時間
が改善され、またプログラム／消去特性が改善される。
ＳＧ（In-Situ Steam Generation：装置内発生水蒸気酸
化）が使用される。ＩＳＳＧを使用する下部酸化膜の成
長は、通常の熱酸化膜成長と比較して、はるかに小さな
バーズビークをワードゲートの下に生成する。これは、
読み出し電流を顕著に改善する。ＩＳＳＧは、シリコン
上だけでなく窒化膜の上にも酸化膜を成長させる。窒化
膜上の成長速度は、９５０〜１０００℃で単結晶シリコ
ン上での０．６倍である。従って、キャップ状窒化膜の
上に成長した酸化膜は、それをＯＮＯ合成層の窒化膜か
ら分離する。これは、より良好な絶縁をワードゲートと
コントロールゲートとの間に提供し、またワード線間の
ショートの心配を少なくする。ＯＮＯ合成層の窒化膜
は、８５０℃でのＮＨ3処理の後でＣＶＤによって堆積
される。更に、窒化膜を酸化することによって上部酸化
膜を成長させるため、ＩＳＳＧが使用される。窒化膜の
酸化によって形成された酸化膜は、堆積されたＣＶＤ酸
化膜と比較して品質が良好であるから、メモリ保持時間
が改善され、またプログラム／消去特性が改善される。
【００１８】（１−６）メモリコントロールゲートを形
成するための多結晶シリコンの垂直反応性エッチング
は、長いＲＩＥによってＯＮＯ絶縁膜を突破し基板シリ
コンへ達してしまうという問題を抱える。メモリ製造の
完了時に、コントロールゲートとワードゲートとの間の
絶縁性は、コントロールゲートの高さに依存する。コン
トロールゲートの上部が窒化膜と多結晶シリコンとの境
界よりも高いとき、絶縁体の厚さは、キャップ状窒化膜
を除去する間に薄くなる。従って、上部のコントロール
ゲート多結晶シリコンは、隣接したワードゲート窒化膜
境界よりも低くなければならない。メモリビット線およ
びソース／ドレイン領域は、エッチングが最初の半分の
間に基板まで突破することがないようにするためにレジ
ストエッチバックプロセスによって保護される。論理ソ
ース／ドレイン領域は、メモリコントロールゲート形成
の間に形成される多結晶シリコンスペーサを使用するこ
とによって画定される。論理領域内の多結晶シリコンス
ペーサは、ソース／ドレインへのイオン注入後にＣＤＥ
によって除去される。
成するための多結晶シリコンの垂直反応性エッチング
は、長いＲＩＥによってＯＮＯ絶縁膜を突破し基板シリ
コンへ達してしまうという問題を抱える。メモリ製造の
完了時に、コントロールゲートとワードゲートとの間の
絶縁性は、コントロールゲートの高さに依存する。コン
トロールゲートの上部が窒化膜と多結晶シリコンとの境
界よりも高いとき、絶縁体の厚さは、キャップ状窒化膜
を除去する間に薄くなる。従って、上部のコントロール
ゲート多結晶シリコンは、隣接したワードゲート窒化膜
境界よりも低くなければならない。メモリビット線およ
びソース／ドレイン領域は、エッチングが最初の半分の
間に基板まで突破することがないようにするためにレジ
ストエッチバックプロセスによって保護される。論理ソ
ース／ドレイン領域は、メモリコントロールゲート形成
の間に形成される多結晶シリコンスペーサを使用するこ
とによって画定される。論理領域内の多結晶シリコンス
ペーサは、ソース／ドレインへのイオン注入後にＣＤＥ
によって除去される。
【００１９】（１−７）ＯＮＯ合成層内のＲＩＥ損傷を
回復し、論理領域内で残りのＯＮＯ窒化膜を酸化膜へ転
化するため、ＩＳＳＧ酸化が次に続く。
回復し、論理領域内で残りのＯＮＯ窒化膜を酸化膜へ転
化するため、ＩＳＳＧ酸化が次に続く。
【００２０】（１−８）ＯＮＯ合成層のイオン注入損傷
を防止するため、メモリソース／ドレイン注入の前に約
２００オングストロームの酸化膜が堆積される。
を防止するため、メモリソース／ドレイン注入の前に約
２００オングストロームの酸化膜が堆積される。
【００２１】（１−９）メモリビット線、メモリコント
ロールゲート、論理ゲート、および論理拡散が、抵抗を
低くするためシリサイド化される。メモリコントロール
ゲートとメモリビット線との間の分離ギャップを十分に
保つため、約３０〜４０ｎｍのＢＰＳＧが、整合的に堆
積される。メモリコントロールゲートの露出領域を拡張
するため、ＢＡＲＣ（bottom anti-reflective coatin
g：下部反射防止膜）／レジストエッチバックを使用し
て、コントロールゲート上のＢＰＳＧがウエットエッチ
ングによって除去される。シリサイド領域は、後続の酸
化膜スペーサエッチングによって画定される。
ロールゲート、論理ゲート、および論理拡散が、抵抗を
低くするためシリサイド化される。メモリコントロール
ゲートとメモリビット線との間の分離ギャップを十分に
保つため、約３０〜４０ｎｍのＢＰＳＧが、整合的に堆
積される。メモリコントロールゲートの露出領域を拡張
するため、ＢＡＲＣ（bottom anti-reflective coatin
g：下部反射防止膜）／レジストエッチバックを使用し
て、コントロールゲート上のＢＰＳＧがウエットエッチ
ングによって除去される。シリサイド領域は、後続の酸
化膜スペーサエッチングによって画定される。
【００２２】（１−１０）約５０００オングストローム
の厚い酸化膜が、シリサイド化された構造の上に堆積さ
れる。約１５００〜２０００オングストロームの窒化膜
が堆積され、ダミーのパターンは、ＣＭＰのエッチング
ストップとして論理領域に残される。
の厚い酸化膜が、シリサイド化された構造の上に堆積さ
れる。約１５００〜２０００オングストロームの窒化膜
が堆積され、ダミーのパターンは、ＣＭＰのエッチング
ストップとして論理領域に残される。
【００２３】（２）第２の実施形態は、次の様相で第１
の実施形態と異なる。即ち、ポリサイドゲート、例え
ば、タングステン／窒化タングステン／多結晶シリコン
のスタック又は多結晶シリコンゲート、キャップ状窒化
膜、ＳＴＩ分離、ローカル配線（長いコンタクト）プロ
セス、および自己整合コンタクト並びに金属ビット線。
ビット線は、ワード線およびコントロールゲートと交差
する。ＳＴＩによって分離された隣接ビットが長いコン
タクトによって交互に接続されるか、隣接ビットが長方
形でＳＴＩマスク上で接続される。
の実施形態と異なる。即ち、ポリサイドゲート、例え
ば、タングステン／窒化タングステン／多結晶シリコン
のスタック又は多結晶シリコンゲート、キャップ状窒化
膜、ＳＴＩ分離、ローカル配線（長いコンタクト）プロ
セス、および自己整合コンタクト並びに金属ビット線。
ビット線は、ワード線およびコントロールゲートと交差
する。ＳＴＩによって分離された隣接ビットが長いコン
タクトによって交互に接続されるか、隣接ビットが長方
形でＳＴＩマスク上で接続される。
【００２４】（２−１）コーナーの丸めから開放される
ように、ＳＴＩ像は長方形の代わりに線の形状でプリン
トされる。マスク上の長方形ＳＴＩのコーナーは、図６
Ａで示されるように、リソグラフィプロセスを介して丸
くされる。それは、図６Ａ−２で示されるように、オー
バレイミスアライメントに関連した新たな漏れ電流を生
成するかも知れない。本発明において、ＳＴＩおよび能
動領域は、コーナーの丸めおよびオーバレイミスアライ
メントに起因する漏れ電流効果を避けるため、ラインア
ンドスペースとしてプリントされる。隣接した４つのメ
モリビットは、共通拡散領域および正方形コンタクトを
とる代わりに長方形コンタクトによって相互に接続され
る。平行に走る活性化領域線は、ローカル配線（長いコ
ンタクト）プロセスで島の形状に等しくなるように接続
される。
ように、ＳＴＩ像は長方形の代わりに線の形状でプリン
トされる。マスク上の長方形ＳＴＩのコーナーは、図６
Ａで示されるように、リソグラフィプロセスを介して丸
くされる。それは、図６Ａ−２で示されるように、オー
バレイミスアライメントに関連した新たな漏れ電流を生
成するかも知れない。本発明において、ＳＴＩおよび能
動領域は、コーナーの丸めおよびオーバレイミスアライ
メントに起因する漏れ電流効果を避けるため、ラインア
ンドスペースとしてプリントされる。隣接した４つのメ
モリビットは、共通拡散領域および正方形コンタクトを
とる代わりに長方形コンタクトによって相互に接続され
る。平行に走る活性化領域線は、ローカル配線（長いコ
ンタクト）プロセスで島の形状に等しくなるように接続
される。
【００２５】（２−２）メモリおよび論理（周辺）ゲー
トは、１つの微細マスクによって画定される。
トは、１つの微細マスクによって画定される。
【００２６】（２−３）ゲート構造は、次の通りであ
る。
る。
【００２７】キャップ状窒化膜−Ｗ／ＷＮ−多結晶シリ
コン−ゲート酸化膜 Ｗ／ＷＮ側壁上の酸化シリコンは、電圧破壊を生じる可
能性があるので、側壁を窒化シリコンでラップして、酸
化シリコンの形成を防止しなければならない。レジスト
像は、通常のリソグラフィプロセスを使用してゲートス
タック上にプリントされ、キャップ状窒化膜およびＷ／
ＷＮへ転写され、多結晶シリコンの表面で停止する。そ
の次に、Ｏ2アッシングを使用するフォトレジストの除
去が続く。Ｗ／ＷＮをラップするため約１００オングス
トロームの窒化膜が堆積され、次に多結晶シリコンの垂
直反応性イオンエッチングが続く。メモリおよび論理ゲ
ートは、通常のＣＭＯＳプロセスによってプリントおよ
びエッチングされる。
コン−ゲート酸化膜 Ｗ／ＷＮ側壁上の酸化シリコンは、電圧破壊を生じる可
能性があるので、側壁を窒化シリコンでラップして、酸
化シリコンの形成を防止しなければならない。レジスト
像は、通常のリソグラフィプロセスを使用してゲートス
タック上にプリントされ、キャップ状窒化膜およびＷ／
ＷＮへ転写され、多結晶シリコンの表面で停止する。そ
の次に、Ｏ2アッシングを使用するフォトレジストの除
去が続く。Ｗ／ＷＮをラップするため約１００オングス
トロームの窒化膜が堆積され、次に多結晶シリコンの垂
直反応性イオンエッチングが続く。メモリおよび論理ゲ
ートは、通常のＣＭＯＳプロセスによってプリントおよ
びエッチングされる。
【００２８】（２−４）メモリ領域と論理領域との境界
は、多結晶シリコンスペーサを論理側に残さないよう
に、メモリ側のキャップ状窒化膜の上に置かれる。
は、多結晶シリコンスペーサを論理側に残さないよう
に、メモリ側のキャップ状窒化膜の上に置かれる。
【００２９】（２−５）メモリ領域内の超短チャネルの
ために不純物プロフィールを達成するため、また窒化膜
のエッジを、Ｎ＋領域からコントロールゲートの下のＮ
−領域へオフセットして、より良好な電荷保持特性およ
び書き換え可能数を獲得するため、ＤＳＷプロセスが実
行される。書き換え可能数要件が免除されるためＤＳＷ
による窒化膜のカットが必要でなければ、ＤＳＷプロセ
スはオプションである。
ために不純物プロフィールを達成するため、また窒化膜
のエッジを、Ｎ＋領域からコントロールゲートの下のＮ
−領域へオフセットして、より良好な電荷保持特性およ
び書き換え可能数を獲得するため、ＤＳＷプロセスが実
行される。書き換え可能数要件が免除されるためＤＳＷ
による窒化膜のカットが必要でなければ、ＤＳＷプロセ
スはオプションである。
【００３０】（２−６）ＯＮＯ合成層を形成するため
に、ＩＳＳＧ（装置内発生水蒸気酸化）が使用される。
ＩＳＳＧによる下部酸化膜の成長は、従来の熱酸化膜成
長と比較して、はるかに小さなバーズビークをワードゲ
ートの下に生成する。これは、酸化の間に多結晶シリコ
ンのバーズビークが最小化されることに起因して、読み
出し電流を顕著に改善する。ＩＳＳＧは、シリコン上だ
けでなく窒化膜の上にも酸化膜を成長させる。窒化膜上
の成長速度は、単結晶シリコン上での０．６倍である。
ＯＮＯ合成層の窒化膜は、８５０℃でのＮＨ3処理の後
でＣＶＤによって堆積される。更に、窒化膜を酸化して
上部酸化膜を成長させるためにＩＳＳＧが使用される。
ＩＳＳＧ酸化膜は、ＣＶＤ酸化膜よりも品質が高いの
で、窒化膜からのコントロールゲートの漏れは、堆積膜
と比較して低減し、メモリ保持時間が改善される。
に、ＩＳＳＧ（装置内発生水蒸気酸化）が使用される。
ＩＳＳＧによる下部酸化膜の成長は、従来の熱酸化膜成
長と比較して、はるかに小さなバーズビークをワードゲ
ートの下に生成する。これは、酸化の間に多結晶シリコ
ンのバーズビークが最小化されることに起因して、読み
出し電流を顕著に改善する。ＩＳＳＧは、シリコン上だ
けでなく窒化膜の上にも酸化膜を成長させる。窒化膜上
の成長速度は、単結晶シリコン上での０．６倍である。
ＯＮＯ合成層の窒化膜は、８５０℃でのＮＨ3処理の後
でＣＶＤによって堆積される。更に、窒化膜を酸化して
上部酸化膜を成長させるためにＩＳＳＧが使用される。
ＩＳＳＧ酸化膜は、ＣＶＤ酸化膜よりも品質が高いの
で、窒化膜からのコントロールゲートの漏れは、堆積膜
と比較して低減し、メモリ保持時間が改善される。
【００３１】（２−７）メモリコントロールゲートを形
成する多結晶シリコンの垂直反応性イオンエッチング
は、高さをワードゲートの半分まで低くするため延長さ
れる。エッチングの最初の半分の間にエッチングがＯＮ
Ｏを突破して基板へ達するのを防止するため、メモリビ
ット線およびソース／ドレイン領域はレジストエッチバ
ックプロセスによって保護される。論理ソース／ドレイ
ン領域は、多結晶シリコンスペーサを使用することによ
って画定される。論理領域内の多結晶シリコンスペーサ
は、ソース／ドレインイオン注入の後でＣＤＥによって
除去される。
成する多結晶シリコンの垂直反応性イオンエッチング
は、高さをワードゲートの半分まで低くするため延長さ
れる。エッチングの最初の半分の間にエッチングがＯＮ
Ｏを突破して基板へ達するのを防止するため、メモリビ
ット線およびソース／ドレイン領域はレジストエッチバ
ックプロセスによって保護される。論理ソース／ドレイ
ン領域は、多結晶シリコンスペーサを使用することによ
って画定される。論理領域内の多結晶シリコンスペーサ
は、ソース／ドレインイオン注入の後でＣＤＥによって
除去される。
【００３２】（２−８）メモリ領域内のコントロールゲ
ート多結晶シリコンの下にあるＯＮＯ合成層の露出され
たエッジにおけるＲＩＥ損傷を回復するため、また論理
領域内で残りのＯＮＯ窒化膜を酸化膜へ完全に転化する
ため、ＩＳＳＧ酸化が続く。
ート多結晶シリコンの下にあるＯＮＯ合成層の露出され
たエッジにおけるＲＩＥ損傷を回復するため、また論理
領域内で残りのＯＮＯ窒化膜を酸化膜へ完全に転化する
ため、ＩＳＳＧ酸化が続く。
【００３３】（２−９）ＯＮＯ合成層のイオン注入損傷
を防止するため、メモリソース／ドレイン注入に先立っ
て約２００オングストロームの酸化膜が堆積される。
を防止するため、メモリソース／ドレイン注入に先立っ
て約２００オングストロームの酸化膜が堆積される。
【００３４】（２−１０）ＢＡＲＣおよびフォトレジス
トが基板の上に適用される。メモリ領域上のフォトレジ
ストが開かれ、通常のリソグラフィプロセスを使用して
論理領域がマスクされ、次にＯ2ＲＩＥを使用するＢＡ
ＲＣ／フォトレジストエッチバック、およびコントロー
ルゲートシリコン並びにワードゲートシリコンを露出さ
せる酸化膜スペーサエッチングが続く。拡散領域上の酸
化膜は、拡散領域シリコンを露出させないように、残り
のＢＡＲＣによって保護される。論理ゲートおよび論理
拡散領域上の酸化膜を除去した後、露出された全てのシ
リコンの上でシリサイド化が起こる。
トが基板の上に適用される。メモリ領域上のフォトレジ
ストが開かれ、通常のリソグラフィプロセスを使用して
論理領域がマスクされ、次にＯ2ＲＩＥを使用するＢＡ
ＲＣ／フォトレジストエッチバック、およびコントロー
ルゲートシリコン並びにワードゲートシリコンを露出さ
せる酸化膜スペーサエッチングが続く。拡散領域上の酸
化膜は、拡散領域シリコンを露出させないように、残り
のＢＡＲＣによって保護される。論理ゲートおよび論理
拡散領域上の酸化膜を除去した後、露出された全てのシ
リコンの上でシリサイド化が起こる。
【００３５】（２−１１）コントロールゲートの幅とス
ペーサ酸化膜の厚さとの差よりも厚い窒化膜を堆積する
ことによって、自己整合コンタクト（self-aligned con
tact：ＳＡＣ）が可能になる。ＳＡＣは、セルのサイズ
を縮小することができ、時には半分にする。
ペーサ酸化膜の厚さとの差よりも厚い窒化膜を堆積する
ことによって、自己整合コンタクト（self-aligned con
tact：ＳＡＣ）が可能になる。ＳＡＣは、セルのサイズ
を縮小することができ、時には半分にする。
【００３６】（２−１２）（２−１）で言及される共通
コンタクトを有する２つの活性領域を接続するため、ロ
ーカル配線（長いコンタクト）プロセスが、酸化膜の堆
積および酸化膜のＣＭＰに続く。ＳＡＣを使用して、２
つの活性領域へのバーコンタクトが形成される。長いコ
ンタクトを使用して、窒化チタンおよびタングステンが
バーコンタクトの中に充填され、次にタングステンのＣ
ＭＰが続く。
コンタクトを有する２つの活性領域を接続するため、ロ
ーカル配線（長いコンタクト）プロセスが、酸化膜の堆
積および酸化膜のＣＭＰに続く。ＳＡＣを使用して、２
つの活性領域へのバーコンタクトが形成される。長いコ
ンタクトを使用して、窒化チタンおよびタングステンが
バーコンタクトの中に充填され、次にタングステンのＣ
ＭＰが続く。
【００３７】（２−１３）酸化膜の堆積に続いて、ロー
カル配線（長いコンタクト）と最初の金属配線とを接続
するコンタクト孔が開かれる。コンタクトは、窒化チタ
ンおよびタングステンでプラグされる。次に、ＣＭＰが
過剰の窒化チタンおよびタングステンを除去する。その
次に、通常の金属配線プロセスが続く。
カル配線（長いコンタクト）と最初の金属配線とを接続
するコンタクト孔が開かれる。コンタクトは、窒化チタ
ンおよびタングステンでプラグされる。次に、ＣＭＰが
過剰の窒化チタンおよびタングステンを除去する。その
次に、通常の金属配線プロセスが続く。
【００３８】（３）第３の実施形態は、次の点で第２の
実施形態と異なる。即ち、長いコンタクトの不在、およ
び隣接のセルによって共用される金属ビット線の不在。
ＳＴＩによって分離される隣接セルは、第２の実施形態
のようにはブリッジされない。デュアル金属ビット線
は、各々のセルごとにワード線と交差し、各々の金属線
は１つおきの拡散ビットとコンタクトする。
実施形態と異なる。即ち、長いコンタクトの不在、およ
び隣接のセルによって共用される金属ビット線の不在。
ＳＴＩによって分離される隣接セルは、第２の実施形態
のようにはブリッジされない。デュアル金属ビット線
は、各々のセルごとにワード線と交差し、各々の金属線
は１つおきの拡散ビットとコンタクトする。
【００３９】（４）第４の実施形態は、次の様相で第２
の実施形態と異なる。即ち、ワード線に平行して、交互
に連続しＳＴＩによって分離された拡散。第２の実施形
態での長いコンタクトの代わりに、長方形のＳＴＩマス
ク又は長いタングステン埋め込み配線を使用して、連続
した拡散線が形成される。埋め込まれたタングステンを
有する連続拡散線は、ソース線として使用され、ワード
線およびコントロールゲートと平行している。金属ビッ
ト線は、ワード線と交差してＳＴＩ分離拡散領域上の拡
散ビットとコンタクトする。
の実施形態と異なる。即ち、ワード線に平行して、交互
に連続しＳＴＩによって分離された拡散。第２の実施形
態での長いコンタクトの代わりに、長方形のＳＴＩマス
ク又は長いタングステン埋め込み配線を使用して、連続
した拡散線が形成される。埋め込まれたタングステンを
有する連続拡散線は、ソース線として使用され、ワード
線およびコントロールゲートと平行している。金属ビッ
ト線は、ワード線と交差してＳＴＩ分離拡散領域上の拡
散ビットとコンタクトする。
【００４０】
【発明の実施の形態】本発明の第１の実施形態のプロセ
スは、図１Ａ〜図１Ｒおよび図５Ａ〜図５Ｌに示され
る。第１の実施形態では、図５Ｆおよび図５Ｇで示され
るように、ビット線ＢＬはコントロールゲートＣＧと平
行に走り、ワード線はコントロールゲートおよびビット
線と垂直に走る。ＳＴＩ（浅いトレンチ分離）は、メモ
リセルの分離には使用されず、ＣＭＯＳ論理回路および
周辺回路で使用される。メモリセルは、図５Ｃおよび図
５Ｄで示されるように、ワード線の形成後にフィールド
イオン注入１０６によって分離される。
スは、図１Ａ〜図１Ｒおよび図５Ａ〜図５Ｌに示され
る。第１の実施形態では、図５Ｆおよび図５Ｇで示され
るように、ビット線ＢＬはコントロールゲートＣＧと平
行に走り、ワード線はコントロールゲートおよびビット
線と垂直に走る。ＳＴＩ（浅いトレンチ分離）は、メモ
リセルの分離には使用されず、ＣＭＯＳ論理回路および
周辺回路で使用される。メモリセルは、図５Ｃおよび図
５Ｄで示されるように、ワード線の形成後にフィールド
イオン注入１０６によって分離される。
【００４１】図１Ａ〜図１Ｃは、第１の実施形態に従っ
て完成したＭＯＮＯＳ素子を示す。フィールド注入は、
メモリ領域内でメモリセル分離（図示されていない）を
提供する。シリサイド化（１５２）された論理ゲート／
１４１および隣接のシリサイド化（１５３）されたソー
ス／ドレイン領域１０５は、論理領域内に形成される。
メモリ領域では、メモリゲート１４０および隣接のシリ
サイド化されたソース／ドレイン領域１０３が形成され
る。コントロールゲート１４２は、酸化膜−窒化膜−酸
化膜（ＯＮＯ）の層１２２／１３１／１２３によってメ
モリゲートから分離されて、メモリゲート１４０の側壁
の上に形成される。図１Ｒの直交図に示されるシリサイ
ド化（１５４）されたワード線１４４は、メモリゲート
とコンタクトする。
て完成したＭＯＮＯＳ素子を示す。フィールド注入は、
メモリ領域内でメモリセル分離（図示されていない）を
提供する。シリサイド化（１５２）された論理ゲート／
１４１および隣接のシリサイド化（１５３）されたソー
ス／ドレイン領域１０５は、論理領域内に形成される。
メモリ領域では、メモリゲート１４０および隣接のシリ
サイド化されたソース／ドレイン領域１０３が形成され
る。コントロールゲート１４２は、酸化膜−窒化膜−酸
化膜（ＯＮＯ）の層１２２／１３１／１２３によってメ
モリゲートから分離されて、メモリゲート１４０の側壁
の上に形成される。図１Ｒの直交図に示されるシリサイ
ド化（１５４）されたワード線１４４は、メモリゲート
とコンタクトする。
【００４２】ここで、ＭＯＮＯＳ素子の製造方法の第１
実施形態を説明する。図１Ａに示されるように、メモリ
ワードゲート上のキャップ状窒化膜１３０は、ワード線
を画定するために必要であるが、論理／周辺区域内の論
理ゲート１４１上のキャップ状窒化膜は、ゲートをシリ
サイド化してシート抵抗を低減させるために除去されな
ければならない。論理領域内のＳＴＩ、Ｐウエル、およ
びＮウエルは、通常のＣＭＯＳ処理におけるように最初
に半導体基板１００の中に形成されるが、図面には示さ
れない。
実施形態を説明する。図１Ａに示されるように、メモリ
ワードゲート上のキャップ状窒化膜１３０は、ワード線
を画定するために必要であるが、論理／周辺区域内の論
理ゲート１４１上のキャップ状窒化膜は、ゲートをシリ
サイド化してシート抵抗を低減させるために除去されな
ければならない。論理領域内のＳＴＩ、Ｐウエル、およ
びＮウエルは、通常のＣＭＯＳ処理におけるように最初
に半導体基板１００の中に形成されるが、図面には示さ
れない。
【００４３】１００〜２００ｎｍの窒化膜１３０を有す
るツインＭＯＮＯＳメモリのワードゲート１４０、およ
びキャップ状窒化膜を有しない周辺および／又は論理制
御回路の多結晶シリコンゲート１４１が、同時に画定さ
れる。メモリゲート酸化シリコンおよび低電圧論理ゲー
ト酸化シリコンが、図１Ｄの符号１２０で示されるよう
に約２〜１０ｎｍの厚さに形成される。高電圧論理素子
のゲート酸化シリコンの厚さは、印加される電圧の要件
に依存して調節される。次に、図１Ｄの多結晶シリコン
１４０が、化学気相成長法（ＣＶＤ）によって、約１５
０〜２５０ｎｍの厚さに堆積される。図１Ｄの酸化シリ
コン膜１２６は、ＣＶＤによって約３０ｎｍの厚さに堆
積される。これは、後に多結晶シリコンをエッチングす
る際に、ｎ−／ｐ−ＭＯＳへのエッチングストッパとし
て使用される。メモリセルアレイ上の酸化膜は、図１Ｄ
に示されるように、リソグラフィマスクおよびドライエ
ッチングを使用して除去される。図１Ｄの窒化シリコン
膜１３０は、ＣＶＤによって約１００〜２００ｎｍの厚
さに堆積される。これは、後の化学的機械的ポリッシン
グ（ＣＭＰ）においてエッチストップ層として使用され
る。図１Ｄの酸化シリコン膜１２７は、ＣＶＤによって
約３０ｎｍの厚さに堆積され、メモリ領域上ではマスク
して論理領域上ではエッチングによって除去される。酸
化シリコン膜１２７は、多結晶シリコンゲートを画定す
る間、ハードマスクとして使用されるであろう。結果と
して、図１Ｄに示されるように、酸化膜−窒化膜−多結
晶シリコン−ゲート酸化膜がメモリ領域にスタックさ
れ、窒化膜−酸化膜−多結晶シリコン−ゲート酸化膜が
論理領域にスタックされる。
るツインＭＯＮＯＳメモリのワードゲート１４０、およ
びキャップ状窒化膜を有しない周辺および／又は論理制
御回路の多結晶シリコンゲート１４１が、同時に画定さ
れる。メモリゲート酸化シリコンおよび低電圧論理ゲー
ト酸化シリコンが、図１Ｄの符号１２０で示されるよう
に約２〜１０ｎｍの厚さに形成される。高電圧論理素子
のゲート酸化シリコンの厚さは、印加される電圧の要件
に依存して調節される。次に、図１Ｄの多結晶シリコン
１４０が、化学気相成長法（ＣＶＤ）によって、約１５
０〜２５０ｎｍの厚さに堆積される。図１Ｄの酸化シリ
コン膜１２６は、ＣＶＤによって約３０ｎｍの厚さに堆
積される。これは、後に多結晶シリコンをエッチングす
る際に、ｎ−／ｐ−ＭＯＳへのエッチングストッパとし
て使用される。メモリセルアレイ上の酸化膜は、図１Ｄ
に示されるように、リソグラフィマスクおよびドライエ
ッチングを使用して除去される。図１Ｄの窒化シリコン
膜１３０は、ＣＶＤによって約１００〜２００ｎｍの厚
さに堆積される。これは、後の化学的機械的ポリッシン
グ（ＣＭＰ）においてエッチストップ層として使用され
る。図１Ｄの酸化シリコン膜１２７は、ＣＶＤによって
約３０ｎｍの厚さに堆積され、メモリ領域上ではマスク
して論理領域上ではエッチングによって除去される。酸
化シリコン膜１２７は、多結晶シリコンゲートを画定す
る間、ハードマスクとして使用されるであろう。結果と
して、図１Ｄに示されるように、酸化膜−窒化膜−多結
晶シリコン−ゲート酸化膜がメモリ領域にスタックさ
れ、窒化膜−酸化膜−多結晶シリコン−ゲート酸化膜が
論理領域にスタックされる。
【００４４】図１Ｅのフォトレジスト像１９０は、スタ
ックの上で通常のフォトリソグラフィを使用してパター
ン化され、多結晶シリコンの表面で停止する反応性イオ
ンエッチング（ＲＩＥ）によって誘電体層の中へ転写さ
れる。その後、酸素アッシングによりフォトレジストが
除去される。メモリおよび論理ゲートは、多結晶シリコ
ンの上で図１Ｆの誘電体層パターン１２６および１２７
をエッチマスクとして使用する多結晶シリコンのＲＩＥ
によって形成される。ここで、窒化シリコンのエッチン
グ速度は多結晶シリコンのエッチング速度に近く、酸化
シリコンのエッチング速度は、多結晶シリコンのエッチ
ング速度よりも非常に遅い。窒化シリコン１３０は、論
理領域の中で多結晶シリコン１４０のエッチングの間に
除去され、そのエッチングは上部酸化膜１２６、１２７
およびゲート酸化膜１２０で停止する。典型的なエッチ
ング雰囲気は、バルクエッチングに対してはＣＦ4／Ｏ2
であり、終点に対してはエッチング速度の要件を達成す
るためにＨＢｒ／Ｏ2／Ｃｌ2系である。この段階で得ら
れた構造は、図１Ｆに示される。残りの酸化膜１２０
は、緩やかにエッチングして除去される。
ックの上で通常のフォトリソグラフィを使用してパター
ン化され、多結晶シリコンの表面で停止する反応性イオ
ンエッチング（ＲＩＥ）によって誘電体層の中へ転写さ
れる。その後、酸素アッシングによりフォトレジストが
除去される。メモリおよび論理ゲートは、多結晶シリコ
ンの上で図１Ｆの誘電体層パターン１２６および１２７
をエッチマスクとして使用する多結晶シリコンのＲＩＥ
によって形成される。ここで、窒化シリコンのエッチン
グ速度は多結晶シリコンのエッチング速度に近く、酸化
シリコンのエッチング速度は、多結晶シリコンのエッチ
ング速度よりも非常に遅い。窒化シリコン１３０は、論
理領域の中で多結晶シリコン１４０のエッチングの間に
除去され、そのエッチングは上部酸化膜１２６、１２７
およびゲート酸化膜１２０で停止する。典型的なエッチ
ング雰囲気は、バルクエッチングに対してはＣＦ4／Ｏ2
であり、終点に対してはエッチング速度の要件を達成す
るためにＨＢｒ／Ｏ2／Ｃｌ2系である。この段階で得ら
れた構造は、図１Ｆに示される。残りの酸化膜１２０
は、緩やかにエッチングして除去される。
【００４５】図１Ｇの約１０〜２０ｎｍの酸化シリコン
膜１２８は、図１Ｈのホウ素イオン注入１０１をオフセ
ットしてコントロールゲートの下のしきい値電圧（Ｖ
ｔ）を調節するため、ＣＶＤによって堆積される。この
段階で、通常のＣＭＯＳプロセスと同じようにフォトレ
ジストマスクを使用して、論理領域内のＬＤＤ（lightl
y doped drain：軽くドープされたドレイン）イオン注
入を実行し、論理ＬＤＤ構造１０４を形成する。除去可
能な側壁（ＤＳＷ）スペーサは、超短チャネル幅を制御
良く画定するために形成される。図１Ｇに示されるよう
に、多結晶シリコン、窒化シリコン、又はボロフォスフ
ォシリケイトグラス（boro-phospho silicate glass、
ＢＰＳＧ）を含む約３０〜５０ｎｍの薄い層１８０が整
合的に堆積され、ＤＳＷ層が異方的にエッチングされ
て、メモリワードゲートの双方の側に除去可能な側壁ス
ペーサが形成される。
膜１２８は、図１Ｈのホウ素イオン注入１０１をオフセ
ットしてコントロールゲートの下のしきい値電圧（Ｖ
ｔ）を調節するため、ＣＶＤによって堆積される。この
段階で、通常のＣＭＯＳプロセスと同じようにフォトレ
ジストマスクを使用して、論理領域内のＬＤＤ（lightl
y doped drain：軽くドープされたドレイン）イオン注
入を実行し、論理ＬＤＤ構造１０４を形成する。除去可
能な側壁（ＤＳＷ）スペーサは、超短チャネル幅を制御
良く画定するために形成される。図１Ｇに示されるよう
に、多結晶シリコン、窒化シリコン、又はボロフォスフ
ォシリケイトグラス（boro-phospho silicate glass、
ＢＰＳＧ）を含む約３０〜５０ｎｍの薄い層１８０が整
合的に堆積され、ＤＳＷ層が異方的にエッチングされ
て、メモリワードゲートの双方の側に除去可能な側壁ス
ペーサが形成される。
【００４６】論理領域は、後続のＬＤＤイオン注入を遮
蔽するため、フォトレジスト１９１でカバーされる。こ
こで、図１Ｈで示されるように、メモリとロジックとの
間のフォトレジスト境界は、多結晶シリコン上のメモリ
領域のエッジに取られる。図１ＧのＬＤＤ領域１０２に
は、ヒ素のようなｎ型ドーパントが注入される。典型的
なＡｓ注入条件は、１０〜２０ｋｅＶのエネルギーおよ
び約５Ｅ１３〜１Ｅ１４原子／ｃｍ2のドーズ量であ
る。ＤＳＷは、Ｏ2アッシングで論理領域上のフォトレ
ジストマスクを除去した後で、ＣＤＥ又はウエットエッ
チングによって除去される。論理領域をフォトレジスト
でマスクして、ｐ型のドーパントが注入され、残りの酸
化シリコンの厚さがワードゲート側壁の上にオフセット
される。ＢＦ 2が、３０ｋｅＶのエネルギーおよび約
１．２〜２．５Ｅ１３原子／ｃｍ2のドーズ量で注入さ
れ、図１Ｈのコントロールゲートチャネル領域１０１が
形成される。メモリ領域内の酸化膜１２８は、ウエット
又はドライエッチングによって緩やかに除去され、論理
領域上のフォトレジストは除去される。
蔽するため、フォトレジスト１９１でカバーされる。こ
こで、図１Ｈで示されるように、メモリとロジックとの
間のフォトレジスト境界は、多結晶シリコン上のメモリ
領域のエッジに取られる。図１ＧのＬＤＤ領域１０２に
は、ヒ素のようなｎ型ドーパントが注入される。典型的
なＡｓ注入条件は、１０〜２０ｋｅＶのエネルギーおよ
び約５Ｅ１３〜１Ｅ１４原子／ｃｍ2のドーズ量であ
る。ＤＳＷは、Ｏ2アッシングで論理領域上のフォトレ
ジストマスクを除去した後で、ＣＤＥ又はウエットエッ
チングによって除去される。論理領域をフォトレジスト
でマスクして、ｐ型のドーパントが注入され、残りの酸
化シリコンの厚さがワードゲート側壁の上にオフセット
される。ＢＦ 2が、３０ｋｅＶのエネルギーおよび約
１．２〜２．５Ｅ１３原子／ｃｍ2のドーズ量で注入さ
れ、図１Ｈのコントロールゲートチャネル領域１０１が
形成される。メモリ領域内の酸化膜１２８は、ウエット
又はドライエッチングによって緩やかに除去され、論理
領域上のフォトレジストは除去される。
【００４７】最近開発されたＩＳＳＧ（装置内発生水蒸
気酸化）装置は、シリコン上だけでなく窒化シリコン上
にも二酸化シリコンを成長させる。単結晶シリコン上の
酸化膜成長速度が１であるとき、窒化シリコン上の酸化
膜成長速度は０．６である。酸化膜降伏電圧によって測
定されたＩＳＳＧ酸化膜の品質は、ＣＶＤ酸化膜よりも
良好である。酸化膜−窒化膜−酸化膜（ＯＮＯ）１２３
−１３１−１２２の合成層は、ＩＳＳＧ酸化を使用して
形成される。図１Ｊの下部酸化膜１２２は、ＩＳＳＧを
使用して約３．０〜５．０ｎｍの厚さに成膜される。Ｉ
ＳＳＧは、通常の熱酸化膜成長と比較して、メモリワー
ドゲートのエッジの下でバーズビークを小さくする。キ
ャップ状窒化膜１３０の側壁上で成長する酸化膜は、Ｏ
ＮＯ合成層の窒化膜からキャップ状窒化膜を分離する。
８５０℃を超えるＮＨ3雰囲気で下部酸化膜を前処理す
ると、ＣＶＤによって均一の窒化膜が堆積される。ＣＶ
Ｄによって堆積された図１Ｊの窒化シリコン膜１３１
は、約６〜９ｎｍの厚さを有する。合成層の残りの窒化
膜の厚さは、ＩＳＳＧ酸化の後で約３〜６ｎｍへ縮小さ
れる。例えば、４．５ｎｍのＩＳＳＧ酸化の後では、
７．０ｎｍの窒化膜は４．５ｎｍへ縮小される。７５Å
の窒化膜は、ＩＳＳＧ酸化の後では４５Åの窒化膜／４
５Åの上部酸化膜へ転化する。
気酸化）装置は、シリコン上だけでなく窒化シリコン上
にも二酸化シリコンを成長させる。単結晶シリコン上の
酸化膜成長速度が１であるとき、窒化シリコン上の酸化
膜成長速度は０．６である。酸化膜降伏電圧によって測
定されたＩＳＳＧ酸化膜の品質は、ＣＶＤ酸化膜よりも
良好である。酸化膜−窒化膜−酸化膜（ＯＮＯ）１２３
−１３１−１２２の合成層は、ＩＳＳＧ酸化を使用して
形成される。図１Ｊの下部酸化膜１２２は、ＩＳＳＧを
使用して約３．０〜５．０ｎｍの厚さに成膜される。Ｉ
ＳＳＧは、通常の熱酸化膜成長と比較して、メモリワー
ドゲートのエッジの下でバーズビークを小さくする。キ
ャップ状窒化膜１３０の側壁上で成長する酸化膜は、Ｏ
ＮＯ合成層の窒化膜からキャップ状窒化膜を分離する。
８５０℃を超えるＮＨ3雰囲気で下部酸化膜を前処理す
ると、ＣＶＤによって均一の窒化膜が堆積される。ＣＶ
Ｄによって堆積された図１Ｊの窒化シリコン膜１３１
は、約６〜９ｎｍの厚さを有する。合成層の残りの窒化
膜の厚さは、ＩＳＳＧ酸化の後で約３〜６ｎｍへ縮小さ
れる。例えば、４．５ｎｍのＩＳＳＧ酸化の後では、
７．０ｎｍの窒化膜は４．５ｎｍへ縮小される。７５Å
の窒化膜は、ＩＳＳＧ酸化の後では４５Åの窒化膜／４
５Åの上部酸化膜へ転化する。
【００４８】図１Ｋのメモリコントロールゲート１４２
は、メモリワードゲートの側壁スペーサとして形成され
る。コントロールゲートの高さは、ワードゲート多結晶
シリコンよりも低く設計される。キャップ状窒化膜は後
で除去され、多結晶シリコンがその場所に置かれること
になる。窒化膜上の酸化膜の成長は、多結晶シリコン上
よりも非常に遅いので、窒化膜のサイドキャップ上の誘
電体層の厚さは、コントロールゲートとワードゲートと
の間に必要な電圧に耐えるには十分でない。充填される
ワードゲートとコントロールゲートとの間の降伏電圧の
低下を避けるため、コントロールゲートの多結晶シリコ
ンエッチングは、コントロールゲートの肩が窒化膜界面
よりも、充分に低くなるまで延長されるが、過剰に延長
されたオーバエッチングは、拡散領域にまで突き抜けて
しまう。多結晶シリコンスペーサエッチングの間に、拡
散領域に突き抜けないようにすることが必要である。
は、メモリワードゲートの側壁スペーサとして形成され
る。コントロールゲートの高さは、ワードゲート多結晶
シリコンよりも低く設計される。キャップ状窒化膜は後
で除去され、多結晶シリコンがその場所に置かれること
になる。窒化膜上の酸化膜の成長は、多結晶シリコン上
よりも非常に遅いので、窒化膜のサイドキャップ上の誘
電体層の厚さは、コントロールゲートとワードゲートと
の間に必要な電圧に耐えるには十分でない。充填される
ワードゲートとコントロールゲートとの間の降伏電圧の
低下を避けるため、コントロールゲートの多結晶シリコ
ンエッチングは、コントロールゲートの肩が窒化膜界面
よりも、充分に低くなるまで延長されるが、過剰に延長
されたオーバエッチングは、拡散領域にまで突き抜けて
しまう。多結晶シリコンスペーサエッチングの間に、拡
散領域に突き抜けないようにすることが必要である。
【００４９】図１Ｋのインシトゥリン・ドープ多結晶シ
リコン１４２は、ＣＶＤによって約６０〜１００ｎｍの
厚さに堆積される。メモリ領域は、通常のフォトリソグ
ラフィを使用してフォトレジストでカバーされる。メモ
リ領域のトポロジは、論理領域のトポロジよりも大きい
から、フォトレジストの適切な中途エッチングは、メモ
リ領域上のワードゲート間のトレンチに幾らかのフォト
レジストを残す。これは、図１Ｌの層１９２で示される
ように、拡散領域を保護する。垂直反応性イオンエッチ
ングは、垂直方向に堆積厚の２倍だけ多結晶シリコンを
除去する。ＯＮＯ合成層の表面が現れ、上部酸化膜は、
ＯＮＯの窒化膜で停止する酸化ＲＩＥによって緩やかに
除去される。次に、通常のＣＭＯＳプロセスを使用し
て、図１Ｌにおけるｎ−ＭＯＳおよびｐ−ＭＯＳのソー
ス／ドレイン領域１０５が、ｎ型およびｐ型イオン注入
によって個別に画定される。論理ソース／ドレインイオ
ン注入のスペーサとして使用された図１Ｌの多結晶シリ
コン側壁１４３は、異方性ドライエッチング、例えば化
学ダウンフローエッチング（ＣＤＥ）又はウエット化学
エッチングによって論理領域から除去される。その際、
メモリ領域はフォトレジストでマスクされる。多結晶シ
リコン側壁の下のＯＮＯ合成層は、多結晶シリコンの除
去の後も残される。上部酸化膜は、軽いウエット化学エ
ッチング又は緩やかなドライエッチングによって除去さ
れる。図１Ｍの窒化膜１３２は、後でＩＳＳＧによって
酸化されるであろう。メモリ領域をマスクするフォトレ
ジストは、Ｏ2アッシングによって除去される。
リコン１４２は、ＣＶＤによって約６０〜１００ｎｍの
厚さに堆積される。メモリ領域は、通常のフォトリソグ
ラフィを使用してフォトレジストでカバーされる。メモ
リ領域のトポロジは、論理領域のトポロジよりも大きい
から、フォトレジストの適切な中途エッチングは、メモ
リ領域上のワードゲート間のトレンチに幾らかのフォト
レジストを残す。これは、図１Ｌの層１９２で示される
ように、拡散領域を保護する。垂直反応性イオンエッチ
ングは、垂直方向に堆積厚の２倍だけ多結晶シリコンを
除去する。ＯＮＯ合成層の表面が現れ、上部酸化膜は、
ＯＮＯの窒化膜で停止する酸化ＲＩＥによって緩やかに
除去される。次に、通常のＣＭＯＳプロセスを使用し
て、図１Ｌにおけるｎ−ＭＯＳおよびｐ−ＭＯＳのソー
ス／ドレイン領域１０５が、ｎ型およびｐ型イオン注入
によって個別に画定される。論理ソース／ドレインイオ
ン注入のスペーサとして使用された図１Ｌの多結晶シリ
コン側壁１４３は、異方性ドライエッチング、例えば化
学ダウンフローエッチング（ＣＤＥ）又はウエット化学
エッチングによって論理領域から除去される。その際、
メモリ領域はフォトレジストでマスクされる。多結晶シ
リコン側壁の下のＯＮＯ合成層は、多結晶シリコンの除
去の後も残される。上部酸化膜は、軽いウエット化学エ
ッチング又は緩やかなドライエッチングによって除去さ
れる。図１Ｍの窒化膜１３２は、後でＩＳＳＧによって
酸化されるであろう。メモリ領域をマスクするフォトレ
ジストは、Ｏ2アッシングによって除去される。
【００５０】ここで、メモリのコントロールゲートおよ
びソース／ドレインが画定される。論理領域およびコン
トロールゲートのコンタクト領域は、通常のフォトリソ
グラフィプロセスを使用してパターン化されたフォトレ
ジストでマスクされる。多結晶シリコンの垂直反応性イ
オンエッチングは、図１Ｍで示されるように、コントロ
ールゲート１４２の高さがワードゲートの多結晶シリコ
ンよりも低くなるまで継続する。続いて、ＯＮＯ合成層
が、酸化膜の垂直反応性イオンエッチングによって除去
される。論理領域およびコントロールゲートのコンタク
ト領域を覆うフォトレジストをＯ2アッシングで除去し
た後に、ＲＩＥで損傷したＯＮＯを回復し、表面上に残
っている窒化膜１３２を酸化膜へ完全に転化するため
に、ＩＳＳＧによる６ｎｍの回復酸化が実行される。ゲ
ートエッジ酸化膜上のイオン注入損傷を防止するため、
図１Ｎに示したように、約２０ｎｍの酸化膜１２４が別
途に堆積される。論理領域をフォトレジストでマスクし
て、ｎ型メモリドーパントイオン、例えばヒ素が、図１
Ｎのソース／ドレイン領域１０３へ注入される。フォト
レジストは、Ｏ2アッシングによって除去される。
びソース／ドレインが画定される。論理領域およびコン
トロールゲートのコンタクト領域は、通常のフォトリソ
グラフィプロセスを使用してパターン化されたフォトレ
ジストでマスクされる。多結晶シリコンの垂直反応性イ
オンエッチングは、図１Ｍで示されるように、コントロ
ールゲート１４２の高さがワードゲートの多結晶シリコ
ンよりも低くなるまで継続する。続いて、ＯＮＯ合成層
が、酸化膜の垂直反応性イオンエッチングによって除去
される。論理領域およびコントロールゲートのコンタク
ト領域を覆うフォトレジストをＯ2アッシングで除去し
た後に、ＲＩＥで損傷したＯＮＯを回復し、表面上に残
っている窒化膜１３２を酸化膜へ完全に転化するため
に、ＩＳＳＧによる６ｎｍの回復酸化が実行される。ゲ
ートエッジ酸化膜上のイオン注入損傷を防止するため、
図１Ｎに示したように、約２０ｎｍの酸化膜１２４が別
途に堆積される。論理領域をフォトレジストでマスクし
て、ｎ型メモリドーパントイオン、例えばヒ素が、図１
Ｎのソース／ドレイン領域１０３へ注入される。フォト
レジストは、Ｏ2アッシングによって除去される。
【００５１】各々のシリコン表面を露出するため、メモ
リのソース／ドレインイオン注入マスクとして使用され
たレジストを除去する酸素垂直イオンエッチングが続
く。メモリ拡散（ソース／ドレイン）領域１０３および
コントロールゲートは、図１Ｎの約２０ｎｍの酸化膜側
壁１２４によって分離され、コントロールゲートは約２
０ｎｍの酸化膜によって保護される。もし更に厚い分離
１２４が必要であれば、ＢＰＳＧおよびＢＡＲＣエッチ
バックを使用するオプションが挿入される。ＢＰＳＧ
は、ＣＶＤによって２０〜４０ｎｍの厚さに堆積され
る。続いて、メモリ拡散および論理領域内のＢＰＳＧを
保護するため、ＢＡＲＣおよびフォトレジストがＢＰＳ
Ｇ上にコーティングされる。メモリ領域内のフォトレジ
ストが現像され、メモリコントロールゲートの表面が現
れるまで酸素ＲＩＥでＢＡＲＣをエッチバックする。露
光されたＢＰＳＧはウエットエッチングによって除去さ
れ、フォトレジストおよびＢＡＲＣを除去するための酸
素ＲＩＥが続く。コントロールゲート上のＢＰＳＧは除
去され、コントロールゲート側壁上のＢＰＳＧは保存さ
れる。酸化膜ＲＩＥはコントロールゲート上の分離膜を
２０ｎｍだけ維持し、コントロールゲートと拡散との間
の分離ギャップはＢＰＳＧの厚さだけ増加する。
リのソース／ドレインイオン注入マスクとして使用され
たレジストを除去する酸素垂直イオンエッチングが続
く。メモリ拡散（ソース／ドレイン）領域１０３および
コントロールゲートは、図１Ｎの約２０ｎｍの酸化膜側
壁１２４によって分離され、コントロールゲートは約２
０ｎｍの酸化膜によって保護される。もし更に厚い分離
１２４が必要であれば、ＢＰＳＧおよびＢＡＲＣエッチ
バックを使用するオプションが挿入される。ＢＰＳＧ
は、ＣＶＤによって２０〜４０ｎｍの厚さに堆積され
る。続いて、メモリ拡散および論理領域内のＢＰＳＧを
保護するため、ＢＡＲＣおよびフォトレジストがＢＰＳ
Ｇ上にコーティングされる。メモリ領域内のフォトレジ
ストが現像され、メモリコントロールゲートの表面が現
れるまで酸素ＲＩＥでＢＡＲＣをエッチバックする。露
光されたＢＰＳＧはウエットエッチングによって除去さ
れ、フォトレジストおよびＢＡＲＣを除去するための酸
素ＲＩＥが続く。コントロールゲート上のＢＰＳＧは除
去され、コントロールゲート側壁上のＢＰＳＧは保存さ
れる。酸化膜ＲＩＥはコントロールゲート上の分離膜を
２０ｎｍだけ維持し、コントロールゲートと拡散との間
の分離ギャップはＢＰＳＧの厚さだけ増加する。
【００５２】続いて、シリサイド金属、例えばコバル
ト、チタンなどが、スパッタリングによって堆積され、
その次に６５０〜７５０℃のシリサイド形成アニールが
続く。形成アニールは、金属とシリコンとが反応して金
属−シリコン合金へ転化することを促進する。シリコン
にコンタクトしていない金属は、下層の材料と反応しな
い。反応しなかった金属は、適切な化学製品、例えばＨ
2Ｏ2／硫酸を使用して除去される。シリサイドは形成ア
ニールの直後では十分に安定でなく、従ってシリサイド
を安定化するため、変換アニールと呼ばれる他のアニー
ルが実行される。従って、図１Ｎのメモリ拡散領域１５
０、コントロールゲート１５１、論理ゲート１５２、お
よび論理拡散領域１５３が、今や全てシリサイド化され
ている。
ト、チタンなどが、スパッタリングによって堆積され、
その次に６５０〜７５０℃のシリサイド形成アニールが
続く。形成アニールは、金属とシリコンとが反応して金
属−シリコン合金へ転化することを促進する。シリコン
にコンタクトしていない金属は、下層の材料と反応しな
い。反応しなかった金属は、適切な化学製品、例えばＨ
2Ｏ2／硫酸を使用して除去される。シリサイドは形成ア
ニールの直後では十分に安定でなく、従ってシリサイド
を安定化するため、変換アニールと呼ばれる他のアニー
ルが実行される。従って、図１Ｎのメモリ拡散領域１５
０、コントロールゲート１５１、論理ゲート１５２、お
よび論理拡散領域１５３が、今や全てシリサイド化され
ている。
【００５３】図１Ｐの厚い酸化膜１２５がＣＶＤによっ
て約５００ｎｍの厚さに堆積され、ＣＭＰ（化学的機械
的ポリッシング）によってキャップ状窒化膜１３０のと
ころまで平坦化される。ＣＭＰは論理ゲート表面まで達
する心配がある。論理領域のパターン密度は、メモリ領
域よりも非常に小さいので、論理ゲート上の酸化膜の厚
さはメモリよりも薄い。ロジックのゲートの高さはメモ
リよりも１５０ｎｍ低いので、論理領域はＣＭＰの際に
ディッシングおよびゲート腐食を受けやすい。分離され
た領域内のゲートを保護するため、論理領域内の窒化膜
ダミーパターンプロセスがＣＭＰの前に挿入される。約
１００〜１５０ｎｍの厚さの窒化膜が堆積される。図１
Ｐの窒化膜パターン１３３は、論理領域内の論理ソース
／ドレインを覆うようにｖ形酸化膜上にウエッジ状に形
成される。これらの窒化膜の島は、論理領域上のＣＭＰ
ディッシングを防止する。酸化膜領域内でＣＭＰの後に
残るウエッジは、メモリのキャップ状窒化膜が除去され
るときに除去される。
て約５００ｎｍの厚さに堆積され、ＣＭＰ（化学的機械
的ポリッシング）によってキャップ状窒化膜１３０のと
ころまで平坦化される。ＣＭＰは論理ゲート表面まで達
する心配がある。論理領域のパターン密度は、メモリ領
域よりも非常に小さいので、論理ゲート上の酸化膜の厚
さはメモリよりも薄い。ロジックのゲートの高さはメモ
リよりも１５０ｎｍ低いので、論理領域はＣＭＰの際に
ディッシングおよびゲート腐食を受けやすい。分離され
た領域内のゲートを保護するため、論理領域内の窒化膜
ダミーパターンプロセスがＣＭＰの前に挿入される。約
１００〜１５０ｎｍの厚さの窒化膜が堆積される。図１
Ｐの窒化膜パターン１３３は、論理領域内の論理ソース
／ドレインを覆うようにｖ形酸化膜上にウエッジ状に形
成される。これらの窒化膜の島は、論理領域上のＣＭＰ
ディッシングを防止する。酸化膜領域内でＣＭＰの後に
残るウエッジは、メモリのキャップ状窒化膜が除去され
るときに除去される。
【００５４】メモリワード線プロセスがＣＭＰ平坦化に
続く。図１Ｑのメモリキャップ状窒化膜１３０および窒
化膜ウエッジ１３３を、ウエットエッチング、例えば熱
い燐酸で除去した後、多結晶シリコンが１５０〜２５０
ｎｍの厚さに堆積される。ワードゲートパターンは、通
常のリソグラフィプロセスを使用して多結晶シリコン上
にプリントされ、レジスト像が図１Ｒの多結晶シリコン
１４４へ転写される。ここで、直角方向に沿ったワード
多結晶シリコンは、図５Ｂおよび図５Ｃで示されるよう
に、エッチングによって除去される。
続く。図１Ｑのメモリキャップ状窒化膜１３０および窒
化膜ウエッジ１３３を、ウエットエッチング、例えば熱
い燐酸で除去した後、多結晶シリコンが１５０〜２５０
ｎｍの厚さに堆積される。ワードゲートパターンは、通
常のリソグラフィプロセスを使用して多結晶シリコン上
にプリントされ、レジスト像が図１Ｒの多結晶シリコン
１４４へ転写される。ここで、直角方向に沿ったワード
多結晶シリコンは、図５Ｂおよび図５Ｃで示されるよう
に、エッチングによって除去される。
【００５５】多結晶シリコンのエッチングは、ゲート酸
化膜１２０に達する。次に、軽い酸化（５〜１０ｎｍ）
が適用され、続いて図５Ｃおよび図５Ｄに示されるよう
に、ホウ素（ＢＦ2、２０ｋｅＶ〜３０ｋｅＶ、２Ｅ１
２〜１Ｅ１３原子／ｃｍ2）がフィールド領域１０６に
注入される。
化膜１２０に達する。次に、軽い酸化（５〜１０ｎｍ）
が適用され、続いて図５Ｃおよび図５Ｄに示されるよう
に、ホウ素（ＢＦ2、２０ｋｅＶ〜３０ｋｅＶ、２Ｅ１
２〜１Ｅ１３原子／ｃｍ2）がフィールド領域１０６に
注入される。
【００５６】ワードゲート間のギャップを充填するた
め、ＣＶＤ酸化膜（５００ｎｍ）が堆積される。５００
ｎｍのＲＩＥエッチングはワードゲート多結晶シリコン
を露出させ、図５Ｈおよび図５Ｊで示されるように、ワ
ードギャップは酸化膜で充填されたままに残される。
め、ＣＶＤ酸化膜（５００ｎｍ）が堆積される。５００
ｎｍのＲＩＥエッチングはワードゲート多結晶シリコン
を露出させ、図５Ｈおよび図５Ｊで示されるように、ワ
ードギャップは酸化膜で充填されたままに残される。
【００５７】次に、ワード線が、図１Ｒの１５４のよう
に、通常のＣＭＯＳシリサイドプロセスによってシリサ
イド化される。オプションとして、ベースのワードゲー
ト多結晶シリコン１４０の上部にある多結晶シリコン１
４４は、Ｗ／多結晶シリコン〜ＷＳｉ／多結晶シリコン
で置換することができる。次に、図５Ｋおよび図５Ｌで
示されるように、厚い酸化膜１６０がＣＶＤによって堆
積され、ワード多結晶シリコン１４４間のギャップが充
填され、またワードゲート多結晶シリコン１４４の上部
に堆積される。
に、通常のＣＭＯＳシリサイドプロセスによってシリサ
イド化される。オプションとして、ベースのワードゲー
ト多結晶シリコン１４０の上部にある多結晶シリコン１
４４は、Ｗ／多結晶シリコン〜ＷＳｉ／多結晶シリコン
で置換することができる。次に、図５Ｋおよび図５Ｌで
示されるように、厚い酸化膜１６０がＣＶＤによって堆
積され、ワード多結晶シリコン１４４間のギャップが充
填され、またワードゲート多結晶シリコン１４４の上部
に堆積される。
【００５８】この後に、通常の接続／金属配線プロセス
が続く。
が続く。
【００５９】第１の好ましい実施形態のプロセスの代替
として、図３に示されるように、蓄積窒化膜１３１が、
コントロール多結晶シリコンゲートではなく除去可能側
壁スペーサ１８０のところでカットされる。プロセスの
相違は、酸化膜１２０が図１Ｆでエッチングされた後に
始まる。ＩＳＳＧ装置を使用して、２．０ｎｍ〜６．０
ｎｍのＯＮＯ下部酸化膜が熱的に成膜される。酸化膜１
２２が、例えば４．０ｎｍへ成長する間に、ＩＳＳＧ酸
化を９５０℃に調節することによって、ポリゲート１４
０の側壁酸化膜１２１が約５．５ｎｍへ成膜される。こ
れは、下部酸化膜１２２よりも少し厚い。次に、７．５
ｎｍの均一窒化膜１３１がＣＶＤによって堆積される。
下部酸化膜１２２の直前、又は酸化膜１２２の直後、又
は窒化膜を７．５ｎｍ堆積した後、コントロールゲート
メモリチャネル１０１のために１．２Ｅ１３〜２．５Ｅ
１３原子／ｃｍ2のホウ素注入を挿入することができ
る。チャネル１０１上の誘電体層の厚さが増加するにつ
れて、注入エネルギーが５ｋｅＶから１５ｋｅＶへ増加
される。多くの窒化膜又は熱酸化膜を除去することなく
エッチングによって選択的に除去できる除去可能側壁材
料、例えばプラズマオキシ窒化膜、リンをドープされた
多結晶シリコン、又はＢＰＳＧが、２５ｎｍ〜６０ｎｍ
の範囲で整合的に堆積される。ここでは、例として５０
ｎｍが選択される。ＤＳＷ層は、前の実施形態（図１
Ｇ）と同様に、異方的にエッチングされる。しかし、こ
こでは（図３Ｃ）下方の酸化膜１２２をアタックしない
ＨＢＲ／Ｏ 2／Ｃｌ2のようなエッチングガスを使用し
て、ＤＳＷ層１８０の下の窒化膜１３１が除去される。
この時点における断面構造が図３Ｃに示される。このＤ
ＳＷスペーサ１８０を注入マスクとして使用し、Ｎ−Ｌ
ＤＤ１０２のためのＡｓ種が１Ｅ１３〜１Ｅ１４原子／
ｃｍ2のドーズ量範囲で垂直に注入される。ここで、チ
ャネル１０１におけるホウ素の表面濃度は、プロセス終
了時に１Ｅ１８〜２Ｅ１８原子／ｃｍ３の間に設計さ
れ、同時にＮ−ＬＤＤの表面濃度は、５Ｅ１８〜１Ｅ１
９原子／ｃｍ３の間である。これらのプロフィールが選
択されるのは、プログラムの間にチャネルホットエレク
トロンを効率的に生成するが、消去の間にホット正孔生
成（又は、バンド間又はゲート誘導漏れと呼ばれる）を
最小にするためである。ＤＳＷ層１８０は選択的に除去
され、酸化膜１２２の大部分は、洗浄プロセスの後で消
滅する（窒化膜のエッチング中に、高い選択性によって
酸化膜を残すことが望ましい）。次に、図３Ｄに示され
るように、窒化膜１３１の上に４〜６ｎｍの酸化膜１２
３を形成し、Ｎ−ＬＤＤ１０２の上に９〜１０ｎｍの酸
化膜１２９を形成するため、ＩＳＳＧによって約９５０
℃で２分間の熱酸化が実行される。
として、図３に示されるように、蓄積窒化膜１３１が、
コントロール多結晶シリコンゲートではなく除去可能側
壁スペーサ１８０のところでカットされる。プロセスの
相違は、酸化膜１２０が図１Ｆでエッチングされた後に
始まる。ＩＳＳＧ装置を使用して、２．０ｎｍ〜６．０
ｎｍのＯＮＯ下部酸化膜が熱的に成膜される。酸化膜１
２２が、例えば４．０ｎｍへ成長する間に、ＩＳＳＧ酸
化を９５０℃に調節することによって、ポリゲート１４
０の側壁酸化膜１２１が約５．５ｎｍへ成膜される。こ
れは、下部酸化膜１２２よりも少し厚い。次に、７．５
ｎｍの均一窒化膜１３１がＣＶＤによって堆積される。
下部酸化膜１２２の直前、又は酸化膜１２２の直後、又
は窒化膜を７．５ｎｍ堆積した後、コントロールゲート
メモリチャネル１０１のために１．２Ｅ１３〜２．５Ｅ
１３原子／ｃｍ2のホウ素注入を挿入することができ
る。チャネル１０１上の誘電体層の厚さが増加するにつ
れて、注入エネルギーが５ｋｅＶから１５ｋｅＶへ増加
される。多くの窒化膜又は熱酸化膜を除去することなく
エッチングによって選択的に除去できる除去可能側壁材
料、例えばプラズマオキシ窒化膜、リンをドープされた
多結晶シリコン、又はＢＰＳＧが、２５ｎｍ〜６０ｎｍ
の範囲で整合的に堆積される。ここでは、例として５０
ｎｍが選択される。ＤＳＷ層は、前の実施形態（図１
Ｇ）と同様に、異方的にエッチングされる。しかし、こ
こでは（図３Ｃ）下方の酸化膜１２２をアタックしない
ＨＢＲ／Ｏ 2／Ｃｌ2のようなエッチングガスを使用し
て、ＤＳＷ層１８０の下の窒化膜１３１が除去される。
この時点における断面構造が図３Ｃに示される。このＤ
ＳＷスペーサ１８０を注入マスクとして使用し、Ｎ−Ｌ
ＤＤ１０２のためのＡｓ種が１Ｅ１３〜１Ｅ１４原子／
ｃｍ2のドーズ量範囲で垂直に注入される。ここで、チ
ャネル１０１におけるホウ素の表面濃度は、プロセス終
了時に１Ｅ１８〜２Ｅ１８原子／ｃｍ３の間に設計さ
れ、同時にＮ−ＬＤＤの表面濃度は、５Ｅ１８〜１Ｅ１
９原子／ｃｍ３の間である。これらのプロフィールが選
択されるのは、プログラムの間にチャネルホットエレク
トロンを効率的に生成するが、消去の間にホット正孔生
成（又は、バンド間又はゲート誘導漏れと呼ばれる）を
最小にするためである。ＤＳＷ層１８０は選択的に除去
され、酸化膜１２２の大部分は、洗浄プロセスの後で消
滅する（窒化膜のエッチング中に、高い選択性によって
酸化膜を残すことが望ましい）。次に、図３Ｄに示され
るように、窒化膜１３１の上に４〜６ｎｍの酸化膜１２
３を形成し、Ｎ−ＬＤＤ１０２の上に９〜１０ｎｍの酸
化膜１２９を形成するため、ＩＳＳＧによって約９５０
℃で２分間の熱酸化が実行される。
【００６０】図３Ｅのメモリコントロールゲート多結晶
シリコン１４２が堆積され、次のプロセスステップが、
前の実施形態に続く。プロセス終了時の素子構造は、図
３Ａおよび図３Ｂに示される。Ｎ＋拡散接合から蓄積窒
化膜領域をオフセットすることが、この選択的プロセス
の目的である。バンド間トンネルに起因するＧＩＤＬ電
流のソースは、約１Ｅ１９原子／ｃｍ3の濃度を必要と
するから、濃度が約１Ｅ１９になるＮ−ＬＤＤおよびＮ
＋接合のエッジで正孔生成が起こる。もしこの生成ポイ
ントが窒化膜でカバーされ、電子がプログラミングの間
に窒化膜の中にトラップされると、バンド間トンネルに
起因する正孔生成電流は、トラップされた電子によって
生成された負電界によって劇的に向上する（殆ど２
桁）。この挙動は、通常の多結晶シリコンゲートＭＯＳ
ＦＥＴで負ゲート電圧の増加を伴うＧＩＤＬ電流の増加
で観測される挙動と同じである。ＣＨＥトラップによっ
て正孔電流の過剰な増加を避けることは、大きな消去ブ
ロックサイズを達成するために非常に重要である。なぜ
なら、チャージポンプからの電流供給能力が制限されて
いるからである。図３Ａおよび図３Ｂに示されるこのオ
プションは、Ｎ−ＬＤＤおよびＮ＋接合のエッジで窒化
膜を除去し、それによってプログラミングの間に窒化膜
内の電子のトラップを防止する。
シリコン１４２が堆積され、次のプロセスステップが、
前の実施形態に続く。プロセス終了時の素子構造は、図
３Ａおよび図３Ｂに示される。Ｎ＋拡散接合から蓄積窒
化膜領域をオフセットすることが、この選択的プロセス
の目的である。バンド間トンネルに起因するＧＩＤＬ電
流のソースは、約１Ｅ１９原子／ｃｍ3の濃度を必要と
するから、濃度が約１Ｅ１９になるＮ−ＬＤＤおよびＮ
＋接合のエッジで正孔生成が起こる。もしこの生成ポイ
ントが窒化膜でカバーされ、電子がプログラミングの間
に窒化膜の中にトラップされると、バンド間トンネルに
起因する正孔生成電流は、トラップされた電子によって
生成された負電界によって劇的に向上する（殆ど２
桁）。この挙動は、通常の多結晶シリコンゲートＭＯＳ
ＦＥＴで負ゲート電圧の増加を伴うＧＩＤＬ電流の増加
で観測される挙動と同じである。ＣＨＥトラップによっ
て正孔電流の過剰な増加を避けることは、大きな消去ブ
ロックサイズを達成するために非常に重要である。なぜ
なら、チャージポンプからの電流供給能力が制限されて
いるからである。図３Ａおよび図３Ｂに示されるこのオ
プションは、Ｎ−ＬＤＤおよびＮ＋接合のエッジで窒化
膜を除去し、それによってプログラミングの間に窒化膜
内の電子のトラップを防止する。
【００６１】図２Ａ〜図２Ｃに示される本発明の第２の
実施形態は、図２Ｄ〜図２Ｒおよび図６Ａ〜図６Ｃを参
照して説明される。拡散領域をビット線として使用する
第１の実施形態のアプローチは、拡散抵抗およびその大
きなＲＣ遅延に起因するＩＲ降下を伴う心配がある。Ｉ
Ｒ降下は、高パフォーマンス動作では最小にしなければ
ならない。拡散抵抗およびその大きなＲＣ遅延に起因す
るＩＲ降下を最小にするため、長い拡散線を避けて、通
常のＳＴＩによって分離される各々のビット拡散領域に
金属線をコンタクトさせることが、この第２の実施形態
で発明される。第２の実施形態において、ワード線はコ
ントロールゲートと平行に走り、ビット線はワード線お
よび制御ゲート線と交差する。各々のメモリセルは、図
６Ｂ−１の平面図に示されるように、ＳＴＩ２１０によ
って分離される。メモリコントロールゲート２４２はシ
リサイド化され、メモリワードゲート２４０および論理
ゲートはスタックされた金属ゲート、例えばタングステ
ン／窒化タングステン／多結晶シリコンであり、ビット
線は金属線によって接続される。更に、この発明で拡散
領域への自己整合コンタクトが提供される。
実施形態は、図２Ｄ〜図２Ｒおよび図６Ａ〜図６Ｃを参
照して説明される。拡散領域をビット線として使用する
第１の実施形態のアプローチは、拡散抵抗およびその大
きなＲＣ遅延に起因するＩＲ降下を伴う心配がある。Ｉ
Ｒ降下は、高パフォーマンス動作では最小にしなければ
ならない。拡散抵抗およびその大きなＲＣ遅延に起因す
るＩＲ降下を最小にするため、長い拡散線を避けて、通
常のＳＴＩによって分離される各々のビット拡散領域に
金属線をコンタクトさせることが、この第２の実施形態
で発明される。第２の実施形態において、ワード線はコ
ントロールゲートと平行に走り、ビット線はワード線お
よび制御ゲート線と交差する。各々のメモリセルは、図
６Ｂ−１の平面図に示されるように、ＳＴＩ２１０によ
って分離される。メモリコントロールゲート２４２はシ
リサイド化され、メモリワードゲート２４０および論理
ゲートはスタックされた金属ゲート、例えばタングステ
ン／窒化タングステン／多結晶シリコンであり、ビット
線は金属線によって接続される。更に、この発明で拡散
領域への自己整合コンタクトが提供される。
【００６２】図６Ａに示されるようなメモリ領域内の分
離ＳＴＩの島は、図６Ｂに示されるように、ＳＴＩ領域
を横切る２つの隣接拡散を接続する長いコンタクトを用
いたプロセスを利用することによって避けられる。マス
ク上の長方形ＳＴＩ２１０の角は、図６Ａ−１および図
６Ａ−２に示されるように、リソグラフィプロセスを介
して丸くされる。それは、図６Ａ−２の漏れ通路２１２
によって示されるようなオーバレイミスアライメントに
関連した新たな漏れ電流を生成するかも知れない。この
発明において、ＳＴＩおよび能動領域は、角の丸めおよ
びオーバレイミスアライメントに起因する漏れ効果を避
けるため、ラインアンドスペースとしてプリントされ
る。隣接した４つのメモリビットは、共通の拡散領域お
よび正方形コンタクトの代わりに長方形コンタクトによ
って相互に接続される。
離ＳＴＩの島は、図６Ｂに示されるように、ＳＴＩ領域
を横切る２つの隣接拡散を接続する長いコンタクトを用
いたプロセスを利用することによって避けられる。マス
ク上の長方形ＳＴＩ２１０の角は、図６Ａ−１および図
６Ａ−２に示されるように、リソグラフィプロセスを介
して丸くされる。それは、図６Ａ−２の漏れ通路２１２
によって示されるようなオーバレイミスアライメントに
関連した新たな漏れ電流を生成するかも知れない。この
発明において、ＳＴＩおよび能動領域は、角の丸めおよ
びオーバレイミスアライメントに起因する漏れ効果を避
けるため、ラインアンドスペースとしてプリントされ
る。隣接した４つのメモリビットは、共通の拡散領域お
よび正方形コンタクトの代わりに長方形コンタクトによ
って相互に接続される。
【００６３】図２Ａ〜図２Ｃは、第２の実施形態のＭＯ
ＮＯＳ素子を示す。図６Ａ〜図６Ｃに示される浅いトレ
ンチ分離は、メモリセル分離および論理素子分離を提供
する。論理ゲート２４１および隣接のシリサイド化され
たソース／ドレイン領域２０５は、論理領域の中に形成
される。メモリ領域内のメモリゲート２４０および隣接
したソース／ドレイン領域２０３が形成される。コント
ロールゲート２４２は、酸化膜２２２−窒化膜２３１−
酸化膜２２３のＯＮＯ層によってメモリゲートから分離
され、メモリゲート２４０の側壁上に形成される。酸化
膜２２７面を通るローカル配線２６１は、メモリ領域内
のソース／ドレイン領域２０３とコンタクトする。
ＮＯＳ素子を示す。図６Ａ〜図６Ｃに示される浅いトレ
ンチ分離は、メモリセル分離および論理素子分離を提供
する。論理ゲート２４１および隣接のシリサイド化され
たソース／ドレイン領域２０５は、論理領域の中に形成
される。メモリ領域内のメモリゲート２４０および隣接
したソース／ドレイン領域２０３が形成される。コント
ロールゲート２４２は、酸化膜２２２−窒化膜２３１−
酸化膜２２３のＯＮＯ層によってメモリゲートから分離
され、メモリゲート２４０の側壁上に形成される。酸化
膜２２７面を通るローカル配線２６１は、メモリ領域内
のソース／ドレイン領域２０３とコンタクトする。
【００６４】ＰウエルおよびＮウエルは、普通に行われ
るようにＣＭＯＳ処理で形成され、図示されていない。
図２Ａ〜図２Ｃに示されるように、ツインＭＯＮＯＳメ
モリのワードゲート２４０、および多結晶シリコン上の
タングステン／窒化タングステンの合成層から構成され
る周辺および／又は論理制御回路における論理ゲート２
４１は、同時に画定される。上部Ｗ／ＷＮ層の側壁上の
誘電体層は良好な品質でなければならないので、Ｗ／Ｗ
Ｎのこの部分は、後で説明するように窒化膜でラップさ
れなければならない。
るようにＣＭＯＳ処理で形成され、図示されていない。
図２Ａ〜図２Ｃに示されるように、ツインＭＯＮＯＳメ
モリのワードゲート２４０、および多結晶シリコン上の
タングステン／窒化タングステンの合成層から構成され
る周辺および／又は論理制御回路における論理ゲート２
４１は、同時に画定される。上部Ｗ／ＷＮ層の側壁上の
誘電体層は良好な品質でなければならないので、Ｗ／Ｗ
Ｎのこの部分は、後で説明するように窒化膜でラップさ
れなければならない。
【００６５】メモリゲート酸化シリコンおよび低電圧論
理ゲート酸化シリコンは、図２Ｄの２２０で示されるよ
うに、約２〜１０ｎｍの厚さに形成される。高電圧論理
素子のゲート酸化シリコン膜の厚さは、印加電圧の要件
に依存して調節される。次に、図２Ｄの多結晶シリコン
２４０が、化学気相成長法（ＣＶＤ）によって約１５０
〜２５０ｎｍの範囲で堆積され、続いてＷ／ＷＮ２６０
がＣＶＤによって堆積され、更に続いて窒化シリコン２
３０がＣＶＤによって堆積される。通常のリソグラフィ
プロセスによってプリントされたフォトレジスト像が、
多結晶シリコンの表面で停止するＲＩＥによってキャッ
プ状窒化膜２３０およびＷ／ＷＮ２６０へ転写される。
図２Ｅで示されるように、Ｗ／ＷＮ２６０の側壁をラッ
プして酸化の間にＷを保護するため、窒化膜２３１が１
０〜５０ｎｍの厚さに堆積される。次に、図２Ｆで示さ
れるように、垂直反応性イオンエッチングが、薄い窒化
膜および多結晶シリコンを除去して、ゲート酸化膜２２
０で停止する。残りの酸化膜は、例えばウエットエッチ
ングによって緩やかに除去される。
理ゲート酸化シリコンは、図２Ｄの２２０で示されるよ
うに、約２〜１０ｎｍの厚さに形成される。高電圧論理
素子のゲート酸化シリコン膜の厚さは、印加電圧の要件
に依存して調節される。次に、図２Ｄの多結晶シリコン
２４０が、化学気相成長法（ＣＶＤ）によって約１５０
〜２５０ｎｍの範囲で堆積され、続いてＷ／ＷＮ２６０
がＣＶＤによって堆積され、更に続いて窒化シリコン２
３０がＣＶＤによって堆積される。通常のリソグラフィ
プロセスによってプリントされたフォトレジスト像が、
多結晶シリコンの表面で停止するＲＩＥによってキャッ
プ状窒化膜２３０およびＷ／ＷＮ２６０へ転写される。
図２Ｅで示されるように、Ｗ／ＷＮ２６０の側壁をラッ
プして酸化の間にＷを保護するため、窒化膜２３１が１
０〜５０ｎｍの厚さに堆積される。次に、図２Ｆで示さ
れるように、垂直反応性イオンエッチングが、薄い窒化
膜および多結晶シリコンを除去して、ゲート酸化膜２２
０で停止する。残りの酸化膜は、例えばウエットエッチ
ングによって緩やかに除去される。
【００６６】図２Ｇの約１０〜２０ｎｍの酸化シリコン
２２６は、図２Ｈのホウ素イオン注入２０１のオフセッ
トとなるようにＣＶＤによって堆積され、コントロール
ゲートの下のＶｔを調節する。図２Ｇの論理ＬＤＤ構造
２０４は、ＤＳＷの材料を堆積する前に別個のレジスト
マスクおよびイオン注入を適用することによって形成さ
れる。制御可能な超短チャネル長をコントロールゲート
の下に得るため、除去可能側壁（ＤＳＷ）スペーサプロ
セスが使用される。それは、高エレクトロン注入効率に
よって高速プログラミングを行うためである。図２Ｇの
約３０〜５０ｎｍの薄いＤＳＷ層２８０、例えば多結晶
シリコン、窒化シリコン、又はＢＰＳＧが堆積され、次
にメモリワードゲートの双方の側に除去可能側壁スペー
サを形成する異方性エッチングが続く。
２２６は、図２Ｈのホウ素イオン注入２０１のオフセッ
トとなるようにＣＶＤによって堆積され、コントロール
ゲートの下のＶｔを調節する。図２Ｇの論理ＬＤＤ構造
２０４は、ＤＳＷの材料を堆積する前に別個のレジスト
マスクおよびイオン注入を適用することによって形成さ
れる。制御可能な超短チャネル長をコントロールゲート
の下に得るため、除去可能側壁（ＤＳＷ）スペーサプロ
セスが使用される。それは、高エレクトロン注入効率に
よって高速プログラミングを行うためである。図２Ｇの
約３０〜５０ｎｍの薄いＤＳＷ層２８０、例えば多結晶
シリコン、窒化シリコン、又はＢＰＳＧが堆積され、次
にメモリワードゲートの双方の側に除去可能側壁スペー
サを形成する異方性エッチングが続く。
【００６７】後続のイオン注入から論理領域を遮蔽する
ため、論理領域は図２Ｈのフォトレジスト２９１でカバ
ーされる。エッチングはメモリ領域で進行する。ここ
で、図２Ｈに示されるように、メモリとロジックとの間
のフォトレジスト境界は、多結晶シリコン上のメモリ領
域の端部に取られる。境界への微細なマスクアライメン
トは必要でない。次に、ｎ型ドーパント、例えばヒ素
が、例えば加速エネルギー１０〜２０ｋｅＶ、約５Ｅ１
３〜１Ｅ１４原子／ｃｍ2で、ＤＳＷによってマスクさ
れたコントロールゲート下にある図２ＧのＬＤＤ領域２
０２へ注入される。Ｏ2アッシングを使用して、論理領
域上のフォトレジストマスクを除去した後、ＤＳＷはＣ
ＤＥ又はウエットエッチングによって除去される。論理
領域をフォトレジストで再びマスクし、ワードゲート側
壁上で残りの酸化シリコンの厚さをオフセットして、ｐ
型ドーパントが注入される。コントロールゲートの下の
Ｖｔ調節のためには、注入種ＢＦ２、３０ｋｅＶのエネ
ルギー、および約１．２〜３．５Ｅ１３原子／ｃｍ2の
ドーズ量が、図２Ｈのコントロールゲートチャネル領域
２０１を形成する。
ため、論理領域は図２Ｈのフォトレジスト２９１でカバ
ーされる。エッチングはメモリ領域で進行する。ここ
で、図２Ｈに示されるように、メモリとロジックとの間
のフォトレジスト境界は、多結晶シリコン上のメモリ領
域の端部に取られる。境界への微細なマスクアライメン
トは必要でない。次に、ｎ型ドーパント、例えばヒ素
が、例えば加速エネルギー１０〜２０ｋｅＶ、約５Ｅ１
３〜１Ｅ１４原子／ｃｍ2で、ＤＳＷによってマスクさ
れたコントロールゲート下にある図２ＧのＬＤＤ領域２
０２へ注入される。Ｏ2アッシングを使用して、論理領
域上のフォトレジストマスクを除去した後、ＤＳＷはＣ
ＤＥ又はウエットエッチングによって除去される。論理
領域をフォトレジストで再びマスクし、ワードゲート側
壁上で残りの酸化シリコンの厚さをオフセットして、ｐ
型ドーパントが注入される。コントロールゲートの下の
Ｖｔ調節のためには、注入種ＢＦ２、３０ｋｅＶのエネ
ルギー、および約１．２〜３．５Ｅ１３原子／ｃｍ2の
ドーズ量が、図２Ｈのコントロールゲートチャネル領域
２０１を形成する。
【００６８】メモリ領域内の酸化膜２２６は、ウエット
又はドライエッチングによって緩やかに除去され、論理
領域上のフォトレジストは除去される。
又はドライエッチングによって緩やかに除去され、論理
領域上のフォトレジストは除去される。
【００６９】最近開発されたＩＳＳＧ（装置内発生水蒸
気酸化）装置は、シリコン上だけでなく窒化シリコンの
上にも二酸化シリコンを成膜する。成長速度は、単結晶
シリコンについて約１であり、窒化シリコンについて
０．６である。ＩＳＳＧ酸化膜の品質として、その降伏
電圧はＣＶＤ酸化膜の降伏電圧よりも良好である。酸化
膜２２３−窒化膜２３１−酸化膜２２２のＯＮＯ合成層
がＩＳＳＧ酸化で形成される。図２Ｊの下部酸化膜２２
２は、ＩＳＳＧによって約３．０〜５．０ｎｍの厚さに
成膜される。ＩＳＳＧは、ドープされる種又は濃度がど
のようなものであれ、通常の熱酸化成長と比較して、メ
モリワードゲートのエッジの下でバーズビークを小さく
する。ＩＳＳＧは、キャップ状窒化膜上に酸化膜を成膜
する。ＩＳＳＧによって窒化膜上に成膜された酸化膜
は、キャップ状窒化膜とＯＮＯ合成層の窒化膜とを分離
する。８５０℃を超えるＮＨ3雰囲気での前処理は、均
一な厚さの合成層窒化膜を提供する。図２Ｊの窒化シリ
コン膜２３１は、化学気相成長法によって約６〜９ｎｍ
の厚さに堆積される。ＩＳＳＧによって酸化された酸化
膜は、約３〜５ｎｍだけ窒化膜を酸化する。合成層の残
りの窒化膜の厚さは、ＩＳＳＧ酸化の後、約３〜６ｎｍ
へ縮小される。
気酸化）装置は、シリコン上だけでなく窒化シリコンの
上にも二酸化シリコンを成膜する。成長速度は、単結晶
シリコンについて約１であり、窒化シリコンについて
０．６である。ＩＳＳＧ酸化膜の品質として、その降伏
電圧はＣＶＤ酸化膜の降伏電圧よりも良好である。酸化
膜２２３−窒化膜２３１−酸化膜２２２のＯＮＯ合成層
がＩＳＳＧ酸化で形成される。図２Ｊの下部酸化膜２２
２は、ＩＳＳＧによって約３．０〜５．０ｎｍの厚さに
成膜される。ＩＳＳＧは、ドープされる種又は濃度がど
のようなものであれ、通常の熱酸化成長と比較して、メ
モリワードゲートのエッジの下でバーズビークを小さく
する。ＩＳＳＧは、キャップ状窒化膜上に酸化膜を成膜
する。ＩＳＳＧによって窒化膜上に成膜された酸化膜
は、キャップ状窒化膜とＯＮＯ合成層の窒化膜とを分離
する。８５０℃を超えるＮＨ3雰囲気での前処理は、均
一な厚さの合成層窒化膜を提供する。図２Ｊの窒化シリ
コン膜２３１は、化学気相成長法によって約６〜９ｎｍ
の厚さに堆積される。ＩＳＳＧによって酸化された酸化
膜は、約３〜５ｎｍだけ窒化膜を酸化する。合成層の残
りの窒化膜の厚さは、ＩＳＳＧ酸化の後、約３〜６ｎｍ
へ縮小される。
【００７０】図２Ｋのメモリコントロールゲート２４２
は、メモリワードゲートの側壁スペーサとして形成され
る。この第２の実施形態のコントロールゲートは、第１
の実施形態よりも容易である。コントロールゲートのエ
ッチングは深く進行する必要はない。なぜなら、キャッ
プ状窒化膜およびラップ窒化膜は、決して除去されない
からである。
は、メモリワードゲートの側壁スペーサとして形成され
る。この第２の実施形態のコントロールゲートは、第１
の実施形態よりも容易である。コントロールゲートのエ
ッチングは深く進行する必要はない。なぜなら、キャッ
プ状窒化膜およびラップ窒化膜は、決して除去されない
からである。
【００７１】図２Ｋにおいて、装置内反応でリンをドー
プされる多結晶シリコン２４２は、ＣＶＤによって約６
０〜１００ｎｍの厚さに堆積される。ＯＮＯ表面が現れ
るまで垂直反応性イオンエッチングが多結晶シリコンを
除去し、約１０〜３０ｎｍのオーバエッチングが付け加
えられて、ＯＮＯ上部酸化膜および窒化膜が除去され、
下部酸化膜で停止して、図２Ｌに示されるように、論理
ソース／ドレイン領域上の酸化膜が残される。次に、通
常のＣＭＯＳプロセスを使用して、図２Ｌにおけるｎ−
ＭＯＳおよびｐ−ＭＯＳのソース／ドレイン領域２０５
が、ｎ型およびｐ型イオンの注入によって個別に画定さ
れる。さらに、論理ソース／ドレインイオン注入を形成
するため、図２Ｌの多結晶シリコン側壁２４３が使用さ
れる。
プされる多結晶シリコン２４２は、ＣＶＤによって約６
０〜１００ｎｍの厚さに堆積される。ＯＮＯ表面が現れ
るまで垂直反応性イオンエッチングが多結晶シリコンを
除去し、約１０〜３０ｎｍのオーバエッチングが付け加
えられて、ＯＮＯ上部酸化膜および窒化膜が除去され、
下部酸化膜で停止して、図２Ｌに示されるように、論理
ソース／ドレイン領域上の酸化膜が残される。次に、通
常のＣＭＯＳプロセスを使用して、図２Ｌにおけるｎ−
ＭＯＳおよびｐ−ＭＯＳのソース／ドレイン領域２０５
が、ｎ型およびｐ型イオンの注入によって個別に画定さ
れる。さらに、論理ソース／ドレインイオン注入を形成
するため、図２Ｌの多結晶シリコン側壁２４３が使用さ
れる。
【００７２】論理領域内の多結晶シリコン側壁は、異方
性ドライエッチング、例えば、化学ダウンフローエッチ
ング（ＣＤＥ）又はウエット化学エッチングによって除
去される。その場合、メモリ領域はフォトレジストによ
ってマスクされる。多結晶シリコン側壁の下の合成ＯＮ
Ｏ層は、多結晶シリコンが除去された後に残る。メモリ
領域をマスクしているフォトレジストは、Ｏ2アッシン
グによって除去される。メモリおよび論理ソース／ドレ
イン領域２０３および２０５は、軽いウエット化学エッ
チング又は緩やかなドライエッチングによって除去され
る。論理領域内で多結晶シリコン側壁の下にあるＯＮＯ
窒化膜２３２、および窒化膜の下にある酸化膜２２６
は、図２Ｍに示されるように依然として残る。
性ドライエッチング、例えば、化学ダウンフローエッチ
ング（ＣＤＥ）又はウエット化学エッチングによって除
去される。その場合、メモリ領域はフォトレジストによ
ってマスクされる。多結晶シリコン側壁の下の合成ＯＮ
Ｏ層は、多結晶シリコンが除去された後に残る。メモリ
領域をマスクしているフォトレジストは、Ｏ2アッシン
グによって除去される。メモリおよび論理ソース／ドレ
イン領域２０３および２０５は、軽いウエット化学エッ
チング又は緩やかなドライエッチングによって除去され
る。論理領域内で多結晶シリコン側壁の下にあるＯＮＯ
窒化膜２３２、および窒化膜の下にある酸化膜２２６
は、図２Ｍに示されるように依然として残る。
【００７３】ＩＳＳＧを使用する約６ｎｍの回復酸化が
実行される。それは、ＲＩＥによって損傷したＯＮＯを
回復し、表面上に残っている窒化膜２３２を酸化膜へ完
全に転化するためである。図２Ｎの他の約２０ｎｍの酸
化膜２２４は、注入損傷を防止するために堆積される。
論理領域をフォトレジストでマスクして、ｎ型メモリド
ーパントイオン、例えばヒ素が、図２Ｍのメモリソース
／ドレイン領域２０３に注入される。フォトレジストは
Ｏ2アッシングによって除去される。
実行される。それは、ＲＩＥによって損傷したＯＮＯを
回復し、表面上に残っている窒化膜２３２を酸化膜へ完
全に転化するためである。図２Ｎの他の約２０ｎｍの酸
化膜２２４は、注入損傷を防止するために堆積される。
論理領域をフォトレジストでマスクして、ｎ型メモリド
ーパントイオン、例えばヒ素が、図２Ｍのメモリソース
／ドレイン領域２０３に注入される。フォトレジストは
Ｏ2アッシングによって除去される。
【００７４】抵抗を低くするため、シリコンと金属、例
えばチタン、コバルトなどとを合金にするシリサイド化
が、メモリコントロールゲートおよび論理拡散領域のた
めに必要である。金属（Ｗ／ＷＮ）を有するメモリワー
ドゲートおよび論理ゲートは、シリサイド化を必要とし
ない。メモリビット線は金属ワイヤを使用するので、ビ
ット線のシリサイド化は必要でない。ビット線のシリサ
イド化を避けるため、ＢＡＲＣ２９２およびフォトレジ
スト２９３が、図２Ｎで示されるようにコーティングさ
れ、露光され、現像される。ＢＡＲＣは、コントロール
ゲートが露出するまで除去される。Ｏ2アッシングを使
用してレジストおよびＢＡＲＣを除去した後、メモリコ
ントロールゲートおよび論理拡散は、図２Ｎに示される
ようにシリサイド化のために露出される。
えばチタン、コバルトなどとを合金にするシリサイド化
が、メモリコントロールゲートおよび論理拡散領域のた
めに必要である。金属（Ｗ／ＷＮ）を有するメモリワー
ドゲートおよび論理ゲートは、シリサイド化を必要とし
ない。メモリビット線は金属ワイヤを使用するので、ビ
ット線のシリサイド化は必要でない。ビット線のシリサ
イド化を避けるため、ＢＡＲＣ２９２およびフォトレジ
スト２９３が、図２Ｎで示されるようにコーティングさ
れ、露光され、現像される。ＢＡＲＣは、コントロール
ゲートが露出するまで除去される。Ｏ2アッシングを使
用してレジストおよびＢＡＲＣを除去した後、メモリコ
ントロールゲートおよび論理拡散は、図２Ｎに示される
ようにシリサイド化のために露出される。
【００７５】続いて、シリサイド化金属、例えばチタ
ン、コバルトなどが、スパッタリングによって堆積さ
れ、シリサイド形成アニールが続く。形成アニールは、
金属がシリコンと反応して、金属−シリコン合金へ転化
するのを促進する。反応しなかった金属は、適切な化学
製品、例えばＨ2Ｏ2／硫酸を使用して除去される。シリ
サイドは、形成アニールの直後では十分に安定せず、従
って、シリサイドを安定化するため、変換アニールと呼
ばれる他のアニールが、より高い温度で実行される。コ
ントロールゲート２５１および論理拡散２５３は、図２
Ｐに示されるように、今や全てシリサイド化されてい
る。
ン、コバルトなどが、スパッタリングによって堆積さ
れ、シリサイド形成アニールが続く。形成アニールは、
金属がシリコンと反応して、金属−シリコン合金へ転化
するのを促進する。反応しなかった金属は、適切な化学
製品、例えばＨ2Ｏ2／硫酸を使用して除去される。シリ
サイドは、形成アニールの直後では十分に安定せず、従
って、シリサイドを安定化するため、変換アニールと呼
ばれる他のアニールが、より高い温度で実行される。コ
ントロールゲート２５１および論理拡散２５３は、図２
Ｐに示されるように、今や全てシリサイド化されてい
る。
【００７６】拡散領域２０３へのコンタクトを作る通常
のアプローチでは、２つの隣接したワードゲート２４０
間の拡散領域は、ゲートマスクとコンタクトマスクとの
間のミスアライメントを考慮して十分に広く開放され
る。自己整合コンタクトのためには、図２Ｑで示される
ようにコントロールゲートの厚さよりも厚い窒化膜２３
２が堆積される。厚い酸化膜２２５がＣＶＤによって約
５００ｎｍの厚さに堆積され、ＣＭＰ（化学的機械的ポ
リッシング）によって平坦化される。図６Ｂ−１の平面
図および図６Ｂ−２の断面図で示されるように、隣接し
た活性化領域を接続するため長いコンタクト２６１が使
用される。次に、酸化膜がＣＶＤによって堆積される。
自己整合コンタクトはチップサイズを劇的に縮小する。
のアプローチでは、２つの隣接したワードゲート２４０
間の拡散領域は、ゲートマスクとコンタクトマスクとの
間のミスアライメントを考慮して十分に広く開放され
る。自己整合コンタクトのためには、図２Ｑで示される
ようにコントロールゲートの厚さよりも厚い窒化膜２３
２が堆積される。厚い酸化膜２２５がＣＶＤによって約
５００ｎｍの厚さに堆積され、ＣＭＰ（化学的機械的ポ
リッシング）によって平坦化される。図６Ｂ−１の平面
図および図６Ｂ−２の断面図で示されるように、隣接し
た活性化領域を接続するため長いコンタクト２６１が使
用される。次に、酸化膜がＣＶＤによって堆積される。
自己整合コンタクトはチップサイズを劇的に縮小する。
【００７７】図２Ｒで示されるように、広いコンタクト
孔２６１が酸化膜２２７を通して開かれた後、窒化膜２
３２は、Ｗスタドを充填する前にエッチングされる。コ
ントロールゲートショルダ上の窒化膜２３２は、垂直コ
ンタクトエッチングによって薄くされてよい。それは、
コントロールゲートとビットコンタクトＷスタドとの間
にショートを生じるかも知れない。ショートの可能性を
避けるため、次のアプローチが提案され、図２Ｑに示さ
れる。窒化膜２３２を堆積した後、エッチングストップ
となり、窒化膜をアタックしないで軽いＨＦウエットエ
ッチングによって容易に除去されるＢＰＳＧのような材
料が、ギャップを充填するために約４００ｎｍの厚さに
堆積される。次に、ＢＰＳＧがエッチバック又はＣＭＰ
によって平坦化され、コントロールゲート多結晶シリコ
ン２４２の上部ショルダへ後退させられる。
孔２６１が酸化膜２２７を通して開かれた後、窒化膜２
３２は、Ｗスタドを充填する前にエッチングされる。コ
ントロールゲートショルダ上の窒化膜２３２は、垂直コ
ンタクトエッチングによって薄くされてよい。それは、
コントロールゲートとビットコンタクトＷスタドとの間
にショートを生じるかも知れない。ショートの可能性を
避けるため、次のアプローチが提案され、図２Ｑに示さ
れる。窒化膜２３２を堆積した後、エッチングストップ
となり、窒化膜をアタックしないで軽いＨＦウエットエ
ッチングによって容易に除去されるＢＰＳＧのような材
料が、ギャップを充填するために約４００ｎｍの厚さに
堆積される。次に、ＢＰＳＧがエッチバック又はＣＭＰ
によって平坦化され、コントロールゲート多結晶シリコ
ン２４２の上部ショルダへ後退させられる。
【００７８】約１０〜３０ｎｍの薄い窒化膜が堆積さ
れ、垂直窒化膜エッチングが実行され、薄い窒化膜スペ
ーサが形成される。窒化膜のこの堆積およびエッチング
は、ショルダが余分な窒化膜スペーサ２３３および２３
４で完全にカバーされるまで反復される。この後、通常
の金属配線プロセスが続くことになる。従って、ショル
ダのショートの心配は、この独特の自己整合コンタクト
プロセスによって避けられる。
れ、垂直窒化膜エッチングが実行され、薄い窒化膜スペ
ーサが形成される。窒化膜のこの堆積およびエッチング
は、ショルダが余分な窒化膜スペーサ２３３および２３
４で完全にカバーされるまで反復される。この後、通常
の金属配線プロセスが続くことになる。従って、ショル
ダのショートの心配は、この独特の自己整合コンタクト
プロセスによって避けられる。
【００７９】図４は、第１の実施形態の代替と同じよう
に、第２の実施形態の代替を示す。図４では、消去電流
を低減して信頼性を改善するため、蓄積窒化膜がＤＳＷ
によってカットされる。例えば、４．０ｎｍの下部酸化
膜について、図２Ｆの後で、図４Ｃに示される酸化膜２
２２が成長する間、ＩＳＳＧ酸化を９５０℃に調節する
ことによって、ポリゲート２４０の側壁酸化膜２２１が
約５．５ｎｍへ成膜される。この層は下部酸化膜２２２
よりも少し厚い。次に、図４Ｄに示される７．５ｎｍの
均一窒化膜２３１がＣＶＤによって堆積される。下部酸
化２２２の直前、又は酸化２２２の直後、又は窒化膜
７．５ｎｍの堆積の後、コントロールゲートメモリチャ
ネル２０１のために１．２Ｅ１３〜２．５Ｅ１３原子／
ｃｍ2のホウ素注入を挿入することができる。チャネル
２０１上の誘導体の厚さが増加するにつれて、注入エネ
ルギーを５ｋｅＶから１５ｋｅＶへ増加させる。多くの
窒化膜又は熱酸化膜を除去することなく選択的にエッチ
ングされる除去可能側壁材料、例えば、プラズマオキシ
窒化膜、リンでドープされた多結晶シリコン、又はＢＰ
ＳＧが、２５ｎｍ〜６０ｎｍへ整合的に堆積される。こ
こでは、例として５０ｎｍが選択される。ＤＳＷ層は、
前の実施形態（図２Ｇ）と同じように異方的にエッチン
グされる。しかし今回は（図４Ｃ）、ＤＳＷ層２８０の
下の窒化膜２３１は、下方の酸化膜２２２をアタックし
ないエッチングガス、例えばＨＢｒ／Ｏ 2／Ｃｌ2を使用
して除去される。この時点における断面構造は図４Ｃに
示される。このＤＳＷスペーサ２８０を注入マスクとし
て使用して、Ｎ−ＬＤＤ２０２のためのＡｓ種が、１Ｅ
１３〜１Ｅ１４原子／ｃｍ2のドーズ量範囲で垂直に注
入される。ここで、チャネル２０１におけるホウ素の表
面濃度は、プロセス終了時に１Ｅ１８〜２Ｅ１８原子／
ｃｍ3であるように設計され、同時にＮ−ＬＤＤの表面
濃度は５Ｅ１８〜１Ｅ１９原子／ｃｍ3である。これら
のプロフィールは、プログラムの間にチャネルホットエ
レクトロンを効率的に生成するが、消去の間にホット正
孔生成（又は、ボンド間又はゲート誘導漏れと呼ばれ
る）を最小にするために選択される。一度、ＤＳＷ層１
８０が選択的に除去されると、酸化膜２２２の大部分は
洗浄プロセスの後で消滅する（窒化膜エッチングの間に
高い選択性によって酸化膜を残すのが好ましい）。次
に、ＩＳＳＧによって約９５０℃で２分間の熱酸化が実
行される。図４Ｄで示されるように、窒化膜２３１の上
にある４〜６ｎｍの酸化膜２２３、およびＮ−ＬＤＤ２
０２の上にある９〜１０ｎｍの酸化膜２２９が成膜す
る。
に、第２の実施形態の代替を示す。図４では、消去電流
を低減して信頼性を改善するため、蓄積窒化膜がＤＳＷ
によってカットされる。例えば、４．０ｎｍの下部酸化
膜について、図２Ｆの後で、図４Ｃに示される酸化膜２
２２が成長する間、ＩＳＳＧ酸化を９５０℃に調節する
ことによって、ポリゲート２４０の側壁酸化膜２２１が
約５．５ｎｍへ成膜される。この層は下部酸化膜２２２
よりも少し厚い。次に、図４Ｄに示される７．５ｎｍの
均一窒化膜２３１がＣＶＤによって堆積される。下部酸
化２２２の直前、又は酸化２２２の直後、又は窒化膜
７．５ｎｍの堆積の後、コントロールゲートメモリチャ
ネル２０１のために１．２Ｅ１３〜２．５Ｅ１３原子／
ｃｍ2のホウ素注入を挿入することができる。チャネル
２０１上の誘導体の厚さが増加するにつれて、注入エネ
ルギーを５ｋｅＶから１５ｋｅＶへ増加させる。多くの
窒化膜又は熱酸化膜を除去することなく選択的にエッチ
ングされる除去可能側壁材料、例えば、プラズマオキシ
窒化膜、リンでドープされた多結晶シリコン、又はＢＰ
ＳＧが、２５ｎｍ〜６０ｎｍへ整合的に堆積される。こ
こでは、例として５０ｎｍが選択される。ＤＳＷ層は、
前の実施形態（図２Ｇ）と同じように異方的にエッチン
グされる。しかし今回は（図４Ｃ）、ＤＳＷ層２８０の
下の窒化膜２３１は、下方の酸化膜２２２をアタックし
ないエッチングガス、例えばＨＢｒ／Ｏ 2／Ｃｌ2を使用
して除去される。この時点における断面構造は図４Ｃに
示される。このＤＳＷスペーサ２８０を注入マスクとし
て使用して、Ｎ−ＬＤＤ２０２のためのＡｓ種が、１Ｅ
１３〜１Ｅ１４原子／ｃｍ2のドーズ量範囲で垂直に注
入される。ここで、チャネル２０１におけるホウ素の表
面濃度は、プロセス終了時に１Ｅ１８〜２Ｅ１８原子／
ｃｍ3であるように設計され、同時にＮ−ＬＤＤの表面
濃度は５Ｅ１８〜１Ｅ１９原子／ｃｍ3である。これら
のプロフィールは、プログラムの間にチャネルホットエ
レクトロンを効率的に生成するが、消去の間にホット正
孔生成（又は、ボンド間又はゲート誘導漏れと呼ばれ
る）を最小にするために選択される。一度、ＤＳＷ層１
８０が選択的に除去されると、酸化膜２２２の大部分は
洗浄プロセスの後で消滅する（窒化膜エッチングの間に
高い選択性によって酸化膜を残すのが好ましい）。次
に、ＩＳＳＧによって約９５０℃で２分間の熱酸化が実
行される。図４Ｄで示されるように、窒化膜２３１の上
にある４〜６ｎｍの酸化膜２２３、およびＮ−ＬＤＤ２
０２の上にある９〜１０ｎｍの酸化膜２２９が成膜す
る。
【００８０】図４Ｅのメモリコントロールゲート多結晶
シリコン２４２が堆積され、次のプロセスステップが、
前述した第２の実施形態に続く。プロセス終了時におけ
る素子構造は、図４Ａおよび図４Ｂに示される。Ｎ＋拡
散接合から蓄積窒化領域をオフセットすることが、この
選択的プロセスの目的である。バンド間トンネルに起因
するＧＩＤＬ電流のソースは、約１Ｅ１９原子／ｃｍ3
の濃度を必要とするから、正孔生成は、濃度が約１Ｅ１
９になるＮ−ＬＤＤおよびＮ＋接合のエッジで起こる。
もしこの生成ポイントが窒化膜でカバーされ、電子がプ
ログラミングの間に窒化膜の中にトラップされると、バ
ンド間トンネルに起因する正孔生成電流は、トラップさ
れた電子によって生成された負電界によって劇的に向上
する（殆ど２桁）。この挙動は、通常の多結晶シリコン
ゲートＭＯＳＦＥＴにおいて、負ゲート電圧増加を伴う
ＧＩＤＬ電流増加で観測される挙動と同じである。ＣＨ
Ｅトラップによって正孔電流の過剰な増加を避けること
は、大きな消去ブロックサイズを達成するために非常に
重要である。なぜなら、チャージポンプからの電流供給
能力は制限されているからである。これは、説明したば
かりの選択的代替プロセスによって達成される。
シリコン２４２が堆積され、次のプロセスステップが、
前述した第２の実施形態に続く。プロセス終了時におけ
る素子構造は、図４Ａおよび図４Ｂに示される。Ｎ＋拡
散接合から蓄積窒化領域をオフセットすることが、この
選択的プロセスの目的である。バンド間トンネルに起因
するＧＩＤＬ電流のソースは、約１Ｅ１９原子／ｃｍ3
の濃度を必要とするから、正孔生成は、濃度が約１Ｅ１
９になるＮ−ＬＤＤおよびＮ＋接合のエッジで起こる。
もしこの生成ポイントが窒化膜でカバーされ、電子がプ
ログラミングの間に窒化膜の中にトラップされると、バ
ンド間トンネルに起因する正孔生成電流は、トラップさ
れた電子によって生成された負電界によって劇的に向上
する（殆ど２桁）。この挙動は、通常の多結晶シリコン
ゲートＭＯＳＦＥＴにおいて、負ゲート電圧増加を伴う
ＧＩＤＬ電流増加で観測される挙動と同じである。ＣＨ
Ｅトラップによって正孔電流の過剰な増加を避けること
は、大きな消去ブロックサイズを達成するために非常に
重要である。なぜなら、チャージポンプからの電流供給
能力は制限されているからである。これは、説明したば
かりの選択的代替プロセスによって達成される。
【００８１】本発明のプロセスは、ツインＭＯＮＯＳメ
モリセルアレイおよびＣＭＯＳ論理回路を集積して製造
する方法を提供する。メモリゲートおよび論理ゲートは
同時に画定され、それによって集積プロセス形態を、よ
り容易で信頼性のある製造へ改善する。更に、寄生シー
ト抵抗が低くなって、高速を可能にし、同時に低い製造
コストを維持する。これは、ビット拡散の上にある金属
コンタクトによって達成される。ここで金属ビット線
は、図６Ｃに示されるように、相互に平行なワードゲー
トおよびコントロールゲートに垂直である。
モリセルアレイおよびＣＭＯＳ論理回路を集積して製造
する方法を提供する。メモリゲートおよび論理ゲートは
同時に画定され、それによって集積プロセス形態を、よ
り容易で信頼性のある製造へ改善する。更に、寄生シー
ト抵抗が低くなって、高速を可能にし、同時に低い製造
コストを維持する。これは、ビット拡散の上にある金属
コンタクトによって達成される。ここで金属ビット線
は、図６Ｃに示されるように、相互に平行なワードゲー
トおよびコントロールゲートに垂直である。
【００８２】従って、第２の実施形態（ビット拡散の上
にある金属コンタクト）によるアプローチのメモリセル
配列（セルアーキテクチャ）は、第１の実施形態（コン
タクトなしの拡散ビット線）によるアプローチとは異な
る。等価の回路図は、ビット拡散アプローチについては
図５Ｆに示され（図５Ｅの平面図に対応する）、金属コ
ンタクトのアプローチについては、図６Ｃ−２に示され
る（図６Ｃ−１の平面図に対応する）。
にある金属コンタクト）によるアプローチのメモリセル
配列（セルアーキテクチャ）は、第１の実施形態（コン
タクトなしの拡散ビット線）によるアプローチとは異な
る。等価の回路図は、ビット拡散アプローチについては
図５Ｆに示され（図５Ｅの平面図に対応する）、金属コ
ンタクトのアプローチについては、図６Ｃ−２に示され
る（図６Ｃ−１の平面図に対応する）。
【００８３】図７Ｂ〜図７Ｆに示される本発明の第３の
実施形態は、ツインＭＯＮＯＳアレイ構造に関する。こ
の実施形態は、第２の実施形態の派生と考えられる。ビ
ット線はワード線およびコントロールゲートと交差する
が、隣接する行によってビット線が共用されない点で、
第２の実施形態と異なる。金属を使った行に沿ったデュ
アルビット線の一方は、もう一方のデュアルビット線の
行から独立して、ワードゲートの双方の側の拡散領域の
電圧を制御する。第２の実施形態で説明された製造方法
は、第３の実施形態を達成するために正確にコピーされ
ることができる。従って、ここでは説明されない。
実施形態は、ツインＭＯＮＯＳアレイ構造に関する。こ
の実施形態は、第２の実施形態の派生と考えられる。ビ
ット線はワード線およびコントロールゲートと交差する
が、隣接する行によってビット線が共用されない点で、
第２の実施形態と異なる。金属を使った行に沿ったデュ
アルビット線の一方は、もう一方のデュアルビット線の
行から独立して、ワードゲートの双方の側の拡散領域の
電圧を制御する。第２の実施形態で説明された製造方法
は、第３の実施形態を達成するために正確にコピーされ
ることができる。従って、ここでは説明されない。
【００８４】図７Ｂに示されるように、ＳＴＩによって
分離された隣接する行のセルは、第２の実施形態と異な
り、ビット線を共用しないので個々のセルは独立して動
作される。ＳＴＩマスクは、ワードゲートの双方の側の
拡散領域に動作電圧を個別に印加できるように工夫され
る。図７Ｂに示されるＳＴＩマスクは、図７Ａに示され
る第２の実施形態の長方形ＳＴＩマスクから１つおきの
活性領域の線を除去することによって生成される。図７
Ｂに示されるように、活性領域の線の各々の側で拡散領
域を交互に拡張することによって、拡散コンタクトが置
かれる。
分離された隣接する行のセルは、第２の実施形態と異な
り、ビット線を共用しないので個々のセルは独立して動
作される。ＳＴＩマスクは、ワードゲートの双方の側の
拡散領域に動作電圧を個別に印加できるように工夫され
る。図７Ｂに示されるＳＴＩマスクは、図７Ａに示され
る第２の実施形態の長方形ＳＴＩマスクから１つおきの
活性領域の線を除去することによって生成される。図７
Ｂに示されるように、活性領域の線の各々の側で拡散領
域を交互に拡張することによって、拡散コンタクトが置
かれる。
【００８５】ワード線は、図７Ｃおよび図７Ｄに示され
るように、活性領域の線およびＳＴＩ（浅いトレンチ分
離）を交差するように配列される。ゲートプロセスの後
で出現するワードゲート間のメモリ拡散は、図７Ｄに示
されるように、ビット線方向に沿ってワードゲート方向
に交互に拡張される。ワードゲートの各々の側で異なっ
たビットに個別に動作電圧を印加するため、図７Ｅに示
されるように、行の１つの側における拡散の拡張部は、
デュアル金属ビット線の１つとコンタクトし、他の側に
おける拡散の拡張部は、デュアル金属ビット線の他のも
のとコンタクトする。理解を助けるため、図７Ｅの平面
図構造の電気的等価回路が、図７Ｆに示される。
るように、活性領域の線およびＳＴＩ（浅いトレンチ分
離）を交差するように配列される。ゲートプロセスの後
で出現するワードゲート間のメモリ拡散は、図７Ｄに示
されるように、ビット線方向に沿ってワードゲート方向
に交互に拡張される。ワードゲートの各々の側で異なっ
たビットに個別に動作電圧を印加するため、図７Ｅに示
されるように、行の１つの側における拡散の拡張部は、
デュアル金属ビット線の１つとコンタクトし、他の側に
おける拡散の拡張部は、デュアル金属ビット線の他のも
のとコンタクトする。理解を助けるため、図７Ｅの平面
図構造の電気的等価回路が、図７Ｆに示される。
【００８６】図８Ａ〜図８Ｆに示される本発明の第４の
実施形態も、ツインＭＯＮＯＳアレイアーキテクチャに
関する。このアーキテクチャは、米国特許６，２５５，
１６６に基づいて第２の実施形態と第１の実施形態との
概念を結合する。ワード線の１つの側の拡散は、ＳＴＩ
によって個別のビットへ分割され、他の側の拡散は、Ｎ
ＯＲ動作を可能にする１つの線として連続し、高密度ア
プリケーションの容易性を維持している。
実施形態も、ツインＭＯＮＯＳアレイアーキテクチャに
関する。このアーキテクチャは、米国特許６，２５５，
１６６に基づいて第２の実施形態と第１の実施形態との
概念を結合する。ワード線の１つの側の拡散は、ＳＴＩ
によって個別のビットへ分割され、他の側の拡散は、Ｎ
ＯＲ動作を可能にする１つの線として連続し、高密度ア
プリケーションの容易性を維持している。
【００８７】長コンタクトプロセス（図８Ａ−１）を、
図８Ａ−２に示されるタングステンプラグ線プロセスへ
変換することによって、第２の実施形態で説明された製
造方法を第４の実施形態へ応用することができる。図８
Ａ−１に示されるコンタクト酸化膜ＣＭＰまでのプロセ
スフローは、タングステンプラグ線プロセスおよび長コ
ンタクトプロセスに共通である。図８Ａ−３に示される
第４の実施形態の構造は、図８Ａ−２の長コンタクトマ
スクを、図８Ａ−３のタングステンプラグ線マスクで置
換することによって提供される。図８Ａ−３では、タン
グステンスタドおよびビット線コンタクトが結合されて
いる。第２の実施形態で説明された製造方法は、窒化チ
タン／タングステンの堆積、タングステンのＣＭＰ、酸
化膜の堆積、ビットコンタクトの開口、および通常の金
属配線プロセスの順序で続き、図８Ｄに示される金属ビ
ット線が形成される。ワード線の１つの側における各々
の拡散セグメントは、ＳＴＩ（浅いトレンチ分離）によ
って分離され、金属ビット線とコンタクトする。ワード
線の他の側におけるセグメントは、タングステンプラグ
線を介して相互に接続され、ソース線として働く。図８
Ｅの電気回路図は、図８Ｄと等価であり、ランダムな読
み出し／書き込み動作を可能にする。この実施形態はデ
ュアル金属線を必要としないため、第３の実施形態より
も、高密度アプリケーションに好ましい。更に、この回
路は、第２の実施形態でＳＴＩマスクを修正することに
よって達成可能である。長方形ＳＴＩは、図８Ｂ−１お
よび図８Ｂ−２で示されるように、双方の実施形態でビ
ット線方向に沿った線の上に周期的に置かれる。ＳＴＩ
行および半ピッチオフセット行は、図８Ｂ−１に示され
る第２の実施形態ではワード線方向に沿って交互に現れ
るが、図８Ｂ−２に示される第４の実施形態ではワード
線方向に沿って整列する。図８Ｂ−２に示されるよう
に、連続した拡散がワード線の１つの側に現れ、拡散ビ
ットは他の側でＳＴＩによって分離される。このレイア
ウトは、図８Ｅの電気回路と等価である。第２の実施形
態で説明したコーナーの丸めおよびオーバレイに関する
プロセスウィンドウのために、図８Ｂと比較して、図８
Ａが好ましい。
図８Ａ−２に示されるタングステンプラグ線プロセスへ
変換することによって、第２の実施形態で説明された製
造方法を第４の実施形態へ応用することができる。図８
Ａ−１に示されるコンタクト酸化膜ＣＭＰまでのプロセ
スフローは、タングステンプラグ線プロセスおよび長コ
ンタクトプロセスに共通である。図８Ａ−３に示される
第４の実施形態の構造は、図８Ａ−２の長コンタクトマ
スクを、図８Ａ−３のタングステンプラグ線マスクで置
換することによって提供される。図８Ａ−３では、タン
グステンスタドおよびビット線コンタクトが結合されて
いる。第２の実施形態で説明された製造方法は、窒化チ
タン／タングステンの堆積、タングステンのＣＭＰ、酸
化膜の堆積、ビットコンタクトの開口、および通常の金
属配線プロセスの順序で続き、図８Ｄに示される金属ビ
ット線が形成される。ワード線の１つの側における各々
の拡散セグメントは、ＳＴＩ（浅いトレンチ分離）によ
って分離され、金属ビット線とコンタクトする。ワード
線の他の側におけるセグメントは、タングステンプラグ
線を介して相互に接続され、ソース線として働く。図８
Ｅの電気回路図は、図８Ｄと等価であり、ランダムな読
み出し／書き込み動作を可能にする。この実施形態はデ
ュアル金属線を必要としないため、第３の実施形態より
も、高密度アプリケーションに好ましい。更に、この回
路は、第２の実施形態でＳＴＩマスクを修正することに
よって達成可能である。長方形ＳＴＩは、図８Ｂ−１お
よび図８Ｂ−２で示されるように、双方の実施形態でビ
ット線方向に沿った線の上に周期的に置かれる。ＳＴＩ
行および半ピッチオフセット行は、図８Ｂ−１に示され
る第２の実施形態ではワード線方向に沿って交互に現れ
るが、図８Ｂ−２に示される第４の実施形態ではワード
線方向に沿って整列する。図８Ｂ−２に示されるよう
に、連続した拡散がワード線の１つの側に現れ、拡散ビ
ットは他の側でＳＴＩによって分離される。このレイア
ウトは、図８Ｅの電気回路と等価である。第２の実施形
態で説明したコーナーの丸めおよびオーバレイに関する
プロセスウィンドウのために、図８Ｂと比較して、図８
Ａが好ましい。
【００８８】図８Ｃは、ゲートプロセス後の第４の実施
形態の平面図を示し、図８Ｄは、最初の金属プロセスの
後の同様な図である。図８Ｅは、理解を助けるための、
図８Ｄに対応する等価電気回路図である。
形態の平面図を示し、図８Ｄは、最初の金属プロセスの
後の同様な図である。図８Ｅは、理解を助けるための、
図８Ｄに対応する等価電気回路図である。
【００８９】本発明は、好ましい実施形態を参照して具
体的に図示および説明されたが、、本発明の趣旨および
範囲から逸脱することなく、形式および詳細において様
々な変更が行われてよいことを理解するであろう。
体的に図示および説明されたが、、本発明の趣旨および
範囲から逸脱することなく、形式および詳細において様
々な変更が行われてよいことを理解するであろう。
【図１Ａ】本発明の第１の実施形態によって製造された
完成ツインＭＯＮＯＳ素子の概略断面図である。
完成ツインＭＯＮＯＳ素子の概略断面図である。
【図１Ｂ】本発明の第１の実施形態によって製造された
完成ツインＭＯＮＯＳ素子の概略断面図である。
完成ツインＭＯＮＯＳ素子の概略断面図である。
【図１Ｃ】本発明の第１の実施形態によって製造された
完成ツインＭＯＮＯＳ素子の概略断面図である。
完成ツインＭＯＮＯＳ素子の概略断面図である。
【図１Ｄ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｅ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｆ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｇ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｈ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｊ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｋ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｌ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｍ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｎ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｐ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｑ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図１Ｒ】本発明の第１の実施形態の概略断面図であ
る。
る。
【図２Ａ】本発明の第２の実施形態によって製造された
完成ツインＭＯＮＯＳ素子の概略断面図である。
完成ツインＭＯＮＯＳ素子の概略断面図である。
【図２Ｂ】本発明の第２の実施形態によって製造された
完成ツインＭＯＮＯＳ素子の概略断面図である。
完成ツインＭＯＮＯＳ素子の概略断面図である。
【図２Ｃ】本発明の第２の実施形態によって製造された
完成ツインＭＯＮＯＳ素子の概略断面図である。
完成ツインＭＯＮＯＳ素子の概略断面図である。
【図２Ｄ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｅ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｆ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｇ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｈ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｊ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｋ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｌ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｍ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｎ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｐ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｑ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図２Ｒ】本発明の第２の実施形態の概略断面図であ
る。
る。
【図３Ａ】本発明の第１の好ましい実施形態の代替とし
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
【図３Ｂ】本発明の第１の好ましい実施形態の代替とし
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
【図３Ｃ】本発明の第１の好ましい実施形態の代替とし
て、ＤＳＷカットＯＮＯを有する実施形態の概略断面図
である。
て、ＤＳＷカットＯＮＯを有する実施形態の概略断面図
である。
【図３Ｄ】本発明の第１の好ましい実施形態の代替とし
て、ＤＳＷカットＯＮＯを有する実施形態の概略断面図
である。
て、ＤＳＷカットＯＮＯを有する実施形態の概略断面図
である。
【図３Ｅ】本発明の第１の好ましい実施形態の代替とし
て、ＤＳＷカットＯＮＯを有する実施形態の概略断面図
である。
て、ＤＳＷカットＯＮＯを有する実施形態の概略断面図
である。
【図４Ａ】本発明の第２の好ましい実施形態の代替とし
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
【図４Ｂ】本発明の第２の好ましい実施形態の代替とし
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
て、ＤＳＷによって画定され、Ｎ領域からＮ＋領域へオ
フセットされたＯＮＯを有する完成ツインＭＯＮＯＳ素
子の概略断面図である。
【図４Ｃ】本発明の第２の好ましい実施形態の代替を示
す概略断面図である。
す概略断面図である。
【図４Ｄ】本発明の第２の好ましい実施形態の代替を示
す概略断面図である。
す概略断面図である。
【図４Ｅ】本発明の第２の好ましい実施形態の代替を示
す概略断面図である。
す概略断面図である。
【図５Ａ】第１の実施形態の拡散ビットツインＭＯＮＯ
Ｓの概略平面図である。
Ｓの概略平面図である。
【図５Ｂ】図５Ａの平面図で示された第１の実施形態の
拡散ビットツインＭＯＮＯＳの概略断面図である。
拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｃ】図５Ａの平面図で示された第１の実施形態の
拡散ビットツインＭＯＮＯＳの概略断面図である。
拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｄ】図５Ａの平面図で示された第１の実施形態の
拡散ビットツインＭＯＮＯＳの概略断面図である。
拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｅ】図５Ａの平面図で示された第１の実施形態の
拡散ビットツインＭＯＮＯＳの概略断面図である。
拡散ビットツインＭＯＮＯＳの概略断面図である。
【図５Ｆ】第１の実施形態の拡散ビットツインＭＯＮＯ
Ｓの概略平面図である。
Ｓの概略平面図である。
【図５Ｇ】第１の実施形態の拡散ビットツインＭＯＮＯ
Ｓの回路図である。
Ｓの回路図である。
【図５Ｈ】図５Ｆの第１の実施形態の拡散ビットツイン
ＭＯＮＯＳの概略断面図である。
ＭＯＮＯＳの概略断面図である。
【図５Ｊ】図５Ｆの第１の実施形態の拡散ビットツイン
ＭＯＮＯＳの概略断面図である。
ＭＯＮＯＳの概略断面図である。
【図５Ｋ】図５Ｆの第１の実施形態の拡散ビットツイン
ＭＯＮＯＳの概略断面図である。
ＭＯＮＯＳの概略断面図である。
【図５Ｌ】図５Ｆの第１の実施形態の拡散ビットツイン
ＭＯＮＯＳの概略断面図である。
ＭＯＮＯＳの概略断面図である。
【図６Ａ−１】長方形ＳＴＩを有する第２の実施形態の
金属ビットツインＭＯＮＯＳの概略平面図である。
金属ビットツインＭＯＮＯＳの概略平面図である。
【図６Ａ−２】長方形ＳＴＩを有する第２の実施形態の
金属ビットツインＭＯＮＯＳの概略平面図である。
金属ビットツインＭＯＮＯＳの概略平面図である。
【図６Ａ−３】図６Ａ−１で示された長方形ＳＴＩを有
する第２の実施形態の金属ビットツインＭＯＮＯＳの断
面図である。
する第２の実施形態の金属ビットツインＭＯＮＯＳの断
面図である。
【図６Ｂ−１】長いコンタクトを有し、ＳＴＩとワード
ゲートとの間にミスアライメントを有しない、本発明の
第２の実施形態に従った金属ビットツインＭＯＮＯＳ素
子の概略平面図である。
ゲートとの間にミスアライメントを有しない、本発明の
第２の実施形態に従った金属ビットツインＭＯＮＯＳ素
子の概略平面図である。
【図６Ｂ−２】図６Ｂ−１の平面図で示される、本発明
の第２の実施形態に従った金属ビットツインＭＯＮＯＳ
素子の概略断面図である。
の第２の実施形態に従った金属ビットツインＭＯＮＯＳ
素子の概略断面図である。
【図６Ｃ−１】第２の実施形態に従った金属ビットツイ
ンＭＯＮＯＳの概略平面図である。
ンＭＯＮＯＳの概略平面図である。
【図６Ｃ−２】図６Ｃ−１の平面図に対応する概略電気
回路図である。
回路図である。
【図７Ａ】第３の実施形態であるデュアル金属ビットツ
インＭＯＮＯＳの概略平面図である。
インＭＯＮＯＳの概略平面図である。
【図７Ｂ】第３の実施形態であるデュアル金属ビットツ
インＭＯＮＯＳの概略平面図である。
インＭＯＮＯＳの概略平面図である。
【図７Ｃ】第３の実施形態であるデュアル金属ビットツ
インＭＯＮＯＳの概略平面図である。
インＭＯＮＯＳの概略平面図である。
【図７Ｄ】第３の実施形態であるデュアル金属ビットツ
インＭＯＮＯＳの概略平面図である。
インＭＯＮＯＳの概略平面図である。
【図７Ｅ】第３の実施形態であるデュアル金属ビットツ
インＭＯＮＯＳの概略平面図である。
インＭＯＮＯＳの概略平面図である。
【図７Ｆ】第３の実施形態であるデュアル金属ビットツ
インＭＯＮＯＳの概略電気回路図である。
インＭＯＮＯＳの概略電気回路図である。
【図８Ａ−１】第４の実施形態である金属ビット／拡散
ソースツインＭＯＮＯＳの概略平面図である。
ソースツインＭＯＮＯＳの概略平面図である。
【図８Ａ−２】第４の実施形態である金属ビット／拡散
ソースツインＭＯＮＯＳの概略平面図である。
ソースツインＭＯＮＯＳの概略平面図である。
【図８Ａ−３】第４の実施形態である金属ビット／拡散
ソースツインＭＯＮＯＳの概略平面図である。
ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｂ−１】第４の実施形態である金属ビット／拡散
ソースツインＭＯＮＯＳの概略平面図である。
ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｂ−２】第４の実施形態である金属ビット／拡散
ソースツインＭＯＮＯＳの概略平面図である。
ソースツインＭＯＮＯＳの概略平面図である。
【図８Ｃ】第４の実施形態である金属ビット／拡散ソー
スツインＭＯＮＯＳの概略平面図である。
スツインＭＯＮＯＳの概略平面図である。
【図８Ｄ】第４の実施形態である金属ビット／拡散ソー
スツインＭＯＮＯＳの概略平面図である。
スツインＭＯＮＯＳの概略平面図である。
【図８Ｅ】第４の実施形態である金属ビット／拡散ソー
スツインＭＯＮＯＳの概略電気回路図である。
スツインＭＯＮＯＳの概略電気回路図である。
１００ 半導体基板 １０１ ホウ素イオン注入コントロールゲートメモリチ
ャネル領域 １０２ ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ
ｉｎ）領域、Ｎ−ＬＤＤ １０３ ソース／ドレイン領域、メモリ拡散領域 １０４ 論理ＬＤＤ構造 １０５ ソース／ドレイン領域 １０６ フィールドイオン注入領域 １２０ メモリゲートおよび論理ゲート酸化シリコン膜 １２１ 側壁酸化膜 １２２ 下部酸化膜 １２３ 酸化膜 １２４ 酸化膜側壁、分離 １２５ 酸化膜 １２６、１２７ 上部酸化シリコン膜、誘導体パターン １２８ 酸化シリコン膜 １２９ 酸化膜 １３０ メモリキャップ状窒化シリコン膜 １３１ 蓄積窒化シリコン膜 １３２ 窒化膜 １３３ 窒化膜パターン、窒化膜ウエッジ １４０ メモリゲートおよびワードゲート、多結晶シリ
コンポリゲート １４１ 多結晶シリコン論理ゲート １４２ 多結晶シリコンメモリコントロールゲート １４３ 多結晶シリコン側壁 １４４ 多結晶シリコンワードゲート １５０ メモリ拡散 １５１ コントロールゲート １５２ 論理ゲート １５３ 論理拡散 １５４ ワードゲート、ワード線 １６０ 酸化膜 １８０ ＤＳＷ（disposable sidewall）層、ＤＳＷス
ペーサ １９０、１９１ フォトレジスト １９２ 拡散領域層 ２０１ ホウ素イオン注入コントロールゲートメモリチ
ャネル領域 ２０２ ＬＤＤ領域、Ｎ−ＬＤＤ ２０３ メモリソース／ドレイン領域、拡散領域 ２０４ 論理ＬＤＤ構造 ２０５ 論理ソース／ドレイン領域 ２１０ ＳＴＩ（shallow trench isolation） ２１２ 漏れ通路 ２２０ メモリゲートおよび論理ゲート酸化シリコン膜 ２２１ 側壁酸化膜 ２２２ 下部酸化膜 ２２３ 上部酸化膜 ２２４、２２５ 酸化膜 ２２６ 酸化シリコン膜 ２２７ 誘導体レベル酸化膜 ２２９ 酸化膜 ２３０ キャップ状窒化シリコン膜 ２３１ 窒化シリコン膜 ２３２ 窒化膜 ２３３、２３４ 窒化膜スペーサ ２４０ メモリコントロールゲートおよびワードゲー
ト、多結晶シリコンポリゲ ート ２４１ 論理ゲート ２４２ 多結晶シリコンメモリコントロールゲート ２４３ 多結晶シリコン側壁 ２５１ コントロールゲート ２５３ 論理拡散 ２６０ Ｗ／ＷＮ（タングステン／窒化タングステン）
層 ２６１ ローカル配線、長いコンタクト、広いコンタク
ト孔 ２８０ ＤＳＷ層、ＤＳＷスペーサ ２９１ フォトレジスト ２９２ ＢＡＲＣ（bottom anti-reflective coating） ２９３ フォトレジスト ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、Ｂ
Ｌ［４］、ＢＬ［５］ビット線 ＣＧ［０］、ＣＧ［１］、ＣＧ［２］、ＣＧ［３］、Ｃ
Ｇ［４］ コントロールゲート ＳＬ［０］、ＳＬ［１］、ＳＬ［２］ ソース線 ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、ＷＬ［３］、Ｗ
Ｌ［４］ ワード線
ャネル領域 １０２ ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ
ｉｎ）領域、Ｎ−ＬＤＤ １０３ ソース／ドレイン領域、メモリ拡散領域 １０４ 論理ＬＤＤ構造 １０５ ソース／ドレイン領域 １０６ フィールドイオン注入領域 １２０ メモリゲートおよび論理ゲート酸化シリコン膜 １２１ 側壁酸化膜 １２２ 下部酸化膜 １２３ 酸化膜 １２４ 酸化膜側壁、分離 １２５ 酸化膜 １２６、１２７ 上部酸化シリコン膜、誘導体パターン １２８ 酸化シリコン膜 １２９ 酸化膜 １３０ メモリキャップ状窒化シリコン膜 １３１ 蓄積窒化シリコン膜 １３２ 窒化膜 １３３ 窒化膜パターン、窒化膜ウエッジ １４０ メモリゲートおよびワードゲート、多結晶シリ
コンポリゲート １４１ 多結晶シリコン論理ゲート １４２ 多結晶シリコンメモリコントロールゲート １４３ 多結晶シリコン側壁 １４４ 多結晶シリコンワードゲート １５０ メモリ拡散 １５１ コントロールゲート １５２ 論理ゲート １５３ 論理拡散 １５４ ワードゲート、ワード線 １６０ 酸化膜 １８０ ＤＳＷ（disposable sidewall）層、ＤＳＷス
ペーサ １９０、１９１ フォトレジスト １９２ 拡散領域層 ２０１ ホウ素イオン注入コントロールゲートメモリチ
ャネル領域 ２０２ ＬＤＤ領域、Ｎ−ＬＤＤ ２０３ メモリソース／ドレイン領域、拡散領域 ２０４ 論理ＬＤＤ構造 ２０５ 論理ソース／ドレイン領域 ２１０ ＳＴＩ（shallow trench isolation） ２１２ 漏れ通路 ２２０ メモリゲートおよび論理ゲート酸化シリコン膜 ２２１ 側壁酸化膜 ２２２ 下部酸化膜 ２２３ 上部酸化膜 ２２４、２２５ 酸化膜 ２２６ 酸化シリコン膜 ２２７ 誘導体レベル酸化膜 ２２９ 酸化膜 ２３０ キャップ状窒化シリコン膜 ２３１ 窒化シリコン膜 ２３２ 窒化膜 ２３３、２３４ 窒化膜スペーサ ２４０ メモリコントロールゲートおよびワードゲー
ト、多結晶シリコンポリゲ ート ２４１ 論理ゲート ２４２ 多結晶シリコンメモリコントロールゲート ２４３ 多結晶シリコン側壁 ２５１ コントロールゲート ２５３ 論理拡散 ２６０ Ｗ／ＷＮ（タングステン／窒化タングステン）
層 ２６１ ローカル配線、長いコンタクト、広いコンタク
ト孔 ２８０ ＤＳＷ層、ＤＳＷスペーサ ２９１ フォトレジスト ２９２ ＢＡＲＣ（bottom anti-reflective coating） ２９３ フォトレジスト ＢＬ［０］、ＢＬ［１］、ＢＬ［２］、ＢＬ［３］、Ｂ
Ｌ［４］、ＢＬ［５］ビット線 ＣＧ［０］、ＣＧ［１］、ＣＧ［２］、ＣＧ［３］、Ｃ
Ｇ［４］ コントロールゲート ＳＬ［０］、ＳＬ［１］、ＳＬ［２］ ソース線 ＷＬ［０］、ＷＬ［１］、ＷＬ［２］、ＷＬ［３］、Ｗ
Ｌ［４］ ワード線
フロントページの続き (72)発明者 佐藤 公博 アメリカ合衆国 12533 ニューヨーク州、 ホープウェル ジャンクション、ウィマー ロード 56 (72)発明者 小椋 正気 アメリカ合衆国 12590 ニューヨーク州、 ワッピンガーズ フォールズ、オールド ホープウェル ロード 140 (72)発明者 斉藤 朋也 アメリカ合衆国 12603 ニューヨーク州、 ポーキプシー、チェリー ヒル ドライブ 5307 Ｆターム(参考） 5F083 EP18 EP24 EP28 EP30 EP32 EP63 EP64 EP68 EP69 GA02 JA04 JA35 JA39 JA40 JA53 KA05 KA08 LA12 MA01 MA02 MA04 MA19 NA01 NA04 PR03 PR05 PR06 PR07 PR12 PR29 PR40 PR43 PR53 PR56 ZA05 ZA07 ZA08 ZA28 5F101 BA45 BB03 BB08 BD07 BD15 BD27 BD35 BD36 BD38 BH03 BH13 BH14 BH19 BH21
Claims (73)
- 【請求項１】 ツインＭＯＮＯＳメモリセルアレイおよ
びＣＭＯＳ論理素子回路を集積して製造する方法であっ
て、 メモリ領域および論理領域を有する基板を提供するステ
ップと、 前記論理領域内の論理ゲートおよび前記メモリ領域内の
メモリゲートを同時に画定するステップであって、ここ
では論理メモリ境界構造も形成され、前記論理ゲートは
第１の導電層の下にあるゲート酸化膜を含み、前記メモ
リゲートおよび前記論理メモリ境界構造は、キャップ状
窒化膜の下の第１の導電層の下にあるゲート酸化膜を含
み、 前記基板、論理ゲート、メモリゲートおよび論理メモリ
境界構造の上に酸化膜−窒化膜−酸化膜（ＯＮＯ）の層
を形成するステップと、 前記ＯＮＯ層上に多結晶シリコン膜を整合的に堆積する
ステップと、 前記論理ゲート、メモリゲートおよび論理メモリ境界構
造の側壁上に多結晶シリコンスペーサを残すために前記
多結晶シリコン膜をエッチバックするステップであっ
て、前記多結晶シリコンスペーサは前記メモリ領域内に
コントロールゲートを形成し、 前記論理ゲートおよび前記多結晶シリコンスペーサを注
入マスクとして使用して、ソース／ドレイン領域を前記
論理領域内に形成するステップと、 その後で前記論理領域内の多結晶シリコンスペーサを除
去するステップと、 前記コントロールゲートを注入マスクとして使用して、
前記メモリ領域内にソース／ドレイン領域を形成するス
テップと、 前記論理領域内のコントロールゲートおよび前記ソース
／ドレイン領域をシリサイド化するステップと、 前記ツインＭＯＮＯＳメモリのＭＯＮＯＳメモリセルア
レイおよび前記ＣＭＯＳ論理素子回路の製造の統合を完
了するため、前記シリサイド化されたゲートおよびソー
ス／ドレイン領域上に酸化膜を堆積するステップとを含
む方法。 - 【請求項２】 前記論理領域内の論理ゲートおよび前記
メモリ領域内のメモリゲートを同時に画定する前記ステ
ップが、 前記ゲート酸化膜を前記基板上に形成するステップと、 前記ゲート酸化膜の上に前記第１の導電層を堆積するス
テップと、 前記メモリ領域内において、前記第１の導電層上に前記
キャップ状窒化膜を堆積するステップと、 ハードマスクを形成するために、前記第１および第２の
キャップ状酸化膜およびキャップ状窒化膜をパターン化
してハードマスクを形成するステップと、 前記ハードマスクで覆われていない前記キャップ状窒化
膜、前記第１導電層および前記ゲート酸化膜をエッチン
グにより除去して、前記メモリ領域内の前記メモリゲー
トおよび前記論理領域内の前記論理ゲートを形成するス
テップとを含む請求項１に記載の方法。 - 【請求項３】 前記ゲート酸化膜の膜厚が約２〜１０ｎ
ｍである請求項１に記載の方法。 - 【請求項４】 前記多結晶シリコンを含む第１導電層の
厚みが約１００〜１５０ｎｍである請求項１に記載の方
法。 - 【請求項５】 前記第１および第２のキャップ状酸化膜
の膜厚が約３０ｎｍである請求項２に記載の方法。 - 【請求項６】 前記キャップ状窒化膜の膜厚が約１００
〜２００ｎｍである請求項１に記載の方法。 - 【請求項７】 前記キャップ状窒化膜、前記第１導電層
および前記ゲート酸化膜をエッチングにより除去するス
テップが反応性イオンエッチングであり、窒化膜のエッ
チングレートと多結晶シリコンのエッチングレートとが
同等であり、酸化膜のエッチングレートが多結晶シリコ
ンのエッチングレートよりも非常に低い請求項２に記載
の方法。 - 【請求項８】 前記論理領域内の論理ゲートおよび前記
メモリ領域内のメモリゲートを同時に画定する前記ステ
ップが、 前記ゲート酸化膜を前記基板上に形成するステップと、 前記ゲート酸化膜の上に前記第１の導電層を堆積するス
テップであって、ここで前記第１の導電層は、タングス
テン／窒化タングステン層の下に多結晶シリコン膜を含
み、 前記第１の導電層の上に前記キャップ状窒化膜を堆積す
るステップと、 ハードマスクを形成するために、前記キャップ状窒化膜
および前記タングステン／窒化タングステン層をパター
ン化するステップと、 その後、前記ハードマスクおよび前記多結晶シリコン膜
の上に、前記タングステン／窒化タングステン層を酸化
から保護する窒化膜を堆積するステップと、 その後、前記ハードマスクで覆われていない多結晶シリ
コン膜および前記ゲート酸化膜をエッチングにより除去
して、前記メモリ領域内の前記メモリゲートおよび前記
論理領域内の前記論理ゲートを形成するステップとを含
む請求項１に記載の方法。 - 【請求項９】 前記ＯＮＯ層を形成する前記ステップの
前に、 前記メモリゲート、前記論理ゲート、および前記論理メ
モリ境界構造の上に酸化シリコン膜を堆積するステップ
と、 しきい値電圧を調節するために、前記基板へホウ素イオ
ンを注入するステップと、 軽くドープされたソース／ドレイン（ＬＤＤ）領域を、
前記論理領域および前記メモリ領域内に形成するステッ
プとを更に含む請求項１に記載の方法。 - 【請求項１０】 前記ＬＤＤ領域を形成するステップが
さらに、 前記論理領域内にＬＤＤ領域を形成するために前記基板
内にイオンを注入するステップと、 その後、除去可能な側壁スペーサを前記メモリゲートお
よび前記論理メモリ境界構造の上に形成するステップ
と、 前記ＬＤＤ領域を前記メモリ領域の中に形成するため
に、前記除去可能な側壁スペーサをマスクとして使用し
て、前記メモリ領域の中にイオンを注入するステップ
と、 その後で、前記除去可能な側壁スペーサを除去するステ
ップとを含む請求項９に記載の方法。 - 【請求項１１】 前記除去可能な側壁スペーサが、多結
晶シリコン、窒化シリコンおよびボロフォスフォシリケ
イトグラス（ＢＰＳＧ）を含むグループから選択される
請求項１０に記載の方法。 - 【請求項１２】 前記第１の導電層が多結晶シリコンを
含み、前記ＯＮＯ層を形成するステップが、 装置内発生水蒸気酸化（In-Situ Steam Generation：Ｉ
ＳＳＧ）装置を使用して、前記基板、第１の導電層およ
びキャップ状窒化膜の上に第１の二酸化シリコン膜を成
長させるステップと、 前記第１の二酸化シリコン膜を８５０℃よりも高いＮＨ
3雰囲気の中で処理した後に、前記第１の二酸化シリコ
ン膜の上に窒化シリコン膜を堆積させるステップと、 前記ＩＳＳＧ装置を使用して前記窒化シリコン膜の上に
第２の二酸化シリコン膜を生成させるステップとを含む
請求項１に記載の方法。 - 【請求項１３】 前記二酸化シリコン膜の膜厚が約３．
０〜５．０ｎｍであり、前記窒化シリコン膜の膜厚が約
３〜６ｎｍであり、前記第２の二酸化シリコン膜の膜厚
が約３〜８ｎｍである請求項１２に記載の方法。 - 【請求項１４】 前記ＯＮＯ層の上に多結晶シリコン膜
を整合的に堆積するステップの前に、 ＤＳＷをエッチングマスクとして使用して前記基板上の
前記ＯＮＯ層の酸化膜−窒化膜部分をエッチングによっ
て除去するステップと、残っている前記ＯＮＯ層の第１
の酸化膜部分の上に第３の酸化膜を形成し、それによっ
て前記多結晶シリコンスペーサの少なくとも外側部分
が、その下に窒化膜を有しないようにするステップとを
更に含む請求項１に記載の方法。 - 【請求項１５】 前記多結晶シリコン膜にはリンまたは
砒素がドープされ、ＣＶＤによって約６０〜１００ｎｍ
の膜厚に堆積される請求項１に記載の方法。 - 【請求項１６】 前記多結晶シリコンスペーサの上面
が、前記メモリゲートおよび前記論理メモリ境界構造の
前記第１の導電層の上面の下になるまで、前記メモリ領
域内の多結晶シリコンスペーサをエッチバックすること
を更に含む請求項１に記載の方法。 - 【請求項１７】 前記論理ゲートおよび前記メモリ領域
内のソース／ドレイン領域をシリサイド化するステップ
を更に含む請求項１に記載の方法。 - 【請求項１８】 前記酸化膜を前記キャップ状窒化膜の
上面へ平坦化するステップと、 前記第１の導電層を露出させるために、前記メモリ領域
内で露出した前記キャップ状窒化膜を除去するステップ
と、 前記酸化膜および露出した前記第１の導電層の上に第２
の導電層を堆積するステップと、 前記メモリ領域の中にワードゲートを形成するため前記
第２の導電層をパターン化するステップとを更に含む請
求項１に記載の方法。 - 【請求項１９】 前記酸化膜を平坦化するステップが化
学的機械的ポリッシング（ＣＭＰ）を含み、前記ＣＭＰ
プロセスの間のディッシングを防止するために、ダミー
の窒化膜パターンが前記論理領域内に形成される請求項
１８に記載の方法。 - 【請求項２０】 前記第２の導電層が多結晶シリコン、
タングステン／多結晶シリコンおよびタングステンシリ
コン／多結晶シリコンを含むグループから選択される請
求項１８に記載の方法。 - 【請求項２１】 前記第２の導電層が約１５〜２０の膜
厚に堆積される請求項１８に記載の方法。 - 【請求項２２】 前記メモリ領域において、前記酸化膜
を貫通してソース／ドレイン領域までコンタクトホール
を開口するステップと、 前記コンタクトホール内にタングステンを充填するステ
ップとを更に含む請求項１に記載の方法。 - 【請求項２３】 前記コントロールゲートをシリサイド
化する前記ステップの後に、 前記基板およびコントロールゲート上に窒化シリコン膜
を堆積するステップと、 前記窒化シリコン膜の上に誘電体層を堆積して、前記誘
電体層を、前記コントロールゲートの上面のレベルへエ
ッチバックするステップと、 前記コントロールゲートが完全にカバーされるまで、 前記コントロールゲートおよび前記誘電体層の上に薄い
窒化シリコン膜を堆積するステップと、 薄い窒化シリコンスペーサを形成するため前記薄い窒化
シリコン膜をエッチバックするステップを反復すること
を含む請求項２２に記載の方法。 - 【請求項２４】 ツインＭＯＮＯＳメモリセルアレイお
よびＣＭＯＳ論理素子回路を集積して製造する方法であ
って、 メモリ領域および論理領域を有する基板を提供するステ
ップと、 前記論理領域内の論理ゲートおよび前記メモリ領域内の
メモリゲートを同時に画定するステップであって、ここ
では論理メモリ境界構造も形成され、前記論理ゲートは
第１の導電層の下にあるゲート酸化膜を含み、前記メモ
リゲートおよび前記論理メモリ境界構造は、キャップ状
窒化膜の下の第１の導電層の下にあるゲート酸化膜を含
み、 前記基板、論理ゲート、メモリゲートおよび論理メモリ
境界構造の上に酸化膜−窒化膜−酸化膜（ＯＮＯ）の層
を形成するステップと、 前記ＯＮＯ層上に多結晶シリコン膜を整合的に堆積する
ステップと、 前記論理ゲート、メモリゲートおよび論理メモリ境界構
造の側壁上に多結晶シリコンスペーサを残すために前記
多結晶シリコン膜をエッチバックするステップと、 前記論理ゲートおよび前記多結晶シリコンスペーサを注
入マスクとして使用して、ソース／ドレイン領域を前記
論理領域内に形成するステップと、 その後で前記論理領域内の多結晶シリコンスペーサを除
去するステップと、 前記多結晶シリコンスペーサの上面が、前記メモリゲー
トおよび前記論理メモリ境界構造の前記第１の導電層の
上面の下になるまで、前記メモリ領域内の多結晶シリコ
ンスペーサをエッチバックするステップであって、前記
多結晶シリコンスペーサは前記メモリ領域内にコントロ
ールゲートを形成し、 前記コントロールゲートを注入マスクとして使用して、
前記メモリ領域内にソース／ドレイン領域を形成するス
テップと、 前記論理領域内のコントロールゲートおよび前記ソース
／ドレイン領域をシリサイド化するステップと、 前記シリサイド化されたゲートおよびソース／ドレイン
領域上に酸化膜を堆積し、前記酸化膜を前記キャップ状
窒化膜の上面へ平坦化するステップと、 前記第１の導電層を露出させるために、前記メモリ領域
内で露出したキャップ状窒化膜を除去するステップと、 前記酸化膜および露出した第１の導電層の上に第２の導
電層を堆積するステップと、 前記メモリ領域内にワードゲートを形成するために前記
第２の導電層をパターン化し、前記ツインＭＯＮＯＳメ
モリのＭＯＮＯＳメモリセルアレイおよび前記ＣＭＯＳ
論理素子回路の製造統合を完了するステップとを含む方
法。 - 【請求項２５】 前記論理領域内の論理ゲートおよび前
記メモリ領域内のメモリゲートを同時に画定する前記ス
テップが、 前記ゲート酸化膜を前記基板上に形成するステップと、 前記ゲート酸化膜の上に前記第１の導電層を堆積するス
テップと、 前記論理領域内において、前記第１の導電層を覆うよう
に第１のキャップ状酸化膜を形成するステップと、 前記キャップ状窒化膜を、前記メモリ領域内において前
記第１の導電層上に堆積し、前記論理領域内において前
記第１のキャップ状酸化膜上に堆積するステップと、 前記メモリ領域内において、前記キャップ状窒化膜の上
に第２のキャップ状酸化膜を形成するステップと、 ハードマスクを形成するために、前記第１および第２の
キャップ状酸化膜およびキャップ状窒化膜をパターン化
してハードマスクを形成するステップと、 前記ハードマスクで覆われていない前記キャップ状窒化
膜、前記第１導電層および前記ゲート酸化膜をエッチン
グにより除去して、前記メモリ領域内の前記メモリゲー
トおよび前記論理領域内の前記論理ゲートを形成するス
テップとを含む請求項２４に記載の方法。 - 【請求項２６】 前記ゲート酸化膜の膜厚が約２〜１０
ｎｍである請求項２５に記載の方法。 - 【請求項２７】 前記多結晶シリコンを含む第１導電層
の厚みが約１００〜１５０ｎｍである請求項２５に記載
の方法。 - 【請求項２８】 前記第１および第２のキャップ状酸化
膜の膜厚が約３０ｎｍである請求項２６に記載の方法。 - 【請求項２９】 前記キャップ状窒化膜の膜厚が約１０
０〜２００ｎｍである請求項２５に記載の方法。 - 【請求項３０】 前記キャップ状窒化膜、前記第１導電
層および前記ゲート酸化膜をエッチングにより除去する
ステップが反応性イオンエッチングであり、窒化膜のエ
ッチングレートと多結晶シリコンのエッチングレートと
が同等であり、酸化膜のエッチングレートが多結晶シリ
コンのエッチングレートよりも非常に低い請求項２５に
記載の方法。 - 【請求項３１】 前記ＯＮＯ層を形成する前記ステップ
の前に、 前記メモリゲート、論理ゲート、および論理メモリ境界
構造の上に酸化シリコン膜を堆積するステップと、 前記コントロールゲートの下のしきい値電圧を調節する
ためホウ素イオンを前記基板の中へ注入するステップ
と、 軽くドープされたソース／ドレイン（ＬＤＤ）領域を、
前記論理領域およびメモリ領域の中に形成するステップ
とを更に含む請求項２４に記載の方法。 - 【請求項３２】 ＬＤＤ領域を形成する前記ステップ
が、 前記論理領域内にＬＤＤ領域を形成するために基板内へ
イオンを注入するステップと、 その後、除去可能な側壁スペーサを前記メモリゲートお
よび論理メモリ境界構造の上に形成するステップと、 前記ＬＤＤ領域を前記メモリ領域の中に形成するため、
前記除去可能な側壁スペーサをマスクとして使用して、
前記メモリ領域内にイオンを注入するステップと、 その後で、前記除去可能な側壁スペーサを除去するステ
ップとを更に含む請求項３１に記載の方法。 - 【請求項３３】 前記除去可能な側壁スペーサが、多結
晶シリコン、窒化シリコンおよびボロフォスフォシリケ
イトグラス（ＢＰＳＧ）を含むグループから選択される
請求項３２に記載の方法。 - 【請求項３４】 前記第１の導電層が多結晶シリコンを
含み、前記ＯＮＯ層を形成するステップが、 装置内発生水蒸気酸化（ＩＳＳＧ）装置を使用して、前
記基板、第１の導電層およびキャップ状窒化膜の上に第
１の二酸化シリコン膜を成長させるステップと、 前記第１の二酸化シリコン膜を８５０℃よりも高いＮＨ
3雰囲気の中で処理することによって、前記第１の二酸
化シリコン膜の上に窒化シリコン膜を堆積させるステッ
プと、 前記ＩＳＳＧ装置を使用して前記窒化シリコン膜の上に
第２の二酸化シリコン膜を生成させるステップとを含む
請求項２４に記載の方法。 - 【請求項３５】 前記二酸化シリコン膜の膜厚が約３．
０〜５．０ｎｍであり、前記窒化シリコン膜の膜厚が約
３〜６ｎｍであり、前記第２の二酸化シリコン膜の膜厚
が約３〜８ｎｍである請求項３４に記載の方法。 - 【請求項３６】 前記ＯＮＯ層の上に多結晶シリコン膜
を整合的に堆積するステップの前に、 前記基板の上にある前記ＯＮＯ層の酸化膜−窒化膜部分
をエッチングによって除去するステップと、 残っている前記ＯＮＯ層の第１の酸化膜部分の上に第３
の酸化膜を形成し、前記多結晶シリコンスペーサの少な
くとも外側部分が、その下に窒化膜を有しないようにす
るステップとを更に含む請求項２４に記載の方法。 - 【請求項３７】 前記多結晶シリコン膜にはリンまたは
砒素がドープされ、ＣＶＤによって約６０〜１００の膜
厚に堆積される請求項２４に記載の方法。 - 【請求項３８】 前記酸化膜を平坦化するステップが化
学的機械的ポリッシング（ＣＭＰ）を含み、前記ＣＭＰ
プロセスの間のディッシングを防止するために、ダミー
の窒化膜パターンが前記論理領域内に形成される請求項
２４に記載の方法。 - 【請求項３９】 前記第２の導電層が多結晶シリコン、
タングステン／多結晶シリコンおよびタングステンシリ
コン／多結晶シリコンを含むグループから選択される請
求項２４に記載の方法。 - 【請求項４０】 前記メモリ領域内の前記ワードゲート
が、 前記第２の導電層およびその下に位置する前記第１の導
電層をパターン化するステップと、 ワード線間の漏れを防止するため、前記ワード線に隣接
して前記基板内にホウ素イオンを注入するステップとに
よって形成される請求項２４に記載の方法。 - 【請求項４１】 前記第２の導電層が約１５〜２０の膜
厚に堆積される請求項２４に記載の方法。 - 【請求項４２】 ツインＭＯＮＯＳメモリセルアレイお
よびＣＭＯＳ論理素子回路を集積して製造する方法であ
って、 メモリ領域および論理領域を有する基板を提供するステ
ップと、 メモリセルの分離および論理活性化領域の分離のために
ＳＴＩを形成するステップと、 前記論理領域内の論理ゲートおよび前記メモリ領域内の
メモリゲートを同時に画定するステップであって、ここ
では論理メモリ境界構造も形成され、前記論理ゲートは
第１の導電層の下にあるゲート酸化膜を含み、前記メモ
リゲートおよび前記論理メモリ境界構造は、キャップ状
窒化膜の下の第１の導電層の下にあるゲート酸化膜を含
み、 前記基板、論理ゲート、メモリゲートおよび論理メモリ
境界構造の上に酸化膜−窒化膜−酸化膜（ＯＮＯ）の層
を形成するステップと、 前記ＯＮＯ層上に多結晶シリコン膜を整合的に堆積する
ステップと、 前記論理ゲート、メモリゲートおよび論理メモリ境界構
造の側壁上に多結晶シリコンスペーサを残すために前記
多結晶シリコン膜をエッチバックするステップであっ
て、前記多結晶シリコンスペーサは前記メモリ領域内に
コントロールゲートを形成するステップと、 前記論理ゲートおよび前記多結晶シリコンスペーサを注
入マスクとして使用して、ソース／ドレイン領域を前記
論理領域内に形成するステップと、 その後で前記論理領域内の多結晶シリコンスペーサを除
去するステップと、 前記コントロールゲートを注入マスクとして使用して、
前記メモリ領域内にソース／ドレイン領域を形成するス
テップと、 前記論理領域内のコントロールゲートおよび前記ソース
／ドレイン領域をシリサイド化するステップと、 前記シリサイド化されたゲートおよびソース／ドレイン
領域上に酸化膜を堆積するステップと、 前記メモリ領域において、前記酸化膜を貫通してソース
／ドレイン領域までコンタクトホールを開口するステッ
プと、 前記コンタクトホール内にタングステンを充填して、前
記ツインＭＯＮＯＳメモリのＭＯＮＯＳメモリセルアレ
イおよび前記ＣＭＯＳ論理素子回路の製造統合を完了す
るステップとを含む方法。 - 【請求項４３】 前記論理領域内の論理ゲートおよび前
記メモリ領域内のメモリゲートを同時に画定する前記ス
テップが、 前記ゲート酸化膜を前記基板上に形成するステップと、 前記ゲート酸化膜の上に前記第１の導電層を堆積するス
テップであって、ここで前記第１の導電層は、タングス
テン／窒化タングステン層の下に多結晶シリコン膜を含
み、 前記第１の導電層の上に前記キャップ状窒化膜を堆積す
るステップと、 ハードマスクを形成するために、前記キャップ状窒化膜
および前記タングステン／窒化タングステン層をパター
ン化するステップと、 その後、前記ハードマスクおよび前記多結晶シリコン膜
の上に、前記タングステン／窒化タングステン層を酸化
から保護する窒化膜を堆積するステップと、 その後、前記ハードマスクで覆われていない多結晶シリ
コン膜および前記ゲート酸化膜をエッチングにより除去
して、前記メモリ領域内の前記メモリゲートおよび前記
論理領域内の前記論理ゲートを形成するステップとを含
む請求項４２に記載の方法。 - 【請求項４４】 前記ゲート酸化膜の膜厚が約２〜１０
ｎｍである請求項４２に記載の方法。 - 【請求項４５】 前記多結晶シリコンを含む第１導電層
の厚みが約１００〜１５０ｎｍである請求項４３に記載
の方法。 - 【請求項４６】 前記キャップ状窒化膜の膜厚が約１０
０〜２００ｎｍである請求項４２に記載の方法。 - 【請求項４７】 前記ＯＮＯ層を形成するステップの前
に、 前記メモリゲート、論理ゲート、および論理メモリ境界
構造の上に酸化シリコン膜を堆積するステップと、 前記コントロールゲートの下のしきい値電圧を調節する
ために前記基板内にホウ素イオンを注入するステップ
と、 軽くドープされたソース／ドレイン（ＬＤＤ）領域を、
前記論理領域およびメモリ領域に形成するステップとを
更に含む請求項４２に記載の方法。 - 【請求項４８】 ＬＤＤ領域を形成する前記ステップ
が、 前記論理領域内にＬＤＤ領域を形成するために基板内へ
イオンを注入するステップと、 その後、除去可能な側壁スペーサを前記メモリゲートお
よび論理メモリ境界構造の上に形成するステップと、 前記ＬＤＤ領域を前記メモリ領域の中に形成するため、
前記除去可能な側壁スペーサをマスクとして使用して、
前記メモリ領域内にイオンを注入するステップと、 その後で、前記除去可能な側壁スペーサを除去するステ
ップとを更に含む請求項４２に記載の方法。 - 【請求項４９】 前記除去可能な側壁スペーサが、多結
晶シリコン、窒化シリコンおよびボロフォスフォシリケ
イトグラス（ＢＰＳＧ）を含むグループから選択される
請求項４８に記載の方法。 - 【請求項５０】 前記ＯＮＯ層を形成するステップが、 装置内発生水蒸気酸化（ＩＳＳＧ）装置を使用して、前
記基板、第１の導電層およびキャップ状窒化膜の上に第
１の二酸化シリコン膜を成長させるステップと、 前記第１の二酸化シリコン膜を８５０℃よりも高いＮＨ
3雰囲気の中で処理することによって、前記第１の二酸
化シリコン膜の上に窒化シリコン膜を堆積させるステッ
プと、 前記ＩＳＳＧ装置を使用して前記窒化シリコン膜の上に
第２の二酸化シリコン膜を生成させるステップとを含む
請求項４２に記載の方法。 - 【請求項５１】 前記二酸化シリコン膜の膜厚が約３．
０〜５．０ｎｍであり、前記窒化シリコン膜の膜厚が約
３〜６ｎｍであり、前記第２の二酸化シリコン膜の膜厚
が約３〜８ｎｍである請求項５０に記載の方法。 - 【請求項５２】 前記ＯＮＯ層の上に多結晶シリコン膜
を整合的に堆積するステップの前に、 前記基板上のＯＮＯ層の酸化膜−窒化膜部分をエッチン
グによって除去するステップと、 残っているＯＮＯ層の第１の酸化膜部分の上に第３の酸
化膜を形成し、それによって前記多結晶シリコンスペー
サの少なくとも外側部分が、その下に窒化膜を有しない
ようにするステップとを含む請求項４２に記載の方法。 - 【請求項５３】 前記多結晶シリコン膜にはリンまたは
砒素がドープされ、ＣＶＤによって約６０〜１００ｎｍ
の膜厚に堆積される請求項４２に記載の方法。 - 【請求項５４】 前記コントロールゲートをシリサイド
化するステップの後に、 前記基板およびコントロールゲートの上に窒化シリコン
膜を堆積するステップと、 前記窒化シリコン膜の上に誘電体層を堆積して、前記誘
電体層を、前記コントロールゲートの上面のレベルへエ
ッチバックするステップとを含み、 さらに前記コントロールゲートが完全にカバーされるま
で、 前記コントロールゲートおよび前記誘電体層の上に薄い
窒化シリコン膜を堆積するステップと、 薄い窒化シリコンスペーサを形成するため前記薄い窒化
シリコン膜をエッチバックするステップとを反復するこ
とを含む請求項４２に記載の方法。 - 【請求項５５】 ツインＭＯＮＯＳメモリセルアレイお
よびＣＭＯＳ論理素子回路集積回路素子であって、 メモリ領域内のフィールド注入メモリセル分離と、 論理領域内のシリサイド化された論理ゲートおよび隣接
のシリサイド化されたソース／ドレイン領域と、 前記メモリ領域内のメモリゲートおよび隣接のシリサイ
ド化されたソース／ドレイン領域と、 前記メモリゲートの側壁の上で酸化膜−窒化膜−酸化膜
（ＯＮＯ）の層によって前記メモリゲートから分離され
たコントロールゲートと、 前記メモリゲートに接触するシリサイド化されたワード
ゲートとを具備する素子。 - 【請求項５６】 前記コントロールゲートがビットライ
ンと平行であり、前記ワードラインが前記コントロール
ゲートおよびビットラインと直交する請求項５５に記載
の素子。 - 【請求項５７】 前記メモリゲートおよび論理ゲートが
多結晶シリコンを含む請求項５５に記載の素子。 - 【請求項５８】 前記ワードラインが多結晶シリコン、
タングステン／多結晶シリコンおよびタングステンシリ
コン／多結晶シリコンを含むグループから選択される請
求項５５に記載の素子。 - 【請求項５９】 前記ＯＮＯ層が前記コントロールゲー
ト下にも存在する請求項５５に記載の素子。 - 【請求項６０】 前記コントロールゲート下の前記ＯＮ
Ｏ層が前記ソース／ドレイン領域に隣接した部分には存
在しない請求項５５に記載の素子。 - 【請求項６１】 ツインＭＯＮＯＳメモリセルアレイお
よびＣＭＯＳ論理素子回路集積回路素子であって、 メモリセル分離および論理素子分離のための浅いトレン
チ分離と、 論理領域内の論理ゲートおよび隣接のシリサイド化され
たソース／ドレイン領域と、 メモリ領域内のメモリゲートおよび隣接のソース／ドレ
イン領域と、 前記メモリゲートの側壁の上で酸化膜−窒化膜−酸化膜
（ＯＮＯ）の層によって前記メモリゲートから分離され
たコントロールゲートと、 絶縁層面を通って前記メモリ領域内の前記ソース／ドレ
イン領域の対を結合するローカル配線とを具備する素
子。 - 【請求項６２】 前記コントロールゲートがビットライ
ンと平行であり、前記ワードラインが前記コントロール
ゲートおよびビットラインと直交する請求項６１に記載
の素子。 - 【請求項６３】 前記メモリゲートおよび論理ゲート
が、キャップ状窒化膜下のタングステン／窒化タングス
テン層下の多結晶シリコンを含む請求項６１に記載の素
子。 - 【請求項６４】 前記ＯＮＯ層が前記コントロールゲー
ト下にも存在する請求項６１に記載の素子。 - 【請求項６５】 前記コントロールゲート下の前記ＯＮ
Ｏ層が前記ソース／ドレイン領域に隣接した部分には存
在しない請求項６１に記載の素子。 - 【請求項６６】 ツインＭＯＮＯＳメモリセルアレイお
よびＣＭＯＳ論理素子回路集積回路素子であって、 前記ビット線の方向に沿った前記メモリ素子分離のため
の浅いトレンチ分離および前記論理素子分離のための浅
いトレンチ分離と、 論理領域内の論理ゲートおよび隣接のシリサイド化され
たソース／ドレイン領域と、 メモリ領域内でワード線として機能するメモリゲートの
両側に形成される拡散領域のそれぞれの側とそれぞれに
コンタクトする一対の（デュアル）金属ビット線と、 前記ワード線および隣接のソース／ドレイン拡散領域に
沿ったメモリゲートの側壁上のコントロールゲートであ
って、前記メモリゲートの側壁上のコントロールゲート
は誘電体層によって前記メモリゲートから分離され、更
に誘電体層は前記コントロールゲートの下にあり、前記
ワード線およびコントロールゲートは前記ビット線に垂
直であること、および前記ワード線の間に形成される前
記拡散領域がが、ビット線方向に沿って、1つおきに前
記デュアル金属ビット線の１つとコンタクトし、、他方
の側では、前記デュアル金属ビット線の他方とコンタク
トできるように拡張された拡散領域絶縁層面を通って前
記メモリ領域内の前記ソース／ドレイン領域の１つと接
触するローカル配線とを具備する素子。 - 【請求項６７】 前記メモリゲートおよび論理ゲート
が、キャップ状窒化膜下にタングステン／窒化タングス
テン層、前記タングステン／窒化タングステン下に多結
晶シリコンを含む請求項６６に記載の素子。 - 【請求項６８】 前記誘電体層がＯＮＯ層を含む請求項
６６に記載の素子。 - 【請求項６９】 前記誘電体層が前記ソース／ドレイン
領域に隣接したコントロールゲート部分の下には存在し
ない請求項６６に記載の素子。 - 【請求項７０】 ツインＭＯＮＯＳメモリセルアレイお
よびＣＭＯＳ論理素子回路集積回路素子であって、 論理領域の中の論理ゲートおよび隣接のシリサイド化さ
れたソース／ドレイン領域と、 メモリ領域の中のメモリゲートおよび隣接のソース／ド
レイン領域と、 前記メモリゲートの側壁の上で酸化膜−窒化膜−酸化膜
（ＯＮＯ）の層によって前記メモリゲートから分離され
たコントロールゲートと、 前記コントロールゲートに平行なワード線と、 前記ワード線の１つの側にある第１の拡散領域と、ここ
で前記第１の拡散領域は、浅いトレンチ分離領域によっ
てビットへ分割され、 前記ワード線の他の側にある第２の拡散領域と、ここで
前記第２の拡散領域は連続した拡散線を形成するステッ
プと、 前記ワード線の上にあって前記ワード線に垂直な金属線
と、ここで前記金属線は前記第１の拡散領域の前記ビッ
トの各々と接触し、前記金属線はビット線として働き、
前記金属線は前記連続した拡散線と接触せず、前記連続
した拡散線はソース線として働くこととを具備する素
子。 - 【請求項７１】 前記メモリゲートおよび論理ゲート
が、キャップ状窒化膜下のタングステン／窒化タングス
テン層下の多結晶シリコンを含む請求項７０に記載の素
子。 - 【請求項７２】 前記ＯＮＯ層が前記コントロールゲー
ト下にも存在する請求項７０に記載の素子。 - 【請求項７３】 前記ＯＮＯ層が前記ソース／ドレイン
領域に隣接したコントロールゲート部分の下には存在し
ない請求項７０に記載の素子。
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