TW560064B - Twin MONOS cell fabrication method and array organization - Google Patents

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Kimohiro Satoh
Seiki Ogura
Tomoya Saito
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Halo Lsi Inc
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Description

560064 _案號91102786_年月日__ 五、發明說明（1) 此申請案主張2001年2月22日的美國Provisional patent app1ication 第 60/270455 與200 1 年3 月 26 曰的美國 Provisional patent application 第 60/278623 之優先 權。
景 背 明 發 rL (1)發明領域 本發明係有關於一種製造高密度雙MONOS(金屬/多晶 石夕氧化物氮化物氧化物矽化物）記憶體元件整合⑶⑽控制 邏輯之方法，且適用於各種架構。 (2 )習知技藝之說明 在20 0 1年7月3日發證的美國專利第6, 255, 1 66號 (3611^0忌11『3)中已介紹的雙^|(^〇8結構，且於200 0年6月 16曰（Ogura等）所申請的美國專利申請按號第〇9/595,〇59 號（Halo-99-0 02 )中亦揭露其差異。美國專利第6, 166, 41〇 號（1^11等人）與美國專利第6,〇54,734號（人〇28“等）中，均 顯示具有雙閘極的MONOS單元及整合陣列與邏輯製程。美 國專利第5, 851，881號（Lin等）與美國專利第6,丨77, 318號 (Ogura)等中，係提到monos記憶體元件。 【發明之概要】 本發明係為一種高密度雙M〇N〇s記憶體
第8頁 560064 修正 案號 91102786 五、發明說明（2) 係包含下列的製造方法： 1 )同時定義纪憶體閘極及邏輯閘極，因此改進製程整 合設計，更為容易且更為可靠的製造。 正 i i)雙MONOf陣歹，J巾，其位元線跨越字閑極線及控制閑 極，相較於申請中的美國專利申請案號第〇9/ 59505—9號(Hal〇99一002 )中之其位元線與控制閘極垂 直於字線，本發明著重降低寄生片電阻，且能夠言 速進订，同時維持低製造成本，此M〇N〇s單元儲存 記憶體於兩氮化物記憶體單元元件中，其係位在一 共旱選擇（字）閘極兩側壁上的兩控制閘極下。此 ΐ m二具平坦通道的元件、及/或在控制閘極 下具有階梯通道的元件。 1 1 1 )在Η )—中相鄰單元的共享位元線的雙肋肋§陣列結 構，係藉由淺溝槽隔離（STI)而隔開， ^ :，元接觸為特徵，此製造方法可二= 久每方法，此是自i i )衍生出來。 !V)在雙M〇N〇S結構中，位元線的一侧與字及控制閑極 j千Y丄且其位元線的另一侧與字及控制閑極線垂 罝，與子及控制閘極垂直的位元線接觸窗製程，係 利用自行對準矽化位元擴散線或鎢栓塞線，這亦為 2)式中位元線垂直於控制閘極的新觀念之部份y用 本發明包含兩個較佳實施例。
IEH 一1)第一個實施例特別的特徵係在於一自行對準矽化 ^0、線、^ I己憶體問極上的蓋氮化物、及無需淺溝槽隔離
第9頁 560064 JE_3. 曰 J號mirrn叫 五、發明說明（3) 的％1 離隔離。字線跨越位元線與控制閘極。 (周9圍）5 Γ罩幕而定義記憶體閘極圖圖像及邏輯 (二圍二極’其中使用光學微影方法製造出最小的 ^藉由一活性離子蝕刻（RIE )，而同時形成具有 ^化物的記憶體閘極及無蓋氮化物的邏輯閘極，恚 了一次蝕刻而獲致此結果， 馬 +在^^罩幕製程之前由上至下的閘極堆疊結構為·· 在記憶體區内，氧化物/氮化物/多晶矽/閘極 化物，及在邏輯區内，氮化物/氧化物/多晶矽 閘極氧化物。 +光阻圖圖像轉換RIE停止於多晶矽表面上，清除該 光阻’並使用硬罩幕（氧化物）於多晶矽rie中。 +在^多晶矽R IE製程中，要求每一層的蝕刻速率為： 多晶石夕〜氮化物〉〉氧化物，可kCF4/〇2環境進行 大量的钱刻，在HBr/C^/Cl2環境中進行終點蝕刻 可達上述的條件。 卜3)將記憶體區及邏輯區的範圍置於記憶體側的蓋氮 化物上，以至於不會在邏輯侧上留下多晶矽間隙壁 卜4)進行DSW(拋棄式側壁）製程，以在記憶體區獲得 一超短通道雜質分佈，亦可選擇將拋棄式側壁當作 一蝕刻罩幕，在控制閘極下形成一半截斷_〇混合 層，在記憶體區内，保留邏輯區之底層氧化物用作 拋棄式側壁’並被用作餘刻阻絕層，以移除側壁多 第10頁 1 5)使用同步蒸汽製程（in — situ steam generation， ISSG)以形成όνο混合層，經isSG成長的底部氧化物 ’與習知在字閘極下熱氧化物成長相較，提供更小 的鳥缘，這大大提升讀取的電流，丨SSG成長氧化物 不只可在矽上完成，更可應用在氮化物，在氮化物 的成長速度約是在950至1 00 0 °C下成長單晶矽的〇. 6 倍’而在蓋氮化物上成長的氧化物，將其與训〇混 合層之氮化物薄膜絕緣，在字閘極與控制閘極間提 供較佳的絕緣效果，而且不太需要考慮字線至字線 M路問題，在85(TCNH3處理後，經CVD可沈積一0N0 此a層的氮化物；I g $ g亦可用經氧化氮化物，成長 一上氧化物，與沈積CVD氧化物薄膜相比，經氮化 物的氧化所形成的氧化層具有較佳的品質，在提升 程式化/清除特性同時，可增進記憶保留時間。 1 一 6 )多晶石夕之垂直活性蝕刻形成記憶體控制閘極，必 ，雙到一0Ν0絕緣的長RIE突破至矽，於記憶體製造 完$時，控制閘極與字閘極間的絕緣層由高度決定 |當控制閘極的頂部高於氮化物與多晶矽的邊界時 ，移除蓋氮化物的同時，絕緣層的厚度會變薄，因 此頂部控制閘極多晶矽必須低於相鄰字閘極氮化 ΐϊ邊界，經抵抗回蝕刻製帛，可保護記憶體位元 戍，、源極/汲極區，以防止在蝕刻的第一部份，因 I而破壞至基板，藉形成記憶體控制閘極產生的 夕晶矽間隙壁，定義邏輯源極/汲極區；在源極/汲 (5) 極離子植入後，經CDE移除邏輯區内的多晶矽間隙 壁。 “ 1 -7)再於ΟΝΟ混合層中ISSG氧化復原RIE的損壞，於邏 輯區内將剩下的0Ν0氮化物轉變為氧化物。 1 - 8)在記憶體源極/汲極植入前，沈積約2 〇 〇埃的氧化 物，以防止因離子植入造成的〇Ν〇混合層的損壞。 1 - 9)記憶體位元線、記憶 輯擴散區，皆自行對準 3 0至4 0nm的BPSG均勻地 控制閘極與記憶體位元 反射塗佈（BARC)/抵抗 覆蓋於控制閘極的BPSG 曝露區域，而自行對準 隙壁姓刻而定義出來的 體控制閘極、邏輯閘極與邏 矽化物至以降低其電阻，約 沈積’以保持適當的記憶體 線間絕緣間隙，利用底部抗 回姓刻’經濕式韻刻，移除 ’以延展記憶體控制閘極的 石夕化區由接下來的氧化物間 1 lj)在自打對準石夕化的結構上，沈積約5〇〇〇埃的厚 f化物，並沈積-約15〇〇至m()埃的氮化物，並# 虛设圖案留在邏輯區中以作為侧p的#刻阻絕層 2)=個實施例與第一個實施例的不同點如下所述·· 夕矽化物閘極，如鎢/氮化鶴/ -^ 仃對準接觸窗與金屬位元線。該位 緣的相鄰位元 方細罩幕。連接或相鄰位元係連接於長 560064 案號 91102786 五、發明說明（6) 曰 J务正 2-l)STI圖圖像被印製成直線的幵 的形狀，以免除修飾角落，二狀，而不是長方形 影製程，可修飾罩幕上長 1如第6A圖的光學微 2圖所示’因覆蓋錯位會產生額=。：第U-明中，sn與主動區被印製本發 因角落修飾與覆蓋錯位產 条〜二間，以避免 個記憶體位元，藉長方形的接： = 鄰的四 區與正方形接觸窗而相互連 不疋/、用擴散 (長接觸窗）製程，連接平Μ + 一起，在局部打線 。 4接千仃的主動線成島嶼的形狀 2-2)由-臨界罩幕定義記憶體與 2-3)閘極的結構為·· 鞞（周化）閘極。 蓋氮化物-W/WN—多晶石夕— 因W/Μ側壁上的氧化石夕合 之2 = 壁必須纏繞在氮化矽，以：電壓，所以側 止，再利：，ί物至_，在多晶矽表面停 氣f仆物 灰以去除光阻。沈積約100埃的 =，以纏繞W/WN，再經過多晶石夕的垂直活的 :而記憶體與邏輯閉極由習知⑽S製程印 m:?體區與邏輯區的邊界放置於記憶體壁的蓋 植入DSW制以避免在邏輯壁上保留多晶矽間隙壁。 '的ϊ二程’以獲得在記憶體區供應超短通道 補償在控制間極下之n區的氮化物 ------- 第13頁 560064 案號 9110278R 發明說明（7) :較好的保留與持久，若因持久熬免的需 =二不而要經DSW切割的氮化物，則_製程是選 擇性的。 2 - 6 )使用同步基汽劁鞋广· · TQQr, / steam generation, =)以形成_混合層’經咖成長底部氧化物， 與各知在字間極下熱氧化物成長相肖，提供更小的 鳥嗓，由於在氧化處理中縮小多晶石夕鳥 提升讀取的電流，ISSG成長氧化物不只可在矽上完 更可應用在氮化物，在氮化物的成長速度約是 至lOOOt下成長單晶矽的0.6倍，在85〇。〇的 NH3處理後’經CVD可沈積一_混合層 腿亦可用經氧化氮化物，而成長一頂部氧化物， 相對於⑽氧化物，由於ISSG氧化物的較高品質， 與沈積薄層相比，可減少自氮化物的控制閘極 ，增進記憶保留時間。 t 2 7 )夕Ba矽之垂直活性蝕刻形成記憶體控制閘極，延 伸f閘極以降低至字閘極部份的高度，經抵抗回蝕 刻製程，可保護記憶體位元線與源極/汲極區，以 防止在姓刻的第一部❾，因飯刻而破壞至基板，莽 形成記憶體控制閑極產生的多晶矽間隙壁，定義^ 輯源極/汲極區；在源極/汲極離子植入後，經 移除邏輯區内的多晶石夕間隙壁。 2-8)在，己憶體控制閘極多晶矽下，，丨氧化處理以 回復在0N0混合層暴露端中的RIE的損壞，並將剩餘 的0N0氮化物完全轉變至邏輯區内的氧化物。、
第14頁 560064 _案號 91102786 五、發明說明（8) 月 曰 修正 2 - 9)在記憶體源極/汲極植入前，沈積約2 〇 〇埃的氧化 物，以防止因離子植入造成的〇N〇混合層的損壞。 2-10)將BARC與光阻施加覆蓋於基板上，打開覆蓋記 憶體區上的光阻，經習知光學微影製程在邏輯區形 成罩幕，再經02RIE的BARC/光阻回蝕及氧化物間隙 壁回蝕，以露出控制閘極矽與字閘極矽，在擴散區 上的氧化物被剩餘的BARC所保護，以避免擴散區石夕 的曝露’在移除邏輯閘極與邏輯擴散區上的氧化物 之後，自行對準矽化處理在所有矽暴露上進行。 2-11)藉由沈積一較控制閘極與間隙壁氧化物厚的氮 化物，而可執行自行對準接觸窗（SAC)，SAC可減少 早元尺寸，有時可減少一半。 2-1 2 )局部打線（長接觸窗）製程接著氧化物沈積及氧 化物CMP，以連接具有一共用接觸窗（如所提及） 的兩主動區，經SAC開啟一條狀接觸窗到兩主動區 ’經嫣CMP利用長接觸窗，將氮化鈦與嫣填入條狀 接觸窗。 、八 1 3 )開啟連接局部打線（長接觸窗）與第一金屬的接 觸洞，接著氧化物沈積，該接觸窗塞入氮化鈦與鎢 然後CMP再移除額外的氮化鈦與鶴，再執行習知 金屬間的連接製程。3)第三個實施例與第二個實施 例的不同點如下所述：在相鄰的單元中沒有長接觸 窗與共用的金屬位兀線’被STI絕緣的相鄰單元並 未如第二個實施例被架橋，雙金屬位元線跨越每一 i元的字線，而每一金屬線與每一其他播勒你分知
560064
曰
案號 9110278R 五、發明說明（9) 接觸。 4 )第四個實施例與第二個實施例的不同點如下所述： 持續父互及ST I絕緣擴散區與字線平行，利用 形的STI罩幕或長鎢栓塞線，而不用第二個實施例 ，長接觸窗，以形成連續的擴散線，具鎢栓塞的連 續擴散線當成源極線，而與字線及控制閘極平行， 一金屬位元線與STI絕緣擴散區上的 T ’ 觸，以跨越字線。 、成伹tl相接 【圖號對照說明】 100 半導體基板 101 硼離子
102 N-LDD 103 源極/汲極區 1 04 邏輯LDD結構 105 源極/汲極區 120 氧化物 121 側壁氧化物 12 2 氧化物-氮化物-氧化物（Ο Ν 0)層 123 氧化物 124 氧化物 125 氧化物 126 氧化物 127 氧化物 128 氧化物 ——
第16頁 560064 _案號91102786_年月日 修正 五、發明說明（10) 129 氧化物 130 蓋氮化物 131 氮化物 132 氮化物 133 氮化物 140 記憶體閘極 141 邏輯閘極 142 控制閘極 143 多晶矽側壁 144 多晶矽 150 記憶體擴散 151 控制閘極 152 邏輯閘極 153 邏輯擴散 154 字閘極 180 拋棄式側壁間隙壁 190 光阻圖像 191 覆蓋光阻 192 層 201 通道 202 N-LDD 203 源極/ >及極區 204 邏輯LDD結構 205 源極/ >及極區 220 邏輯閘極氧化石夕
第17頁 560064 修正 案號 91102786 五、發明說明（11) 222 氧化物 221 側壁氧化物 222 氮化物 223 氧化層 224 氧化物 225 氧化層 227 氧化物 229 氧化層 230 氮化矽 231 氮化層 232 氮化物 233 氮化物間隙壁 234 氮化物間隙壁 240 多晶碎閘極 241 邏輯閘極 242 記憶體控閘極多晶矽 243 多晶矽側壁 251 控制閘極 260 W/WN 261 接觸窗 280 DSW膜 291 覆蓋光阻 292 底部抗反射塗佈 較佳實施例說明
第18頁 560064
第1A圖至第1R圖與第5A圖至第5L圖係顯示本發明第一 貫施例的製程，在第一實施例中，一位元線與控制閘極平 行’且一字線與控制閘極垂直及位元線，如第5F圖與第5G 圖所示。ST I (淺溝槽隔離）並未用於記憶體單元絕緣，而 是使用在CMOS邏輯與周邊的電路，如第5C圖與第5D圖中， 在形成字線後經場離子植入丨〇 6絕緣記憶體單元。 第1A圖至第1C圖為第一實施例的完成M〇N〇s元件，在 記憶體區中’一場植入提供記憶體單元絕緣（未於圖中表 不）’在邏輯區内形成一自行對準矽化邏輯閘極152/141與 一相鄰自行對準矽化源極/汲極區丨〇 5，在記憶體區内，形 成一記憶體閘極1 4 0與一相鄰自行對準矽化源極/汲極區 103 ;在記憶體閘極丨4〇侧壁上形成控制閘極142，以將記 憶體閘極與氧化物-氮化物—氧化物（〇N〇)層1 22/ 1 3 1 / 1 23絕 緣’一自行對準石夕化字閘極1 5 4 / 1 4 4與記憶體閘極接觸， 如第1R圖的直角觀看。 以下將敘述第一實施例Μ 〇 n 〇 S元件之製造方法，如第 1Α圖所示’當在記憶體字閘極上的蓋氮化物需要定義 字線時，須移除在邏輯/周邊區域中邏輯閘極141上的蓋氮 化物，以自行對準矽化閘極，其係為了要減少片電阻。在 邏輯區的STI中，如習知CM0S製作，在半導體基板丨〇()上， 先形成p井與η井（未於圖中表示）。 〜同時定義具有100 —2〇〇nm的氮化物13〇的雙m〇n〇s記憶 體子閘極140及不具蓋氮化物的周邊及/或邏輯控制電路中 ，多晶矽閘極141，再形成一厚度約2至1〇11111的記憶體閘極 氧石々盘柄愈厥溫n a / . ^ —
560064 _修正 案號 91102786 五、發明說明（13) 依所需的施加電壓調整高電壓邏輯元件的閘極氧化石夕厚 度’再經化學氣相沈積法（CVD)沈積一個厚度約15〇至 250nffi的多晶矽]40(於第〗D圖中）。在第1]}圖&中的經cvd而 沈積一個厚度約30nffi的氧化石夕層126，以在之後多晶石夕韻 f為覆蓋在n-/p-M〇S上的蝕刻抑止層止，再用光學微 (如㈣圖所示），藉由㈣而沈積一個厚度約二 化矽層U0(如第⑶圖），以之後在化學機械研磨（CMP) 牯虽作蝕刻阻絕層。藉由CVD而沈積一個厚度約30nm的氧 = Γ27(ΐ第1圖所示），並使用罩幕記憶體區以蝕刻掉 =輯品，在定義多晶矽閘極時，將氧化矽層丨27當成硬罩 幕，結果在記憶體區堆疊氧化物_氮化物_多晶矽- 堆疊氧氮化物-氧化物-多晶，氧化閘極(如 請參閱第1Ε圖’利用習知光學微影技術在堆疊上圖案 先阻圖像190，再藉活性離子蝕刻（RIE)轉移至介電質 除。請參閱㈣圖所：面藉= 1多26曰了，而形成記憶體與邏輯問極覆蓋於 ΐ:i i、二蝕刻罩幕’其係在該氮化矽的蝕刻速 曰石夕的敍刻速率，而氧化石夕的钱刻速率則遠
的㈣速率，在邏輯區中㈣多MUoV r: ΐ r cr得= Μ 第20頁 560064 曰 案號 9110278R 五、發明說明（14) 構可參閲第1 F圖，剩餘的氧化物1 2 〇則小心的蝕刻掉 藉C VD而沈積一個厚度约1 〇至2〇nm的氧化石夕1 28 (如第1 G 圖）’以補 <員第1H圖植入的领離子1〇1，並調整臨限電麼 (vt)低於控制閘極以下，就如正常的CM0S製程中，在此階 段使用光阻罩幕植入邏輯區中的LDD(輕摻雜汲極）離子植 入以形成邏輯LDD結構1〇4，進行拋棄式側壁間隙壁（DSW) 製程，以控制的情況下，定義出一超短通道寬度，請參閱 第1G圖’该薄層180約20至50nm厚，並包含一多晶石夕、一 氮化矽或一硼磷矽玻璃（BPSG)，該薄層18〇係均^3地、尤 積’且非等向性的姓刻刪薄膜，以在記憶體字閉極的 側开> 成拋棄式側壁間隙壁。 =阻191覆蓋邏輯區，以保護後續的⑽離子植入， :己= Ϊ = ί邏輯間的光阻邊界係呈現於第1H圖顯示 m邊界的多晶矽，第⑺圖’n型的摻雜物( 植入到LDD區1〇2中，典型的“植入能量 曾 度約在5E13 至 1E14 atoms/cm2 間， ^〇keV，濃 上的光阻罩幕後，七、a斗紅 去灰移除邏輯區 幕邏輯區，以補償字閘極侧壁上的剩餘氧化罩 P型摻雜物，以在3〇keV能量與12至2 又而植入 植入BF2，以形成控制閘極 · a = ms/cm2濃度 經濕式或乾式㈣小心移除以以 除邏輯區的光阻。 匕们虱化物128，並剝 ，近才發展的ISSG(同步蒸汽製程），不 ::乳化矽’更可在氮化矽上成長二氧化矽二二：上成 化：成長早，;夕 第21頁 560064 _案號911027祁 _η 曰 修正 五、發明說明（15) 為0· 6 ’經氧化物崩潰測量ISSG氧化物品質較CVD氧化物 好，用ISSG氧化處理形成一氧化物—氮化物—氧化物（〇Ν〇) 123-131 -122的混合層，在第1J圖中，經ISSG成長一個厚 度約3· 0至5· Onm的底部氧化層122。與習知熱氧化物成長 相比’ ISSG減少在記憶體字閘極端下的鳥喙，在蓋氮化物 1 30側壁上成長的氧化物，將蓋氮化物與训〇混合層的氮化 物隔離’將底部氧化物在NHS的環境、大於850 °C下預先處 理，可藉CVD提供一均勻的氮化物沈積，在第丨j圖中，藉 CVD沈積的氮化矽層131的厚度約6至9nm，而在ISSG氧化處 理後’混合層的剩餘氮化物厚度則減至約3至6ηιη厚，如在 4· 5nm ISSG氧化處理後，7· 〇厚的氮化物減至4· 5nm，而 75A氮化物變成45A氮化物/45A頂部氧化物。 在第1 κ圖中，形成一記憶體控制閘極丨42，以作記憶 體字閘極的側壁間隙壁，將控制閘極的高度設計為小於^ 閘極多晶矽，而蓋氮化物將在稍後移除，多晶矽將放置其 位置，因為在氮化物上的氧化物成長速度較在多晶矽上 慢，所以在氮化物邊蓋上的介電薄膜厚度不夠厚，而盖法 承受控制閘極與字閘極間的所需電壓，為了避免填充字 極與控制閘極間的低崩潰電壓，控制閘極多晶矽的蝕刻程 度較氮化物介面低，但是廣大的蝕刻將突破整個擴散區， 因此在蝕刻多晶矽間隙壁時，必須保護擴散區免於突破。 請參閱第1K圖藉CVD沈積一個厚度約6〇至“仏爪的同步磷摻 雜多晶矽1 42 ’利用習知的光學微影技術在記憶體區上/ 蓋光阻，因為記憶體區的位置較邏輯區高，光阻的適告 ^刻會在溝槽中留下一些光阻且覆蓋於記憧體區，&係
酬_
第22頁 560064
可保護擴散區，就如第丨L圖的層丨9 2。在垂置的方向，藉 兩次的沈積厚度的垂直活性離子蝕刻移除多晶矽，露出曰 0N0混合層的表面，經氧化物R〗E小心移除上線止 於酬氮化物，再用習知的CM〇s製程，藉植^型與p型離 子植入刀別疋義η — Μ 0 S與p - Μ 0 S的源極/汲極區1 〇 5 (第1 L 圖），當作源極/汲極離子植入的一間隙壁的多晶矽側壁 1 43，經等向性乾式蝕刻（如化學下流蝕刻（C])E)或濕式化 學蝕刻），將自邏輯區中移除，其中記憶體區係由光阻所 罩幕。在移除多晶矽後，仍保留多晶矽側壁下的混合训〇 層’而經光學濕式化學則或小心的用乾式#職刻掉頂 部氧化物，在第1M圖中的氮化物132將在稍後被ISSG氧 化，而罩幕記憶體區的光阻則由氧氣去灰剝除掉。 然後再定義記憶體控制閘極與源極/汲極，利用習知 的光學微影製冑，用光阻圖案化罩幕邏輯區與控制閘極接 觸窗區。請參閱第1M圖，繼續多晶矽的垂直活性離子蝕 刻三直到控制閘極142的高度小於字閘極的多晶矽，再透 過氧化物的垂直活性離子蝕刻蝕刻掉〇N〇混合層，經氧氣 去灰剝除覆蓋邏輯與控制閘極接觸窗區的光阻後，在執疒 6mn回復氧化處理的^別，以復原經由RIE造成損壞的丁 0N0，且將殘留於表面上的氮化物132完成改變成為氧化 物；請參閱第1Ν圖，再沈積另一個厚度約“⑽的氧化物 1 24，以防止閘極端氧化物上的離子植入損壞，將邏輯區 用光阻罩幕，在源極/汲極區1〇3植入η型記憶體摻雜離 子，如砷，再以氧去灰剥除光阻。 一氧化物垂直離子蝕刻接著剝除作為記憶體源極/汲 560064
極離子植人罩幕的光阻，其係為了露出每㈣表面，記憶 體擴散（源極/汲極）區103與控制閘極係由約2〇nm厚的氧化 物侧壁1 24所絕緣（如第1 N圖），而控制閘極則由厚約2〇nm 的氧化物所保護，若需要較厚的絕緣區124時，則加入利 用BPSG與BARC(底部抗塗佈）回蝕的_種選擇，透過CVD沈 積一個厚度約20至40nm的BPSG，再接著將光阻塗佈覆蓋於 BPSG上，以保護在記憶體區極邏輯區中的BpSG，在記憶體 中的光阻顯影且氧氣RIE回蝕BARC，直到露出記憶體控'制 閘極的表面，再氧氣RIE後，用濕式蝕刻移除暴露的 BPSG，以剝除光阻與BARC，移除控制閘極上的Βρ%，保留 控制，極側壁上的部份，垂直氧化物RIE保留2〇nm的絕緣 區覆蓋於控制閘極上，透過BPSG厚度而增加控制閘極盥擴 散區間的絕緣間隙。
接著藉由濺鍍而沈積一種自行對準矽化金屬，如鈷、 鈦等，接著在6 5 0至7 5 0 °C進行一自行對準矽化物形成回 火，形成的回火增進金屬與矽反應，以變成金屬-矽合 金，未與矽接觸的金屬並不會與底部材料反應，透過"適當 的化學物質如40〆硫酸，去除未反應的金屬，而形成回火 後的自行對準矽化物並不夠穩定，因此必做另一次的回 火’稱轉變回火（conversi〇ri anneai)以穩定自行對準石夕 化物，在第1N圖中的記憶體擴散區15〇，控制閘極151、邏 輯閘極152與邏輯擴散區153均被自行對準石夕化。 請參閱第ip圖，透過CVD沈積一個厚度約5〇〇11[11的厚氧 化物125，且藉由CMP(化學機械研磨）而平坦化，這關於 CMP達到邏輯閘極表面，因為邏輯區的圖案密度遠小於記
第24頁 560064 修正 曰 案號 9110278R 五、發明說明（18) 憶體區，所以邏輯閘極上的氧化物厚度比記憶 ，的閘極高度為15—小於記憶體，所以在⑽時邏輯區^ =Γ:與閉極侵姑所影響，在CMp前加入邏輯區的氮 1 on i二製耘’以保護絕緣區内的閘#，沈積-個厚到約 到i5〇nm間的氮化物。在第1?圖中形成一氮化物圖案 ’如在j輯區v形氮化物的楔形物’其係覆蓋於邏輯源 亟汲極，這些氮化物島狀物防止CMp凹陷部覆蓋於邏輯 區’在移除記憶體蓋氮化物時，移除在CMp之後氧化 的殘留楔形物。 記憶體字線製程接著CMp平坦化製程，在經濕式蝕刻 如熱磷酸而移除記憶體蓋氮化物丨3 〇與氮化物楔形物丨3 3 後，沈積多晶矽，以達到一個厚度在15〇至25〇11[11的多晶 矽，將字閘極圖案經習知光學微影技術印製在多晶矽上， 且光阻圖像則轉移到多晶矽丨44 (如第j R圖），其中字多晶 石夕延著正父方向被蝕刻掉（如第5β圖與第％圖）。 夕sa石夕钱刻到閘極氧化物1 2 〇，再施加一光學氧化處 理（5-10nm) ’ 然後硼（bi?2 2〇keV〜3〇keV，2E12〜1E13 atoms/ cm2)植入到場區1〇6，如第5C圖與5D圖所示。 沈積一CVD氧化物（5〇〇nm)，以填充字閘極間的間隙， 此50nm的RIE暴露出字閘極多晶矽，以留下填充氧化物的 字間隙（如第5H圖與第5J圖所示）。 請參閱第1R圖，然後藉由習知CMOS自行對準矽化製 程，將字線自行對準矽化，如同選擇的一樣，可將基極字 閘極多晶=140頂部上的多晶矽置換成w/多晶矽〜Wsi/多晶 矽，而不是多晶^44，再經CVI)沈積一厚氧化物16〇，以 第25頁 560064 - 案號 91102786 __年月 日 條正 五、發明說明（19) " 填充字多晶矽1 4 4的間隙，且沈積在字閘極多晶矽1 4 4頂部 (如第5K圖與第5L圖）。 習知内導線/金屬線字製程繼續完成之後的製程。 睛參閱第3圖所示在第一實施例中的另一種選擇，在 拋棄式側壁間隙壁1 8 0上切割儲存氮化物層丨3 1，而不是在 定義控制多晶矽閘極上，在蝕刻氧化物丨2 〇之後（第丨F圖所 不）’開始出現偏差，在範圍2· 〇至6· 〇ηπι的0N0底部氧化物 120，利用ISSG工具而熱成長，在成長氧化物122(如 4.0nm)時’藉由調整在95〇°c下的I SSG氧化處理下，使多 晶矽閘極140的側壁氧化物121約成長5· 5nm，其中該厚度 稍微比底部氧化物122厚，然後經CVD而沈積一個7· 5nm的 均勻氮化物層（131)，用於控制閘極通道1〇1的硼植入濃度 fe圍在1.2E13至2.5E13 atoms/cm2，可在底部氧化處理122 前、立即在氧化處理122後或在沈積尺5111„的氮化物後被加 入，隨著增加通道101上的介電質厚度，而植入的能量亦 從5keV增加至15keV。拋棄式侧壁材料（如電漿氧基氮化 物、摻雜磷的多晶矽或BPSG)，其無須移除氮化物或熱 化物下而可被選擇性的蝕刻掉，拋棄式側壁材料可被 的沈積在25至60nm範圍的厚度，在此選擇5〇nm為例，二 面的實施例中DSW薄膜被非等向性的蝕刻（如第…圖），别 疋在這裡（第3C圖），利用蝕刻氣體wHBr/〇 /C1 掉聊薄膜18〇下的氮化物層131，其不會影響到下面2 化物122，此點的剖面結構係說明於第扎圖。利用此叱乳 隙壁180作為一植入罩幕，將[[仙的^垂直地植入，= ^圍在1E13S1E14atomsicm2間。在此，製程結束時通二 560064 皇號911027邠 五、發明說明（20) 101的爛表面濃度為1E18至2E18 at〇ms/cm3，而同時N —ldd 的表面濃度在5E18至1E19 atoms/cm3間，在程式化過程 中’這些分佈係選擇用來產生有效率的通道熱電子，但在 清除時會使熱電洞產生（或稱帶至帶或閘極誘導漏電）減到 最小。在清除製程後，DSW薄膜180被選擇性移除及大部份 的氧化物消失（最好是在氮化物蝕刻時藉高選擇性效率的 氮化物蝕刻保留氧化物層），在約9 5 〇 t丨SSG熱氧化處理二 分鐘被植入，以形成4至6nm厚的氧化物層123覆蓋於氮化 物1 31上、且在形成9至1 〇nm厚的氧化物層丨29覆蓋於N — LDD102上（如第3D圖）。 、 請參閱第3E圖，沈積一記憶體控制閘極多晶矽丨42， 而以下的製程步驟接著之前的實施例，在第3A圖與第圖 中顯示在製程結束的元件結構，從N+擴散接合面補償儲 氮化物區是這選擇性製程的目的，由於帶至帶穿隧效應 生的GIDL電流的來源，需要約1E19 at〇ms/cm3濃度，所“以 在N-LDD及Ν+接合面的邊緣上發生電洞產生，其濃度變成 為1 El 9 atoms/ cm3，在程式化時，若此產生點覆蓋有 物且在氮化物層捕獲電子時，被捕獲的電子所形成的 場會大大提升（幾乎兩倍）因帶至帶穿隧效應形成的電、、同 生電流，這種表現與習知多晶矽閘極M〇SFET中，因門= 電壓增加造成在GIDL觀察到的電流增加相同，避免藉^極 CHE額外增加電洞電流，以達到大清除區塊尺寸是非9常 要的，因為來自電荷幫浦的電流增供能力是有限的。 擇如第3A圖與第3B圖所示，移除N_LDD與糾接合面邊、 的氮化物層，藉以防止^式化時氮化物層的電子捕獲〇
第27頁 560064 案號 911027RR 五、發明說明（21) 曰 修正 請參閱第2A圖至第2C圖，本發明黛-廢# 至第2R圖與第6Α圖至第6(：圖 ^二，例將參考第2D圖 區作A “括ί f 弟一個實施例中利用擴散 匚作為一位兀線，是考慮到因擴散 ⑽下降，其中在高性能操作下該延遲會減=遲= 要使因擴散電阻與其大r C延遲造点的T p @ # π π θ ^ \ 成的1R減到最小，藉習知 = STI絕緣而不是避免如第二實施例發明的長擴散線，必 f要有-金屬線接觸每一位元擴散。纟第二實施例氣中，一 子線與-控制閘極平行，位元線跨越字與控制線，每一記 二被Γ,1210絕緣’如第6β-1圖的俯視圖。記憶體控 制閘極242被自行對切化，而記憶體字閘極2 ，堆叠成金屬閘極，如鎢/氮化鶴/多晶梦，而位元線與金 屬線連接，在本發明中亦提供自行對準接觸窗至擴散區t 藉由使用一種長接觸窗製程連接兩相鄰擴散區跨越sti區 如第6B圖所示，以避免顯示於第6A圖中絕緣的STI島狀物 記憶體區絕緣的sti島狀物，在一罩幕上的長方形STI角 落’經光學微影製程修飾如第^」圖與第6A_2圖所示。可 能會產生有關於覆接對位錯誤的額外漏電，如第6A — 2圖所 顯示的漏電路徑。在本發明中，ST I與主動區被印製成線 與間隙，以避免因角落修飾與覆接對位錯誤所產生的牲漏 電。藉由長方形接觸窗而不是共同擴散區與一正方形接觸 窗，相鄰的四個記憶體位元相互連接。 第2A圖至第2C圖係說明第二實施例的M0N0S元件的淺 溝隔絕層2 1 0，而顯示於第6A圖至第6C圖係提供記憶體單 元絕緣區與邏輯元件絕緣區，在一邏輯區中形成一邏輯閑 極241與一相鄰的自行對準矽化源極/汲極區2〇5，而在一 560064 _案號91102786_年月曰 你,τ 五、發明說明（22) 記憶體區中形成一記憶體閘極240與一相鄰源極/沒極區 203，在記憶體閘極240的側壁上形成控制閘極242，其係 藉由一氧化物-氮化物-氧化物（0Ν0)層222/231/223將記憶 體閘極隔離起來。一局部打線2 61穿過一介電層2 2 7接觸#己 憶體中的源極/汲極區2 0 3。 如同習知CMOS製程中，形成ρ井區與η井區（未顯示）， 就如第2Α圖至第2C圖所示，同時定義在周邊及/或邏輯控 制中雙MONOS記憶體的字閘極240及邏輯閘極241，其係^ 含多晶石夕上的鑛/氮化鎮的混合層，由於頂部^ /㈣層侧壁 上的介電層的必須是好的品質，所以W/WN的部份由氮化物 包裝，將隨後接著描述。 形成記憶體閘極氧化矽及低電壓邏輯氧化石夕，以達到 一個厚度在約2至l〇nm如第2D圖所示的22〇，依所需的施加 電壓而調整用於高電壓邏輯元件的閘極氧化矽厚度，然 後，藉由化學氣相沈積法（CVD)沈積一個厚度約15^至…、
2 50nm的多晶矽240，接著由CVD沈積W/WN260及也是由CVD ^積氮化矽230，由習知光學微影製程印製的光阻圖像， 藉RIE轉移至蓋氮化物23()與W/WN26()，而終止於多晶矽表 面，沈積氮化物231，其厚度範圍在10至5〇11111間，:
W 一/WN260侧壁，以在氧化處理時保護〜（如第2£圖所示 經垂直活性離子蝕刻移除薄的氮化物及多晶矽，而炊 極氧化物220 (如第2F圖所示），剩餘 ”甲， 刻（例如）小心的。 ⑴H濕式姓 产楚<f!CVD沈積厚度約10至20nm的氧化矽（第以圖），以補 中㈣子植入2Q1，以將⑴周整至括^杜，、, 第29頁 560064 月 修正 曰 盖號 91]0278fi 五、發明說明（23) Z °於Dsw材料沈積前’藉由施以個別的光阻罩幕盘離子 才=，而形成第2G圖中的邏輯LDD結構2〇4，藉高電子，主入 t下：：式側壁間隙壁(·)間隙壁製程用於獲得控制 ^約30至二控制的超短通道長度。請參閱第2G圖，-個厚 心SG 的薄刚層28〇(如多晶石夕），沈積一氮化石夕或 棄式侧壁間=等向性蚀刻，於記憶體字問極兩側形成拋 後續：=圖在；光阻291所覆蓋’以保護 盥邏輯門：區中進行蝕刻，其中該記憶體 多曰矽…i邊界係呈現於第2Η圖所示記憶體區邊緣的 的罩幕對準至邊界是不需要的。然後，-η 所罩幕的批:，）係植人於第2G圖的LDD區202，其係在DSW =農，:在當作換雜物，加速能量為!〇至 除邏輯區上V光:i/1E:4 atoms/cm2間。在氧化去灰移 再次以光阻罩幕、羅：ί之後、，ϋΕ或濕式蝕刻移除DSW。 矽厚；^x 品，以補償字閘極侧壁上的剩餘氧化 圖所示、，形成控制閘=二 透過濕式或兹《V i , 咖，並剝除邏小心移除記憶體區的氧化物 1晶上的氧二成長二氧切’當在單 560064 案號 91102786 五、發明說明（24) 氧化物的佳，用ISSG氧化處理形成一氧化物—氮化物—氧化 物（0Ν0)223-231 -222的混合層，在第2J圖中，經ISSG成長 一個厚度約3· 0至5· Onm的底部氧化層222。與習知熱氧化 物成長相比之下，不管摻雜物的種類或濃度，ISSG會減少 在記憶體字閘極邊緣下的鳥喙。ISSG使氧化物成長於蓋氮 化物130上，以ISSG成長於氮化物上的氧化物，將蓋氮化 物及0N0混合層的氮化物隔離。在NIj3的環境中（大於85〇它） 下的預先處理，係提供一個均勻氮化物厚度的混合層。在 第2J圖中，藉由化學氣相沈積而沈積氮化矽層231，其厚 度約6至9四間，藉由ISSG氧化的氧化物氧化氮化物，其 ，至，間，在ISSG氧化處理後，混合層的剩餘氮化物 的厚度在約3至6 n m之間。 在第2K圖中，形成一記憶體控制閘極142，以 體=的侧壁間隙壁，第二實施例的控制間極較第？實 易’控制衫需㈣得那㈣，其制為從未移 除掉盍氮化物及包覆氮化物。 ^ ^2K圖’藉⑽沈積—個厚度約Μ至Μ—的同 :曰石;、：曰曰石夕Μ ’第2L圖+ ’垂直活性離子韻刻移除 ^曰曰石夕，直到露出_表面且加入約1〇至3〇11[11的過度钱 以移細0頂部氧化物與氮化物，且終止於底部氧化 CMOS二：氧2物留在邏輯源極’汲極區，再使用習知的
的、型與”離子植入，分別定義n—囊與P—M0S 請5(第2La)，在第2L圖中的多⑭側壁 亦使用^於形成邏輯源極/汲極離子植入。 乾式蝕刻(如化學下流钱刻(CDE)或濕式化 第31頁 560064
學蝕刻）移除邏輯區中的多晶矽側壁，其中記憶體區係由 光阻所罩幕，在移除多晶矽之後，仍保留多晶矽側壁下的 混合0N0層，而光阻罩幕的記憶體區則由氧氣去灰剝除， 記憶體及邏輯源極/汲極區203與2〇5上的剩餘氧化物，則 由光學濕式化學蝕刻或小心的用乾式蝕刻蝕刻掉，在第2 Μ 圖中’仍會保留邏輯區内多晶矽侧壁下的〇Ν〇氮化物232、 及氮化物下的氧化物2 2 6。 以ISSG執行厚約6nm的回復氧化處理，以復原因rie產 ，損壞的0N0，並將保留在表面上的氮化物232完全改變成 氧化物，另沈積一個厚度約2〇ηπ^^氧化物224(第⑽圖）， 以避免植入損壞，將邏輯區罩以光阻，在記憶體源極/汲 極區203植入n型記憶體摻雜物如砷（第2M圖），藉由氧氣去 灰以除去光阻。 為降低$己憶體控制閘極與邏輯擴散區的電阻，對合金 石夕與金屬’如鈦、鈷等自行對準矽化處理是必要的，而具 有金屬（W / W N )的§己憶體字閘極及邏輯閘極是不需自行對準 矽化處理，由於記憶體位元線係使用金屬線，因此並不需 要位7L線矽化物，為了免除位元線自行對準矽化處理，塗 佈BARC292與光阻（第2N圖），且將其暴露出及顯影，移除 ^RC直到露出控制閘極，在以氧氣去灰除去光阻與之 < 會暴露出記憶體控制閘極與邏輯擴散區，以用於自行 對準石夕化處理，如第2 N圖所示。 Λ隨後^藉由濺鍍而沈積一自行對準矽化金屬（如鈷、鈦 2 )接著自行對準石夕化物形成回火，形成的回火增進金 —色矽反應’以i成金屬-矽合金，未反應的金屬則以適
第32頁 560064 修正
J 號 9im7RR 五、發明說明（26) ;:2 ;(如』士2’硫酸)清除掉，而形成回火後的自行對準 Πΐ: 、及邏輯擴散區2 53均被自行對準矽化。 在“接觸窗到擴散區203的一般方法中中，兩相鄰 Ϊ二間罩的慕擴門散：被打開的足夠廣’足以考慮到在閘極與 _幕4的對位錯誤。對於自行對準接觸窗，沈積一 較控制閘極厚的厚氮化物232(第2(3圖），藉講沈積一個 度約5〇nm的厚氧化層225，且在藉由CMp(化學機械研磨）平 坦化’在第6B-1圖的俯視圖及第6B_2圖的剖面圖所示，長 接觸窗261係用於連接相鄰主動區，錢藉由，而沈積氧 化物，自行對準接觸窗會大大減少晶片尺寸。 如第2R圖所示，在寬接觸窗貫穿孔261打開穿過氧化 物227之後，在填充？柱狀凸塊。“㈦前蝕刻氮化物層 232。藉由垂直接觸窗蝕刻使得在控制閘極肩部232上的氮 化物層變薄，且這可能會造成在控制閘極與位元接觸窗¥ 柱狀凸塊間的短路。為了避免可能的短路情形發生，所以 提出以下的方法（第2Q圖），在沈積氮化物層232後，沈積 一種材料（如BPSG)，其係成為一蝕刻阻絕層且容易藉由光 HF濕式蝕刻而移除掉，而不會影響到氮化物層，而該材料 沈積以填充間隙，約4〇〇nm的厚度，然後，藉回蝕將BpSG 平坦化，且BPSG將凹陷到控制閘極多晶矽242的頂部肩 沈積一厚1 0至30nm的薄氮化物層，且進行一垂直氮化 物蝕刻，以形成薄氮化物間隙壁，重複此氮化物的沈積與 560064 曰
J|uL 一案號91】027Sfi 五、發明說明（27) 名虫刻，直到肩部完全霜苔
卜卜尨脸括：# ^夕的氮化物間隙辟？ q q 〇Q 此後將接耆一般金屬打線製 —、土 2 3 3、2 3 4， 準接觸窗製程以避免肩部短路。 ，猎此獨特的自行對 第4圖係說明第二實施例的另一 施例相似，其中為了要減少清除 辦，^與第一實 氮化物係藉由DSW而被切斷。例如，對一;^可靠度，儲存 化物而言（在第2F圖之後氧化物2 22成^一期^·〇㈣的底部氧 所示，多晶矽閘極240的側壁氧化物221孫二），如第4C圖 整ISSG(同步；幻气製程)氯f 藉由在95 0以 AI私）乳化處理而成長約5· 5nm，装fc卜矻 ϋ化物222略微厚些，然後，一個75nm的均勻氮化層-體且: 體且在耗圍1 · 2Ε1 3到2· 5E1 3atom/⑽3之間的硼離子植入， 可岙入於底部氧化物222之前、或立即在底部氧化物U 2之 後、、或在氮化物7· 5nm沈積之後，離子植入能量隨著增加 在通道201上的介電質厚度而從5keV增加到15keV，拋棄式 側壁材料（如電漿氮氧化物、磷摻雜多晶矽或BpSG(硼磷矽 玻璃）），其可被選擇性地蝕刻掉，而無須移除多的氮化物 或熱氧化物，其拋棄式側壁材料係均勻地沈積於251)111到 6 0nm間的範圍，在此，5 〇nm較為接近本實施例。dSW膜係 被非等向性蝕刻如先前的實施例（第2C圖），但是，此時 (第4C圖），在DSW膜280下的氮化物層231係使用如 Ι1Βγ/〇2/Π2的蝕刻氣體而被蝕刻掉，其並不會侵襲底部氧 化物22 2，此時的橫剖面結構係顯示於第4C圖，使用DSW間 隙壁28 0作為一離子植入罩幕，N-LDD202的砷種類係在劑 $範圍1 Ε1 3到1 Ε 1 4 a t om/ cm2間垂直地被植入，在此，在製 第34頁 560064 案號 91102786 五、發明說明（28) 5後段時通道201上的蝴表面濃度係設計為1£18到 2E^tom/cm3之間、且在製程期間恥ldd的棚表面濃度係設 = 5E18到1E19atom/c_，在程式化期間此分佈接近產 ίΐί通道熱電子，而使在清除期間熱電洞產生（或稱之 ί2:: Λ極導/漏電)減到最小，—旦選擇性地移除聊 Π在洗淨製程之後大部分的氧化物⑽會消失(此最 好猎由氮化物蝕刻期間的高選擇性而留下一層声 然，進行-約在95(TC及2分鐘的ISSG熱氧化處理，二層在 物23!上4到—的氧化層223、及一層在卜_〇2上9 到l〇nm的氧化層229係成長如第4D圖。 在第4E圖中的一記憶體控制閘極多晶石夕242 積杜且下述步驟接著上述的第二實施例之後。製程後段的 構係提供於第4A圖及第4B圖中，補償N+擴散接合面 ::存虱化區係為此選擇性製程的目# 效應的GIDL電流源需要約atoms/cm3 二二:芽 ^點係被氮化物覆蓋且在程式化#„ 子’因帶間随穿效應的電洞產生電流會藉由 = 生的負電場而大大地增大（幾乎兩級） 負間極電壓而增加。避免過ί ^ : 以獲致大量清除區塊尺寸，供應電容， 擇性實施例而被獲致。 精由剛敘迷到的另-種選 I麵 本發明之製程係提供一種整合雙monos記憶體單元陣
第35頁 560064 修正 曰 案號 9110278B 五、發明說明（29) 路製造的方法，記憶體間極及邏輯開極伟 出來，藉以提高整合製程設計更為簡單且 二：韓彻：i:且’寄生片電阻係被降低以能夠高速進行 被鞾致，i由么居y 位疋擴散區上的金屬接觸窗而 ίΐυ 線與字線間極及控制閘極垂直，盆 子線^極及控制閑極係相互平行，如第6C圖所示。其 ^ ^ I ί^Γί ! ί 1 -i5F Ϊ t C^；V5eT^ « — ^ - - ί ί Ϊ 屬接觸窗方法係提供於第6c—2 4:電路圖的金 視圖）。 回u相對於第6C-1圖的俯 雙實㈣（顯示於第7A圖到第^圖），係為 的，車列結構，此實施例視為第二實施例衍生出來‘‘、、 並^兀線越過字線及控制閘極， =線並不與相鄰列共享，沿著列的雙位J;(貫二 二實製造u可完成地複二 $ = κ化例，以至於將不會出現在此。 =示於第7B圖藉由STI隔開的相鄰列的單元 =果線，以獨立操作個別的單元，而不像第二實施不例刀早 二…B圖顯示的STI罩幕，係藉： = = = /、第一貫施例矩形STI罩幕的每隔一個主動圖”、、頁 區出域來而 第36頁 560064 月 修正 曰 五、發明說明（3〇) 被替，，> 第7B圖所示。 7C圖：地跨越主動線及”1(淺溝槽隔離），如第 體擴散區沿著位不始在出現於閘極製程後字閘極間的記憶 邊上擴散延伸區=向Γ:，；第7D圖所示。一列的側 另一個雙金屬=3 個雙金屬位元線及另—側接觸到 .屬位70線，如第7E圖所示，其係為了要單獨旆 ^ ^ 電壓到字閘極每側的擴散位元線上，第7E圖所 幫助了解。 電路圖式係顯示於第71?圖，其係為了要 本t月的第四貫施例（顯示於第8 A圖到第8F圖），# a -種雙_os陣列結構，此結構結合以美國Ϊ利Γ =t ^虎為基礎的第二實施例及第—實施例之概念， 予甲.一側上的擴散區係藉由ST I而隔開成為個別的位 且其另一側上延伸為一線，使N0R操作能夠維持高 密度應用的可能性。 描述於第二實施例中的製造方法，亦實施於第四實施 Γ :其係/由將長接觸窗製程（第8A-1圖）轉換成嫣栓塞線 」私如8A —2圖），如第8A-1圖所示的製程流程到接觸窗 氧化物CMP，係常見於鎢栓塞線製程及長接觸窗製程之 間，如第8A-3圖所示的第四實施例結構，係藉由以第8八一3 圖的鎢栓塞線罩幕代替第8A — 2圖的長接觸窗罩幕而達成， 其係結合一鎢柱狀凸塊及一位元線接觸窗。此接著描述於 第二實，例中的製造方法，依序為氮化鈦/氮化鶴沈積、 鎢CMP、氧化物沈積、位元接觸窗開口及習用金屬打線製 程，以形成如第8D圖的金屬位元線。每個在
第37頁 560064 _案號911⑽7RR 五、發明說明（31) 日 修正 擴散區段，係藉由ST I (淺溝样 屬位元線，在字線另一側：：二離)而产隔離且接觸-金 連接，以作為一源線。圖式雷二奴係猎由鎢栓塞線而相互 同，且提供隨機讀取/寫入操圖第8£^圖係與第8D圖相 線，對於高密度應用而言將會比於m無須雙金屬 由修改第二施實例ST夏罩幕而曰 一果鉍歹•父佳，電路亦 沿著位元線(第8B-1圖及第8B 2 ^的：形了1定期地設置在 當ST!列及半節距(half =個實；例)的線上。 第8B-2圖所示)的方向出現四實施例(如 _ 田力 侧的STI而隔離（如第-？ 〇^f8B_2^§2 = 為較佳…為製程窗約為圓角且包括 有第一 Κ施例所述的。 第8C圖係說明在閘極製程後第四實施例之俯視圖，且 第8D圖係為說明在第一金屬製程之後。第8Ε圖係為一等效 電路圖，相對應於第8D圖，係為了要幫助了解。 > 雖然本發明已參考其較佳實施例而被特別地表示並說 明，惟熟習本技藝之人士應瞭解地是各種在形式上及細節 上的改變可在不背離本發明之精神與範疇下為之。’ 560064 一卞 銮號 91102786 圖式簡單說明 根據本發明之方法的特徵與優點將由下列配合附圖的 說明而更清楚地被瞭解，包括有： 第1A圖至第1 C圖係由本發明之第一較佳實施例組裝完 成的雙M0N0S裝置剖面圖。 ^第1D圖至第1H圖、第1J圖至第1N圖及第1P圖至第1R圖 係本發明之第一較佳實施例的剖面圖。 第2A圖至第2C圖係由本發明之第二較佳實施例組裝完 成的雙M0N0S裝置剖面圖。 ^第2D圖至第2H圖、第2J圖至第2N圖及第2P圖至第2R圖 係本發明之第二較佳實施例的剖面圖。 * 、第3A圖、第3B圖係由本發明之另一第一較佳實施例所 义成的，具DSW定義的0N0與N區至N+區抵消之雙M〇N〇s裝置 剖面圖。 第3C圖至第3E圖係本發明之具DSW切割〇N〇的另一第一 較佳實施例剖面圖。 :4A圖、第4B圖係由本發明之另一第二較佳實施例所 二阁’具DSW疋義的0N0與N區至N+區抵消之雙_0S裝置 Μ面圖。 IM圭Π圖i第4E圖係由發明之具DSW切割嶋的另一第二 季父佳貫施例剖面圖。 第5 A圖係為本發明第_ *
的俯視圖。 車又佳貫施例擴散位元雙M0N0S 第5B至第5E圖係為第5A圖本一 位元蝥Μ 0 Ν Π ς々π、Β门 ^ n ^ 竿又佳貫％例擴散 m tl雙MUNUS之俯視圖的剖面圖。
第39頁 第5F圖係本發明第一較 ------步私佳實知例擴散位元雙M0N0S的 560064 曰 案號911027沾 修正 圖式簡單說明 俯視圖。 線路^ Μ圖係本發明第一較佳實施例擴散位元雙_03的 例擴t 1Η圖係為第圖本發明第—較佳實施 擴政位7L雙M0N0S之俯視圖的剖面圖。 1與第6A-2圖係為本發明具有長方形sn的第二 較佳貫施例金屬線雙以⑽的的俯視圖。 r 4 3圖係為本發明第Μ — 1圖具有長方形STI的第二 較佳實施例金屬線雙M〇N〇s的俯視圖之剖面圖。 — 1圖係為本發明第二較佳實施例，金屬位元雙 的接觸窗並不含錯位：、中該農置湖與予閑極間具有長 第6B_2圖係為本發明第6B-1圖的剖面圖。 圖係為本發明第二較佳實施例，金屬位元雙 M0N0S的俯視圖。 f 6C 2圖係為本發明第6C —1圖俯視圖的電路圖。 你-雔至第7E圖係為本發明第三較佳實施例，雙金屬 位疋雙M0N0S的俯視圖。 第圖係為本發明第三較佳實施例雙金屬位元雙 M0N0S的電路圖。 、第8A 1圖至第8A —3圖係為本發明第四較佳實施例的俯 視圖’係顯示長接觸窗製程。 第8B 1圖至第8B-2圖係為本發明第四較佳實施例之俯 視圖势係顯示矩形STI定期地設置在沿著位元線。 + 8C圖係為本發明第四較佳實施例，係顯示在閘極製
IHB ................T ------ -- - 第40頁 560064 案號 91102786 年月曰 修正 圖式簡單說明 程。 第8D圖係為本發明第四較佳實施例，金屬位元/擴散 源極雙M0N0S的俯視圖。 第8E圖係為本發明第四較佳實施例，金屬位元/擴散 源極雙M0N0S的電路圖。
第41頁

Claims (1)

  1. 560064 ------ 案號_年月日 倐正___ 六、申請專利範圍 沉積一氧化層覆蓋於該自行對準矽化閘極及源極/汲 極區上，以完成整合製造該雙M0N0S記憶體單元陣 列及該CM0NS邏輯元件電路。 2.如申請專利範圍第1項所述之方法，其中同時在該邏輯 區出義出一邏輯閘極、及在該記憶體區定義出一記憶 體閘極的該步驟包括有： 形成該閘極氧化層於該基板上； 沉積該第一傳導層覆蓋於該閘極氧化層上； 沉積該蓋氮化層覆蓋於該記憶體區的該第一傳導層上 ， 圖案化該第一及第二蓋氧化層及該蓋氮化層，以形成 一硬罩幕，其中該第一及第一蓋氧化層形成該硬罩 幕；及 餘刻掉該蓋氮化層、該第一傳導層、及閘極氧化層， 其係在未被該硬罩幕所覆蓋處，以在記憶體區；形 成該記憶體閘極、及在該邏輯區中形成該邏輯閘^ 3·如申請專利範圍第1項所述之方法，其中該閘極氧化層 係具有一個在2到1〇奈米（nm)之間的厚度。
    4·如申請專利範圍第1項所述之方法，其中該第一傳導層 係包括有一個在150到25〇nm之間厚度的多晶矽。 曰 5 ·如申請專利範圍第2項所述之方法，其中該第一及第二 蓋氧化層係具有一個3〇nm的厚度。 6·如申請專利範圍第1項所述之方法，其中該蓋氮化層係
    560064
    ___案號 911f)?,7Rfi 六、申請專利範圍 具有一個在1〇〇到2〇〇nm的厚度。 7.如申請專利範圍第2項所述之方法，其中蝕刻掉該蓋氮 化層、該第一傳導層、及閘極氧化層的該步驟係為一 反應離子蝕刻，其中氮化物的蝕刻速率係與多晶石夕的 蝕刻速率接近，且其中氧化物的蝕刻速率比多晶石夕的 蝕刻速率慢的很多。 Μ 8·如申請專利範圍第1項所述之方法，其中同時在該邏輯 區出義出一邏輯閘極、及在該記憶體區定Μ屮一々愔 體閘極的該步驟包括有： 形成該閘極氧化層於該基板上； 沉積該第一傳導層覆蓋於該閘極氧化層上，其中該第 一傳導層係包括有一多晶矽層在一氮化鈦/氮化鎢 層； 沉積該盍氮化層覆蓋於該第一傳導層上； 圖案化該蓋氮化層及該氮化鈦/氮化鎢層，以形成一 硬罩幕； 之後，沉積一氮化層覆蓋於該硬罩幕及該多晶矽層上 ，其中該氮化層保護該氮化鈦/氮化鎢層免於受到 氧化反應；及 之後，蝕刻掉該多晶矽層及該閘極氧化層，其係在未 被該硬罩幕所覆蓋處，以在該記憶體區中形成該記 憶體閘極、及在該邏輯區中形成該邏輯閘極。 9.如申請專利範圍第1項所述之方法，在形成ΟΝΟ層的該 步驟之前，尚包括有：
    第44頁 560064 ^^ 91102786 六、申請專利範圍 沉積一層氧化矽覆蓋於該記憶體閘極、該邏輯閑極、 及該邏輯記憶體邊界結構上； ° 植入删離子到該基板中’以调整臨限電摩；及 在該邏輯區中及在該記憶體區中形成輕摻雜源極/汲 極（LDD)區。 10. 如申請專利範圍第9項所述之方法’其中形成LD])區的 該步驟尚包括有： 植入離子到该基板中，以在該邏輯區中形成[])])區· 之後’形成拋棄式側壁間隙壁於該記憶體閘極及σ1 輯記憶體邊界結構上；及 ~ 之後，移除該拋棄式側壁間隙壁。 11 如申請專利範圍第丨0項所述之方法，其中該拋棄式側 壁間隙壁係選自於包含有多晶矽、氮化矽、及蝴鱗石夕 玻璃（B P S G )的組群。 12. 如申請專利範圍第1項所述之方法，其中該第一傳導 層係包括有多晶砍，且其中形成该ΟΝΟ層的該步驟係 包括有： 使用一内部蒸氣產生的氧化反應（I SSG)方法，以成長 一第一 一氧化梦層覆蓋於该基板、该第一傳導層、 及該蓋氮化層上； 沉積一氮化石夕層覆蓋於該第一二氧化石夕層上，其係藉 由將該第一二氧化矽層處置於一ΝΗ3的環境中且於 高於850 °C中；及 成長一第二二氧化矽層覆蓋於該氮化矽層上，係使用
    第45頁 560064
    該ISSG方法。 1 3·如申請專利範圍第1 2項所述之方法，其中該第一二氧 化矽層係具有一個在3· 〇到5· 0nm之間的厚度、該氮化 石夕層係具一個在3到6nm之間的厚度、及該第二二氧化 矽層係具一個在3到8nm之間的厚度。 14.如申請專利範圍第1項所述之方法，在均勻地沉積一 多晶矽層覆蓋於該0N0層的該步驟之前，尚包括有： 餘刻掉覆蓋在該基板上的該0Ν0層的氧化物—氮化物部 份，其係使用DSW作為一蝕刻罩幕；及 形成一第三氧化層覆蓋於該0Ν0層的一第一氧化物部 份上，藉以至少該多晶矽間隙壁的一外部不具有氮 化層下。 15·如申請專利範圍第1項所述之方法，其中該多晶矽層 係為麟或坤摻雜，且藉由化學氣相沉積而沉積到一個 厚度在60到l〇〇nm之間。 16.如申請專利範圍第1項所述之方法，尚包括有回蝕在 該記憶體區的該多晶矽間隙壁，直到該多晶矽間隙壁 的一頂表面低於該記憶體閘極及該邏輯記憶體邊界結 構的該第一傳導層頂表面。 17·如申請專利範圍第1項所述之方法，尚包括有自行對 準矽化該邏輯閘極及在記憶體區中的該源極/汲極區 〇 18·如申請專利範圍第1項所述之方法，尚包括有： 平坦化該氧化層至該蓋氮化層的/頂表面上；
    第46頁 560064 Λ 案號 91102786 六、申請專利範圍 移除在該記憶體區中曝露的該蓋氮化層，以露出該第 一傳導層； 沉積一第二傳導層覆蓋於該氣化層及曝露的該第一傳 導層上；及 圖案化該第二傳導層，以在該記憶體中形成一字閘極 19.如申請專利範圍第1 8項所述之方法，其中平坦化該氧 化層的該步驟係包括有化學汽相研磨（CMP)，且其中 一空氮化物部份係形成於該邏輯區中，以防止在該 CMP期間的凹陷部。 20·如申請專利範圍第18項所述之方法，其中該第二傳導 層係選自於包含有多晶矽、鎢/多晶矽、及矽化鎢/多 晶石夕的組群。 2 1 ·如申請專利範圍第1 8項所述之方法，其中該第二傳導 層係沉積到一個在1 5 〇到2 0 Onm之間的厚度。 2 2·如申請專利範圍第1項所述之方法，尚包括有： 展開一接觸窗孔洞跨越該氧化層到該記憶體區的一源 極/汲極；及 以一鎢層填充該接觸窗孔洞。 2 3.如申請專利範圍第2 2項所述之方法，在自行對準石夕化 該控制閘極的該步驟之後’尚包括有： 沉積一氮化矽覆蓋於該基板及該控制閘極上； 沉積一介電層覆蓋於該氮化矽層上’且回蝕該介電層 到該控制閘極頂表面的/層次；及
    560064 案號 91102786 六、申請專利範圍 重複步驟直到該控制閘極完全地被覆蓋； 沉積一薄氮化矽層覆蓋於該控制閘極及該介電層上 及 曰 回餘該薄氮化石夕層，以形成薄氮化石夕間隙壁。
    CM0NS 邏 造 輯元件電路之方法，其係包括有； 七供一基板’其具有一記憶體區及一邏輯區； 第一傳導層下，且其中該記憶體閘極及該邏輯記憶 體邊界結構包括有一閘極氧化層於一第一傳導層下 ’该第一傳導層係於一蓋氮化層下；
    同時在該邏輯區出義出一邏輯閘極、及在該記憶體區 定義出一記憶體閘極，其中亦形成一邏輯記憶體邊 界結構，其中該邏輯閘極包括有一閘極氧化層於一 形成一氧化物-氮化物-氧化物（0N0)覆蓋於該基板、 該邏輯閘極、該記憶體閘極及該邏輯記憶體邊界結 構上； 〜，… 均勻地沉積一多晶矽層覆蓋於該0Ν0層上； 回蝕該多晶矽層，以留下多晶矽間隙壁於該邏輯閑極 、該記憶體閘極及該邏輯記憶體邊界結構的側壁上 形成源極/汲極區於該邏輯區中，其係使用該邏輯間 極及該多晶矽間隙壁為一離子植入罩幕； 之後，移除在邏輯區中的該多晶矽間隙壁； 回蝕在該記憶體區的該多晶矽間隙壁，直到該多晶石夕
    第48頁 560064 _案號91102786_年月 a 修正 六、申請專利範圍 間隙壁的一頂表面低於該記憶體閘極及該邏輯記憶 體邊界結構的該第一傳導層頂表面； 形成源極/汲極區於該記憶體區中，其係使用該控制 閘極為一離子植入罩幕； 自行對準石夕化該控制閘極、該邏輯閘極、及該源極/ 汲極區； 沉積一氧化層覆蓋於該自行對準矽化閘極及源極/汲 極區上，且平坦化該氧化層至該蓋氮化層的一頂表 面上； 移除在該記憶體區中曝露的該蓋氮化層，以露出該第 一傳導層； 沉積一第二傳導層覆蓋於該氧化層及曝露的該第一傳 導層上；及 圖案化該第二傳導層，以在該記憶體中形成一字閘極 ’以完成整合製造該雙monos記憶體單元陣列及該 CM0NS邏輯元件電路。 25·如申請專利範圍第24項所述之方法，其中同時在該邏 輯區出義出一邏輯閘極、及在該記憶體區定義出一記 憶體閘極的該步驟包括有： 形成該閘極氧化層於該基板上； 沉積該第一傳導層覆蓋於該閘極氧化層上； 形成一第一蓋氧化層覆蓋於該邏輯區的該第一傳導層 上； 沉積該蓋氮化層覆蓋於該記憶體區的該第一傳導層上
    第49頁 560064 ----案號 9110278fi 六、申請專利範圍
    ，且覆蓋於該邏輯區的該第一蓋氧化層上· 形成了第二蓋氧化層覆蓋於該記憶體區：該蓋氮化層 上；及 圖案化该第一及第二蓋氧化層及該蓋氮化層，以 1幕，#中該第一及第二蓋氧化層形成該硬罩 硬 幕； 姓刻掉該蓋氮化層、該第一傳導層、及問極氧化層， 其係在未被該硬罩幕所覆蓋處，以在記憶體區中开》 成該記憶體間極、及在該邏輯區中形成^邏^閘=
    26·如申請專利範圍第25項所述之方法，其中該閘極氧化 層係具有一個在2到10奈米（nm)之間的厚度。 27·如申請專利範圍第25項所述之方法，其中該第一傳導 層係包括有一個在150到25Onm之間厚度的多晶石夕。 28·如申請專利範圍第26項所述之方法，其中該第一及第 二蓋氧化層係具有一個30nm的厚度。 29·如申請專利範圍第25項所述之方法，其中該蓋氮化層 係具有一個在1 〇 〇到20 0nm的厚度。
    30·如申請專利範圍第25項所述之方法，其中蝕刻掉該蓋 氮化層、該第一傳導層、及閘極氧化層的該步驟係為 一反應離子蝕刻，其中氮化物的蝕刻速率係與多晶石夕 的姓刻速率接近，且其中氧化物的餘刻速率比多晶石夕 的蝕刻速率慢的很多。 31·如申請專利範圍第2 4項戶斤述之方法’在形成〇 N 0層的
    560064
    該步驟之如’尚包括有： 沉積-層氧化矽覆蓋於該記憶體閘&、該邏 及該邏輯記憶體邊界結構上； 植入棚離子到該基板中，以調整在該控制 m ^ m · u j丨丨《V故 中形成輕摻雜源極/汲 在該邏輯區中及在該記憶體區 極（LDD)區。 32. 具中形成LDD區 如申請專利範圍第3 1項所述之方法 的该步驟尚包括有： 植入離子到該基板中，以在該邏輯區中形成Lop區； 之後’形成拋棄式側壁間隙壁於該記憶體閘極及該邏 輯記憶體邊界結構上； 植入離子到該記憶體區中，係使用該拋棄式側壁間隙 壁為一硬罩幕，以在該記憶體區中形成該LDD區； 及 之後，移除該拋棄式側壁間隙壁。 33·如申請專利範圍第24項所述之方法，其中該拋棄式側 壁間隙壁係選自於包含有多晶矽、氮化矽、及硼磷矽 玻璃（BPSG)的組群。 34·如申請專利範圍第24項所述之方法，其中該第一傳導 層係包括有多晶石夕，且其中形成該0 N 0層的該步驟係 包括有： 使用一内部蒸氣產生的氧化反應（I S S G)方法，以成長 一第一二氧化石夕層覆蓋於該基板、該第一傳導層、
    560064 ____案號9110278R___年一月 日 絛^ 六、申請專利範圍 及該蓋氮化層上； 沉積一氮化矽層覆蓋於該第一二氧化矽層上，其係藉 由將5亥第一二氧化碎層處置於一 NH3的環境中且'於 高於850 X：中；及 成長一第二二氧化矽層覆蓋於該氮化矽層上，係使用 該IS S G方法。 35·如申请專利範圍第34項所述之方法’其中該第一二氧 化矽層係具有一個在3· 〇到5. 〇nm之間的厚度、該氮化 矽層係具一個在3到6nm之間的厚度、及該第二二氧化 矽層係具一個在3到8nm之間的厚度。 36·如申請專利範圍第24項所述之方法，在均勻地沉積一 多晶矽層覆蓋於該0N0層的該步驟之前，尚包括有： 姓刻掉覆蓋在該基板上的該0Ν0層的氧化物—氮化物部 份；及 形成一第三氧化層覆蓋於該0Ν0層的一第一氧化物部 份上，藉以至少該多晶矽間隙壁的一外部不具有氮 化層於其下。 37·如申請專利範圍第24項所述之方法，其中該多晶矽層 係為鱗或坤推雜，且藉由化學氣相沉積而沉積到一個 厚度在60到1 〇〇ηιη之間。 3 8 ·如申請專利範圍第2 4項所述之方法，其中平坦化該氧 化層的該步驟係包括有化學汽相研磨（CMP )，且其中 一空氮化物部份係形成於該邏輯區中，以防止在該 CMP期間的凹陷部。
    第52頁 560064 ----案號911027邠 六、申請專利範圍 ψ 月—日__修正
    39·如申請專利範圍第24項所述之方法，其中該第二傳 層係選自於包含有多晶矽、鎢/多晶矽、及矽化鶴/多 晶石夕的組群。 40 ·如申請專利範圍第2 4項所述之方法，其中在該記憶體 區的該字閘極係藉由下列步驟而形成： ~ 圖案化該第二傳導層，且置於該第一傳導層下； 植入硼離子到該基板中相鄰於該字閘極，以防止字 間漏電。 '' 41. 如申請專利範圍第2 4項所述之方法，其中該第二傳導 層係沉積到一個在1 50到200nm之間的厚度。 42. —種整合製造一雙MONOS記憶體單元陣列及一CMOS邏 輯元件電路之方法，其係包括有； 提供一基板，其具有一記憶體區及一邏輯區； 同時在該邏輯區出義出一邏輯閘極、及在該記憶體區 定義出一記憶體閘極，其中亦形成一邏輯記憶體邊 界結構’其中該邏輯閘極包括有一閘極氧化層於一 第一傳導層下’且其中該記憶體閘極及該邏輯記憶 體邊界結構包括有一閘極氧化層於一第一傳導層下 ，該第一傳導層係於一蓋氮化層下； 形成一氧化物-氮化物-氧化物（0N0)覆蓋於該基板、 該邏輯閘極、該記憶體閘極及該邏輯記憶體邊界結 構上； 均勻地沉積一多晶矽層覆蓋於該〇 Ν 0層上； 回蝕該多晶矽層，以留下多晶矽間隙壁於該邏輯閘極
    第53頁 560064 _案號 91102786 六、申請專利範圍 年 月 曰 倏正 、該記憶體閘極及該邏輯記憶體邊界結構的側壁上 ’藉以該多晶矽間隙壁在該記憶體區中形成控制閘 極； 开> 成源極/>及極區於該邏輯區中，其係使用該邏輯閘 極及該多晶矽間隙壁為一離子植入罩幕； 之後’移除在邏輯區中的該多晶碎間隙壁； 自行對準砍化遠控制閘極及在該邏輯區中的該源極/ 汲極區；
    沉積一氧化層覆蓋於該自行對準碎化閘極及源極/沒 極區上； 展開一接觸窗孔洞跨越該氧化層到該記憶體區的一源 極/汲極；及 以一鎢層填充該接觸窗孔洞，，以完成整合製造該雙 M0N0S記憶體單元陣歹丨J及該CMOS邏輯元件電路。 4 3·如申請專利範圍第4 2項戶斤述之方法，其中同時在該邏 輯區出義出一邏輯閘極、及在該記憶體區定義出一記 憶體閘極的該步驟包括有： 形成該閘極氧化層於該基板上；
    沉積該第一傳導層覆蓋於該閘極氧化層上’其中該第 一傳導層係包括有一多晶矽層在一氮化鈦/氮化鎢 層下； 沉積該蓋氮化層覆蓋於該記憶體區的該第一傳導層上 ’ 圖案化該蓋氧化層及該氮化鈦/氮化鶴層，以形成一 1
    m
    第54頁 560064 --案號91102786_年月日 修正 六、申請專利範圍 硬罩幕； 之後，沉積一氮化層覆蓋於該硬罩幕及該多晶矽層上 ，其中該氮化層保護該氮化鈦/氮化鎢層免於受到 氧化反應；及 44. 45. 46. 47. 之後，钱刻掉該多晶石夕層及該閘極氧化層，其係在未 被該硬罩幕所覆蓋處，以在該記憶體區中形成該記 憶體閘極、及在該邏輯區中形成該邏輯閘極。 如申請專利範圍第4 2項所述之方法，其中該閘極氧化 層係具有一個在2到1 0奈米（nm)之間的厚度。 如申請專利範圍第43項所述之方法，其中該多晶石夕層 係包括有一個在1 5 0到2 5 0nm之間的厚度。 如申請專利範圍第42項所述之方法，其中該蓋氮化層 係具有一個在1 〇 〇到2 0 0 nm的厚度。 如申請專利範圍第42項所述之方法，在形成卯〇層的 該步驟之前，尚包括有： 沉積一層氧化矽覆蓋於該記憶體閘極、該邏輯閘極、 及該邏輯記憶體邊界結構上；植：：Ϊ子到該基板中’以調整在該控制閘極下的臨 限電壓；及 在該邏輯區中及在該記憶體區中 極（LDD)區。 形成輕摻雜源極/汲 48· 如申請專利範圍第42項所述之方法， 的該步驟尚包括有： 植入離子到該基板中，以在該邏輯區 其中形成LDD區 中形成LDD區；
    第55頁 560064 __餘 91102786__年月日____— 六、申請專利範圍 之後’形成拋棄式側壁間隙壁於該記憶體閘極及該邏 輯記憶體邊界結構上； 植入離子到該記憶體區中，係使用該拋棄式侧壁間隙 壁為一硬罩幕，以在該記憶體區中形成該LDD區； 及 之後’移除該拋棄式側壁間隙壁。 49. 如申請專利範圍第48項所述之方法，其中該拋棄式側 壁間隙壁係選自於包含有多晶矽、氮化矽、及硼磷矽 玻璃（BPSG)的組群。
    50. 如申請專利範圍第42項所述之方法，其中形成該0N0 層的該步驟係包括有： 使用一内部蒸氣產生的氧化反應（ISSG)方法，以成長 一第一二氧化矽層覆蓋於該基板、該第一傳導層、 及該蓋氮化層上； 沉積一氮化矽層覆蓋於該第一二氧化矽層上，其係藉 由將該第一二氧化矽層處置於一ΝΗ3的環境中且於 高於850 °C中；及 成長一第二二氧化矽層覆蓋於該氮化矽層上，係使用 該IS S G方法。
    51·如申請專利範圍第5 〇項所述之方法，其中該第一二氧 化矽層係具有一個在3. 0到5 · 0 nm之間的厚度、該氮化 矽層係具一個在3到6nm之間的厚度、及該第二二氧化 石夕層係具一個在3到8 n m之間的厚度。 5 2·如申請專利範圍第4 2項所述之方法’在均勻地沉積一
    第56 ΐ 560064 ----案號 911Q27SR_年月日__修正__— ___ 六、申請專利範圍 多晶矽層覆蓋於該0N0層的該步驟之前，尚包括有： 蝕刻掉覆蓋在該基板上的該0Ν0層的氧化物-氮化物部 份；及 形成一第三氧化層覆蓋於該0Ν0層的一第一氧化物部 份上，藉以至少該多晶矽間隙壁的一外部不具有氮 化層於其下。 53·如申請專利範圍第42項所述之方法，其中該多晶矽層 係為磷或砷摻雜，且藉由化學氣相沉積而沉積到一個 厚度在60到1 〇〇ηιη之間。 5 4·如申請專利範圍第4 2項所述之方法，在自行對準矽化 該控制閘極的該步驟之後，尚包括有： 沉積一氮化矽覆蓋於該基板及該控制閘極上； 沉積一介電層覆蓋於該氮化矽層上，且回蝕該介電層 到該控制閘極頂表面的一層次；及 9 重複步驟直到該控制閘極完全地被覆蓋； 沉積一薄氮化矽層覆蓋於該控制閘極及該介電居 及 ㈢上， 回蝕該薄氮化矽層，以形成薄氮化矽間隙壁。 55· —種雙M0N0S記憶體單元陣列及CM〇s邏輯元 元件，係包括有·· 價體電路 一場離子植入記憶體單元隔離，係位在一記憶體區中 自行對準矽化邏輯閘極及一相鄰自行對準矽 /汲極區，係位在一邏輯區中； Λ、極
    第57頁 560064
    源極/汲極區 一記憶體閘極及一相鄰自行對準石夕化 係在位在該記憶體區中； 控制閘極，係位在該記憶體閘極的 5 6· 氧化物-氮化物-氧化物⑽0)層而隔離；及係糟由一 自行對準石夕化子閘極，係接觸該記憶體間極。 專Ϊ;圍第55項所述之元件，•中該控制問極 :=平行，且其中該字線與該控制間極及該位 兀綠垂直。 5 7. 如申請專利範圍第5 5項所述之元件 極及該邏輯閘極係包括有多晶石夕。 其中該記憶體閘 58. 59· 其中該0Ν0層亦 60· 61· 如申請專利範圍第5 5項所述之元件 位於該控制閘極下。 ^申請專利範圍第55項所述之元件，纟中該咖層並 :位於與該源極/汲極區相鄰部份的該控制閘極下。 種雙M0N0S記憶體單元陣列及CMOS邏輯元件積體雷 路元件，係包括有： 二圮，體單元隔離及邏輯元件隔離的淺溝槽隔離； 邏輯閘極及一相鄰自行對準矽化源極/汲極區，係 位於一邏輯區中； 〜圮憶體閘極及一相鄰源極/汲極區，係位於一記憔 體區中； "心 560064 --—案號 911027RR__^___^----—---- 六、申請專利範圍 控制閘極，係位於該記憶體的側壁上，係藉由一氧化 物-氮化物-氧化物（0N0)層而隔離；及 一局部配線跨越一介電層，係以該S憶體區的該源極 /沒極區接觸。 62·如申請專利範圍第61項所述之元件，其中該控制閘極 係與一字線平行，且其中一位元線係與開控制閘極及 該字線平行。
    6 3 ·如申請專利範圍第6 i項所述之元件，其中該記憶體閘 極及該邏輯閘極係包括有多晶矽’係位於一蓋氮化層 下。 64*如申請專利範圍第61項所述之元件，其中該0N0層亦 位於该控制閑極下。 65·如申請專利範圍第61項所述之元件，其中該0Ν0層並 不位於與該源極/汲極區相鄰部份的該控制閘極下。 66· 一種雙M0N0S記憶體單元陣列及CMOS邏輯元件積體電 路元件，係包括有： 5己憶體元件隔離的淺溝槽隔離，係沿著該位元線的 方向’及一該邏輯元件隔離的淺溝槽隔離；
    邏輯閘極及相鄰自行對準矽化源極/汲極區，係位於 一邏輯區中； 雙金屬位7G線，係分別地與記憶體區每側上的擴散區 接觸，其中該記憶體閘極作為一字線； 控制閘極，係位於該記憶體閘極的侧壁上，且沿該字 線及相鄰源極/汲極擴散區，其中在該記憶體閘極
    560064 Hjj 102786 六、申請專利範圍 侧壁上的該控制閘極係 閘極隔離，其中一介電 其中该字線及該控制閘 使，接觸窗擴散區的延伸 固的一位元線方向交替 散區的該延伸區接觸到 另一側上接觸到另一個 一局部配線跨越一介電層 源極/汲極區接觸。 如申請專利範圍第66項所 閘極及該邏輯閘極係包括 /氮化鎢層下，該氮化鈦/ 月 曰 修正 67. 藉由—介電層而與該記憶體 層亦位在該控制閘極下，且 極係與該位元線平行； 區與4予線沿著位元線接觸 ，其中一側上的該接觸窗擴 一個該雙金屬位元線，且在 該雙金屬位元線；及 ，係以該記憶體區的一個該 述之元件，其中該記記憶體 ，多晶矽，係位在一氮化鈦 氮化嫣層係在一蓋氮化層下 68.如申請，利範圍第66項所述之元件，其中該介電層係 包括有氧化物/氮化物/氧化物（0N0)。 9 6 9·如申請專利範圍第6 6項所述之元件，其中該介電層並 不位於與該源極/汲極區相鄰部份的該控制閘極下' 70· —種雙M0N0S記憶體單元陣列及CMOS邏輯元件穑舻带 路元件，係包括有： 電 邏輯閘極及相鄰自行對準矽化源極/汲極區於一邏輯 區中； 記憶體閘極及相鄰自行對準矽化源極/汲極區於_記 憶體區中； 控制閘極，係位於該記憶體閘極的側壁上，係藉由_
    第60頁 560064 i號 91102786 六、申請專利範圍 氧化物/氮化物/氧化物層而與該記憶體閘極隔離； 字線係與該控制閘極平行； 一第一擴散區’係於該字線的一側上，其中該第一擴 散區係藉由淺溝槽隔離區將位元線分開； 一第二擴散區，係於該字線的另一側上，其中該第二 擴散區形成一連續擴散線；及 一金屬線，係覆蓋於該字線上且與該字線平行，其中 该金屬線接觸每個該第一擴散區的該位元線，且其 中該金屬線作為一位元線，且其中該金屬線並不會 接觸到該連續擴散線，且其中該連續擴散線作為一 源線。 71 ·如申請專利範圍第70項所述之元件，其中該記憶體閑 極及該邏輯閘極包括有多晶石夕，係覆蓋於一氮化鈦/ 氮化鎢層下，其氮化鈦/氮化鎢層係位在一蓋氮化層 下0 72·如申請專利範圍第70項所述之元件，其中該ON〇層亦 在該控制閘極下。 73·如申請專利範圍第70項所述之元件，其中該ΟΝΟ並不 位於與該源極/汲極區相鄰部份的該控制閘極下。
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