KR20060134500A - 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법 - Google Patents

소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법 Download PDF

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Abstract

피 모스 트랜지스터의 열화 현상을 방지할 수 있는 소자 분리막 및 반도체 장치, 이의 제조방법이 개시되어 있다. 소자 분리막은 제1 폭을 갖는 제1 트랜치 및 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치에 형성되며, 상기 제1 트랜치에서는 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서는 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 포함한다. 상기 트랜치 산화막의 측면과 저면에 연속적으로 형성된 라이너막을 포함한다. 상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 포함한다. 이러한 구조를 갖는 소자분리막을 포함하는 P-MOS 트랜지스터는 소자 분리막의 경계 부위에서 공핍층이 형성되지 않아 피모스 트랜지스터의 열화 현상을 방지할 수 있다.

Description

소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그 제조 방법 {Isolation Layer and Method of manufacturing using the same, apparatus for a Semiconductor device having the Isolation Layer and Method of manufacturing using the same}
도 1은 본 발명의 일 실시예에 따른 소자 분리막이 형성되는 기판을 나타내는 사시도이다.
도 2는 도 1의 소자 분리막이 형성된 기판을 I-I'방향으로 절단한 단면도이이다.
도 3 내지 6은 도 1에 도시된 소자 분리막의 제조방법을 나타내는 공정 사시도들이다.
도 7 내지 10은 도 2에 도시된 소자 분리막의 제조방법을 나타내는 단면도 들이다.
도 11은 도 1에 도시된 트랜치 산화막을 형성성하는 단계를 확대하여 나타내는 도이다.
도 12는 도 1의 소자 분리막을 포함하는 기판 상에 형성된 트랜지스터를 나타내는 사시도이다.
도 13은 도 12의 트랜지스터가 형성된 기판을 II-II'방향으로 절단한 단면도 이이다.
도 14 내지 16은 도 13에 도시된 트랜지스터를 제조하기 위한 방법을 나타내는 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 기판 102 : 제1 트랜치
104 : 제2 트랜치 106 : 제1 트랜치 산화막
108 : 제2 트랜치 산화막 110 : 트랜치 산화막
112 : 라이너막 118 : 절연막 패턴
120 : 소자 분리막 112a : 게이트 절연막
128a : 게이트 전극 130 : 게이트 구조물
140 : 소오스/드레인 영역 M : 하드 마스크
T1 : 제1 두께 T2 : 제2 두께
P1 : 제1 선폭 P2 : 제2 선폭
R : 리세스
본 발명은 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 디바이스의 특성 열화를 방지할 수 있는소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그 제조 방법에 관한 것이 다.
반도체 장치가 고 집적화됨에 따라 소자분리 영역과 활성화 영역의 크기가 감소하게 되었고, 이로 인해 활성화 영역에 형성되는 전계효과 트랜지스터(metal-oxide-semiconductor field effect transistor: 이하 "MOS 트랜지스터"라 한다)의 게이트 길이가 줄어들게 되었다.
특히, p-채널 MOS 트랜지스터(이하 "P-MOS 트랜지스터"라 한다)의 게이트 길이, 즉 채널 길이가 감소함에 따라, 활성화 영역과 소자분리 영역의 경계에서 숏-채널의 기생 트랜지스터가 형성되고 상기 기생 트랜지스터의 동작에 의한 HEIP(hot electron induced punchthrough)가 발생하여 트랜지스터의 특성을 열화시키는 문제가 있다.
이러한 HEIP 현상을 개선하기 위하여 종래에는 게이트를 형성할 때, 활성화 영역과 소자분리 영역의 경계 부위에 탭(Tab)과 같은 더미 패턴을 형성하여 채널 길이를 증가시키는 방법을 사용하고 있다.
그러나, 이 방법에 의하면 다음과 같은 문제점들이 발생한다. 첫째, 게이트가 활성화 영역에 대해 미스 얼라인 되었을 때 상기 더미 패턴에 의한 채널 길이의 증가 효과를 얻을 수 없다. 둘째, 게이트와 이웃한 게이트 사이의 공간이 충분하지 않을 경우, 상기 더미 패턴의 크기가 제한되어 채널 길이를 원하는 만큼 증가시키지 못하게 된다. 즉, 90nm 이하로 축소된 게이트 구조물 형성시 상기 더미 패턴과 이웃하는 더미 패턴이 연결되는 문제점이 발생한다. 셋째, 상기 더미 패턴을 형성할 때, 라운딩 현상에 의해 활성화 영역과 소자분리 영역의 경계에서 채널 길이를 제어하기가 어렵다.
따라서, 본 발명의 제1 목적은 활성화 영역과 소자분리 영역의 경계 부위에 HEIP 현상이 발생하는 것을 방지할 수 있는 반도체 장치의 소자 분리막을 제공하는데 있다.
본 발명의 제2 목적은 상기 소자 분리막의 제조방법을 제공하는데 있다.
본 발명의 제3 목적은 활성화 영역과 소자 분리막의 경계 부위에서 게이트 채널이 짧아지는 문제점을 방지할 수 있는 P-MOS 트랜지스터를 제공하는데 있다.
본 발명의 제4 목적은 상기 P-MOS 트랜지스터의 제조 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 소자 분리막은 제1 폭을 갖는 제1 트랜치 및 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치에 형성되며, 상기 제1 트랜치에서는 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서는 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 포함한다. 상기 트랜치 산화막의 측면과 저면에 연속적으로 형성된 라이너막을 포함한다. 상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 포함하다.. 상기 국부적으로 두꺼운 측면을 갖는 트랜치 산화막을 포함하는 소자 분리막은 P-MOS 트랜지스터의 특성이 열화되는 문제점을 방지할 수 있다.
일 실시예에 따르면, 상기 제1 트랜치 및 상기 제2 트랜치는 기판 표면으로부터 아래로 형성되며, 상기 제2 트랜치는 게이트 전극이 형성되는 기판의 활성화 영역과 일부 오버랩 되도록 형성된다.
상기 트랜치 산화막은 상기 제1 트랜치의 측면과 저면에 형성된 제1 트랜치 산화막과 상기 제2 트랜치의 측면과 저면에 형성된 제2 트랜치 산화막을 포함하는 구조를 갖는다. 또한, 상기 제2 트랜치에 형성된 제2 트랜치 산화막은 상기 게이트 채널의 양 측단부와 일부 오버랩 되도록 형성되어 상기 라이너막 내부로 전자가 포획됨으로 인해 게이트 채널이 형성되는 기판에서 공핍층이 형성되는 것을 방지하는 역할을 한다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 소자 분리막 제조방법은 기판의 표면 아래로 제1 폭을 갖는 제1 트랜치 및 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치를 형성한다. 상기 제1 트랜치에서 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 형성한다. 상기 트랜치 산화막이 형성된 제1 트랜치 및 제2 트랜치의 측면과 저면에 연속적으로 라이너막을 형성한다. 상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 형성함으로써 국부적으로 두꺼운 두께를 갖는 트랜치 산화막을 포함하는 소자 분리막이 형성된다. 상기 국부적으로 두꺼운 트랜치 산화막을 포함하는 소자 분 리막의 제조방법은 특성의 열화가 발생하지 않는 P-MOS 트랜지스터를 제조하는데 적용될 수 있다.
상기 실시예에 따르면, 상기 제1 트랜치 및 상기 제2 트랜치는 하드마스크를 이용한 상기 기판에 식각공정을 수행하여 형성할 수 있다.
상기 트랜치 산화막은 상기 제1 트랜치에 노출된 기판의 측면과 저면에 제1 트랜치 산화막을 형성하는 동시에 상기 기판에 포함된 게이트 채널영역의 양측 단부에 일부 오버랩 되도록 형성된 상기 제2 트랜치에 노출된 기판의 측면과 저면에 제2 트랜치 산화막을 형성함으로써 형성할 수 있다. 상기 제1 트랜치 산화막 및 제2 트랜치 산화막은 열 산화 방법 또는 화학기상증착 방법으로 동시에 형성할 수 있다.
또한, 상기 제2 트랜치 산화막은 제2 트랜치에서 상기 제1 트랜치 산화막 보다 약 1.2 내지 1.5배 두꺼운 두께를 갖도록 형성할 수 있다. 상기 트랜치 산화막은 상기 제2 트랜치에서 그 측면과 저면이 서로 다른 두께를 갖도록 형성할 수 있다.
상기 제3 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 트랜지스터는 제1 폭을 갖는 제1 트랜치와 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치가 형성됨으로 인해 제1 방향으로 연장되는 활성화 영역이 정의되는 기판을 포함한다. 상기 제1 트랜치와 제2 트랜치를 매몰되도록 형성되며, 상기 제1 트랜치에서는 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서는 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 포함하는 소자 분리막을 포함한다. 상기 제1 방향과 수직하는 제2 방향으로 연장되면서 상기 활성화 영역에 형성되고, 상기 트랜치 산화막과 면접하는 상기 활성화 영역에서 게이트 채널의 공핍층 생성을 방지하기 위해 상기 제1 방향과 수직하는 제2 방향으로 연장되면서 상기 기판 상에 형성되고, 상기 트랜치 산화막과 접하는 상기 활성화 영역에서 제2 트랜치 산화막과 일부 오버랩되는 게이트 구조물을 포함한다. 상기 게이트 구조물에 노출된 기판의 표면으로부터 아래로 형성된 소오스/드레인 영역을 포함한다.
상기와 같이 상기 국부적으로 두꺼운 측면을 갖는 트랜치 산화막을 포함하는 소자 분리막이 형성된 기판에 형성되는 P-MOS 트랜지스터는 게이트 채널(P형 채널)에서 공핍층이 형성되지 않음으로 인해 P-MOS 트랜지스터의 HEIP 현상을 방지할 수 있다.
상기 본 실시예에 따르면, 상기 소자 분리막은 상기 제2 트랜치에서 측면과 저면이 서로 다른 두께를 갖는 트랜치 산화막을 포함한다. 상기 트랜치 산화막의 측면과 저면에 연속적으로 형성된 라이너막을 포함한다. 상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 포함한다.
상기 기판은 N형 불순물을 포함하는 N웰(Well)을 포함하고, 상기 소오스/드레인 영역은 P형 불순물을 포함한다. 상기 트랜지스터는 PMOS 트랜지스터인 것이 바람직하다.
상기 제4 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치를 제조하기 위해 제1 폭을 갖는 제1 트랜치와 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치가 형성됨으로 인해 제1 방향으로 연장되는 활성화 영역이 정의되는 기판을 형성한다. 상기 제1 트랜치에서 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 포함하는 소자 분리막 상기 제1 트랜치 및 제2 트랜치 내에 형성한다. 상기 트랜치 산화막과 면접하는 상기 활성화 영역에서 게이트 채널의 공핍층 생성을 방지하기 위해 상기 제2 트랜치에 형성된 상기 제2 트랜치 산화막의 일부가 오버랩되도록 상기 기판 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물을 형성한다. 상기 게이트 구조물에 노출된 기판의 표면 아래에 불순물을 이온 주입하여 소오스/드레인 영역을 형성함으로써 P-MOS트랜지스터가 완성된다.
본 발명에 따르면, 국부적으로 두꺼운 측면을 갖는 트랜치 산화막을 포함하는 소자 분리막은 P-MOS 트랜지스터를 형성하기 위해 기판에 형성되어 상기 라이너막이 기판의 활성화 영역으로부터 전자를 트랩하는 현상을 방지할 수 있다. 또한 상기 소자 분리막을 포함하는 기판상에 형성된 P-MOS 트랜지스터는 상기 활성화 영역에 형성되는 게이트 채널(P형 채널)영역에서 공핍층이 형성되지 않아 P-MOS 트랜지스터의 게이트 채널 영역이 감소되는 현상을 방지할 수 있다. 즉, 상기 트랜지스터의 게이트 구조물이 축소될 경우 형성되는 P-MOS 트랜지스터의 HEIP 현상을 효과적으로 방지할 수 있다.
이하, 본 발명에 따른 바람직한 실시예에 따른 반도체 소자의 소자 분리막, 이의 제조방법 및 트랜지스터 및 이의 제조방법을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 하지만, 본 발명이 하기의 실시예에 의해 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 트랜치, 영역, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 트랜치, 패턴들 또는 구조물들이 기판, 각 층(막), 영역 또는 패턴들의 "상에", "측면에", "저면에" "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 트랜치, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴, 다른 트랜치, 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 트랜치, 패턴 또는 구조물들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 트랜치, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 트랜치, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
소자 분리막
도 1은 본 발명의 일 실시예에 따른 소자 분리막이 형성되는 기판을 나타내 는 사시도이고, 도 2는 도 1의 소자 분리막이 형성된 기판을 I-I'방향으로 절단한 단면도이이다.
도 1을 참조하면, 상기 소자 분리막(120)은 상기 기판(100)의 표면으로부터 아래로 형성된 트랜치 내에 구비된다.
상기 트랜치는 제1 트랜치(102) 및 제2 트랜치(104)를 포함한다. 상기 제1 트랜치(102)는 제1 폭(P1)을 갖고, 상기 제2 트랜치(104)는 제1 폭보다 넓은 제2폭(P2)을 갖는다. 일 예로, 제1 트랜치(102) 및 제2 트랜치(104)는 상기 소자 분리막을 형성하기 위해 상기 기판(100)에 제1 트랜치와 제2 트랜치가 순차적으로 반복적으로 형성될 수 있다.
상기 기판(100)은 소자 분리막(120)이 형성되는 소자분리 영역과 트랜지스터가 형성되는 활성화 영역 및 게이트 구조물이 형성되는 게이트 채널영역을 포함한다.
상기 소자 분리막(120)은 제1 방향으로 연장되며 국부적으로 두꺼운 두께를 갖는 측면을 포함하는 트랜치 산화막(110)과, 라이너막(112) 및 절연막 패턴(118)을 포함한다.
상기 트랜치 산화막(110)은 제1 트랜치(102) 및 제2 트랜치(104)에 노출된 기판(100)의 측면과 저면에 구비되며, 상기 제2 트랜치에서 국부적으로 두꺼운 측면을 갖는다. 즉, 상기 트랜치 산화막(120)은 상기 제1 트랜치(102)에서 실질적으로 동일한 제1 두께를 갖는 측면과 저면을 갖고, 상기 제2 트랜치(104)에서 저면 보다 두꺼운 제2 두께의 측면을 갖는다.
구체적으로 상기 트랜치 산화막(110)은 상기 제1 트랜치(102)에 노출된 기판의 측벽과 저면에 구비되는 제1 트랜치 산화막(106)과 제2 트랜치에 노출된 기판의 측벽과 저면에 형성되는 제2 트랜치 산화막(108)을 포함한다.
상기 제1 트랜치 산화막(106)은 제1 두께를 갖는 제1 측면(미도시)과 제1 두께를 갖는 제1 저면(미도시)을 포함한다. 상기 제2 트랜치 산화막(108)은 제2 두께를 갖는 제2 측면(미도시)과 제1 두께를 갖는 저면(미도시)을 포함한다.
여기서, 상기 제2 트랜치 산화막(108)에 포함된 제2 두께를 갖는 측면은 상기 라이너막(112) 내부로 전자가 포획되는 특성을 차단할 수 있다. 이로 인해, 상기 활성화 영역과 소자분리 영역의 경계부위에서 형성되는 상기 기판(100)의 게이트 채널 영역(미도시)에서 공핍층이 형성되는 것을 방지할 수 있다.
특히, 상기 게이트 채널 영역에서 공핍층의 형성을 효과적으로 방지하기 위해서 상기 제2 두께를 갖는 측면은 상기 기판의 활성화 영역과 게이트가 지나가는 게이트 형성 영역에서 동시에 오버랩 되도록 형성된다.
일 예로, 상기 제2 트랜치 산화막(108)은 상기 제1 두께를 갖는 제1 트랜치 산화막(106)보다 약 1.2 내지 1.5 배 두꺼운 제2 두께를 갖는 것이 바람직하다. 특히, 제2 트랜치 산화막(108)의 측면은 상기 제1 두께를 갖는 제1 트랜치 산화막(106) 측면보다 약 1.2 내지 1.5 배 두꺼운 제2 두께를 갖는 것이 바람직하다. 이는 상기 제2 트랜치 산화막의 측면이 제1 두께보다 약 1.2배 미만으로 두꺼울 경우 상기 라이너막(112) 내부로 전자가 포획 현상을 최소화하기 어려운 문제점이 발생한다. 반면에 제2 트랜치 산화막(108)의 측면은 제1 두께보다 1.5 초과하는 두께를 갖도록 형성하기 어렵다.
상기 제1 트랜치 산화막(106)과 제2 트랜치 산화막(108)은 상기 제1 트랜치(102) 및 제2 트랜치(104)에 노출된 기판의 표면을 산소를 포함하는 공정가스가 제공되는 분위기에서 열 산화시킴으로써 동시에 형성할 수 있다. 또한 제1 트랜치 산화막(106)과 제2 트랜치 산화막(108)은 실리콘 소스가스와 산화가스를 동시에 공급하여 화학기상증착 공정을 수행하여 동시에 형성할 수 있다.
본 실시에에서는 상기 기판(100)에 형성된 제1 트랜치(102)와 제2 트랜치(104)의 선폭의 차이로 인해 상기 도 1 에 도시된 트랜치에 노출된 기판의 측벽은 단차(리세스)를 갖는다. 이 때문에 상기 열 산화공정 또는 화학기상증착 공정시 상기 트랜치 산화막(110)은 제2 트랜치에서 국부적으로 두꺼운 측면을 포함한다.
상기 라이너막(112)은 상기 트랜치 산화막(110)이 형성된 제1 트랜치(102) 및 제2 트랜치(104)의 측면과 저면 상에 구비된다. 상기 라이너막(112)은 트랜치 산화막 (110)상에서 실질적으로 동일한 두께를 갖도록 형성된다.
상기 라이너막(112)은 질화물을 포함한다. 상기 질화물의 예로서는 실리콘 질화물 및 실리콘 산질화물 등을 들 수 있다. 상기 라이너막(112)은 활성화 영역에 해당하는 기판이 소자 분리막과 인접한 부분에서 산화가 일어나는 것을 방지하며, 소자 분리막에 존재할 수 있는 여러 가지 불순물이 기판으로 확산되는 것을 억제하는 역할을 한다.
상기 절연막 패턴(118)은 상기 라이너막(112)이 형성된 제1 트랜치(102) 및 제2 트랜치(104) 내에 구비된다. 상기 절연막 패턴(118)은 산화물을 포함한다. 상 기 산화물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), MTO(middle Temperature oxide), PE-TEOS(plasma enhanced-tetraethylorthosilicate)등을 들 수 있다. 일 예로 상기 절연막 패턴(118)은 제1 절연막 패턴 및 제2 절연막 패턴이 적층된 구조를 가질 수 있다.
상기 국부적으로 두꺼운 측면을 갖는 트랜치 산화막(110)을 포함하는 소자 분리막(120)은 P-MOS 트랜지스터를 형성하기 위해 기판(100)에 형성되어 상기 소자 분리막에 포함된 라이너막(112)이 상기 기판의 활성화 영역으로부터 전자를 트랩하는 현상을 방지할 수 있다. 따라서, 상기 소자 분리막(120)은 P-MOS 트랜지스터의 HEIP 현상을 방지할 수 있다.
소자 분리막 제조방법
도 3 내지 6은 도 1에 도시된 소자 분리막의 제조방법을 나타내는 공정 사시도들이고, 도 7 내지 10은 도 2에 도시된 소자 분리막의 제조방법을 나타내는 단면도들이다. 상기 도면들에 있어서 상기 도 1에 도시된 소자 분리막과 동일한 부재에 대하여 동일한 도면번호를 부여하였다.
도 3 및 도 7은 기판에 제1 트랜치 및 제2 트랜치를 형성하는 단계를 나타내는 도이다.
도 3 및 도 7을 참조하면, 하드 마스크(M)에 노출된 기판을 건식 식각하여 기판(100)의 표면 아래로 제1 폭을 갖는 제1 트랜치(102) 및 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치(104)로 이루어진 트랜치(미도시)를 형성한다. 상기 트랜치는 제1 트랜치(102)와 제2 트랜치(104)를 포함한다.
이를 구체적으로 설명하면, 실리콘으로 이루어진 기판(100)에 상기 트랜치를 형성하기 위해 적용되는 식각마스크인 하드 마스크(M)를 형성한다.
상기 제1 하드마스크(M)는 상기 기판(100) 상에 질화막(미도시) 및 제1 포토레지스트 패턴(미도시)을 순차적으로 형성한 후 상기 제1 포토레지스트 패턴에 의해 노출된 상기 질화막을 건식 식각함으로써 형성된다. 선택적으로, 상기 질화막 상에 유기 ARC(organic anti-reflective coating)를 더 형성할 수도 있다.
상기 질화막은 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 상기 질화막이 실리콘 질화물일 경우 SiH2Cl2가스, SiH4가스, NH3가스등을 이용하는 저압화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마강화 화학기상증착(plasma enhanced chemical vapor deposition; PECVD)공정을 수행하여 형성할 수 있다.
이후, 상기 제1 포토레지스트 패턴은 제1 하드마스크(M)를 형성한 후 애싱 공정(ashing process)/스트립 공정을 수행하여 제거할 수 있다.
상기 하드 마스크(M)에 노출된 상기 기판(100)을 건식 식각하여 상기 기판(100)에 제1 트랜치(102) 및 제2 트랜치(104)로 이루어진 트랜치를 형성한다. 상기 트랜치는 약 1500 내지 3500Å 정도의 깊이, 바람직하게는 약 2500Å의 깊이를 갖는다. 상기 트랜치의 형성으로 인해 상기 기판(100)은 제1 방향으로 연장되는 활성 화 영역(미도시)과 소자분리 영역(미도시)으로 정의된다.
일 예로, 상기 하드 마스크(M)를 형성하기 전에 상기 기판(100) 상에 패드 산화막(미도시)을더 형성할 수 있다. 상기 패드 산화막은 기판(100)의 표면으로부터 약 50 내지 300Å 정도의 두께, 바람직하게는 약 100Å정도의 두께를 갖도록 형성할 수 있다. 상기 패드 산화막(102)은 열 산화(thermal oxidation) 공정이나 화학 기상증착 (CVD)공정을 수행하여 형성할 수 있다.
도 4 및 도 8은 트랜치 산화막을 형성하는 단계를 나타내는 도이다.
도 4 및 도 8을 참조하면, 상기 제1 트랜치(102) 및 제2 트랜치(104)에 의해 노출된 기판의 측면과 저면에 국부적으로 두꺼운 측면을 포함하는 트랜치 산화막(110)을 형성한다.
이를 구체적으로 설명하면, 상기 트랜치 산화막(110)은 상기 제1 트랜치(102)에 노출된 기판의 측벽과 저면에서 형성되는 제1 트랜치 산화막(106)과 제2 트랜치(104)에 노출된 기판(100)의 측벽과 저면에서 형성되는 제2 트랜치 산화막(108)을 포함한다.
상기 제1 트랜치 산화막(106)은 제1 두께를 갖는 제1 측면(미도시)과 제1 두께를 갖는 제1 저면(미도시)을 갖도록 형성된다. 상기 제2 트랜치 산화막은(108) 상기 제1 두께 보다 두꺼운 제2 두께를 갖는 제2 측면(미도시)과 상기 제1 두께를 갖는 저면(미도시)을 갖도록 형성된다. 상기 제1 트랜치 산화막(106)과 제2 트랜치 산화막(108)은 열 산화(thermal oxidation) 공정 또는 화학기상증착 공정을 수행하여 형성할 수 있다.
특히, 상기 제1 트랜치 산화막(106)과 상기 제2 트랜치 산화막(108)은 열 산화(thermal oxidation) 공정 또는 화학기상증착 공정을 수행할 경우 동시에 형성된다. 상기 열 산화 공정을 수행하여 상기 트랜치 산화막(110)을 형성할 경우 상기 하드 마스크(M) 상에는 트랜치 산화막이 형성되지 않는다.
여기서, 상기 제2 트랜치 산화막(108)에 포함된 제2 두께를 갖는 측면은 게이트 구조물이 형성되는 게이트 채널영역(미도시)의 양측 단부와 일부 오버랩되며, 이후 형성되는 라이너막 내부로 전자가 포획되는 특성을 차단할 수 있다. 이로 인해, 상기 활성화 영역과 소자분리 영역의 경계부위에서 형성되는 상기 기판(100)의 게이트 채널영역(미도시)에서 공핍층이 형성되는 것을 방지할 수 있다.
특히, 게이트 채널영역에서 공핍층의 형성을 효과적으로 방지하기 위해서 상기 트랜치 산화막(110)에 포함된 제2 두께를 갖는 측면은 상기 기판의 활성화 영역과 게이트가 지나가는 게이트 형성영역에서 모두 오버랩 되도록 형성한다.
상기 제2 두께의 측면을 포함하는 트랜치 산화막을 형성을 나타내는 도를 확대 도시하여 도 11에 도시하였다.
도 11을 참조하면, 상기 기판에 형성된 제1 트랜치와 제2 트랜치의 선폭이 차로 인해 상기 트랜치에 노출된 기판(100)의 측벽은 리세스(R)를 포함하는 형상을 갖는다. 상기 트랜치에 노출된 기판(100)의 표면에 트랜치 산화막을 형성할 경우 상기 리세스의 내 측면에서는 3차원적으로 트랜치 산화막이 형성된다. 따라서, 트랜치 산화막의 형성두께가 점차 증가함에 따라 상기 리세스를 매몰하는 트랜치 산화막이 형성될 수 있다.
즉, 상기 리세스를 매몰하도록 형성된 트랜치 산화막(110)은 제2 두께를 갖는 제2 측벽산화막(108)의 측면에 해당한다. 상기 제2 트랜치 산화막(108) 측면은 상기 제1 두께를 갖는 제1 트랜치 산화막(106)의 측면보다 약 1.2 내지 1.5배 두꺼운 제2 두께를 갖도록 형성하는 것이 바람직하다. 이에 대한 구체적인 설명은 위에서 상세히 설명하였기에 중복을 피하기 위해 생략한다.
도 5 및 도 9는 상기 트랜치 산화막 상에 라이너막을 형성하는 단계를 나타내는 도이다.
도 5 및 도 9를 참조하면, 국부적으로 두꺼운 측면을 포함하는 트랜치 산화막(110)이 형성된 제1 트랜치(102) 및 제2 트랜치(104)의 측면과 저면에 라이너막(112)을 형성한다.
이를 구체적으로 설명하면, 상기 라이너막(112)은 트랜치 산화막(110) 상에서 실리콘 질화물 또는 실리콘 산질화물을 증착하여 형성할 수 있다. 상기 라이너막(112)은 실질적으로 동일한 두께를 갖도록 형성된다. 즉, 상기 라이너막은 그 측면과 저면이 실리적으로 동일한 두께를 갖도록 형성된다.
상기 라이너막(112)이 실리콘 질화막일 경우 SiH2Cl2가스, SiH4가스, NH3가스등을 이용하는 저압 화학기상증착 공정 또는 플라즈마강화 화학기상증착 공정을 수행하여 형성할 수 있다. 상기 라이너막(112)은 활성화 영역에 해당하는 기판(100)이 소자 분리막(미도시)과 인접한 부분에서 산화가 일어나는 것을 방지하며, 상기 소자 분리막에 존재할 수 있는 여러 가지 불순물이 기판으로 확산되는 것을 억제하 는 역할을 한다. 따라서, 소자 분리막을 형성하기 위한 공정시 적용되고 있는 실정이다.
그러나, 상기 라이너막(112)은 기본적으로 고온 전자를 폭획하는 트랩 사이트(trap site)를 다량 포함하고 있어 상기 고온의 전자들을 상기 트랩 사이트에 포획하는 작용을 한다. 상기 트랩 사이트에 포획된 고온 전자들은 반대 전하를 주위에 유기 시키는 경향을 가지고 있다. 이 때문에 소자 분리막에 인접한 반도체 소자, 특히 P-MOS 트랜지스터의 특성을 열화시키는 문제점을 초래한다. 따라서, 상기 문제점을 최소화시키기 위해 상기 라이너막(112)은 트랜치 산화막(110)을 형성한 이후 형성한다.
도 6 및 도 10은 소자분리용 절연막을 형성하는 단계를 나타내는 도이다.
도 6 및 도 10을 참조하면, 상기 소자분리용 절연막(117)은 상기 라이너막(112)이 형성된 제1 트랜치(102) 및 제2 트랜치(104)를 매몰하도록 기판 상에 형성된다. 상기 소자분리용 절연막(117)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학기상증착 공정, 스핀 코팅공정, 플라즈마 증대 화학기상증착 공정 또는 고밀도 플라즈마 화학기상증착 공정을 이용하여 형성할 수 있다.
일 예로 상기 소자분리용 절연막(117)은 단일 산화물을 이용하여 단일막 구조로 형성할 수 있으며, 다른 예로 적어도 하나이상의 산화막을 이용하여 다층막 구조를 갖도록 형성할 수 있다.
이어서, 상기 결과물에 화학기계적연마 공정을 수행함으로써 도 1 및 도 2에 도시된 소자 분리막(120)을 형성한다.
이를 구체적으로 설명하면, 상기 소자분리용 절연막이 형성된 기판(100)의 상부를 상기 기판의 표면이 노출되도록 화학적기계연마 공정을 수행하여 소자 분리막(120)을 형성한다. 상기 화학기계적 연마공정으로 인해 기판의 트랜치 내에서 국부적으로 두꺼운 측면을 포함하는 트랜치 산화막(110), 라이너막(112), 절연막 패턴(118)을 포함하는 소자 분리막(120)을 형성된다.
도면에 도시하지 않았지만, 일 예로 상기 소자 분리막에 포함된 제2 트랜치 산화막의 측면의 두께를 보다 증가시키기 위해 후속 열 산화 공정을 적어도 1회 수행할 수 있다. 상기 산소를 포함하는 공정가스가 제공되는 열 산화공정을 수행할 경우 상기 노출된 트랜치 산화막의 상부 산화물은 성장하는 특성을 갖기 때문에 국부적으로 보다 두꺼운 측면을 포함하는 트랜치 산화막을 형성할 수 있다.
따라서, 상기한 구조를 갖는 트랜치 산화막(110)을 포함하는 소자 분리막(120)은 P-MOS 트랜지스터를 형성하기 위해 기판(100)에 형성되어 소자 분리막(120)에 포함된 라이너막(112)이 상기 기판의 활성화 영역으로부터 전자를 트랩하는 현상을 방지할 수 있다. 따라서, 상기 소자 분리막(120)은 P-MOS 트랜지스터의 HEIP 현상을 방지할 수 있다.
반도체 장치의 트랜지스터
도 12는 도 1의 소자 분리막을 포함하는 기판 상에 형성된 트랜지스터를 나타내는 사시도이고, 도 13은 도 12의 트랜지스터가 형성된 기판을 II-II'방향으로 절단한 단면도이다.
도 12 및 도 13을 참조하면, 기판(100)에 소자분리 영역 및 활성화 영역들을 포함한다. 또한, 상기 기판(100)은 P-MOS 트랜지스터를 형성하기 위한 N형(5족) 불순물을 포함하는 N-웰을 포함한다.
상기 활성화 영역은 기판에 제1 폭을 갖는 제1 트랜치와 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치가 형성됨으로써 기판 상에 정의된다.
반면에 상기 소자분리 영역은 소자 분리막(120)이 형성되는 영역으로 상기 소자 분리막(120)은 상기 기판에 형성된 제1 트랜치 및 제2 트랜치 내에 구비된다. 상기 소자 분리막(120)은 국부적으로 제2 두께의 측면을 포함하는 트랜치 산화막(110)과 라이너막(112) 및 절연막 패턴(118)을 포함한다.
상기 트랜치 산화막(110)은 상기 제1 트랜치에 노출된 기판의 측면과 저면에서 실질적으로 동일한 제1 두께를 갖는 제1 트랜치 산화막(106) 및 상기 제2 트랜치에 노출된 기판의 측면 및 저면에서 상기 제1 두께보다 두꺼운 제2 두께의 측면을 제2 트랜치 산화막을 포함한다. 상기 트랜치 산화막(110), 라이너막(112) 및 절연막 패턴(118)에 대한 설명은 도 1에서 상세히 설명하였기에 중복을 피하기 위해 생략한다.
상기 기판 상에 게이트 절연막(122a) 및 게이트 전극(128a)을 포함하는 게이트 구조물(130)이 구비된다. 특히, 상기 게이트 구조물(130)이 상기 기판(100)의 활성화 영역에 형성될 경우 상기 기판의 활성화 영역에는 게이트 채널 형성영역이 정의된다.
특히, 상기 게이트 구조물(130)은 상기 게이트 채널 영역에서 공핍층의 형성을 효과적으로 방지하기 위해서는 상기 기판(100)의 활성화 영역과 트랜치 산화막(110)의 제2 두께를 갖는 측면이 동시에 오버랩 되도록 형성되어야 한다.
상기 게이트 절연막(122a)은 기판 상에 구비된다. 상기 게이트 절연막(122a)은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다. 상기 박막으로 이루어진 게이트 절연막을 형성하기 위한 물질로는 예컨대 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 예를 들 수 있다. 이들은 단독으로 사용하거나 둘 이상을 혼합하여 사용한다.
상기 게이트 전극(128a) 게이트 절연막(122a) 상에 구비된다. 상기 게이트 전극(128a)은 상기 제1 방향으로 연장된 활성화 영역의 길이 방향과 수직한 방향으로 놓여지는 라인형을 갖는다. 상기 게이트 전극(128a)은 일 예로 불순물로 도핑된 폴리실리콘 패턴이고, 다른 예로, 도핑된 폴리실리콘 패턴과 금속 실리사이드 패턴을 포함하는 구조를 가질 수 있다. 또한, 상기 게이트 전극의 측벽에는 게이트 스페이스서가 더 형성될 수 있다.
특히, 게이트 전극(128a)의 양 측면은 활성화 영역에서 중복되어 형성되는 제2 트랜치 산화막의 측면과 각각 오버랩 될 수 있도록 상기 기판의 상부에 형성된다.
상기 게이트 전극(128a)에 노출된 활성화 영역에는 소오스/드레인 영역(140)이 구비된다. 상기 소오스/드레인 영역(140)은 붕소를 포함하는 불순물이 도핑되어 있다. 여기서, 상기 소오스 영역은 상기 활성화 영역의 중심 부위인 비트 라인 콘택 영역이라 하고, 상기 드레인 영역은 상기 활성화 영역의 양단 가장자리 부위인 커패시터 형성영역이다.
따라서, 상기 기판(100) 상에는 3족 불순물(붕소)을 포함하는 소오스/드레인 및 게이트 구조물(130)을 포함하는 P-MOS 트랜지스터가 형성된다.
상기한 구조를 갖는 P-MOS 트랜지스터는 상기 활성화 영역에 형성되는 게이트 채널(P형 채널)영역에서 공핍층이 형성되지 않아 P-MOS 트랜지스터의 게이트 채널 영역이 감소되는 현상이 방지된다. 또한, 상기 P-MOS 트랜지스터의 게이트 구조물이 축소될 경우 형성되는 P-MOS 트랜지스터의 HEIP 현상을 효과적으로 방지할 수 있다. 즉, 100nm 이하의 게이 전극이 적용되는 P-MOS 트랜지스터의 특성을 개선할 수 있다.
트랜지스터 제조방법
도 14 내지 16은 도 13에 도시된 트랜지스터를 제조하기 위한 방법을 나타내는 단면도들이다.
도 13을 참조하면, 기판(100)에 소자 분리막을 형성하기 위한 단위공정들을 순차적으로 수행하여 도 12에 도시된 바와 같이 국부적으로 제2 두께의 측면을 포함하는 트랜치 산화막(110)과 라이너막(112) 및 절연막 패턴(118)으로 이루어진 소 자 분리막(120)을 형성한다.
상기 소자 분리막(120)을 형성하기 위해 제1 트랜치(미도시) 및 제2 트랜치(미도시)에 노출된 기판(100)의 저면과 측면을 산화시켜 상기 제1 트랜치에서 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1 트랜치 산화막 및 상기 제2 트랜치에서 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 형성한다.
상기 트랜치 산화막(110)이 형성된 제1 트랜치 및 제2 트랜치의 측면과 저면에 연속적으로 라이너막(112)을 형성한다. 상기 라이너막(112)이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴(118)을 형성한다. 그 결과 소자 분리막(120)이 형성된다. 상기 트랜치 산화막(110), 라이너막(112) 및 절연막 패턴(118)에 대한 설명은 도 1에서 상세히 설명하였기에 중복을 피하기 위해 생략한다.
이어서, 소자 분리막(120)이 형성된 기판(100)의 표면 아래로 저농도의 n형 불순물을 이온 주입하여 기판(100)의 표면하에 존재하는 n-웰(n-well)을 형성한다. 상기 n형 불순물은 5족 원소를 포함하는 불순물이다.
도 14를 참조하면, 열 산화법, 화학기상증착 공정 또는 원자층적층 공정으로 소자 분리막(120)이 형성된 기판(100) 상에 게이트 절연막(122)을 형성한다.
상기 게이트 절연막(122)은 실리콘 산화막(SiO2)일 수 도 있고, 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질로 이루어진 박막일 수 도 있다. 상기 박막을 형성하기 위한 물질로는 예컨대 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO등을 예를 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 절연막(122) 상에 게이트 전극용 도전막(128) 및 게이트 마스크(미도시)를 순차적으로 형성한다. 상기 도전막(128)은 불순물로 도핑된 폴리실리콘으로 구성되며, 이후 게이트 전극(128a)으로 패터닝 된다. 한편, 상기 게이트 전극용 도전막(128)은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리실리사이드 구조로 형성될 수 있다.
상기 게이트 마스크는 후속하여 형성되는 제1 층간절연막(미도시)에 대하여 높은 식각 선택비를 갖는 물질로 형성된다. 예를 들면, 제1 층간절연막이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
도 15를 참조하면, 상기 게이트 마스크를 식각마스크로 이용하여 상기 도전막(128) 및 상기 게이트 절연막(122)을 순차적으로 패터닝한다. 이에 따라, 기판(100) 상에는 각기 게이트 절연막(122a), 게이트 전극(128a)을 포함하는 게이트 구조물(230)이 형성된다. 특히, 상기 게이트 구조물(130)은 상기 게이트가 형성되는 게이트 채널 영역에서 공핍층의 형성을 효과적으로 방지하기 위해 상기 기판의 활성화 영역과 측벽산화막의 제2 두께를 갖는 측면이 동시에 오버랩 되도록 형성된다.
일 예로 상기 게이트 구조물(130)이 형성된 기판(100) 상에 실리콘 질화막을 형성한 후, 이를 이방성 식각하여 게이트 구조물(230)의 양 측벽에 게이트 스페이서(미도시)를 더 형성할 수 있다.
상기 게이트 구조물(130)을 이온 주입 마스크로 이용하여 상기 게이트 구조물(130)에 노출되는 기판(100)의 표면 아래로 3족 원소를 포함하는 불순물을 이온 주입한다. 이후 열처리 공정을 수행함으로써 기판(100)에는 P-MOS 트랜지스터의 소오스/드레인 영역(140)이 형성된다. 이에 따라, 기판(100) 상에는 게이트 구조물(130) 및 소오스/드레인 영역을 포함하는 P-MOS 트랜지스터가 형성된다.
본 발명에 따르면, 국부적으로 두꺼운 트랜치 산화막을 포함하는 소자 분리막은 P-MOS 트랜지스터를 형성하기 위해 기판에 형성되어 상기 소자 분리막에 포함된 라이너막이 기판의 활성화 영역에 형성되는 게이트 채널영역으로부터 전자를 포획하는 현상을 방지할 수 있다.
또한, 상기 소자 분리막을 포함하는 기판 상에 형성된 P-MOS 트랜지스터는 상기 활성화 영역에 형성되는 게이트 채널(P형 채널)영역에서 공핍층의 형성을 방지할 수 있어 P-MOS 트랜지스터의 게이트 채널 영역이 감소되는 현상을 방지할 수 있다.
또한, 상기 P-MOS 트랜지스터에 포함된 게이트 구조물이 축소 형성될 경우에도 P-MOS 트랜지스터의 HEIP 현상을 효과적으로 방지 방지할 수 있다. 즉, P-MOS 트랜지스터의 특성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 제1 폭을 갖는 제1 트랜치 및 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치에 형성되며, 상기 제1 트랜치에서는 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서는 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막;
    상기 트랜치 산화막의 측면과 저면에 연속적으로 형성된 라이너막; 및
    상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 포함하는 반도체 장치의 소자 분리막.
  2. 제1항에 있어서, 상기 제1 트랜치 및 상기 제2 트랜치는 기판 표면으로부터 아래로 형성되고 상기 제2 트랜치에 형성된 제2 트랜치 산화막은 기판에 형성되는 게이트 채널영역의 양측 단부와 일부 오버랩 되는 것을 특징으로 하는 반도체 장치의 소자 분리막.
  3. 제1항에 있어서, 상기 제2 트랜치 산화막은 상기 제2 트랜치에서 측벽과 저면이 서로 다른 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자 분리막.
  4. 제1항에 있어서, 상기 제2 두께는 상기 제1 두께 보다 1.25 내지 1.5배 두꺼 운 것을 특징으로 하는 반도체 장치의 소자 분리막.
  5. 제1항에 있어서, 상기 제1 트랜치 및 제2 트랜치는 기판에 형성되며, 상기 제1 트랜치 및 제2 트랜치에 노출된 상기 기판의 측벽은 상기 제1 트랜치 및 제2 트랜치의 선폭의 차이로 인해 리세스를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막.
  6. 제1항에 있어서, 상기 절연막 패턴은 제1 절연막 패턴과 상기 제1 절연막 패턴 상에 형성되는 제2 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막.
  7. 기판의 표면 아래로 제1 폭을 갖는 제1 트랜치 및 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치를 형성하는 단계;
    상기 제1 트랜치에서는 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서는 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 형성하는 단계;
    상기 트랜치 산화막이 형성된 제1 트랜치 및 제2 트랜치의 측면과 저면에 연속적으로 라이너막을 형성하는 단계; 및
    상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 형성하는 단계를 포함하는 반도체 장치의 소자 분리막 형성방법.
  8. 제7항에 있어서, 상기 제1 트랜치 및 상기 제2 트랜치는 하드마스크를 이용한 식각공정을 수행하여 기판에 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  9. 제7항에 있어서, 상기 제2 트랜치은 게이트 전극이 형성되는 기판의 게이트 채널영역과 일부 오버랩되도록 형성되는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  10. 제7항에 있어서, 상기 제1 트랜치 산화막 및 제2 트랜치 산화막은 열 산화 공정 또는 화학기상증착 공정을 수행하여 동시에 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  11. 제7항에 있어서, 상기 제2 트랜치 산화막은 상기 제1 트랜치 산화막 보다 1.2 내지 1.5배 두꺼운 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  12. 제7항에 있어서, 상기 제2 트랜치 산화막은 상기 제2 트랜치에서 그 측면과 저면이 서로 다른 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  13. 제7항에 있어서, 상기 절연막 패턴을 형성하는 단계 이후에,
    열 산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 특징으로 하는 반도체 장치의 소자 분리막 형성방법.
  14. 제1 폭을 갖는 제1 트랜치와 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치가 형성됨으로 인해 제1 방향으로 연장되는 활성화 영역이 정의되는 기판;
    상기 제1 트랜치와 제2 트랜치를 매몰되도록 형성되며, 상기 제1 트랜치에서는 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서는 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 포함하는 소자 분리막; 및
    상기 제1 방향과 수직하는 제2 방향으로 연장되면서 상기 기판 상에 형성되고, 상기 트랜치 산화막과 접하는 상기 활성화 영역에서 제2 트랜치 산화막과 일부 오버랩되는 게이트 구조물; 및
    상기 게이트 구조물에 노출된 기판의 표면 아래로 형성된 소오스/드레인 영역을 포함하는 반도체 장치.
  15. 제14항에 있어서, 상기 소자 분리막은,
    상기 트랜치 산화막의 측면과 저면에 연속적으로 형성된 라이너막; 및
    상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제14항에 있어서, 상기 게이트 구조물은 게이트 산화막 패턴 및 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서, 상기 기판은 N형 불순물을 포함하는 N웰을 포함하고, 상기 소오스/드레인 영역은 P형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제14항에 있어서, 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  19. 제1 폭을 갖는 제1 트랜치와 상기 제1 트랜치와 연결되면서 상기 제1 폭보다 넓은 제2 폭을 갖는 제2 트랜치가 형성됨으로 인해 제1 방향으로 연장되는 활성화 영역이 정의되는 기판을 형성하는 단계;
    상기 제1 트랜치에서는 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1트랜치 산화막과 상기 제2 트랜치에서는 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 포함하는 소자 분리막 상기 제1 트랜치 및 제2 트랜치 내에 형성하는 단계; 및
    상기 제2 트랜치에 형성된 상기 제2 트랜치 산화막의 일부가 오버랩되도록 상기 기판 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 게이트 구조물을 형성하는 단계; 및
    상기 게이트 구조물에 노출된 기판의 표면 아래에 불순물을 이온 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제19항에 있어서, 상기 소자 분리막을 형성하는 단계는
    상기 제1트랜치 및 제2 트랜치에 노출된 기판의 저면과 측면을 산화시켜 상기 제1 트랜치에서 그 측면과 저면이 실질적으로 동일한 제1 두께를 갖는 제1 트랜치 산화막과 상기 제2 트랜치에서 상기 제1 두께보다 두꺼운 제2 두께의 측면을 갖는 제2 트랜치 산화막을 포함하는 트랜치 산화막을 형성하는 단계;
    상기 트랜치 산화막이 형성된 제1 트랜치 및 제2 트랜치의 측면과 저면에 연속적으로 라이너막을 형성하는 단계; 및
    상기 라이너막이 형성된 제1 트랜치 및 제2 트랜치를 매몰하는 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제19항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 기판 상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막 상에 도전막을 형성하는 단계; 및
    식각마스크를 이용하여 노출된 도전막 및 상기 게이트 산화막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제19항에 있어서, 상기 소오스/드레인 영역은 3족 원소를 포함하는 불순물을 이온 주입하여 형성하는 것을 특징으로 하는 특징으로 하는 반도체 장치의 제조방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3975099B2 (ja) * 2002-03-26 2007-09-12 富士通株式会社 半導体装置の製造方法
KR20110003191A (ko) * 2009-07-03 2011-01-11 삼성전자주식회사 소자 분리막 및 반도체 소자의 형성 방법
CN102693932B (zh) * 2011-03-23 2014-06-11 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制造方法
KR102352157B1 (ko) * 2015-09-01 2022-01-17 삼성전자주식회사 집적회로 소자

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385947A (en) * 1981-07-29 1983-05-31 Harris Corporation Method for fabricating CMOS in P substrate with single guard ring using local oxidation
JP2547468B2 (ja) 1990-06-12 1996-10-23 三菱電機株式会社 半導体装置およびその製造方法
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5719085A (en) * 1995-09-29 1998-02-17 Intel Corporation Shallow trench isolation technique
JP3104660B2 (ja) * 1997-11-21 2000-10-30 日本電気株式会社 半導体装置およびその製造方法
KR100275501B1 (ko) * 1998-10-23 2000-12-15 정선종 트렌치 형성 방법
TW442972B (en) * 1999-10-01 2001-06-23 Anpec Electronics Corp Fabricating method of trench-type gate power metal oxide semiconductor field effect transistor
KR20010055525A (ko) 1999-12-10 2001-07-04 윤종용 얕은 트렌치 소자분리 방법
JP4142228B2 (ja) * 2000-02-01 2008-09-03 株式会社ルネサステクノロジ 半導体集積回路装置
KR100346842B1 (ko) * 2000-12-01 2002-08-03 삼성전자 주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
KR100382728B1 (ko) * 2000-12-09 2003-05-09 삼성전자주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
DE10131237B8 (de) 2001-06-28 2006-08-10 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
KR20030002702A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP2003309190A (ja) 2002-04-18 2003-10-31 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
KR20050052007A (ko) * 2003-11-28 2005-06-02 주식회사 하이닉스반도체 듀얼 측벽산화막을 갖는 반도체 소자 및 그 제조 방법

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