JP2547468B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/7416—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode the device being an antiparallel diode, e.g. RCT
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は複合形半導体装置とその製造方法に関する
もので、特に、素子間の抵抗分離に用いられる溝構造の
改良に関する。
もので、特に、素子間の抵抗分離に用いられる溝構造の
改良に関する。
第９図は、従来の逆導通ゲートターンオフサイリスタ
（逆導通GTO）100の素子分離領域付近の構造を示す部分
断面図であり、この第９図は、第10図に平面図として示
した逆導通GTO100の部分100aをIX−IX線に沿って見た断
面に相当する。
（逆導通GTO）100の素子分離領域付近の構造を示す部分
断面図であり、この第９図は、第10図に平面図として示
した逆導通GTO100の部分100aをIX−IX線に沿って見た断
面に相当する。
逆導通GTO100は半導体基体110を有しており、この半
導体基体110は、ｎエミッタ層111（nE）,pベース層112
（pB）,nベース層113（nB）およびｐエミッタ層115
（pE）からなるpnpn4層構造を有している。第９図には
ひとつのｎエミッタ層111のみが示されているが、ｐベ
ース層112上には多数のｎエミッタ層111が配列形成され
ている。また、ｐエミッタ層115の相互間にはｎ形高不
純物濃度領域116（n+）が存在している。
導体基体110は、ｎエミッタ層111（nE）,pベース層112
（pB）,nベース層113（nB）およびｐエミッタ層115
（pE）からなるpnpn4層構造を有している。第９図には
ひとつのｎエミッタ層111のみが示されているが、ｐベ
ース層112上には多数のｎエミッタ層111が配列形成され
ている。また、ｐエミッタ層115の相互間にはｎ形高不
純物濃度領域116（n+）が存在している。
この半導体基体110は、その中にGTOとダイオードとを
逆並列に組込んだ構造となっている。領域GRはGTO領域
であって、カソード電極層122（Ｋ），ゲート電極層123
（Ｇ）およびアノード電極層124（Ａ）を介して外部回
路と接続される。また、領域DRはダイオード領域であ
り、電極層121がダイオードのアノード電極として用い
られるとともに、電極層124がそのダイオードのカソー
ド電極としても機能する。電極層121はカソード電極層1
22と電気的に接続されている。
逆並列に組込んだ構造となっている。領域GRはGTO領域
であって、カソード電極層122（Ｋ），ゲート電極層123
（Ｇ）およびアノード電極層124（Ａ）を介して外部回
路と接続される。また、領域DRはダイオード領域であ
り、電極層121がダイオードのアノード電極として用い
られるとともに、電極層124がそのダイオードのカソー
ド電極としても機能する。電極層121はカソード電極層1
22と電気的に接続されている。
GTO領域GRとダイオード領域DRとの間には素子分離領
域SRが設けられている。この素子分離領域SRには、分離
溝131を有する素子分離構造130が形成されている。分離
溝131はｐベース層112を選択的にエッチングして形成さ
れており、その側壁132,133の下方にはオーバーエッチ
部134,135が存在している。また、ｎベース層113のうち
分離溝131の下方に存在する部分には、選択的にp+分離
層114が形成されている。
域SRが設けられている。この素子分離領域SRには、分離
溝131を有する素子分離構造130が形成されている。分離
溝131はｐベース層112を選択的にエッチングして形成さ
れており、その側壁132,133の下方にはオーバーエッチ
部134,135が存在している。また、ｎベース層113のうち
分離溝131の下方に存在する部分には、選択的にp+分離
層114が形成されている。
ｐベース層112のうち分離溝131の底部に存在するｐ領
域112cは、そのシート抵抗によって、ｐ層112をGTO領域
GR内の部分112aとダイオード領域DR内の部分112bとに抵
抗分離する機能を有している。すなわち、ｐ領域112cの
シート抵抗による分離抵抗は電極層121,123の間に等価
的に介挿されることになるため、ｐ領域112cを介したゲ
ート・カソード間のもれ電流を低下させることができ
る。
域112cは、そのシート抵抗によって、ｐ層112をGTO領域
GR内の部分112aとダイオード領域DR内の部分112bとに抵
抗分離する機能を有している。すなわち、ｐ領域112cの
シート抵抗による分離抵抗は電極層121,123の間に等価
的に介挿されることになるため、ｐ領域112cを介したゲ
ート・カソード間のもれ電流を低下させることができ
る。
第11図は、分離溝131の拡大図である。一般に拡散条
件などが同一の場合には、ｐ領域112cにおけるシート抵
抗はこのｐ領域112cの厚さに依存する。このｐ領域112c
の厚さは分離溝131の底面136の中央部分とオーバーエッ
チ部134,135とでは異なるが、オーバーエッチ部134,135
のそれぞれの幅Waは分離溝131の全幅Ｗよりもかなり小
さい。したがって、実質的に領域112cによる逆導通GTO1
00の分離抵抗は、分離溝131の底面136の中央部分におけ
るｐ領域112cの厚さDaによって定まる。そして、この厚
さDaが小さいほど分離能力が高くなる。
件などが同一の場合には、ｐ領域112cにおけるシート抵
抗はこのｐ領域112cの厚さに依存する。このｐ領域112c
の厚さは分離溝131の底面136の中央部分とオーバーエッ
チ部134,135とでは異なるが、オーバーエッチ部134,135
のそれぞれの幅Waは分離溝131の全幅Ｗよりもかなり小
さい。したがって、実質的に領域112cによる逆導通GTO1
00の分離抵抗は、分離溝131の底面136の中央部分におけ
るｐ領域112cの厚さDaによって定まる。そして、この厚
さDaが小さいほど分離能力が高くなる。
一方、GTO領域GRに順方向電圧が印加した場合にはｐ
層112内に空乏層が伸びる。第９図中に破線で囲んだオ
ーバーエッチ部134付近についてこのような空乏層の伸
びが第12図に模式的に示されている。順方向印加電圧が
上昇すると空乏層140の伸び量が増大し、その上端141が
オーバーエッチ部134に近づいて分離溝131へと露出す
る。すると、オーバーエッチ部134の上に付着している
イオンなどの影響によって空乏層140の上端に局所的に
電界集中が生じ、逆導通GTO100にブレークダウンが生ず
ることがある。このため、逆導通GTO100の順方向耐圧を
向上させるには、オーバーエッチ部134,135の最深部に
おけるｐ領域112cの厚さDb（第11図）は大きい方がよい
ことになる。
層112内に空乏層が伸びる。第９図中に破線で囲んだオ
ーバーエッチ部134付近についてこのような空乏層の伸
びが第12図に模式的に示されている。順方向印加電圧が
上昇すると空乏層140の伸び量が増大し、その上端141が
オーバーエッチ部134に近づいて分離溝131へと露出す
る。すると、オーバーエッチ部134の上に付着している
イオンなどの影響によって空乏層140の上端に局所的に
電界集中が生じ、逆導通GTO100にブレークダウンが生ず
ることがある。このため、逆導通GTO100の順方向耐圧を
向上させるには、オーバーエッチ部134,135の最深部に
おけるｐ領域112cの厚さDb（第11図）は大きい方がよい
ことになる。
ところが、従来の逆導通GTO100ではDb＜Daの関係があ
るため、厚さDbを大きくしようとすると必然的に中央部
分の厚さDaも大きくなってしまう。すなわち、分離抵抗
と順方向耐圧との間にはトレードオフが存在し、双方を
同時に向上させることは困難である。第13図はこのよう
な状況を例示するグラフであって、分離抵抗が約70Ωを
超えると順方向耐圧が低下し始めることがわかる。な
お、第13図中の破線pBnB接合の耐圧の理論値を示してい
る。
るため、厚さDbを大きくしようとすると必然的に中央部
分の厚さDaも大きくなってしまう。すなわち、分離抵抗
と順方向耐圧との間にはトレードオフが存在し、双方を
同時に向上させることは困難である。第13図はこのよう
な状況を例示するグラフであって、分離抵抗が約70Ωを
超えると順方向耐圧が低下し始めることがわかる。な
お、第13図中の破線pBnB接合の耐圧の理論値を示してい
る。
この発明は従来技術における上記の問題を解決するこ
とを意図しており、分離抵抗と耐圧との双方を高めるこ
とができる複合形半導体装置とその製造方法とを提供す
ることを目的とする。
とを意図しており、分離抵抗と耐圧との双方を高めるこ
とができる複合形半導体装置とその製造方法とを提供す
ることを目的とする。
この発明の複合形半導体装置は、上記目的を達成する
ため、（ａ） 半導体基体の主面に形成された第１の半
導体素子構造と、（ｂ） 前記半導体基体の前記主面に
平行な方向において前記第１の半導体素子構造から離れ
て形成された第２の半導体素子構造と、（ｃ） 前記第
１と第２の半導体素子構造の間に設けられた素子分離構
造とを備え、前記素子分離構造は、前記主面上に形成さ
れ、かつその中心に向ってステップ的に順次に深くなる
多段溝と、該多段溝の直下に設けられ、該多段溝によっ
て薄くなったことにより、前記第１と第２の半導体素子
構造を抵抗分離する抵抗分離領域とを有する。
ため、（ａ） 半導体基体の主面に形成された第１の半
導体素子構造と、（ｂ） 前記半導体基体の前記主面に
平行な方向において前記第１の半導体素子構造から離れ
て形成された第２の半導体素子構造と、（ｃ） 前記第
１と第２の半導体素子構造の間に設けられた素子分離構
造とを備え、前記素子分離構造は、前記主面上に形成さ
れ、かつその中心に向ってステップ的に順次に深くなる
多段溝と、該多段溝の直下に設けられ、該多段溝によっ
て薄くなったことにより、前記第１と第２の半導体素子
構造を抵抗分離する抵抗分離領域とを有する。
好ましくは、前記多段溝の内壁部分におけるステップ
構造の幅は、前記多段溝の全幅の10％以上とする。
構造の幅は、前記多段溝の全幅の10％以上とする。
また、この発明の複合形半導体装置の製造方法は、
（ａ） 主面上の所定のエリアをはさんで前記主面に平
行な方向に配列された第１と第２の半導体素子構造を半
導体基体に形成する工程と、（ｂ） 前記半導体基体の
前記主面のうち前記エリア内に存在する部分を選択的に
エッチングすることにより、所定の幅を有する溝を前記
エリア内に形成する工程と、（ｃ） 前記半導体基体の
前記主面のうち前記溝を含みかつ前記溝よりも広い範囲
を選択的にエッチングすることにより、中心に向ってス
テップ的に順次に深くなる多段溝を形成し、これによっ
て該多段溝の直下に、該多段溝によって薄くなったこと
により、前記第１と第２の半導体素子構造を抵抗分離す
る抵抗分離領域を形成する工程とを備える。
（ａ） 主面上の所定のエリアをはさんで前記主面に平
行な方向に配列された第１と第２の半導体素子構造を半
導体基体に形成する工程と、（ｂ） 前記半導体基体の
前記主面のうち前記エリア内に存在する部分を選択的に
エッチングすることにより、所定の幅を有する溝を前記
エリア内に形成する工程と、（ｃ） 前記半導体基体の
前記主面のうち前記溝を含みかつ前記溝よりも広い範囲
を選択的にエッチングすることにより、中心に向ってス
テップ的に順次に深くなる多段溝を形成し、これによっ
て該多段溝の直下に、該多段溝によって薄くなったこと
により、前記第１と第２の半導体素子構造を抵抗分離す
る抵抗分離領域を形成する工程とを備える。
この製造方法において、前記工程（ｃ）が、前記多段
溝の内壁部分に、前記多段溝の全幅の10％以上の幅を持
つステップ構造が形成されるように前記半導体基体の前
記主面を選択的にエッチングする工程を有することが好
ましい。
溝の内壁部分に、前記多段溝の全幅の10％以上の幅を持
つステップ構造が形成されるように前記半導体基体の前
記主面を選択的にエッチングする工程を有することが好
ましい。
この発明の半導体装置においては、中心に向ってステ
ップ的に順次に深くなる多段溝を用いて素子間の抵抗分
離が行われている。多段溝においては、その最端部の深
さをあまり深くすることなしに、中央部の深さを深くす
ることができる。このため、耐圧を減少させることなし
に分離抵抗を増大させることができる。特に、多段溝の
内壁部分のステップ構造の幅を多段幅の全幅の10％以上
とすることにより、多段溝の最端部付近の局所的形状に
影響されずに中央部分の深さを十分に深くすることがで
きる。
ップ的に順次に深くなる多段溝を用いて素子間の抵抗分
離が行われている。多段溝においては、その最端部の深
さをあまり深くすることなしに、中央部の深さを深くす
ることができる。このため、耐圧を減少させることなし
に分離抵抗を増大させることができる。特に、多段溝の
内壁部分のステップ構造の幅を多段幅の全幅の10％以上
とすることにより、多段溝の最端部付近の局所的形状に
影響されずに中央部分の深さを十分に深くすることがで
きる。
また、この発明の製造方法では上記多段溝をエッチン
グの繰返しによって得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに、多段溝の中央部分の深さ
を深くすることができる。
グの繰返しによって得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに、多段溝の中央部分の深さ
を深くすることができる。
＜A.デバイス構造＞ 第１図はこの発明の一実施例である逆導通GTO1の部分
断面図であり、この第１図は第2B図に平面図として示す
逆導通GTO1の部分1aをＩ−Ｉ線に沿って見た断面に相当
する。また、この逆導通GTO1は、第2A図に示すようにGT
Oとダイオードとの逆並列接続に相当する。
断面図であり、この第１図は第2B図に平面図として示す
逆導通GTO1の部分1aをＩ−Ｉ線に沿って見た断面に相当
する。また、この逆導通GTO1は、第2A図に示すようにGT
Oとダイオードとの逆並列接続に相当する。
第１図に示すように逆導通GTO1は半導体基体10を備え
ている。半導体基体10においてはｎベース層13（nB）の
上にｐベース層12（pB）が形成されている。ｐベース層
12の上には選択的にｎエミッタ層11が設けられている。
第１図中にはひとつのｎエミッタ層11のみが示されてい
るが、半導体基体10上には多数のエミッタ層11が配列し
ている。また、ｎベース層13の下側部分には選択的にｐ
エミッタ層15（pE）が形成されている。ｐエミッタ層15
の相互間にはｎ形高不純物濃度領域16（n+）が存在す
る。
ている。半導体基体10においてはｎベース層13（nB）の
上にｐベース層12（pB）が形成されている。ｐベース層
12の上には選択的にｎエミッタ層11が設けられている。
第１図中にはひとつのｎエミッタ層11のみが示されてい
るが、半導体基体10上には多数のエミッタ層11が配列し
ている。また、ｎベース層13の下側部分には選択的にｐ
エミッタ層15（pE）が形成されている。ｐエミッタ層15
の相互間にはｎ形高不純物濃度領域16（n+）が存在す
る。
半導体基体10はその主面に平行な方向に沿って配列し
た３つの領域GR,DR,SRを有している。領域GRはGTOを構
成し、領域DRはダイオードを構成する。領域SRはこれら
のGTO領域GRとダイオード領域DRとの抵抗分離に用いら
れる素子分離領域であり、この領域SRには素子分離構造
30が設けられている。この素子分離構造30は、ｐ層12に
形成した多段溝31を有している。この多段溝31の全幅は
側壁32,33によって規定されており、その中心に向って
ステップ的に順次に深くなっている。したがって、多段
溝31の底面36の幅は、側壁32,33の間の距離すなわち多
段溝31の全幅よりも狭い。領域GR,DR,SRによる区分に従
って、ｐ層12はｐ領域12a,12b,12cへと区分される。ま
た、ｎベース層13の下部には、この底面36に相当する幅
を持ったｐ形高不純物濃度領域14（p+）が形成されてい
る。
た３つの領域GR,DR,SRを有している。領域GRはGTOを構
成し、領域DRはダイオードを構成する。領域SRはこれら
のGTO領域GRとダイオード領域DRとの抵抗分離に用いら
れる素子分離領域であり、この領域SRには素子分離構造
30が設けられている。この素子分離構造30は、ｐ層12に
形成した多段溝31を有している。この多段溝31の全幅は
側壁32,33によって規定されており、その中心に向って
ステップ的に順次に深くなっている。したがって、多段
溝31の底面36の幅は、側壁32,33の間の距離すなわち多
段溝31の全幅よりも狭い。領域GR,DR,SRによる区分に従
って、ｐ層12はｐ領域12a,12b,12cへと区分される。ま
た、ｎベース層13の下部には、この底面36に相当する幅
を持ったｐ形高不純物濃度領域14（p+）が形成されてい
る。
半導体基体10の下側主面上にはモリブデンからなるア
ノード電極層24がロウ付けされている。また、ｎエミッ
タ層11の上にはカソード電極層22が設けられている。ｎ
エミッタ層11が多数設けられていることに対応して、カ
ソード電極層22も同心円状に多数配列している（第2B
図）。また、ｐ領域12bの上にはダイオードのアノード
電極層21が形成され、カソード電極層22と共通接続され
る。さらに、ｐ領域12aの上にはゲート電極23が配列形
成されている。これらの電極層21,22,23はたとえばアル
ミニウムによって形成されている。
ノード電極層24がロウ付けされている。また、ｎエミッ
タ層11の上にはカソード電極層22が設けられている。ｎ
エミッタ層11が多数設けられていることに対応して、カ
ソード電極層22も同心円状に多数配列している（第2B
図）。また、ｐ領域12bの上にはダイオードのアノード
電極層21が形成され、カソード電極層22と共通接続され
る。さらに、ｐ領域12aの上にはゲート電極23が配列形
成されている。これらの電極層21,22,23はたとえばアル
ミニウムによって形成されている。
この逆導通GTO1の動作特性は多段溝31の形状に依存す
るが、その形状の細部は多段溝31の形成プロセスを通じ
て理解できる。そこで以下ではこの逆導通GTO1の製造プ
ロセスを説明し、その後に逆導通GTO1の動作特性につい
て述べる。
るが、その形状の細部は多段溝31の形成プロセスを通じ
て理解できる。そこで以下ではこの逆導通GTO1の製造プ
ロセスを説明し、その後に逆導通GTO1の動作特性につい
て述べる。
＜B.製造プロセス＞ まず、第3A図に示すようにｎ形半導体基板53の上側主
面側にｐ拡散層52を設けた構造を得る。この構造はたと
えばｎ形シリコンウエハの両主面にｐ形不純物を拡散
し、下側主面側のｐ拡散層をラップオフプロセスによっ
て取除くことによって得られる。
面側にｐ拡散層52を設けた構造を得る。この構造はたと
えばｎ形シリコンウエハの両主面にｐ形不純物を拡散
し、下側主面側のｐ拡散層をラップオフプロセスによっ
て取除くことによって得られる。
次に、第3B図に示すようにｐ拡散層52の上側主面にｎ
形不純物の選択拡散を行い、ｎ拡散層51を得る。またｎ
層53の下側主面にｎ形不純物を高濃度に拡散した後、ｐ
形不純物の選択拡散を行うことによってp+層54,p層55お
よびn+層56を得る。ｎ層51は、層54〜56を得た後に形成
してもよい。
形不純物の選択拡散を行い、ｎ拡散層51を得る。またｎ
層53の下側主面にｎ形不純物を高濃度に拡散した後、ｐ
形不純物の選択拡散を行うことによってp+層54,p層55お
よびn+層56を得る。ｎ層51は、層54〜56を得た後に形成
してもよい。
次のステップ（第3C図）では、ｐ拡散層52の上面を選
択的にエッチングして浅い凹部52a,52bを形成する。ま
た、この凹部52a,52bとｎ拡散層51の側部を含むエリア
がさらに選択的にエッチングされ、ｎ拡散層51がメサ形
とされる（第3D図）。
択的にエッチングして浅い凹部52a,52bを形成する。ま
た、この凹部52a,52bとｎ拡散層51の側部を含むエリア
がさらに選択的にエッチングされ、ｎ拡散層51がメサ形
とされる（第3D図）。
次のステップ（第3E図）では第3D図の構造の上面全面
にシリコン酸化膜61を形成し、写真製版プロセスを用い
てこの酸化膜61をパターニングする。パターニングされ
た後の酸化膜61は、素子分離領域SRとなるべきエリアAR
の中央部分に窓62を有している。この窓62の幅はエリア
ARの幅より小さい。そして、この酸化膜61をマスクとし
てｐ層52を選択的にエッチングすることにより比較的浅
い溝41を形成する。この溝41の深さは形成すべき多段溝
の深さの約15％以上が好ましい（数値例は後述する）。
このエッチングは弗酸と硝酸との混合液、またはこれら
に酢酸を添加したエッチャントを用いて行う。このウェ
ットエッチングを以下では「第１回エッチング」と呼
ぶ。この第１回エッチングによって溝41の両端にはオー
バーエッチ部42が形成されるが、溝41を浅く形成するた
め、そのオーバーエッチ量もわずかである。
にシリコン酸化膜61を形成し、写真製版プロセスを用い
てこの酸化膜61をパターニングする。パターニングされ
た後の酸化膜61は、素子分離領域SRとなるべきエリアAR
の中央部分に窓62を有している。この窓62の幅はエリア
ARの幅より小さい。そして、この酸化膜61をマスクとし
てｐ層52を選択的にエッチングすることにより比較的浅
い溝41を形成する。この溝41の深さは形成すべき多段溝
の深さの約15％以上が好ましい（数値例は後述する）。
このエッチングは弗酸と硝酸との混合液、またはこれら
に酢酸を添加したエッチャントを用いて行う。このウェ
ットエッチングを以下では「第１回エッチング」と呼
ぶ。この第１回エッチングによって溝41の両端にはオー
バーエッチ部42が形成されるが、溝41を浅く形成するた
め、そのオーバーエッチ量もわずかである。
酸化膜61を除去した後、上面全面に新たなシリコン酸
化膜63（第3F図）を形成する。写真製版プロセスを用い
てこの酸化膜63を選択的に除去し、それによってこの酸
化膜63をパターニングする。パターニングされた後の酸
化膜63はエリアARの幅と実質的に同一の幅の窓64を有し
ている。第3E図の酸化膜61を比較的厚く形成した場合に
は、酸化膜61を選択的に取除いて酸化膜63を得てもよ
い。
化膜63（第3F図）を形成する。写真製版プロセスを用い
てこの酸化膜63を選択的に除去し、それによってこの酸
化膜63をパターニングする。パターニングされた後の酸
化膜63はエリアARの幅と実質的に同一の幅の窓64を有し
ている。第3E図の酸化膜61を比較的厚く形成した場合に
は、酸化膜61を選択的に取除いて酸化膜63を得てもよ
い。
次に、酸化膜63をマスクとし、上記と同様のエッチャ
ントを用いてｐ層52の上面を選択的にエッチング（第２
回エッチング）する。この第２回エッチングによって溝
41の深さが全体的に深くなるほか、この溝41の外側に位
置するｐ層52の部分も除去される。その結果、両端にス
テップ構造34,35を有する多段溝31が得られる。ステッ
プ構造34,35のそれぞれの端部にはオーバーエッチ部42,
43が存在する。このうち、オーバーエッチ部43は、第２
回エッチング時に形成されたものである。その後、酸化
膜63を除去し、第１図の電極層21〜24を形成して逆導通
GTO1が得られる。第3F図の層51〜56は、それぞれ第１図
の層11〜16に相当する。
ントを用いてｐ層52の上面を選択的にエッチング（第２
回エッチング）する。この第２回エッチングによって溝
41の深さが全体的に深くなるほか、この溝41の外側に位
置するｐ層52の部分も除去される。その結果、両端にス
テップ構造34,35を有する多段溝31が得られる。ステッ
プ構造34,35のそれぞれの端部にはオーバーエッチ部42,
43が存在する。このうち、オーバーエッチ部43は、第２
回エッチング時に形成されたものである。その後、酸化
膜63を除去し、第１図の電極層21〜24を形成して逆導通
GTO1が得られる。第3F図の層51〜56は、それぞれ第１図
の層11〜16に相当する。
＜C.詳細形状と動作特性＞ この製造プロセスによって得られた多段溝31の形状の
詳細は次の通りである。まず、最初の溝41が形成された
時点での状態を示す第4A図において、この溝41の幅W1は
たとえば2.0nmとされる。そして溝41の中央部分の深さD
1はあよそ10μｍである。このような溝41の形成にあた
ってのその深さとオーバーエッチ量D2との関係を調べて
みると、 D2＝ｋ・D1 …（１） の関係があり、比例定数ｋは0.1〜0.15の値となってい
ることが確認されている。したがって、オーバーエッチ
量D2は約1.0〜1.5μｍである。
詳細は次の通りである。まず、最初の溝41が形成された
時点での状態を示す第4A図において、この溝41の幅W1は
たとえば2.0nmとされる。そして溝41の中央部分の深さD
1はあよそ10μｍである。このような溝41の形成にあた
ってのその深さとオーバーエッチ量D2との関係を調べて
みると、 D2＝ｋ・D1 …（１） の関係があり、比例定数ｋは0.1〜0.15の値となってい
ることが確認されている。したがって、オーバーエッチ
量D2は約1.0〜1.5μｍである。
多段溝31を形成し終った状態を示す第4B図において、
この多段溝31の全幅Ｗはたとえば3.0mmとされる。した
がって、ステップ構造34,35の幅つまりステップ面37,38
のそれぞれの幅W2は、 W2＝（Ｗ−W1）/2 ＝0.5mm …（２） となる。また、多段溝31の深さD3が60μｍとなるように
エッチングを行う場合には、オーバーエッチ部43におけ
るオーバーエッチ量D4はたとえば６〜９μｍとなる。こ
のため、ｐ層12とｎ層13との界面Ｊから多段溝31の底面
36の中央部分までの距離、すなわちｐ領域12cの中央部
分の厚さDAに対して、オーバーエッチ部42,43のそれぞ
れから界面Ｊまでの距離DB,DCは次のような関係にあ
る。
この多段溝31の全幅Ｗはたとえば3.0mmとされる。した
がって、ステップ構造34,35の幅つまりステップ面37,38
のそれぞれの幅W2は、 W2＝（Ｗ−W1）/2 ＝0.5mm …（２） となる。また、多段溝31の深さD3が60μｍとなるように
エッチングを行う場合には、オーバーエッチ部43におけ
るオーバーエッチ量D4はたとえば６〜９μｍとなる。こ
のため、ｐ層12とｎ層13との界面Ｊから多段溝31の底面
36の中央部分までの距離、すなわちｐ領域12cの中央部
分の厚さDAに対して、オーバーエッチ部42,43のそれぞ
れから界面Ｊまでの距離DB,DCは次のような関係にあ
る。
DB＝DA−D2 ＝DA−1.0μｍ …（３） DC＝DA＋D1−D4 ＝DA＋10μｍ−６μｍ ＝DA＋４μｍ …（４） ただし、D1,D2,D4としてそれぞれ10μm,1.0μm,6μｍ
の値を例として用いている。
の値を例として用いている。
（３），（４）式の関係によって次のことがわかる。
まず、（３）式によればオーバーエッチ部42の底部の多
段溝41の中央部分の深さよりも深くなるが、その差は1.
0μｍ程度である。従来技術における厚さDa,Db（第11
図）の関係は、たとえば Db＝Da−6.0μｍ …（５） となるため、実施例の逆導通GTO1では多段溝31の底面36
はその全域にわたって実質的にフラットであり、オーバ
ーエッチ部42が界面Ｊにあまり近づいていないことがわ
かる。これは、第２回エッチングにおいてはオーバーエ
ッチ部42の形状は実質的に変わらず、第１図エッチング
時のオーバーエッチ量D2が維持されているためである。
まず、（３）式によればオーバーエッチ部42の底部の多
段溝41の中央部分の深さよりも深くなるが、その差は1.
0μｍ程度である。従来技術における厚さDa,Db（第11
図）の関係は、たとえば Db＝Da−6.0μｍ …（５） となるため、実施例の逆導通GTO1では多段溝31の底面36
はその全域にわたって実質的にフラットであり、オーバ
ーエッチ部42が界面Ｊにあまり近づいていないことがわ
かる。これは、第２回エッチングにおいてはオーバーエ
ッチ部42の形状は実質的に変わらず、第１図エッチング
時のオーバーエッチ量D2が維持されているためである。
多段溝31の側壁32,33の直下に存在するオーバーエッ
チ部43は、（４）式からわかるように底部36よりもかな
り上に存在する。したがって、このオーバーエッチ部43
がｐ領域12cの電気的特性を与える影響はほとんど無視
できる。
チ部43は、（４）式からわかるように底部36よりもかな
り上に存在する。したがって、このオーバーエッチ部43
がｐ領域12cの電気的特性を与える影響はほとんど無視
できる。
第５図はステップ構造34の模式的拡大図である。逆導
通GTO1に順方向電圧を印加するとｐ層12とｎ層13との間
の界面Ｊから空乏層70が伸びるが、空乏層70の上端71は
オーバーエッチ部42に容易には近づかない。したがっ
て、厚さDAを小さくすることによりGTOとダイオードと
の分離抵抗を大きくしても、空乏層70の上端71がｐ層12
の表面に容易に露出することはない。その結果、分離抵
抗と順方向耐圧との双方を向上させることができる。換
言すれば、分離抵抗の値を従来と同じにしたときには順
方向耐圧が著しく向上する。また、順方向耐圧を従来と
同じにしたときには分離抵抗の値が著しく向上する。
通GTO1に順方向電圧を印加するとｐ層12とｎ層13との間
の界面Ｊから空乏層70が伸びるが、空乏層70の上端71は
オーバーエッチ部42に容易には近づかない。したがっ
て、厚さDAを小さくすることによりGTOとダイオードと
の分離抵抗を大きくしても、空乏層70の上端71がｐ層12
の表面に容易に露出することはない。その結果、分離抵
抗と順方向耐圧との双方を向上させることができる。換
言すれば、分離抵抗の値を従来と同じにしたときには順
方向耐圧が著しく向上する。また、順方向耐圧を従来と
同じにしたときには分離抵抗の値が著しく向上する。
第６図はこのような関係を示すグラフである。実施例
の逆導通GTO1では分離抵抗を100Ω近くまで向上させて
も順方向耐圧は低下しない。また、順方向耐圧が低下し
始める領域でも従来例よりも高い耐圧が確保される。
の逆導通GTO1では分離抵抗を100Ω近くまで向上させて
も順方向耐圧は低下しない。また、順方向耐圧が低下し
始める領域でも従来例よりも高い耐圧が確保される。
ところで、ステップ構造34,35のそれぞれの幅W2（第4
B図）をあまり小さくするとオーバーエッチ部42,43が部
分的に重なり、その結果としてオーバーエッチ部42の深
さが深くなってしまう。このため、この幅W2をあまなり
小さくしない方がよい。逆導通GTO1を形成するためのシ
リコンウエハとして直径100mmのウエハを使用し、シリ
コン酸化膜をマスクとしてエッチングした場合には、オ
ーバーエッチ部43の横方向の幅はエッチングを行うエリ
アの全幅Ｗの５〜10％であることが確認されている。し
たがってステップ構造34,35の幅W2はエリアARの幅つま
り多段溝41の全幅Ｗの10％以上であることが好ましい。
この実施例における幅W2＝0.5mmはエリア幅Ｗ＝3mmの10
％よりも大きいことは容易に確認できる。
B図）をあまり小さくするとオーバーエッチ部42,43が部
分的に重なり、その結果としてオーバーエッチ部42の深
さが深くなってしまう。このため、この幅W2をあまなり
小さくしない方がよい。逆導通GTO1を形成するためのシ
リコンウエハとして直径100mmのウエハを使用し、シリ
コン酸化膜をマスクとしてエッチングした場合には、オ
ーバーエッチ部43の横方向の幅はエッチングを行うエリ
アの全幅Ｗの５〜10％であることが確認されている。し
たがってステップ構造34,35の幅W2はエリアARの幅つま
り多段溝41の全幅Ｗの10％以上であることが好ましい。
この実施例における幅W2＝0.5mmはエリア幅Ｗ＝3mmの10
％よりも大きいことは容易に確認できる。
＜D.他の実施例＞ 第７図はこの発明の他の実施例における多段溝81を示
す。この多段溝81の両端部にはステップ構造82,83が存
在し、これらのステップ構造82,83のそれぞれは２段ス
テップ構造となっている。このような２段ステップ構造
はエッチング幅を順次に広げた３回のエッチングによっ
て得ることができる。このステップ構造82,83の幅W2も
分離溝81の全幅Ｗの10％以上とすることが好ましい。ま
た、各ステップの個別の幅W21,W22の関係は任意であ
り、第8A図のように幅W21,W22を同一としてもよく、第8
B図のように幅W21,W22が異なっていてもよい。３以上の
ステップを有するステップ構造も利用可能である。
す。この多段溝81の両端部にはステップ構造82,83が存
在し、これらのステップ構造82,83のそれぞれは２段ス
テップ構造となっている。このような２段ステップ構造
はエッチング幅を順次に広げた３回のエッチングによっ
て得ることができる。このステップ構造82,83の幅W2も
分離溝81の全幅Ｗの10％以上とすることが好ましい。ま
た、各ステップの個別の幅W21,W22の関係は任意であ
り、第8A図のように幅W21,W22を同一としてもよく、第8
B図のように幅W21,W22が異なっていてもよい。３以上の
ステップを有するステップ構造も利用可能である。
この発明は素子間の抵抗分離を必要とする各種の複合
形半導体装置に適用できる。たとえばGTO以外のサイリ
スタとダイオードとの逆並列接続を含んだ装置たとえば
逆導通GATT（Gate Associated Turn−Off Thyrister）
や、メインサイリスタと補助サイリスタとを有する光サ
イリスタがその例である。
形半導体装置に適用できる。たとえばGTO以外のサイリ
スタとダイオードとの逆並列接続を含んだ装置たとえば
逆導通GATT（Gate Associated Turn−Off Thyrister）
や、メインサイリスタと補助サイリスタとを有する光サ
イリスタがその例である。
以上説明したように、請求項１記載の発明によれば、
多段溝によって薄くなった抵抗分離領域を用いて素子間
の抵抗分離を行っているため、最端部深さに制約されず
に中央部分深さを決定可能である。このため、分離抵抗
と耐圧との双方を増大させた複合形半導体装置を得るこ
とができる。
多段溝によって薄くなった抵抗分離領域を用いて素子間
の抵抗分離を行っているため、最端部深さに制約されず
に中央部分深さを決定可能である。このため、分離抵抗
と耐圧との双方を増大させた複合形半導体装置を得るこ
とができる。
また、請求項２の発明では多段溝の最端部付近の局所
的形状に影響されずに中央側の溝の深さを深くすること
ができるため、分離抵抗と耐圧とをさらに向上させるこ
とができる。
的形状に影響されずに中央側の溝の深さを深くすること
ができるため、分離抵抗と耐圧とをさらに向上させるこ
とができる。
さらに、請求項3,4の発明ではエッチングの繰返しに
よって上記多段溝を得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに多段溝の中央部分の深さを
深くすることができる。これによって、分離抵抗と耐圧
との双方を高めた半導体装置を得ることができる。
よって上記多段溝を得ており、多段溝の最端部のオーバ
ーエッチ深さに制約されずに多段溝の中央部分の深さを
深くすることができる。これによって、分離抵抗と耐圧
との双方を高めた半導体装置を得ることができる。
第１図はこの発明の一実施例である逆導通GTOの部分断
面図、第2A図は逆導通GTOの等価回路図、第2B図は実施
例の逆導通GTOの平面図、第3A図から第3F図は実施例の
逆導通GTOの製造プロセスを示す工程断面図、第4A図お
よび第4B図は実施例の多段溝構造の各製造ステップにお
ける拡大図、第５図は実施例の多段溝の特性説明図、第
６図は実施例の逆導通GTOにおける分離抵抗と順方向耐
圧との関係を示すグラフ、第７図，第8A図および第8B図
はこの発明の他の実施例の部分図、第９図は従来の逆導
通GTOの部分断面図、第10図は従来の逆導通GTOの平面
図、第11図は従来の抵抗分離溝の拡大図、第12図は従来
の逆導通GTOの特性説明図、第13図は従来の逆導通GTOに
おける分離抵抗と順方向耐圧との関係を示すグラフであ
る。 図において、１は逆導通GTO、10は半導体基体、GRはGTO
領域、DRはダイオード領域、DRは分離領域、30は素子分
離構造、31は多段溝、34,35ははステップ構造である。 なお、各図中同一符号は同一または相当部分を示す。
面図、第2A図は逆導通GTOの等価回路図、第2B図は実施
例の逆導通GTOの平面図、第3A図から第3F図は実施例の
逆導通GTOの製造プロセスを示す工程断面図、第4A図お
よび第4B図は実施例の多段溝構造の各製造ステップにお
ける拡大図、第５図は実施例の多段溝の特性説明図、第
６図は実施例の逆導通GTOにおける分離抵抗と順方向耐
圧との関係を示すグラフ、第７図，第8A図および第8B図
はこの発明の他の実施例の部分図、第９図は従来の逆導
通GTOの部分断面図、第10図は従来の逆導通GTOの平面
図、第11図は従来の抵抗分離溝の拡大図、第12図は従来
の逆導通GTOの特性説明図、第13図は従来の逆導通GTOに
おける分離抵抗と順方向耐圧との関係を示すグラフであ
る。 図において、１は逆導通GTO、10は半導体基体、GRはGTO
領域、DRはダイオード領域、DRは分離領域、30は素子分
離構造、31は多段溝、34,35ははステップ構造である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- 【請求項１】複合形半導体装置であって、 （ａ） 半導体基体の主面に形成された第１の半導体素
子構造と、 （ｂ） 前記半導体基体の前記主面に平行な方向におい
て前記第１の半導体素子構造から離れて形成された第２
の半導体素子構造と、 （ｃ） 前記第１と第２の半導体素子構造の間に設けら
れた素子分離構造とを備え、 前記素子分離構造は、 前記主面上に形成され、かつその中心に向ってステップ
的に順次に深くなる多段溝と、該多段溝の直下に設けら
れ、該多段溝によって薄くなったことにより、前記第１
と第２の半導体素子構造を抵抗分離する抵抗分離領域と
を有することを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、 前記多段溝の内壁部分におけるステップ構造の幅は、前
記多段溝の全幅の10％以上とされていることを特徴とす
る半導体装置。 - 【請求項３】複合形半導体装置の製造方法であって、 （ａ） 主面上の所定のエリアをはさんで前記主面に平
行な方向に配列された第１と第２の半導体素子構造を半
導体基体に形成する工程と、 （ｂ） 前記半導体基体の前記主面のうち前記エリア内
に存在する部分を選択的にエッチングすることにより、
所定の幅を有する溝を前記エリア内に形成する工程と、 （ｃ） 前記半導体基体の前記主面のうち前記溝を含み
かつ前記溝よりも広い範囲を選択的にエッチングするこ
とにより、中心に向ってステップ的に順次に深くなる多
段溝を形成し、これによって該多段溝の直下に、該多段
溝によって薄くなったことにより、前記第１と第２の半
導体素子構造を抵抗分離する抵抗分離領域を形成する工
程とを備えることを特徴とする半導体装置の製造方法。 - 【請求項４】請求項３記載の方法において、 前記工程（ｃ）が、 前記多段溝の内壁部分に、前記多段溝の全幅の10％以上
の幅を持つステップ構造が形成されるように前記半導体
基体の前記主面を選択的にエッチングする工程を有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154621A JP2547468B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置およびその製造方法 |
| DE1991619828 DE69119828T2 (de) | 1990-06-12 | 1991-06-12 | Halbleiteranordnung mit einem isolierenden Graben und Verfahren zu deren Herstellung |
| ES91305303T ES2087245T3 (es) | 1990-06-12 | 1991-06-12 | Dispositivo semiconductor que tiene una ranura de aislamiento y metodo para fabricarlo. |
| EP19910305303 EP0461879B1 (en) | 1990-06-12 | 1991-06-12 | Semiconductor device having an isolating groove and method of making the same |
| US08/008,833 US5281847A (en) | 1990-06-12 | 1993-01-25 | Groove structure for isolating elements comprising a GTO structure |
| US08/118,192 US5346849A (en) | 1990-06-12 | 1993-09-09 | Method of making a groove structure for isolation between elements comprising a GTO thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154621A JP2547468B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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