KR102352157B1 - 집적회로 소자 - Google Patents

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Abstract

집적회로 소자는 기판 상에 돌출된 핀형 활성 영역과, 상기 핀형 활성 영역의 하부 측벽을 순차적으로 덮는 복수의 라이너와, 상기 복수의 라이너를 사이에 두고 상기 핀형 활성 영역의 상기 하부 측벽을 덮는 소자분리막과, 상기 핀형 활성 영역의 채널 영역, 상기 복수의 라이너, 및 상기 소자분리막을 덮도록 연장되고, 상기 복수의 라이너를 덮는 부분에 돌출부를 포함하는 게이트 절연막을 포함한다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고집적화된 반도체 소자에 포함되는 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스(performance)를 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에 돌출된 핀형 활성 영역과, 상기 핀형 활성 영역의 하부 측벽을 순차적으로 덮는 복수의 라이너와, 상기 복수의 라이너를 사이에 두고 상기 핀형 활성 영역의 상기 하부 측벽을 덮는 소자분리막과, 상기 핀형 활성 영역의 채널 영역, 상기 복수의 라이너, 및 상기 소자분리막을 덮도록 연장되고, 상기 복수의 라이너를 덮는 부분에 돌출부를 포함하는 게이트 절연막을 포함한다.
상기 복수의 라이너는 서로 다른 물질로 이루어지는 절연 라이너 및 스트레서 라이너를 포함할 수 있다. 그리고, 상기 절연 라이너는 상기 핀형 활성 영역의 상기 하부 측벽에 접하고 상기 기판으로부터 제1 높이의 제1 상면을 가지고, 상기 스트레서 라이너는 상기 절연 라이너를 사이에 두고 상기 핀형 활성 영역의 상기 하부 측벽으로부터 이격되어 있고, 상기 기판으로부터 상기 제1 높이보다 더 높은 제2 높이의 제2 상면을 가질 수 있다. 상기 스트레서 라이너의 상기 제2 상면은 상기 돌출부에 대면할 수 있다. 상기 기판은 상기 핀형 활성 영역을 한정하는 트렌치를 포함할 수 있다. 상기 절연 라이너는 상기 트렌치 내에서 상기 핀형 활성 영역과 상기 스트레서 라이너와의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 트렌치의 저면과 상기 스트레서 라이너와의 사이에 개재되는 바닥 연장부를 포함하고, 상기 측벽 연장부의 제1 두께는 상기 바닥 연장부의 제2 두께보다 더 클 수 있다. 상기 소자분리막은 상기 기판으로부터 상기 제1 높이보다 더 낮은 제3 높이의 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 소자분리막은 상기 기판의 반대측에 오목한 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 소자분리막은 상기 복수의 라이너로부터 상기 소자분리막의 상면의 중앙부를 향하여 연장되는 경사면을 포함하고, 상기 경사면은 상기 상면의 중앙부에 가까워질수록 상기 기판까지의 수직 거리가 짧아질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 돌출부는 상기 복수의 라이너의 일단부를 포위하는 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 핀형 활성 영역의 채널 영역 위에서 상기 게이트 절연막을 덮는 게이트 라인을 더 포함할 수 있다. 상기 게이트 라인은 상기 돌출부에 접하는 리세스 표면부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에 돌출되고 제1 방향으로 상호 평행하게 연장되는 한 쌍의 핀형 활성 영역과, 상기 한 쌍의 핀형 활성 영역의 하부 측벽을 순차적으로 덮는 복수의 라이너와, 상기 복수의 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역의 상기 하부 측벽을 덮는 소자분리막과, 상기 한 쌍의 핀형 활성 영역 각각의 채널 영역, 상기 복수의 라이너, 및 상기 소자분리막을 덮도록 연장되고, 상기 복수의 라이너를 덮는 부분에 복수의 돌출부를 포함하는 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 상기 한 쌍의 핀형 활성 영역 각각의 채널 영역과 상기 복수의 라이너와, 상기 소자분리막을 덮고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 라이너는 서로 다른 물질로 이루어지는 절연 라이너 및 스트레서 라이너를 포함할 수 있다. 그리고, 상기 절연 라이너는 상기 한 쌍의 핀형 활성 영역 각각의 상기 하부 측벽에 접하고 상기 기판으로부터 제1 높이의 제1 상면을 가지고, 상기 스트레서 라이너는 상기 절연 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역 각각의 상기 하부 측벽으로부터 이격되어 있고, 상기 기판으로부터 상기 제1 높이보다 더 높은 제2 높이의 제2 상면을 가지고, 상기 스트레서 라이너의 상기 제2 상면은 상기 복수의 돌출부 중 어느 하나의 돌출부에 대면할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 기판은 상기 한 쌍의 핀형 활성 영역의 사이에 형성되고 제1 레벨의 제1 저면을 가지는 쉘로우 트렌치와, 상기 한 쌍의 핀형 활성 영역의 일 측에 형성되고 상기 제1 레벨보다 낮은 제2 레벨의 제2 저면을 가지는 딥 트렌치를 포함할 수 있다. 상기 복수의 라이너는 상기 딥 트렌치 내에서 상기 한 쌍의 핀형 활성 영역 중 선택된 하나의 핀형 활성 영역의 하부 측벽에 접하는 절연 라이너와, 상기 딥 트렌치 내에서 상기 절연 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역으로부터 이격되어 있는 스트레서 라이너를 포함할 수 있다. 상기 절연 라이너는 상기 선택된 하나의 핀형 활성 영역과 상기 스트레서 라이너와의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 딥 트렌치의 저면과 상기 스트레서 라이너와의 사이에 개재되는 바닥 연장부를 포함하고, 상기 측벽 연장부의 제1 두께는 상기 바닥 연장부의 제2 두께보다 더 클 수 있다. 또한, 상기 소자분리막은 상기 쉘로우 트렌치를 채우는 제1 소자분리막과, 상기 딥 트렌치를 채우는 제2 소자분리막을 포함하고, 상기 제1 소자분리막 및 상기 제2 소자분리막 중 적어도 하나는 상기 복수의 라이너의 상면의 레벨보다 보다 낮은 레벨의 상면을 가질 수 있다. 일부 실시예들에서, 상기 제1 소자분리막 및 상기 제2 소자분리막 중 적어도 하나는 상기 복수의 라이너로부터의 거리가 멀어질수록 레벨이 낮아지도록 오목한 상면을 가질 수 있다. 일부 실시예들에서, 상기 소자분리막은 상기 쉘로우 트렌치를 채우는 제1 소자분리막과, 상기 딥 트렌치를 채우는 제2 소자분리막을 포함하고, 상기 제1 소자분리막 및 상기 제2 소자분리막 중 적어도 하나는 상기 복수의 라이너로부터 상기 소자분리막의 중앙부 상면을 향하여 연장되는 경사면을 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 기판은 상기 한 쌍의 핀형 활성 영역의 사이에 형성되고 제1 레벨의 제1 저면을 가지는 쉘로우 트렌치와, 상기 한 쌍의 핀형 활성 영역의 일 측에 형성되고 상기 제1 레벨보다 낮은 제2 레벨의 제2 저면을 가지는 딥 트렌치를 포함하고, 상기 복수의 라이너는 상기 쉘로우 트렌치 및 상기 딥 트렌치 내에서 상기 한 쌍의 핀형 활성 영역 각각의 하부 측벽에 접하는 절연 라이너와, 상기 쉘로우 트렌치 및 상기 딥 트렌치 내에서 상기 절연 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역으로부터 이격되어 있는 스트레서 라이너를 포함하고, 상기 절연 라이너 중 상기 쉘로우 트렌치의 저면을 덮는 제1 부분의 두께는 상기 절연 라이너 중 상기 딥 트렌치의 저면을 덮는 제2 부분의 두께보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 도전형의 제1 채널 영역을 가지는 제1 핀형 활성 영역과, 상기 제1 영역에서 상기 제1 핀형 활성 영역의 하부 측벽을 순차적으로 덮는 복수의 라이너와, 상기 제1 영역에서 상기 복수의 라이너를 사이에 두고 상기 제1 핀형 활성 영역의 상기 하부 측벽을 덮는 제1 소자분리막과, 상기 제1 영역에서 상기 제1 핀형 활성 영역의 제1 채널 영역, 상기 복수의 라이너, 및 상기 제1 소자분리막을 덮도록 연장되고, 상기 복수의 라이너를 덮는 부분에 제1 돌출부를 포함하는 제1 게이트 절연막과, 상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 제2 도전형의 제2 채널 영역을 가지는 제2 핀형 활성 영역과, 상기 제2 영역에서 상기 제2 핀형 활성 영역의 하부 측벽을 덮는 제2 소자분리막과, 상기 제2 영역에서 상기 제2 핀형 활성 영역의 제2 채널 영역 및 상기 제2 소자분리막을 덮도록 연장되는 제2 게이트 절연막을 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 게이트 절연막은 상기 제1 핀형 활성 영역 위에서 제1 두께를 가지고, 상기 제2 게이트 절연막은 상기 제2 핀형 활성 영역 위에서 상기 제1 두께보다 작은 제2 두께를 가질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막은 동일한 물질로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 영역에서 상기 복수의 라이너는 서로 다른 물질로 이루어지는 제1 절연 라이너 및 제1 스트레서 라이너를 포함하고, 상기 제1 절연 라이너는 상기 제1 핀형 활성 영역의 상기 하부 측벽에 접하고 상기 기판으로부터 제1 높이의 제1 상면을 가지고, 상기 제1 스트레서 라이너는 상기 제1 절연 라이너를 사이에 두고 상기 제1 핀형 활성 영역의 상기 하부 측벽으로부터 이격되어 있고, 상기 기판으로부터 상기 제1 높이보다 더 높은 제2 높이의 제2 상면을 가질 수 있다. 상기 제1 소자분리막은 상기 기판으로부터 상기 제1 높이보다 더 낮은 제3 높이의 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 기판은 상기 제1 영역에서 상기 제1 핀형 활성 영역을 한정하는 제1 트렌치를 포함하고, 상기 제1 절연 라이너는 상기 제1 트렌치 내에서 상기 제1 핀형 활성 영역과 상기 제1 스트레서 라이너와의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 제1 트렌치의 저면과 상기 제1 스트레서 라이너와의 사이에 개재되는 바닥 연장부를 포함하고, 상기 제1 절연 라이너의 측벽 연장부의 제1 두께는 상기 제1 절연 라이너의 바닥 연장부의 제2 두께보다 더 클 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제2 영역에서 상기 제2 핀형 활성 영역과 상기 제2 소자분리막과의 사이에서 상기 제2 핀형 활성 영역의 하부 측벽을 덮는 제2 절연 라이너를 더 포함할 수 있다. 상기 기판은 상기 제2 영역에서 상기 제2 핀형 활성 영역을 한정하는 제2 트렌치를 포함할 수 있다. 상기 제2 절연 라이너는 상기 제2 트렌치 내에서 상기 제2 핀형 활성 영역과 상기 제2 소자분리막과의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 제2 트렌치의 저면과 상기 제2 소자분리막과의 사이에 개재되는 바닥 연장부를 포함하고, 상기 제2 절연 라이너의 측벽 연장부의 제3 두께는 상기 제2 절연 라이너의 바닥 연장부의 제4 두께보다 더 클 수 있다. 상기 제2 절연 라이너와 상기 제2 소자분리막은 서로 접할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제2 영역에서 상기 제2 절연 라이너와 상기 제2 소자분리막과의 사이에 개재된 제2 스트레서 라이너를 더 포함할 수 있다. 상기 제2 절연 라이너는 상기 기판으로부터 제4 높이의 제4 상면을 가지고, 상기 제2 스트레서 라이너는 상기 기판으로부터 상기 제4 높이보다 더 높은 제5 높이의 제5 상면을 가지고, 상기 제4 상면과 상기 제5 상면과의 높이 차이는 상기 제1 상면과 상기 제2 상면과의 높이 차이보다 더 작을 수 있다. 상기 제2 게이트 절연막은 상기 제2 스트레서 라이너를 덮는 부분에 제2 돌출부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 소자분리막은 상기 제1 핀형 활성 영역측 에지부로부터 중앙부 상면으로 갈수록 점차 레벨이 낮아지는 제1 경사면을 포함하고, 중앙부에서 오목한 제1 상면을 가지고, 상기 제2 소자분리막은 상기 제2 핀형 활성 영역측 에지부로부터 중앙부 상면으로 갈수록 점차 레벨이 낮아지는 제2 경사면을 포함하고, 중앙부에서 오목한 제2 상면을 가질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 제1 핀형 활성 영역의 제1 채널 영역은 단축 방향으로 제1 폭을 가지고, 상기 제2 핀형 활성 영역의 제2 채널 영역은 단축 방향으로 상기 제1 폭보다 작은 제2 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에 돌출된 핀형 활성 영역과, 상기 핀형 활성 영역 중 제1 하부 측벽을 덮는 제1 라이너와, 상기 제1 라이너를 사이에 두고 상기 핀형 활성 영역의 제1 하부 측벽을 덮는 제1 소자분리막과, 상기 핀형 활성 영역 중 상기 제1 하부 측벽의 반대측인 제2 하부 측벽을 덮는 제2 라이너와, 상기 제2 라이너를 사이에 두고 상기 핀형 활성 영역의 제2 하부 측벽을 덮는 제2 소자분리막과, 상기 핀형 활성 영역, 상기 제1 라이너, 및 상기 제1 소자분리막을 덮도록 연장되고, 상기 제1 라이너를 덮는 부분에 제1 돌출부를 포함하는 제1 게이트 절연막을 포함한다.
일부 실시예들에서, 상기 핀형 활성 영역은 단축 방향의 양 측벽의 단면 프로파일이 비대칭 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 상기 핀형 활성 영역, 상기 제2 라이너, 및 상기 제2 소자분리막을 덮도록 연장되고 상기 제1 게이트 절연막과 일체로 연결된 제2 게이트 절연막을 더 포함할 수 있다. 상기 핀형 활성 영역을 중심으로 상기 제1 게이트 절연막의 형상과 상기 제2 게이트 절연막의 형상이 비대칭일 수 있다. 상기 제2 게이트 절연막은 상기 제2 라이너를 덮는 부분에 제2 돌출부를 포함할 수 있다. 상기 제1 게이트 절연막과 상기 제2 게이트 절연막은 서로 다른 두께를 가질 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자에서, 상기 기판은 서로 이웃하는 제1 도전형 트랜지스터 영역과 제2 도전형 트랜지스터 영역을 포함하고, 상기 핀형 활성 영역은 상기 제1 도전형 트랜지스터 영역과 제2 도전형 트랜지스터 영역과의 경계를 따라 연장될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 고집적화된 반도체 소자에서 의도한 설계에 따라 최적화된 동작 특성을 얻을 수 있으며, 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 B - B' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 3b는 도 3a의 B1 - B1' 선 및 B2 - B2'선 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 5b는 도 5a의 B - B' 선 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7a 내지 도 7i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1b는 도 1a의 B - B' 선 단면도이다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 기판(110) 상에 돌출된 핀형 활성 영역(FA)을 포함한다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 MMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 핀형 활성 영역(FA)은 기판(110)에 형성된 트렌치(T)에 의해 한정될 수 있다. 상기 핀형 활성 영역(FA)은 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되고, 기판(110) 상에서 일 방향 (도 1a 및 도 1b에서 Y 방향)을 따라 연장될 수 있다. 상기 기판(110) 상에는 상기 핀형 활성 영역(FA)의 하부 측벽을 덮는 소자분리막(112)이 형성되어 있다. 상기 핀형 활성 영역(FA)은 상기 소자분리막(112) 위로 핀 형상으로 돌출되어 있다.
상기 핀형 활성 영역(FA)은 상부에 있는 채널 영역(CH)과, 상기 채널 영역(CH)의 하부에 있는 베이스 영역(BA)을 포함한다. 상기 핀형 활성 영역(FA)의 하부 측벽은 복수의 라이너(132, 134)로 덮여 있다. 또한, 상기 핀형 활성 영역(FA)의 하부 측벽은 상기 복수의 라이너(132, 134)를 사이에 두고 소자분리막(112)으로 덮여 있다.
일부 실시예들에서, 상기 핀형 활성 영역(FA)의 채널 영역(CH)은 단일 물질로 이루어질 수 있다. 예를 들면, 상기 핀형 활성 영역(FA)은 상기 채널 영역(CH)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 핀형 활성 영역(FA) 중 일부는 Ge로 이루어지고, 상기 핀형 활성 영역(FA) 중 다른 일부는 Si로 이루어질 수 있다.
도 1b에서, 상기 핀형 활성 영역(FA)은 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심선(CL)을 기준으로 그 양 측벽의 프로파일이 대략 대칭 형상을 가지도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 도 1b에 예시한 바에 한정되지 않으며, 상기 중심선(CL)을 기준으로 비대칭 형상을 가질 수도 있다.
상기 핀형 활성 영역(FA)의 채널 영역(CH)은 인터페이스막(interfacial layer)(122)으로 덮여 있다. 상기 인터페이스막(122) 위에는 핀형 활성 영역(FA)의 양 측벽 및 상면을 덮는 게이트 절연막(124) 및 게이트 라인(150)이 상기 핀형 활성 영역(FA)의 연장 방향에 교차하는 방향(도 1a 및 도 1b에서 X 방향)으로 연장될 수 있다.
상기 게이트 절연막(124)은 상기 복수의 라이너(132, 134) 각각의 단부의 상면을 덮는 부분에 돌출부(PR)를 포함한다. 상기 돌출부(PR)는 상기 핀형 활성 영역(FA)을 중심으로 양 측에 각각 배치될 수 있다.
상기 복수의 라이너(132, 134)는 서로 다른 물질로 이루어지는 절연 라이너(132) 및 스트레서 라이너(134)를 포함할 수 있다. 도 1b에는 상기 복수의 라이너(132, 134)가 이중층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1b에 예시한 바에 한정되지 않는다. 예들 들면, 집적회로 소자(100)는 상기 복수의 라이너(132, 134) 대신 삼중층 또는 그 이상의 복수 층으로 이루어지는 라이너를 포함할 수도 있다.
상기 절연 라이너(132)는 핀형 활성 영역(FA)의 하부 측벽에 접하고 상기 핀형 활성 영역(FA) 주위의 기판(110)의 상면, 즉 트렌치(T)의 저면으로부터 제1 높이(H1)의 제1 상면(TS1)을 가질 수 있다. 상기 스트레서 라이너(134)는 상기 절연 라이너(132)를 사이에 두고 핀형 활성 영역(FA)의 하부 측벽으로부터 이격되어 있고, 상기 핀형 활성 영역(FA) 주위의 기판(110)의 상면, 즉 트렌치(T)의 저면으로부터 상기 제1 높이(H1)보다 더 높은 제2 높이(H2)의 제2 상면(TS2)을 가질 수 있다. 상기 스트레서 라이너(134)의 제2 상면(TS2)은 상기 게이트 절연막(124)의 돌출부(PR)에 대면할 수 있다. 상기 게이트 절연막(124)의 돌출부(PR)는 상기 절연 라이너(132)의 제1 상면(TS1)과 상기 스트레서 라이너(134)의 제2 상면(TS2)을 포위하는 형상을 가질 수 있다.
상기 절연 라이너(132)는 트렌치(T) 내에서 핀형 활성 영역(FA)과 스트레서 라이너(134)와의 사이에 개재되는 측벽 연장부(132W)와, 상기 측벽 연장부(132W)에 일체로 연결되고 상기 트렌치(T)의 저면과 상기 스트레서 라이너(134)와의 사이에 개재되는 바닥 연장부(132B)를 포함한다. 상기 측벽 연장부(132W)의 제1 두께(D1)는 상기 바닥 연장부(132B)의 제2 두께(D2)보다 더 클 수 있다.
상기 스트레서 라이너(134)는 상기 트렌치(T) 내에서 핀형 활성 영역(FA)의 하부 측벽을 따라 연장되는 부분의 두께와, 상기 트렌치(T)의 저면을 따라 연장되는 부분의 두께가 대략 동일할 수 있다.
일부 실시예들에서, 상기 절연 라이너(132)는 산화막으로 이루어질 수 있다. 예를 들면, 상기 절연 라이너(132)는 자연산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 라이너(132)를 구성하는 제1 산화막은 상기 핀형 활성 영역(FA)의 표면을 열산화시키는 공정을 수행하여 얻어질 수 있다. 다른 일부 실시예들에서, 상기 절연 라이너(132)는 ISSG (in-situ steam generation) 공정에 의해 형성된 산화막일 수 있다. 일부 실시예들에서, 상기 절연 라이너(132)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 스트레서 라이너(134)는 상기 핀형 활성 영역(FA)의 채널 영역(CH)에 응력을 인가하는 물질로 형성될 수 있다. 상기 스트레서 라이너(134)는 상기 핀형 활성 영역(FA)의 채널 영역(CH)에 응력을 도입함으로써 상기 채널 영역(CH)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 채널 영역(CH)이 N 형 채널 영역인 경우 상기 스트레서 라이너(134)는 상기 채널 영역(CHA)에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 스트레서 라이너(134)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 채널 영역(CH)이 P 형 채널 영역인 경우 상기 제2 스트레서 라이너(134)는 상기 채널 영역(CH)에 압축 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 스트레서 라이너(134)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스트레서 라이너(134)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
상기 게이트 라인(150)은 상기 절연 라이너(132)의 제1 상면(TS1) 및 상기 스트레서 라이너(134)의 제2 상면(TS2)에 인접한 위치에서 상기 게이트 절연막(124)의 돌출부(PR)에 대면하는 부분에 상기 돌출부(PR)의 형상에 대응하는 형상을 가지는 리세스 표면부(150R)를 포함할 수 있다.
상기 소자분리막(112)은 상기 핀형 활성 영역(FA) 주위의 기판(110)의 상면, 즉 트렌치(T)의 저면으로부터 상기 제1 높이(H1)보다 더 낮은 제3 높이(H3)의 상면을 가질 수 있다. 상기 소자분리막(112)은 기판(110)의 반대측에 오목한 상면(112T)을 가진다. 상기 소자분리막(112)은 상기 스트레서 라이너(134)로부터 상기 소자분리막(112)의 상면(112T)의 중앙부를 향하여 연장되는 경사면(112S)을 포함할 수 있다. 상기 경사면(112S)은 상기 상면(112T)의 중앙부에 가까워질수록 기판(110)까지의 수직 거리가 짧아질 수 있다.
상기 핀형 활성 영역(FA)과 상기 게이트 라인(150)이 교차하는 부분에서 트랜지스터(TR)가 형성될 수 있다. 상기 트랜지스터(TR)는 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어진다. 상기 MOS 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다.
일부 실시예들에서, 상기 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 등과 같은 실리콘 함유 절연막, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 소자분리막(112)은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 상기 소자분리막(112)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 상기 소자분리막(112)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 상기 인터페이스막(122)은 핀형 활성 영역(FA)의 표면을 산화시켜 얻어질 수 있다. 상기 인터페이스막(122)은 핀형 활성 영역(FA)에 접할 수 있다. 상기 인터페이스막(122)은 핀형 활성 영역(FA)과 게이트 절연막(124)과의 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일부 실시예들에서, 상기 인터페이스막(122)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막(122)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막(122)은 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 인터페이스막(122)은 생략될 수 있다.
상기 게이트 절연막(124)은 인터페이스막(122) 및 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(124)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 게이트 절연막(124)은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 게이트 절연막(124)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(124)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 게이트 절연막(124)은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 라인(150)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 라인(150)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 게이트 라인(150)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
도 1a에 예시한 바와 같이, 상기 핀형 활성 영역(FA) 중 상기 게이트 라인(150)의 양 측에는 한 쌍의 소스/드레인 영역(162)이 형성될 수 있다. 상기 한 쌍의 소스/드레인 영역(162)은 상기 핀형 활성 영역(FA)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역(162)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다.
도 1a 및 도 1b를 참조하여 설명한 집적회로 소자(100)에서, 핀형 활성 영역(FA)의 채널 영역(CH)을 덮는 게이트 절연막(124)은 상기 핀형 활성 영역(FA)의 하부 측벽을 덮는 복수의 라이너(132, 134) 각각의 단부의 상면을 덮는 부분에 돌출부(PR)가 형성되어 있다. 이와 같은 구성을 가지는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 따르면, 고집적화된 반도체 소자에서 의도한 설계에 따라 최적화된 동작 특성을 얻을 수 있으며, 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 집적회로 소자(200)는 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출되고 상호 평행하게 연장되는 한 쌍의 핀형 활성 영역(FA)을 포함한다.
상기 한 쌍의 핀형 활성 영역(FA) 각각의 하부 측벽은 복수의 라이너(132, 134)로 덮여 있다. 소자분리막(112)은 상기 복수의 라이너(132, 134)를 사이에 두고 상기 한 쌍의 핀형 활성 영역(FA) 각각의 상기 하부 측벽을 덮는다. 상기 복수의 라이너(132, 134)는 서로 다른 물질로 이루어지는 절연 라이너(132) 및 스트레서 라이너(134)를 포함할 수 있다.
상기 한 쌍의 핀형 활성 영역(FA) 각각의 채널 영역(CH)의 표면은 인터페이스막(122)으로 덮여 있다. 상기 인터페이스막(122) 위에서 한 쌍의 핀형 활성 영역(FA)의 양 측벽 및 상면을 덮는 게이트 절연막(124) 및 게이트 라인(150)이 상기 한 쌍의 핀형 활성 영역(FA)의 연장 방향 (Y 방향)에 교차하는 방향 (도 2에서 X 방향)으로 연장될 수 있다.
상기 게이트 절연막(124) 및 게이트 라인(150)은 상기 한 쌍의 핀형 활성 영역(FA) 각각의 채널 영역(CH)의 양 측벽 및 상면과, 복수의 라이너(132, 134)와, 소자분리막(112)을 덮도록 연장된다.
상기 게이트 절연막(124)에는 상기 복수의 라이너(132, 134)를 덮는 부분에 복수의 돌출부(PR)를 포함할 수 있다. 상기 게이트 라인(150)은 상기 게이트 절연막(124)의 돌출부(PR)에 대면하는 부분에 상기 복수의 돌출부(PR)의 형상에 대응하는 형상을 가지는 복수의 리세스 표면부(150R)를 포함할 수 있다.
상기 게이트 절연막(124)에서 상기 복수의 돌출부(PR)는 상기 스트레서 라이너(134)의 제2 상면(TS2)에 대면하는 위치에 형성될 수 있다.
상기 기판(110)에는 한 쌍의 핀형 활성 영역(FA)의 사이에 형성되고 제1 레벨(LV1)의 저면을 가지는 쉘로우 트렌치(ST)와, 상기 한 쌍의 핀형 활성 영역(FA) 각각의 일 측에 형성되고 상기 제1 레벨(LV1)보다 낮은 제2 레벨(LV2)의 저면을 가지는 딥 트렌치(DT)를 포함한다.
상기 쉘로우 트렌치(ST) 및 딥 트렌치(DT) 내에는 각각 상기 절연 라이너(132) 및 스트레서 라이너(134)가 형성될 수 있으며, 상기 쉘로우 트렌치(ST) 및 딥 트렌치(DT) 중 상기 스트레서 라이너(134)의 상부 공간은 소자분리막(112)에 의해 채워질 수 있다.
상기 절연 라이너(132)는 상기 딥 트렌치(DT) 내에서 상기 한 쌍의 핀형 활성 영역(FA)의 하부 측벽에 접하도록 형성될 수 있다. 상기 스트레서 라이너(134)는 상기 딥 트렌치(DT) 내에서 상기 절연 라이너(132)를 사이에 두고 상기 한 쌍의 핀형 활성 영역(FA)으로부터 이격되어 있다.
상기 딥 트렌치(DT) 내에서 상기 절연 라이너(132)는 상기 핀형 활성 영역(FA)과 상기 스트레서 라이너(134)와의 사이에 개재되는 측벽 연장부(132W)와, 상기 측벽 연장부(132W)에 일체로 연결되고 상기 딥 트렌치(DT)의 저면과 상기 스트레서 라이너(134)와의 사이에 개재되는 바닥 연장부(132B)를 포함한다. 상기 딥 트렌치(DT) 내에서 상기 측벽 연장부(132W)의 제1 두께(D1)는 상기 바닥 연장부(132B)의 제2 두께(D2)보다 더 크다. 상기 딥 트렌치(DT) 내에서 상기 스트레서 라이너(134)는 대략 일정한 두께로 형성될 수 있다.
상기 쉘로우 트렌치(ST) 내에서 상기 절연 라이너(132)는 상기 쉘로우 트렌치(ST)의 내벽을 따라 대략 일정한 두께를 가지도록 형성될 수 있다. 이에 따라, 상기 절연 라이너(132) 중 상기 쉘로우 트렌치(ST)의 측벽을 덮는 부분의 두께와 상기 쉘로우 트렌치(ST)의 저면을 덮는 부분의 두께는 대략 동일할 수 있다. 상기 쉘로우 트렌치(ST) 내에서 상기 스트레서 라이너(134)는 대략 일정한 두께로 형성될 수 있다.
일부 실시예들에서, 상기 절연 라이너(132) 중 상기 쉘로우 트렌치(ST)의 저면을 덮는 부분의 제3 두께(D3)는 상기 절연 라이너(132) 중 상기 딥 트렌치(DT)의 저면을 덮는 바닥 연장부(132B)의 제2 두께(D2)보다 더 클 수 있다.
소자분리막(112)은 상기 쉘로우 트렌치(ST)를 채우는 제1 소자분리막(112S)과, 상기 딥 트렌치(DT)를 채우는 제2 소자분리막(112D)을 포함한다. 상기 제1 소자분리막(112S) 및 제2 소자분리막(112D)은 상기 복수의 라이너(132, 134)의 상면의 레벨보다 보다 낮은 레벨의 상면(112TS, 112TD)을 가질 수 있다. 일 예에서, 상기 제1 및 제2 소자분리막(112S, 112D)의 상면(112TS, 112TD)은 상기 절연 라이너(132)의 제1 상면(TS1)의 레벨보다 보다 낮은 레벨에 위치될 수 있다. 다른 예에서, 상기 제1 및 제2 소자분리막(112S, 112D)의 상면(112TS, 112TD)은 상기 스트레서 라이너(134)의 제2 상면(TS2)의 레벨보다 보다 낮은 레벨에 위치될 수 있다. 상기 제1 및 제2 소자분리막(112S, 112D)의 상면(112TS, 112TD)은 상기 복수의 라이너(132, 134)로부터 거리가 멀어질수록 그 레벨이 낮아져서 중앙부가 오목한 형상을 가질 수 있다.
상기 제1 및 제2 소자분리막(112S, 112D)의 상면(112TS, 112TD)은 각각 상기 복수의 라이너(132, 134)로부터 상기 제1 및 제2 소자분리막(112S, 112D) 각각의 중앙부 상면을 향하여 연장되는 경사면(112SS, 112SD)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 소자분리막(112S)의 상면(112TS)에 형성된 경사면(112SS)의 기울기는 상기 제2 소자분리막(112D)의 상면(112TD)에 형성된 경사면(112SD)의 기울기보다 더 클 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 소자분리막(112S, 112D)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 소자분리막(112)에 대하여 설명한 바와 대체로 동일하다.
도 2를 참조하여 설명한 집적회로 소자(200)에서, 한 쌍의 핀형 활성 영역(FA)의 채널 영역(CH)을 덮는 게이트 절연막(124)은 상기 한 쌍의 핀형 활성 영역(FA)의 하부 측벽을 덮는 복수의 라이너(132, 134) 각각의 단부의 상면을 덮는 부분들에서 각각 돌출부(PR)가 형성되어 있다. 이와 같은 구성을 가지는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 따르면, 고집적화된 반도체 소자에서 의도한 설계에 따라 최적화된 동작 특성을 얻을 수 있으며, 고도로 스케일링된 핀 전계효과 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자들의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 3b는 도 3a의 B1 - B1' 선 및 B2 - B2'선 단면도이다.
도 3a 및 도 3b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 집적회로 소자(300)의 기판(110)은 제1 영역(I) 및 제2 영역(II)을 포함한다. 상기 기판(110)의 제1 영역(I) 및 제2 영역(II)은 상기 기판(110)의 서로 다른 영역들을 지칭하는 것으로, 서로 다른 문턱 전압이 요구되는 영역들일 수 있다. 예를 들면, 상기 제1 영역(I)은 NMOS 트랜지스터 영역이고, 상기 제2 영역(II)은 PMOS 트랜지스터 영역일 수 있으나, 이에 한정되는 것은 아니다.
상기 집적회로 소자(300)의 제1 영역(I)에서 하나의 제1 핀형 활성 영역(F1) 위에 하나의 제1 게이트 라인(150A)이 교차하도록 연장되어 있고, 제2 영역(II)에서 하나의 제2 핀형 활성 영역(F2) 위에 하나의 제2 게이트 라인(150B)이 교차하도록 연장되어 있다.
상기 제1 핀형 활성 영역(F1)과 상기 제1 게이트 라인(150A)이 교차하는 부분에서 제1 트랜지스터(TR1)가 형성될 수 있다. 상기 제2 핀형 활성 영역(F2)과 상기 제2 게이트 라인(150B)이 교차하는 부분에서 제2 트랜지스터(TR2)가 형성될 수 있다. 상기 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2) 각각의 상면 및 양 측면에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다. 상기 MOS 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터를 구성할 수 있다. 예를 들면, 제1 영역(I)에 형성되는 제1 트랜지스터(TR1)는 NMOS 트랜지스터이고, 제2 영역(II)에 형성되는 제2 트랜지스터(TR2)는 PMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 기술적 사상은 도 3a에 예시된 평면 구성에 한정되는 것은 아니다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 각각 적어도 하나의 게이트 라인이 단일 또는 복수의 핀형 활성 영역과 교차하여 연장되도록 형성될 수 있으며, 상호 교차하는 게이트 라인 및 핀형 활성 영역 각각의 개수가 특별히 제한되는 것은 아니다.
도 3b에 예시한 바와 같이, 제1 영역(I)에서 상기 제1 핀형 활성 영역(F1)은 기판(110)에 형성된 제1 트렌치(T11)에 의해 한정될 수 있다. 상기 제1 핀형 활성 영역(F1)은 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출될 수 있다. 상기 제1 핀형 활성 영역(F1)은 제1 채널 영역(CH1)을 가질 수 있다. 상기 제1 핀형 활성 영역(F1)은 각각 상기 제1 채널 영역(CH1)의 하부에서 양 측벽이 제1 소자분리막(112A)으로 덮여 있다.
상기 제1 핀형 활성 영역(F1)은 기판(110) 상에서 길이 방향 (Y 방향)을 따라 선형적으로 연장되는 라인 형상을 가질 수 있다. 상기 제1 핀형 활성 영역(F1) 중 제1 소자분리막(112A)의 상부로 돌출된 제1 채널 영역(CH1)은 그 하부에 있는 제1 베이스 영역(BA1)보다 더 작은 폭을 가진다. 상기 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)은 상기 제1 핀형 활성 영역(F1)의 단축 방향 (X 방향)으로 제1 폭(W1)을 가질 수 있다.
상기 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)은 제1 인터페이스막(122A)으로 덮여 있다. 상기 제1 인터페이스막(122A) 위에는 제1 핀형 활성 영역(F1)의 양 측벽 및 상면을 덮는 제1 게이트 절연막(124A) 및 제1 게이트 라인(150A)이 상기 제1 핀형 활성 영역(F1)의 연장 방향에 교차하는 방향(도 3a 및 도 3b에서 X 방향)으로 연장될 수 있다.
상기 제1 게이트 절연막(124A)은 상기 복수의 라이너(132, 134)의 단부에서 상면을 덮는 부분에 제1 돌출부(PR1)를 포함한다. 상기 제1 돌출부(PR1)는 상기 제1 핀형 활성 영역(F1)을 중심으로 그 양 측에 각각 배치될 수 있다.
상기 제1 게이트 라인(150A)은 상기 절연 라이너(132)의 제1 상면(TS1) 및 상기 스트레서 라이너(134)의 제2 상면(TS2)에 인접한 위치에서 상기 제1 게이트 절연막(124A)의 제1 돌출부(PR1)에 대면하는 부분에 상기 제1 돌출부(PR1)의 형상에 대응하는 형상을 가지는 리세스 표면부(150R1)를 포함할 수 있다.
상기 제1 핀형 활성 영역(F1)과 상기 제1 소자분리막(112A)과의 사이에 개재된 복수의 라이너(132, 134)는 제1 트렌치(T11)의 측벽 및 저면을 따라 연장될 수 있다. 상기 복수의 라이너(132, 134)는 도 1a 및 도 1b를 참조하여 설명한 바와 같이 절연 라이너(132) 및 스트레서 라이너(134)를 포함할 수 있다. 상기 절연 라이너(132)는 제1 핀형 활성 영역(F1)의 하부 측벽에 접하며, 제1 트렌치(T11)의 저면으로부터 제1 소자분리막(112A)의 상면(112AT)까지의 높이보다 더 높은 제1 상면(TS1)을 가질 수 있다. 상기 스트레서 라이너(134)는 상기 절연 라이너(132)를 사이에 두고 제1 핀형 활성 영역(F1)의 하부 측벽으로부터 이격되어 있고, 제1 트렌치(T11)의 저면으로부터 상기 절연 라이너(132)의 제1 상면(TS1)보다 더 높은 제2 상면(TS2)을 가질 수 있다. 상기 스트레서 라이너(134)의 제2 상면(TS2)은 상기 제1 게이트 절연막(124A)의 제1 돌출부(PR1)에 대면할 수 있다. 상기 제1 게이트 절연막(124A)의 제1 돌출부(PR1)는 상기 절연 라이너(132)의 제1 상면(TS1)과 상기 스트레서 라이너(134)의 제2 상면(TS2)을 포위하는 형상을 가질 수 있다.
상기 제1 소자분리막(112A)의 상면(112AT)은 상기 제1 핀형 활성 영역(F1)측 에지부로부터 중앙부 상면으로 갈수록 점차 레벨이 낮아지는 제1 경사면(112AS)을 포함하고, 상기 상면(112AT)의 중앙부에서 오목한 형상을 가질 수 있다.
상기 절연 라이너(132)는 제1 트렌치(T11) 내에서 제1 핀형 활성 영역(F1)과 스트레서 라이너(134)와의 사이에 개재되는 측벽 연장부(132W)와, 상기 측벽 연장부(132W)에 일체로 연결되고 상기 제1 트렌치(T11)의 저면과 상기 스트레서 라이너(134)와의 사이에 개재되는 바닥 연장부(132B)를 포함한다. 상기 측벽 연장부(132W)의 제1 두께(D11)는 상기 바닥 연장부(132B)의 제2 두께(D12)보다 더 클 수 있다.
상기 스트레서 라이너(134)는 상기 제1 트렌치(T11) 내에서 제1 핀형 활성 영역(F1)의 하부 측벽을 따라 연장되는 부분의 두께와, 상기 제1 트렌치(T11)의 저면을 따라 연장되는 부분의 두께가 대략 동일할 수 있다.
제1 영역(I)에서, 상기 제1 게이트 절연막(124A) 및 제1 게이트 라인(150A)은 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1), 절연 라이너(132)의 제1 상면(TS1), 스트레서 라이너(134)의 제2 상면(TS2), 및 제1 소자분리막(112A)의 오목한 상면(112AT)을 덮도록 연장될 수 있다.
제2 영역(II)에서, 제2 핀형 활성 영역(F2)은 기판(110)에 형성된 제2 트렌치(T21)에 의해 한정될 수 있다. 상기 제2 핀형 활성 영역(F2)은 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)으로 돌출될 수 있다. 상기 제2 핀형 활성 영역(F2)은 제2 채널 영역(CH2)을 가질 수 있다. 상기 제2 핀형 활성 영역(F2)은 각각 상기 제2 채널 영역(CH2)의 하부에서 양 측벽이 제2 소자분리막(112B)으로 덮여 있다.
상기 제2 핀형 활성 영역(F2)은 기판(110) 상에서 길이 방향 (Y 방향)을 따라 선형적으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 핀형 활성 영역(F2) 중 제2 소자분리막(112B)의 상부로 돌출된 제2 채널 영역(CH2)은 그 하부에 있는 제2 베이스 영역(BA2)보다 더 작은 폭을 가진다. 상기 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)은 상기 제2 핀형 활성 영역(F2)의 단축 방향 (X 방향)으로 상기 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)의 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
상기 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)은 제2 인터페이스막(122B)으로 덮여 있다. 상기 제2 인터페이스막(122B) 위에는 제2 핀형 활성 영역(F2)의 양 측벽 및 상면을 덮는 제2 게이트 절연막(124B) 및 제2 게이트 라인(150B)이 상기 제2 핀형 활성 영역(F2)의 연장 방향에 교차하는 방향(도 3a 및 도 3b에서 X 방향)으로 연장될 수 있다.
상기 제2 핀형 활성 영역(F2)과 상기 제2 소자분리막(112B)과의 사이에는 상기 제2 핀형 활성 영역(F2)의 하부 측벽을 덮는 절연 라이너(142)가 개재될 수 있다. 상기 절연 라이너(142)는 제2 트렌치(T21)의 측벽 및 저면을 따라 연장될 수 있다. 상기 절연 라이너(142)는 제2 트렌치(T21) 내에서 제2 핀형 활성 영역(F2)과 제2 소자분리막(112B)과의 사이에 개재되는 측벽 연장부(142W)와, 상기 측벽 연장부(142W)에 일체로 연결되고 상기 제2 트렌치(T21)의 저면과 상기 제2 소자분리막(112B)과의 사이에 개재되는 바닥 연장부(142B)를 포함한다. 상기 측벽 연장부(142W)의 제1 두께(D21)는 상기 바닥 연장부(142B)의 제2 두께(D22)보다 더 클 수 있다. 상기 절연 라이너(142)와 상기 제2 소자분리막(112B)은 서로 접할 수 있다.
상기 절연 라이너(142)는 산화막으로 이루어질 수 있다. 예를 들면, 상기 절연 라이너(142)는 자연산화막으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 라이너(142)는 상기 제2 핀형 활성 영역(F2)의 표면을 열산화시키는 공정을 수행하여 얻어질 수 있다. 다른 일부 실시예들에서, 상기 절연 라이너(142)는 ISSG 공정에 의해 형성된 산화막일 수 있다. 일부 실시예들에서, 상기 절연 라이너(142)는 약 10 ∼ 100 Å의 두께를 가질 수 있다. 일부 실시예들에서, 상기 절연 라이너(142)는 제1 영역(I)에 형성된 절연 라이너(132)와 동일한 물질로 이루어질 수 있다.
제2 영역(II)에서, 상기 절연 라이너(142)는 제2 게이트 절연막(124B)에 대면하는 제3 상면(TS3)을 가질 수 있다. 상기 제2 게이트 절연막(124B) 중 상기 제3 상면(TS3)에 대면하는 부분에는 돌출부가 형성되지 않을 수 있다. 상기 제2 소자분리막(112B)은 제2 핀형 활성 영역(F2)측 에지부의 상면(112BT)이 상기 절연 라이너(142)의 제3 상면(TS3)으로부터 단차 없이 연속적으로 연장될 수 있다. 상기 제2 소자분리막(112B)은 상기 제2 핀형 활성 영역(F2)측 에지부로부터 중앙부 상면으로 갈수록 점차 레벨이 낮아지는 제2 경사면(112BS)을 포함하고, 상기 제2 소자분리막(112B)의 상면(112BT)은 상기 중앙부에서 오목한 형상을 가질 수 있다.
제2 영역(II)에서, 상기 제2 게이트 절연막(124B) 및 제2 게이트 라인(150B)은 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2), 절연 라이너(142)의 제3 상면(TS3), 및 제2 소자분리막(112B)의 오목한 상면(112BT)을 덮도록 연장될 수 있다.
제1 영역(I)에 형성된 제1 게이트 절연막(124A)과, 제2 영역(II)에 형성된 제2 게이트 절연막(124B)은 서로 다른 두께를 가질 수 있다. 도 3b에는 제1 영역(I)에 형성된 제1 게이트 절연막(124A)의 제1 두께(TH1)보다 제2 영역(II)에 형성된 제2 게이트 절연막(124B)의 제2 두께(TH2)가 더 작은 경우를 예시하였다. 예를 들면, 제1 영역(I)이 NMOS 트랜지스터 영역이고, 제2 영역(II)이 PMOS 트랜지스터 영역인 경우, 제1 게이트 절연막(124A)의 제1 두께(TH1)보다 제2 게이트 절연막(124B)의 제2 두께(TH2)를 더 작게 형성함으로써, 제1 영역(I) 및 제2 영역(II)에 형성되는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2) 각각의 일함수를 최적화할 수 있다. 그러나, 본 발명의 기술적 사상은 도 3b에 예시한 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
도 3a 및 도 3b에 예시한 제1 및 제2 소자분리막(112A, 112B), 제1 및 제2 인터페이스막(122A, 122B), 제1 및 제2 게이트 절연막(124A, 124B), 그리고 제1 및 제2 게이트 라인(150A, 150B)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 소자분리막(112), 인터페이스막(122), 게이트 절연막(124), 및 게이트 라인(150)에 대하여 설명한 바와 대체로 동일하다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)에서, 상기 제1 및 제2 게이트 절연막(124A, 124B)은 각각 단일층으로 이루어질 수 있다. 일부 실시예들에서, 제1 및 제2 게이트 절연막(124A, 124B)은 서로 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 게이트 라인(150A)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조를 포함하고, 상기 제2 게이트 라인(150B)은 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 제1 게이트 라인(150A)에서 TiAlC 층이 일함수 조절용 금속 함유층의 역할을 하고, 상기 제2 게이트 라인(150B)에서 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
도 3a에 예시한 바와 같이, 제1 영역(I)에서, 상기 제1 핀형 활성 영역(F1) 중 상기 제1 게이트 라인(150A)의 양 측에는 제1 소스/드레인 영역(162A)이 형성될 수 있다. 그리고, 제2 영역(II)에서, 상기 제2 핀형 활성 영역(F2) 중 상기 제2 게이트 라인(150B)의 양 측에는 제2 소스/드레인 영역(162B)이 형성될 수 있다.
도시하지는 않았으나, 상기 제1 및 제2 소스/드레인 영역(162A, 162B)은 각각 상기 제1 및 제2 핀형 활성 영역(F1, F2)으로부터 에피택셜 성장된 반도체층을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역(162A, 162B)은 각각 에피택셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피택셜 성장된 Si 층, 또는 에피택셜 성장된 SiC 층으로 이루어질 수 있다. 상기 제1 소스/드레인 영역(162A) 및 상기 제2 소스/드레인 영역(162B)은 서로 다른 구성을 가질 수 있다.
도 3a 및 도 3b를 참조하여 설명한 집적회로 소자(300)에서, 서로 다른 도전형의 채널 영역을 가지는 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2)의 하부 측벽을 덮는 라이너들의 구성이 서로 다르고, 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 제1 및 제2 채널 영역(CH1, CH2) 및 상기 라이너들 각각의 단부의 상면을 덮는 제1 및 제2 게이트 절연막(124A, 124B)의 형상이 서로 다르다. 이와 같은 구성을 가지는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 따르면, 기판 상의 복수의 영역에 서로 다른 도전형의 채널 영역을 가지는 고도로 스케일링된 핀 전계효과 트랜지스터들을 형성할 때, 각 영역에 형성되는 트랜지스터들 각각의 요구되는 특성에 최적화된 동작 특성을 얻을 수 있으며, 트랜지스터의 퍼포먼스를 향상시킬 수 있다. 또한, 제1 영역(I) 및 제2 영역(II)에서 서로 다른 기능을 수행하는 멀티게이트 트랜지스터들을 용이하게 구현할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자들을 설명하기 위한 도면으로서, 도 3a의 B1 - B1' 선 및 B2 - B2'선 단면에 대응하는 부분의 단면도이다. 도 4에 있어서, 도 3a 및 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4를 참조하면, 집적회로 소자(400)는 도 3a 및 도 3b에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 도 4에 예시한 집적회로 소자(400)는 제2 영역(II)에서 절연 라이너(142)와 제2 소자분리막(112B)과의 사이에 개재된 스트레서 라이너(144)를 더 포함한다.
제2 영역(II)에서, 상기 절연 라이너(142)는 기판(110), 즉 제2 트렌치(T21)의 저면으로부터 제4 높이(H4)의 제4 상면(TS4)을 가지고, 상기 스트레서 라이너(144)는 기판(110), 즉 제2 트렌치(T21)의 저면으로부터 상기 제4 높이(H4)보다 더 높은 제5 높이(H5)의 제5 상면(TS5)을 가질 수 있다. 제2 영역(II)에 형성된 스트레서 라이너(144)의 제5 상면(TS5)의 제5 높이(H5)는 제1 영역(I)에 형성된 스트레서 라이너(134)의 제2 상면(TS2)의 높이보다 더 낮을 수 있다. 일부 실시예들에서, 제2 영역(II)에서 절연 라이너(142)의 제4 상면(TS4)과 스트레서 라이너(144)의 제5 상면(TS5)과의 높이 차이는 제1 영역(I)에서 절연 라이너(132)의 제1 상면(TS1)과 스트레서 라이너(134)의 제2 상면(TS2)과의 높이 차이보다 더 작을 수 있다.
제2 영역(II)에서, 제2 게이트 절연막(124B)은 상기 스트레서 라이너(144)를 덮는 부분에 제2 돌출부(PR2)를 포함할 수 있다. 상기 제2 게이트 라인(150B)은 상기 절연 라이너(142)의 제4 상면(TS4) 및 상기 스트레서 라이너(144)의 제5 상면(TS5)에 인접한 위치에서 상기 제2 게이트 절연막(124B)의 제2 돌출부(PR2)에 대면하는 부분에 상기 제2 돌출부(PR2)의 형상에 대응하는 형상을 가지는 리세스 표면부(150R2)를 포함할 수 있다.
제2 영역(II)에 형성된 제2 돌출부(PR2)의 크기는 제1 영역(I)에 형성된 제1 돌출부(PR1)의 크기보다 더 작을 수 있다.
상기 스트레서 라이너(144)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 스트레스 라이너(134)에 대하여 설명한 바와 대체로 유사하다. 일부 실시예들에서, 제2 영역(II)에 형성된 스트레서 라이너(144)의 두께는 제1 영역(I)에 형성된 스트레서 라이너(134)의 두께보다 더 작을 수 있다. 예를 들면, 제1 영역(I)에 형성된 스트레서 라이너(134)는 약 50 ∼ 100 Å의 두께를 가지고, 제2 영역(II)에 형성된 스트레서 라이너(144)는 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 스트레서 라이너(134, 144) 각각의 두께가 상기 예시한 바에 한정되는 것은 아니다.
예를 들면, 제1 영역(I)에 형성된 스트레서 라이너(134)는 제1 채널 영역(CH1)에 제1 응력을 인가함으로써 상기 제1 채널 영역(CH1)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 채널 영역(CH1)이 N 형 채널 영역인 경우 상기 스트레서 라이너(134)는 상기 제1 채널 영역(CH1)에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 스트레서 라이너(134)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 제2 영역(II)에 형성된 스트레서 라이너(144)는 제2 채널 영역(CH2)에 상기 제1 응력과 다른 제2 응력을 인가하는 물질로 형성될 수 있다. 상기 스트레서 라이너(144)는 상기 제2 채널 영역(CH2)에 제2 응력을 도입함으로써 상기 제2 채널 영역(CH2)에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 제2 채널 영역(CH2)이 P 형 채널 영역인 경우 상기 스트레서 라이너(144)는 상기 제2 채널 영역(CH2)에 압축 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 스트레서 라이너(144)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 제1 영역(I)에 형성된 스트레서 라이너(134) 및 제2 영역(II)에 형성된 스트레서 라이너(144)는 서로 동일한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 제1 영역(I)에 형성된 스트레서 라이너(134) 및 제2 영역(II)에 형성된 스트레서 라이너(144)는 서로 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 제1 영역(I)에 형성된 스트레서 라이너(134) 및 제2 영역(II)에 형성된 스트레서 라이너(144)는 동일 물질로 이루어지되, 인접해 있는 채널 영역에 서로 다른 응력을 인가하는 물질로 구성될 수 있다. 제1 영역(I)에 형성된 스트레서 라이너(134) 및 제2 영역(II)에 형성된 스트레서 라이너(144)는 각각 서로 다른 공정을 통해 형성된 막으로 이루어질 수 있다. 상기 스트레서 라이너(144)에 대한 보다 상세한 사항은 도 1a 및 도 1b를 참조하여 스트레스 라이너(134)에 대하여 설명한 바를 참조한다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 5b는 도 5a의 B - B' 선 단면도이다. 도 5a 및 도 5b에 있어서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(500)는 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 포함한다.
제1 영역(I)에서, 상기 기판(110)으로부터 복수의 제1 핀형 활성 영역(F1)이 돌출되어 있다. 상기 복수의 제1 핀형 활성 영역(F1)을 한정하는 복수의 제1 트렌치(T11) 내에는 절연 라이너(132), 스트레서 라이너(134), 및 제1 소자분리막(112A)이 차례로 형성되어 있다.
제2 영역(II)에서, 상기 기판(110)으로부터 복수의 제2 핀형 활성 영역(F2)이 돌출되어 있다. 상기 복수의 제2 핀형 활성 영역(F2)을 한정하는 복수의 제2 트렌치(T21) 내에는 절연 라이너(142) 및 제2 소자분리막(112B)이 차례로 형성되어 있다.
상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)은 기판(110) 상에서 Y 방향을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 제1 핀형 활성 영역(F1)과 상기 복수의 제2 핀형 활성 영역(F2)과의 사이에는 더미 핀형 활성 영역(FD)이 형성되어 있다. 상기 더미 핀형 활성 영역(FD)은 제1 영역(I)과 제2 영역(II)과의 경계를 따라 연장될 수 있다.
상기 더미 핀형 활성 영역(FD)은 상기 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)과 평행하게 연장될 수 있다. 일부 실시예들에서, 상기 복수의 제1 핀형 활성 영역(F1)과 상기 복수의 제2 핀형 활성 영역(F2)과 이들 사이에 개재된 더미 핀형 활성 영역(FD)은 상호 등 간격으로 서로 이격되어 배치될 수 있다.
제1 영역(I)에 형성된 복수의 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)은 상기 제1 핀형 활성 영역(F1)의 단축 방향 (X 방향)으로 제1 폭(W1)을 가질 수 있다. 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)은 상기 제2 핀형 활성 영역(F2)의 단축 방향 (X 방향)으로 상기 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다.
제1 영역(I)과 제2 영역(II)과의 경계를 따라 연장되는 상기 더미 핀형 활성 영역(FD)은 상기 더미 핀형 활성 영역(FD)의 높이 방향을 따라 연장되는 중심선(CL)을 기준으로 그 양 측벽의 단면 프로파일이 비대칭 형상을 가질 수 있다. 상기 더미 핀형 활성 영역(FD)의 상부는 단축 방향 (X 방향)으로 상기 제1 폭(W1)보다 작고 상기 제2 폭(W2)보다 큰 제3 폭(W3)을 가질 수 있다.
도 5a에는 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)이 각각 4 개씩 형성되어 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 제1 영역(I) 및 제2 영역(II)에서 제1 핀형 활성 영역(F1) 및 제2 핀형 활성 영역(F2)의 개수는 단일 또는 복수 개일 수 있으며, 필요에 따라 다양하게 선택될 수 있다.
상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 상에는 복수의 제1 및 제2 게이트 라인(150A, 150B)이 복수의 제1 핀형 활성 영역(F1) 및 복수의 제2 핀형 활성 영역(F2)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장될 수 있다.
상기 복수의 제1 및 제2 게이트 라인(150A, 150B) 중 일 직선 상에서 연장되는 하나의 제1 게이트 라인(150A) 및 하나의 제2 게이트 라인(150B)은 상기 더미 핀형 활성 영역(FD)의 상부 또는 상기 더미 핀형 활성 영역(FD)의 주위에서 상호 일체로 연결될 수 있다.
제1 영역(I)에서 상기 복수의 제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)과 복수의 제1 게이트 라인(150A)과의 사이에는 제1 인터페이스막(122A) 및 제1 게이트 절연막(124A)이 개재되어 있다. 제2 영역(II)에서 상기 복수의 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)과 복수의 제2 게이트 라인(150B)과의 사이에는 제2 인터페이스막(122B) 및 제2 게이트 절연막(124B)이 개재되어 있다.
상기 복수의 제1 및 제2 게이트 라인(150A, 150B) 중 일 직선을 따라 이웃하는 제1 및 제2 게이트 라인(150A, 150B) 하부에는 상호 일체로 연결된 제1 및 제2 게이트 절연막(124A, 124B)이 상기 일 직선을 따라 이웃하는 제1 및 제2 게이트 라인(150A, 150B)과 평행하게 연장될 수 있다.
제1 영역(I)에서, 상기 제1 게이트 절연막(124A) 중 절연 라이너(132) 및 스트레서 라이너(134) 각각의 단부의 상면을 덮는 부분에 복수의 제1 돌출부(PR1)를 포함한다. 제2 영역(II)에서, 상기 제2 게이트 절연막(124B)은 절연 라이너(142)의 단부의 상면 주위에 돌출부를 포함하지 않을 수 있다.
제1 영역(I)과 제2 영역(II)과의 경계를 따라 연장되는 상기 더미 핀형 활성 영역(FD)과 상기 더미 핀형 활성 영역(FD)을 덮는 제1 및 제2 게이트 라인(150A, 150B)과의 사이에는 더미 인터페이스막(122D)과, 더미 게이트 절연막(124D)이 개재될 수 있다. 상기 더미 게이트 절연막(124D)은 상기 제1 게이트 절연막(124A)과 제2 게이트 절연막(124B)이 상호 연결되는 부분을 포함할 수 있다. 상기 더미 게이트 절연막(124D)에는, 상기 더미 핀형 활성 영역(FD)의 상부에 점선 원으로 표시된 부분에서와 같이, 상기 제1 게이트 절연막(124A)의 제1 두께(TH1)와 상기 제2 게이트 절연막(124B)의 제2 두께(TH2)와의 차이에 대응하는 크기의 단차 부분(124S)이 포함될 수 있다. 도 5b에서는 상기 더미 게이트 절연막(124D)의 단차 부분(124S)이 더미 핀형 활성 영역(FD)의 상면에 근접하게 위치된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 5b에 예시한 바에 한정되지 않는다. 예를 들면, 상기 더미 게이트 절연막(124D)의 단차 부분(124S)은 더미 핀형 활성 영역(FD)의 측벽 위에 위치될 수도 있고, 상기 더미 핀형 활성 영역(FD)으로부터 벗어난 위치에 형성될 수도 있다.
상기 더미 핀형 활성 영역(FD)의 양측 하부 측벽 중 제1 영역(I)측의 하부 측벽은 제1 트렌치(T11)에 의해 한정되고, 제2 영역(II)측의 하부 측벽은 제2 트렌치(T21)에 의해 한정될 수 있다. 상기 더미 핀형 활성 영역(FD)의 양측 하부 측벽 중 제1 영역(I)측의 하부 측벽은 제1 트렌치(T11) 내에 형성된 절연 라이너(132), 스트레서 라이너(134), 및 제1 소자분리막(112A)에 의해 차례로 덮일 수 있다. 반면, 상기 더미 핀형 활성 영역(FD)의 양측 하부 측벽 중 제2 영역(II)측의 하부 측벽은 제2 트렌치(T21) 내에 형성된 절연 라이너(142) 및 제2 소자분리막(112B)에 의해 차례로 덮일 수 있다.
상기 더미 핀형 활성 영역(FD)의 양 측벽 중 제1 영역(I)측의 측벽 위에는 제1 게이트 절연막(124A)에 형성된 제1 돌출부(PR1)가 근접하게 위치되어, 상기 더미 핀형 활성 영역(FD)의 측벽을 덮고 있는 상기 절연 라이너(132) 및 스트레서 라이너(134) 각각의 단부의 상면이 상기 제1 돌출부(PR1)로 덮일 수 있다. 반면, 상기 더미 핀형 활성 영역(FD)의 양 측벽 중 제2 영역(II)측 측벽을 덮는 제2 게이트 절연막(124B)에는 돌출부가 형성되지 않을 수 있다. 이에 따라, 상기 더미 핀형 활성 영역(FD)의 양 측벽을 덮는 제1 게이트 절연막(124A)과 제2 게이트 절연막(124B)의 단면 형상이 상기 더미 핀형 활성 영역(FD)을 중심으로 서로 비대칭을 이루도록 배치될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자들을 설명하기 위한 도면으로서, 도 5a의 B - B' 선 단면에 대응하는 부분의 단면도이다. 도 6에 있어서, 도 1a 및 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6을 참조하면, 집적회로 소자(600)는 도 5a 및 도 5b에 예시한 집적회로 소자(500)와 대체로 동일한 구성을 가진다. 단, 도 6 예시한 집적회로 소자(600)는, 도 4에 예시한 집적회로 소자(400)와 유사하게, 제2 영역(II)에서 절연 라이너(142)와 제2 소자분리막(112B)과의 사이에 개재된 스트레서 라이너(144)를 더 포함한다.
집적회로 소자(600)에서, 제1 영역(I)의 구성은 도 5a 및 도 5b를 참조하여 설명한 바와 대체로 동일하다.
제2 영역(II)에서, 복수의 제2 핀형 활성 영역(F2)을 한정하는 복수의 제2 트렌치(T21) 내에는 절연 라이너(142), 스트레서 라이너(144), 및 제2 소자분리막(112B)이 차례로 형성되어 있다.
제1 영역(I)에 형성된 복수의 제1 핀형 활성 영역(F1A)과 제2 영역(II)에 형성된 복수의 제2 핀형 활성 영역(F2)과의 사이에는 더미 핀형 활성 영역(FD)이 형성되어 있다. 상기 더미 핀형 활성 영역(FD)은 제1 영역(I)과 제2 영역(II)과의 경계를 따라 연장될 수 있다.
상기 더미 핀형 활성 영역(FD)의 양측 하부 측벽 중 제1 영역(I)측 하부 측벽은 제1 트렌치(T11)에 의해 한정되고, 제2 영역(II)측 하부 측벽은 제2 트렌치(T21)에 의해 한정될 수 있다. 이에 따라, 상기 더미 핀형 활성 영역(FD)의 양측 하부 측벽 중 제1 영역(I)측 하부 측벽은 제1 트렌치(T11) 내에 형성된 절연 라이너(132), 스트레서 라이너(134), 및 제1 소자분리막(112A)에 의해 차례로 덮일 수 있다. 반면, 상기 더미 핀형 활성 영역(FD)의 양측 하부 측벽 중 제2 영역(II)측 하부 측벽은 제2 트렌치(T21) 내에 형성된 절연 라이너(142), 스트레서 라이너(144), 및 제2 소자분리막(112B)에 의해 차례로 덮일 수 있다.
제1 영역(I)에서, 상기 제1 게이트 절연막(124A) 중 절연 라이너(132) 및 스트레서 라이너(134) 각각의 단부의 상면을 덮는 부분에 복수의 제1 돌출부(PR1)를 포함한다. 제2 영역(II)에서, 상기 제2 게이트 절연막(124B) 중 절연 라이너(142) 및 스트레서 라이너(144) 각각의 단부의 상면을 덮는 부분에 제2 돌출부(PR2)를 포함한다. 제2 영역(II)에 형성된 제2 돌출부(PR2)의 크기는 제1 영역(I)에 형성된 제1 돌출부(PR1)의 크기보다 더 작을 수 있다.
상기 더미 핀형 활성 영역(FD)의 양 측벽 중 제1 영역(I)측 측벽에 인접한 위치에 제1 게이트 절연막(124A)에 형성된 제1 돌출부(PR1)가 배치될 수 있다. 상기 더미 핀형 활성 영역(FD)의 양 측벽 중 제1 영역(I)측 측벽을 덮고 있는 상기 절연 라이너(132) 및 스트레서 라이너(134) 각각의 단부의 상면이 상기 제1 돌출부(PR1)로 덮일 수 있다. 반면, 상기 더미 핀형 활성 영역(FD)의 양 측벽 중 제2 영역(II)측 측벽에 인접한 위치에 제2 게이트 절연막(124B)에 형성된 제2 돌출부(PR2)가 배치될 수 있다. 상기 더미 핀형 활성 영역(FD)의 양 측벽 중 제2 영역(II)측 측벽을 덮고 있는 상기 절연 라이너(142) 및 스트레서 라이너(144) 각각의 단부의 상면이 상기 제2 돌출부(PR2)로 덮일 수 있다. 상기 제1 돌출부(PR1)와 상기 제2 돌출부(PR2)와의 크기 차이로 인해, 상기 더미 핀형 활성 영역(FD)의 양 측벽을 덮는 제1 게이트 절연막(124A) 및 제2 게이트 절연막(124B)의 단면 형상이 상기 더미 핀형 활성 영역(FD)을 중심으로 서로 비대칭을 이루도록 배치될 수 있다.
도 7a 내지 도 7i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 7a 내지 도 7i를 참조하여, 도 3a 및 도 3b에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 7a 내지 도 7i에 있어서, 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 설명은 생략한다.
도 7a를 참조하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(110)을 준비한다. 상기 기판(110)의 제1 영역(I) 및 제2 영역(II) 위에 복수의 패드산화막 패턴(712) 및 복수의 마스크 패턴(714)을 형성한다.
상기 복수의 패드산화막 패턴(712) 및 복수의 마스크 패턴(714)은 기판(110) 상에서 일 방향 (Y 방향)을 따라 상호 평행하게 연장될 수 있다.
일부 실시예들에서, 상기 복수의 패드산화막 패턴(712)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(714)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 7b를 참조하면, 복수의 마스크 패턴(714)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 상기 기판(110)에 복수의 제1 및 제2 트렌치(T11, T21)를 형성한다. 상기 복수의 제1 및 제2 트렌치(T11, T21)가 형성됨에 따라, 상기 기판(110)으로부터 상기 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (Y 방향)으로 연장되는 제1 및 제2 예비 핀형 활성 영역(P1, P2)이 얻어질 수 있다.
도 7c를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 예비 핀형 활성 영역(P1, P2)의 노출 표면을 덮는 절연 라이너(132)를 형성한다.
상기 절연 라이너(132)는 상기 제1 예비 핀형 활성 영역(P1) 및 제2 예비 핀형 활성 영역(P2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 상기 절연 라이너(132)를 형성하는 동안 상기 제1 예비 핀형 활성 영역(P1) 및 제2 예비 핀형 활성 영역(P2)이 이들 표면으로부터 일부 두께만큼 산화에 의해 소모될 수 있다. 일부 실시예들에서, 상기 절연 라이너(132)는 열 산화 공정을 이용하여 형성될 수 있다. 다른 일부 실시예들에서, 상기 절연 라이너(132)는 H2 가스 및 O2 가스의 조합을 이용하는 ISSG (in-situ steam generation) 공정을 이용하여 형성될 수 있다. 그러나, 상기 절연 라이너(132)를 형성하기 위한 공정이 상기 예시한 공정들에만 한정되는 것은 아니다. 일부 실시예들에서, 상기 절연 라이너(132)는 약 10 ∼ 100 Å의 두께로 형성될 수 있다.
도 7d를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 절연 라이너(132) 위에 스트레서 라이너(134)를 형성한다.
상기 스트레서 라이너(134)는 상기 절연 라이너(132)를 컨포멀하게 덮도록 균일한 두께로 형성될 수 있다.
제1 영역(I)에 NMOS 트랜지스터를 형성하고자 하는 경우, 상기 스트레서 라이너(134)는 후속 공정에서 형성될 제1 핀형 활성 영역(F1) (도 3b 참조)의 제1 채널 영역(CH1)에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 상기 스트레서 라이너(134)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC, SiO2, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스트레서 라이너(134)는 약 10 ∼ 100 Å의 두께로 형성될 수 있다.
일부 실시예들에서, 상기 스트레서 라이너(134)를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있다.
도 7e를 참조하면, 기판(110) 상에 제2 영역(II)을 노출시키도록 제1 영역(I)을 덮는 마스크 패턴(720)을 형성하고, 제2 영역(II)에서 상기 스트레서 라이너(134) 및 절연 라이너(132)를 제거하여 제2 예비 핀형 활성 영역(P2)을 노출시킨다.
일부 실시예들에서, 제2 영역(II)에서 상기 스트레서 라이너(134) 및 절연 라이너(132)를 제거하기 위한 식각 공정이 수행되는 동안, 상기 제2 예비 핀형 활성 영역(P2)의 노출 표면으로부터 일부가 상기 식각 분위기에 의해 소모되어 상기 제2 예비 핀형 활성 영역(P2)의 폭이 감소될 수 있다.
도 7f를 참조하면, 제2 영역(II)에서 제2 예비 핀형 활성 영역(P2)의 노출 표면 위에 절연 라이너(142)를 형성한 후, 제1 영역(I)에 남아 있는 마스크 패턴(720)을 제거하여 제1 영역(I)에서 스트레스 라이너(134)를 노출시킨다.
상기 절연 라이너(142)는 상기 제2 예비 핀형 활성 영역(P2)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 일부 실시예들에서, 상기 절연 라이너(142)는 열 산화 공정을 이용하여 형성될 수 있다. 상기 절연 라이너(142)를 형성하는 동안 상기 제2 예비 핀형 활성 영역(P2)이 그 표면으로부터 일부 두께만큼 산화에 의해 소모될 수 있다. 다른 일부 실시예들에서, 상기 절연 라이너(142)는 H2 가스 및 O2 가스의 조합을 이용하는 ISSG 공정을 이용하여 형성될 수 있다. 그러나, 상기 절연 라이너(142)를 형성하기 위한 공정이 상기 예시한 공정들에만 한정되는 것은 아니다. 일부 실시예들에서, 상기 절연 라이너(142)는 약 10 ∼ 100 Å의 두께로 형성될 수 있다.
도 7g를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 트렌치(T11) 및 제2 트렌치(T21)를 채우는 예비 소자분리막(112P)을 형성한다.
상기 예비 소자분리막(112P)을 형성하기 위하여, 복수의 제1 트렌치(T11) 및 복수의 제2 트렌치(T21) 각각의 내부를 채우도록 산화물을 퇴적한 후, 상기 퇴적된 산화물이 고체화 (solidification) 및 치밀화 (densification)될 수 있도록 상기 예비 소자분리막(112P)을 어닐링(annealing)할 수 있다.
상기 예비 소자분리막(112P)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 예비 소자분리막(112P)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, 또는 TOSZ로 이루어질 수 있다.
상기 예비 소자분리막(112P)의 어닐링을 수행하기 위하여, 퍼니스(furnace) 또는 RTP (rapid thermal processing) 챔버를 이용할 수 있다. 예를 들면, 상기 예비 소자분리막(112P)의 어닐링은 RTP 챔버를 이용하여 약 700 ∼ 1100 ℃의 온도하에서 약 수 초 내지 약 수 분 동안 수행될 수 있다.
상기 예비 소자분리막(112P)을 어닐링하는 동안, 제1 영역(I) 및 제2 영역(II)에서 절연 라이너(132, 142) 중 일부 영역들의 산화가 진행되어 상기 절연 라이너(132, 142)의 일부 영역들의 두께가 증가할 수 있다. 특히, 상기 절연 라이너(132, 142) 중 제1 및 제2 예비 핀형 활성 영역(P1, P2)의 측벽을 덮고 있는 부분들은 상기 어닐링 분위기에 의한 영향을 더 쉽게 받게 되어 이들 부분에서의 산화에 의한 두께 증가량이 비교적 클 수 있다. 이 때, 상기 제1 예비 핀형 활성 영역(P1), 제2 예비 핀형 활성 영역(P2), 및 스트레서 라이너(134) 중 적어도 일부는 이들 각각의 표면으로부터 일부 두께만큼 산화에 의해 소모될 수 있다. 상기 절연 라이너(132, 142) 중 제1 및 제2 트렌치(T11, T21)의 저면을 덮고 있는 부분들에서는 상기 어닐링 분위기에 의한 영향을 비교적 적게 받을 수 있다. 이에 따라, 이들 부분에서의 상기 절연 라이너(132, 142)의 산화에 의한 두께 증가량이 비교적 작을 수 있다.
그 결과, 상기 예비 소자분리막(112P)을 어닐링한 후, 제1 영역(I)에서 절연 라이너(132)는 제1 예비 핀형 활성 영역(P1)과 상기 스트레서 라이너(134)와의 사이에 개재되고 제1 두께(D11)를 가지는 측벽 연장부(132W)와, 제1 트렌치(T11)의 저면과 상기 스트레서 라이너(134)와의 사이에 개재되고 상기 제1 두께(D11)보다 작은 제2 두께(D12)를 가지는 바닥 연장부(132B)를 포함하는 구조를 가지게 될 수 있다. 상기 제1 트렌치(T11) 내에서 상기 스트레서 라이너(134)는 대략 일정한 두께를 유지할 수 있다.
또한, 제2 영역(II)에서 절연 라이너(142)는 제2 예비 핀형 활성 영역(P2)과 상기 예비 소자분리막(112P)과의 사이에 개재되고 제1 두께(D21)를 가지는 측벽 연장부(142W)와, 상기 제2 트렌치(T21)의 저면과 상기 예비 소자분리막(112P)과의 사이에 개재되고 상기 제1 두께(D21)보다 작은 제2 두께(D22)를 가지는 바닥 연장부(142B)를 포함하는 구조를 가지게 될 수 있다.
상기 예비 소자분리막(112P)의 어닐링 공정을 수행한 후, 상기 예비 소자분리막(112P)을 상부로부터 일부 제거하여 복수의 마스크 패턴(714)의 상면이 노출되도록 할 수 있다.
도 7h를 참조하면, 제1 및 제2 예비 핀형 활성 영역(P1, P2) 각각의 상면과 측벽들이 노출되도록 복수의 마스크 패턴(714) 및 복수의 패드산화막 패턴(712)(도 7g 참조)을 제거하고, 예비 소자분리막(112P), 절연 라이너(132, 142), 및 스트레서 라이너(134) 각각의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다.
그 결과, 제1 영역(I) 및 제2 영역(II)에서 높이가 낮아진 제1 및 제2 소자분리막(112A, 112B)이 얻어지고, 제1 및 제2 예비 핀형 활성 영역(P1, P2)으로부터 제1 및 제2 핀형 활성 영역(F1, F2)이 얻어질 수 있다.
일부 실시예들에서, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
상기 복수의 마스크 패턴(714)이 실리콘 질화막으로 이루어진 경우, 상기 복수의 마스크 패턴(714)을 제거하기 위하여, 예를 들면 H3PO4를 사용하는 습식 식각 공정을 수행할 수 있다. 상기 복수의 패드산화막 패턴(712)을 제거하기 위하여, 예를 들면 DHF (diluted HF)를 사용하는 습식 식각 공정을 수행할 수 있다.
일부 실시예들에서, 상기 예비 소자분리막(112P)의 리세스 공정을 위하여, 에천트로서 NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용하는 습식 식각 공정, 또는 ICP (inductively coupled plasma), TCP (transformer coupled plasma), ECR (electron cyclotron resonance), RIE (reactive ion etch) 등과 같은 건식 식각 공정을 이용할 수 있다. 건식 식각에 의해 상기 예비 소자분리막(112P)의 리세스 공정을 수행하는 경우, CF4 등과 같은 불소 함유 가스, Cl2와 같은 염소 함유 가스, HBr 등을 이용할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 리세스 공정을 수행하는 동안, 제1 영역(I)과 제2 영역(II)에서 노출되는 제1 및 제2 예비 핀형 활성 영역(P1, P2) (도 7g 참조) 각각의 상부가 플라즈마 등의 식각 분위기 및/또는 후속의 세정 분위기에 노출될 수 있다. 그 결과, 식각, 산화 및/또는 세정에 노출되는 상기 제1 및 제2 예비 핀형 활성 영역(P1, P2) 각각의 상부에서는 이들의 외측 표면으로부터 일부가 소모되어, 도 7h에 예시한 바와 같이 상부의 폭이 감소된 제1 및 제2 핀형 활성 영역(F1, F2)이 얻어질 수 있다. 특히, 제2 핀형 활성 영역(F2)은 도 7e를 참조하여 설명한 식각 공정시 제2 예비 핀형 활성 영역(P2)의 외측 표면으로부터 일부가 소모된 상태에서 추가적으로 상기 리세스 공정을 거치게 되므로, 상기 제2 핀형 활성 영역(F2)의 상부의 폭은 상기 제1 핀형 활성 영역(F1)의 상부의 폭보다 더 작아질 수 있다.
제1 영역(I) 및 제2 영역(II)에서 상기 리세스 공정이 수행되는 동안 제1 트렌치(T11) 및 제2 트렌치(T21)의 중앙 부분 위에서는 그 주위 부분 위에서보다 상기 예비 소자분리막(112P)의 식각 소모량이 클 수 있다. 그 결과, 상기 리세스 공정이 수행된 후, 제1 영역(I)에서는 오목한 상면(112AT)을 가지는 제1 소자분리막(112A)이 얻어지고, 제2 영역(II)에서는 오목한 상면(112BT)을 가지는 제2 소자분리막(112B)이 얻어질 수 있다.
제1 영역(I)에 있는 스트레서 라이너(134)는 예비 소자분리막(112P)에 비해 상기 리세스 공정시의 식각 분위기에 의한 식각 선택비가 작을 수 있다. 그 결과, 상기 제1 소자분리막(112A)의 상면(112AT)보다 높은 레벨의 제2 상면(TS2)을 가지는 스트레서 라이너(134)가 남게 될 수 있다. 또한, 제1 영역(I)에서 제1 핀형 활성 영역(F1)과 스트레서 라이너(134)와의 사이에 개재된 절연 라이너(132)는 제1 핀형 활성 영역(F1)과 스트레서 라이너(134)와의 사이의 비교적 좁은 갭 내에 개재되어 있으므로 상기 예비 소자분리막(112P)의 리세스 공정시 식각 분위기에 의한 영향을 예비 소자분리막(112P)보다 적게 받을 수 있다. 그 결과, 상기 절연 라이너(132)의 식각 소모량은 상기 스트레서 라이너(134)의 식각 소모량보다는 클 수 있지만 예비 소자분리막(112P)의 식각 소모량보다는 작을 수 있다. 이에 따라, 리세스 공정이 완료된 후, 상기 절연 라이너(132)의 제1 상면(TS1)은 상기 스트레서 라이너(134)의 제2 상면(TS2)보다 낮고, 제1 소자분리막(112A)의 상면(112AT)보다 높은 레벨이 될 수 있다.
반면, 제2 영역(II)에서는 상기 리세스 공정시 예비 소자분리막(112P)과 절연 라이너(142)의 식각 소모량이 유사하거나 식각 소모량 차이가 매우 작을 수 있다. 이에 따라, 제2 소자분리막(112B)의 상면(112BT)은 상기 절연 라이너(142)의 제3 상면(TS3)으로부터 단차 없이 연속적으로 연장될 수 있다.
일부 실시예들에서, 제1 영역(I) 및 제2 영역(II)에서 노출된 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부에 문턱 전압 조절용 불순물 이온 주입 공정이 수행될 수 있다. 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 상기 제1 영역(I) 및 제2 영역(II) 중 NMOS 트랜지스터가 형성되는 영역에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터가 형성되는 영역에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 7i를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 노출된 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 노출된 표면을 덮는 제1 및 제2 인터페이스막(122A, 122B), 제1 및 제2 게이트 절연막(124A, 124B), 및 제1 및 제2 게이트 라인(150A, 150B)과, 제1 및 제2 소스/드레인 영역(162A, 162B)(도 3a 참조)을 형성하여 도 3a 및 도 3b에 예시한 집적회로 소자(300)를 제조할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 인터페이스막(122A, 122B), 상기 제1 및 제2 게이트 절연막(124A, 124B), 및 상기 제1 및 제2 게이트 라인(152, 154)을 형성하는 데 있어서 RPG (replacement poly-gate) 공정을 이용할 수 있다. 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 상부는 각각 제1 및 제2 채널 영역(CH1, CH2)이 될 수 있다.
제1 영역(I) 및 제2 영역(II)에서 서로 다른 두께를 가지는 제1 및 제2 게이트 절연막(124A, 124B)을 형성하기 위하여, 먼저 제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 노출된 표면을 덮는 제1 및 제2 인터페이스막(122A, 122B)을 형성한 후, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 인터페이스막(122A, 122B)의 상부로부터 제1 소자분리막(112A) 및 제2 소자분리막(112B) 각각의 상부까지 연속적으로 연장되는 제1 게이트 절연막(124A)을 형성할 수 있다. 그 후, 제2 영역(II)에서만 선택적으로 상기 제1 게이트 절연막(124A)의 상면으로부터 일부 두께만큼 제거하여 두께가 낮아진 제2 게이트 절연막(124B)을 형성할 수 있다.
제1 영역(I)에 형성되는 제1 게이트 절연막(124A)은 절연 라이너(132)의 제1 상면(TS1) 및 스트레서 라이너(134)의 제2 상면(TS2)을 덮는 부분에 제1 돌출부(PR1)를 포함하도록 형성될 수 있다. 상기 제1 게이트 절연막(124A)을 형성하는 동안 절연 라이너(132)의 제1 상면(TS1), 스트레서 라이너(134)의 제2 상면(TS2), 및 제1 소자분리막(112A)의 상면(112AT)의 단차 차이로 인해 상기 제1 돌출부(PR1)가 형성될 수 있다. 상기 제1 돌출부(PR1)는 상기 제1 핀형 활성 영역(F1)을 중심으로 그 양 측에 각각 배치될 수 있다. 상기 제1 게이트 라인(150A)은 상기 절연 라이너(132)의 제1 상면(TS1) 및 상기 스트레서 라이너(134)의 제2 상면(TS2)에 인접한 위치에서 상기 제1 게이트 절연막(124A)의 제1 돌출부(PR1)에 대면하는 부분에 상기 제1 돌출부(PR1)의 형상에 대응하는 형상을 가지는 리세스 표면부(150R1)를 포함하도록 형성될 수 있다.
제2 영역(II)에서는 제2 소자분리막(112B)의 상면(112BT)과 절연 라이너(142)의 제3 상면(TS3)과의 사이에 단차가 거의 없을 수 있다. 이에 따라, 상기 제2 게이트 절연막(124B) 중 제2 소자분리막(112B)의 상면(112BT)과 절연 라이너(142)의 제3 상면(TS3)과의 사이의 경계 부분 위에 연장되는 부분에서 돌출부가 형성되지 않을 수 있다.
도 7a 내지 도 7i를 참조하여 설명한 집적회로 소자(300)의 제조 방법에 따르면, 서로 다른 도전형의 채널 영역을 가지는 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2)의 하부 측벽을 덮는 라이너들의 구성이 서로 다르고, 상기 제1 및 제2 핀형 활성 영역(F1, F2)의 제1 및 제2 채널 영역(CH1, Ch2) 및 상기 라이너들 각각의 단부의 상면을 덮는 제1 및 제2 게이트 절연막(124A, 124B)의 형상이 서로 다르게 형성된다. 이에 따라, 기판 상의 복수의 영역에 서로 다른 도전형의 채널 영역을 가지는 고도로 스케일링된 핀 전계효과 트랜지스터들을 형성할 때, 각 영역에 형성되는 트랜지스터들 각각의 요구되는 특성에 최적화된 동작 특성을 얻을 수 있으며, 트랜지스터의 퍼포먼스를 향상시킬 수 있다.
도 7a 내지 도 7i를 참조하여 도 3a 및 도 3b에 예시한 집적회로 소자(300)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법을 이용하여 본 명세서에서 예시하는 다양한 구조를 가지는 집적회로 소자들, 예를 들면, 도 1a 및 도 1b에 예시한 집적회로 소자(100), 도 2에 예시한 집적회로 소자(200), 도 4에 예시한 집적회로 소자(400), 도 5a 및 도 5b에 예시한 집적회로 소자(500), 및 도 6에 예시한 집적회로 소자(600), 또는 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 용이하게 구현할 수 있다.
예를 들면, 도 2에 예시한 집적회로 소자(200)를 제조하기 위하여, 먼저 기판(110)에 쉘로우 트렌치(ST)를 형성한 후, 도 7a 및 도 7b를 참조하여 설명한 바와 유사한 방법으로 딥 트렌치(DT)를 형성하여 한 쌍의 핀형 활성 영역(FA)을 정의할 수 있다. 그 후, 도 7c 내지 도 7h를 참조하여 제1 영역(I)에 대하여 설명한 바와 유사한 방법으로 상기 쉘로우 트렌치(ST) 및 딥 트렌치(DT) 내에 절연 라이너(132), 스트레서 라이너(134), 및 소자분리막(112)을 형성할 수 있다. 이 때, 상기 쉘로우 트렌치(ST) 내에 형성되는 절연 라이너(132)는 상기 쉘로우 트렌치(ST)의 측벽을 덮는 부분의 두께와 상기 쉘로우 트렌치(ST)의 저면을 덮는 부분의 두께가 대략 동일하게 되도록 형성될 수 있다. 이에 따라, 도 2에 예시한 바와 같이, 상기 절연 라이너(132) 중 상기 쉘로우 트렌치(ST)의 저면을 덮는 부분의 제3 두께(D3)는 상기 절연 라이너(132) 중 상기 딥 트렌치(DT)의 저면을 덮는 바닥 연장부(132B)의 제2 두께(D2)보다 더 클 수 있다.
도 2에 예시한 집적회로 소자(200)의 제조 공정에서 상기 쉘로우 트렌치(ST)의 저면을 덮는 부분의 제3 두께(D3)가 딥 트렌치(DT)의 저면을 덮는 바닥 연장부(132B)의 제2 두께(D2)보다 더 크게 되도록 하기 위하여, 도 7g를 참조하여 설명한 예비 소자분리막(112P)의 어닐링 공정 조건, 상기 쉘로우 트렌치(ST) 및 딥 트렌치(DT)의 사이즈 등을 제어할 수 있다. 예를 들면, 상기 쉘로우 트렌치(ST) 및 딥 트렌치(DT)의 폭 방향 (X 방향)에서, 상기 쉘로우 트렌치(ST)의 저면은 상기 딥 트렌치(DT)의 저면보다 더 작은 폭을 가질 수 있다. 이 경우, 상기 예비 소자분리막(112P)의 어닐링 공정이 수행되는 동안, 상기 쉘로우 트렌치(ST)의 저면에서는 딥 트렌치(DT)의 경우에 비해 좁은 공간에서 절연 라이너(132)의 산화가 진행되고, 이에 따라 상기 쉘로우 트렌치(ST)의 저부에서는 상기 절연 라이너(132) 중 상기 쉘로우 트렌치(ST)의 저면을 덮는 부분에서뿐 만 아니라 측벽을 덮는 부분에서 산화에 의한 두께 증가가 동시에 이루어질 수 있다. 이에 따라, 비교적 좁은 공간을 한정하는 상기 쉘로우 트렌치(ST)의 저면측에서 상기 절연 라이너(132)의 두께가 상기 딥 트렌치(DT)의 경우에 비해 더 커질 수 있다.
도 4에 예시한 집적회로 소자(400)를 제조하기 위하여, 도 7a 내지 도 7f를 참조하여 설명한 바와 같이 제2 영역(II)에서 노출된 제2 예비 핀형 활성 영역(P2)의 노출 표면 위에 절연 라이너(142)를 형성하는 공정까지 수행한 후, 제1 영역(I)에 남아 있는 마스크 패턴(720)을 제거하기 전에, 제2 영역(II)에서 상기 절연 라이너(142) 위에 스트레서 라이너(144)를 형성하는 공정을 더 수행할 수 있다.
상기 스트레서 라이너(144)는 상기 스트레서 라이너(134)와 동일한 물질로 이루어질 수도 있고 서로 다른 물질로 이루어질 수도 있다. 단, 상기 스트레서 라이너(144)는 제1 영역(I)에 형성되는 스트레서 라이너(134)의 두께보다 더 작은 두께를 가지도록 형성될 수 있다. 이와 같이 형성함으로써, 도 7h를 참조하여 설명한 바와 같이 예비 소자분리막(112P)의 리세스 공정을 수행한 후, 제2 영역(II)에 형성된 스트레서 라이너(144)의 제5 상면(TS5)의 제5 높이(H5)는 제1 영역(I)에 형성된 스트레서 라이너(134)의 제2 상면(TS2)의 높이보다 더 작게 될 수 있으며, 제2 영역(II)에서 절연 라이너(142)의 제4 상면(TS4)과 스트레서 라이너(144)의 제5 상면(TS5)과의 높이 차이가 제1 영역(I)에서 절연 라이너(132)의 제1 상면(TS1)과 스트레서 라이너(134)의 제2 상면(TS2)과의 높이 차이보다 더 작아질 수 있다. 그 결과, 도 7i를 참조하여 설명하는 바와 유사한 방법으로 제2 영역(II)에 제2 게이트 절연막(124B)을 형성할 때, 도 4에 예시한 바와 같이 상기 절연 라이너(142)의 제4 상면(TS4) 및 상기 스트레서 라이너(144)의 제5 상면(TS5)을 덮는 제2 돌출부(PR2)가 형성될 수 있다. 그리고, 제2 게이트 라인(150B)에는 상기 제2 돌출부(PR2)에 대면하는 부분에 상기 제2 돌출부(PR2)의 형상에 대응하는 형상을 가지는 리세스 표면부(150R2)가 형성될 수 있다.
이상, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들을 구체적인 예를 들어 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 상술한 바로부터, 도 1a 내지 도 6에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 8을 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
상기 로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1010) 및 상기 메모리 영역(1020)은 도 1a 내지 도 6에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 메모리 영역(1020)은 도 1a 내지 도 4에 예시한 집적회로 소자(100, 200, 300, 400) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
도 9를 참조하면, 상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1 내지 도 6에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
112: 소자분리막, 122: 인터페이스막, 124: 게이트 절연막, 132: 절연 라이너, 132B: 바닥 연장부, 132W: 측벽 연장부, 134: 스트레서 라이너, 150: 게이트 라인.

Claims (20)

  1. 기판 상에 돌출된 핀형 활성 영역과,
    상기 핀형 활성 영역의 하부 측벽을 순차적으로 덮는 복수의 라이너와,
    상기 복수의 라이너를 사이에 두고 상기 핀형 활성 영역의 상기 하부 측벽을 덮는 소자분리막과,
    상기 핀형 활성 영역의 채널 영역, 상기 복수의 라이너, 및 상기 소자분리막을 덮도록 연장되고, 상기 복수의 라이너를 덮는 부분에 돌출부를 포함하는 게이트 절연막을 포함하고,
    상기 복수의 라이너는 서로 다른 물질로 이루어지는 절연 라이너 및 스트레서 라이너를 포함하고, 상기 스트레서 라이너는 상기 소자분리막에 접하고, 상기 스트레서 라이너와 상기 소자분리막이 만나는 부분에서 상기 스트레서 라이너는 상기 소자분리막의 상면보다 더 높이 돌출되어 있고, 상기 게이트 절연막의 상기 돌출부는 상기 스트레서 라이너의 상면 및 상부 측벽에 접하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 절연 라이너는 상기 핀형 활성 영역의 상기 하부 측벽에 접하고 상기 기판으로부터 제1 높이의 제1 상면을 가지고,
    상기 스트레서 라이너는 상기 절연 라이너를 사이에 두고 상기 핀형 활성 영역의 상기 하부 측벽으로부터 이격되어 있고, 상기 기판으로부터 상기 제1 높이보다 더 높은 제2 높이의 제2 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 기판은 상기 핀형 활성 영역을 한정하는 트렌치를 포함하고,
    상기 절연 라이너는 상기 트렌치 내에서 상기 핀형 활성 영역과 상기 스트레서 라이너와의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 트렌치의 저면과 상기 스트레서 라이너와의 사이에 개재되는 바닥 연장부를 포함하고,
    상기 측벽 연장부의 제1 두께는 상기 바닥 연장부의 제2 두께보다 더 큰 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 소자분리막은 상기 기판의 반대측에 오목한 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 소자분리막은 상기 복수의 라이너로부터 상기 소자분리막의 상면의 중앙부를 향하여 연장되는 경사면을 포함하고,
    상기 경사면은 상기 상면의 중앙부에 가까워질수록 상기 기판까지의 수직 거리가 짧아지는 것을 특징으로 하는 집적회로 소자.
  6. 기판 상에 돌출되고 제1 방향으로 상호 평행하게 연장되는 한 쌍의 핀형 활성 영역과,
    상기 한 쌍의 핀형 활성 영역의 하부 측벽을 순차적으로 덮는 복수의 라이너와,
    상기 복수의 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역의 상기 하부 측벽을 덮는 소자분리막과,
    상기 한 쌍의 핀형 활성 영역 각각의 채널 영역, 상기 복수의 라이너, 및 상기 소자분리막을 덮도록 연장되고, 상기 복수의 라이너를 덮는 부분에 복수의 돌출부를 포함하는 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 한 쌍의 핀형 활성 영역 각각의 채널 영역과 상기 복수의 라이너와, 상기 소자분리막을 덮고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 라인을 포함하고,
    상기 복수의 라이너는 서로 다른 물질로 이루어지는 절연 라이너 및 스트레서 라이너를 포함하고, 상기 스트레서 라이너는 상기 소자분리막에 접하고, 상기 스트레서 라이너와 상기 소자분리막이 만나는 부분에서 상기 스트레서 라이너는 상기 소자분리막의 상면보다 더 높이 돌출되어 있고, 상기 게이트 절연막의 상기 복수의 돌출부는 각각 상기 스트레서 라이너의 상면 및 상부 측벽에 접하는 것을 특징으로 하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 절연 라이너는 상기 한 쌍의 핀형 활성 영역 각각의 상기 하부 측벽에 접하고 상기 기판으로부터 제1 높이의 제1 상면을 가지고,
    상기 스트레서 라이너는 상기 절연 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역 각각의 상기 하부 측벽으로부터 이격되어 있고, 상기 기판으로부터 상기 제1 높이보다 더 높은 제2 높이의 제2 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  8. 제6항에 있어서,
    상기 기판은 상기 한 쌍의 핀형 활성 영역의 사이에 형성되고 제1 레벨의 제1 저면을 가지는 쉘로우 트렌치와, 상기 한 쌍의 핀형 활성 영역의 일 측에 형성되고 상기 제1 레벨보다 낮은 제2 레벨의 제2 저면을 가지는 딥 트렌치를 포함하고,
    상기 절연 라이너는 상기 딥 트렌치 내에서 상기 한 쌍의 핀형 활성 영역 중 선택된 하나의 핀형 활성 영역의 하부 측벽에 접하고,
    상기 스트레서 라이너는 상기 딥 트렌치 내에서 상기 절연 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역으로부터 이격되어 있고,
    상기 절연 라이너는 상기 선택된 하나의 핀형 활성 영역과 상기 스트레서 라이너와의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 딥 트렌치의 저면과 상기 스트레서 라이너와의 사이에 개재되는 바닥 연장부를 포함하고,
    상기 측벽 연장부의 제1 두께는 상기 바닥 연장부의 제2 두께보다 더 큰 것을 특징으로 하는 집적회로 소자.
  9. 제8항에 있어서,
    상기 소자분리막은 상기 쉘로우 트렌치를 채우는 제1 소자분리막과, 상기 딥 트렌치를 채우는 제2 소자분리막을 포함하고,
    상기 제1 소자분리막 및 상기 제2 소자분리막 중 적어도 하나는 상기 복수의 라이너로부터의 거리가 멀어질수록 레벨이 낮아지도록 오목한 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  10. 제6항에 있어서,
    상기 기판은 상기 한 쌍의 핀형 활성 영역의 사이에 형성되고 제1 레벨의 제1 저면을 가지는 쉘로우 트렌치와, 상기 한 쌍의 핀형 활성 영역의 일 측에 형성되고 상기 제1 레벨보다 낮은 제2 레벨의 제2 저면을 가지는 딥 트렌치를 포함하고,
    상기 절연 라이너는 상기 쉘로우 트렌치 및 상기 딥 트렌치 내에서 상기 한 쌍의 핀형 활성 영역 각각의 하부 측벽에 접하고,
    상기 스트레서 라이너는 상기 쉘로우 트렌치 및 상기 딥 트렌치 내에서 상기 절연 라이너를 사이에 두고 상기 한 쌍의 핀형 활성 영역으로부터 이격되어 있고,
    상기 절연 라이너 중 상기 쉘로우 트렌치의 저면을 덮는 제1 부분의 두께는 상기 절연 라이너 중 상기 딥 트렌치의 저면을 덮는 제2 부분의 두께보다 더 큰 것을 특징으로 하는 집적회로 소자.
  11. 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 도전형의 제1 채널 영역을 가지는 제1 핀형 활성 영역과,
    상기 제1 영역에서 상기 제1 핀형 활성 영역의 하부 측벽을 순차적으로 덮는 복수의 라이너와,
    상기 제1 영역에서 상기 복수의 라이너를 사이에 두고 상기 제1 핀형 활성 영역의 상기 하부 측벽을 덮는 제1 소자분리막과,
    상기 제1 영역에서 상기 제1 핀형 활성 영역의 제1 채널 영역, 상기 복수의 라이너, 및 상기 제1 소자분리막을 덮도록 연장되고, 상기 복수의 라이너를 덮는 부분에 제1 돌출부를 포함하는 제1 게이트 절연막과,
    상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 제2 도전형의 제2 채널 영역을 가지는 제2 핀형 활성 영역과,
    상기 제2 영역에서 상기 제2 핀형 활성 영역의 하부 측벽을 덮는 제2 소자분리막과,
    상기 제2 영역에서 상기 제2 핀형 활성 영역의 제2 채널 영역 및 상기 제2 소자분리막을 덮도록 연장되는 제2 게이트 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 핀형 활성 영역 위에서 제1 두께를 가지고,
    상기 제2 게이트 절연막은 상기 제2 핀형 활성 영역 위에서 상기 제1 두께보다 작은 제2 두께를 가지는 것을 특징으로 하는 집적회로 소자.
  13. 제11항에 있어서,
    상기 제1 영역에서 상기 복수의 라이너는 서로 다른 물질로 이루어지는 제1 절연 라이너 및 제1 스트레서 라이너를 포함하고,
    상기 제1 절연 라이너는 상기 제1 핀형 활성 영역의 상기 하부 측벽에 접하고 상기 기판으로부터 제1 높이의 제1 상면을 가지고,
    상기 제1 스트레서 라이너는 상기 제1 절연 라이너를 사이에 두고 상기 제1 핀형 활성 영역의 상기 하부 측벽으로부터 이격되어 있고, 상기 기판으로부터 상기 제1 높이보다 더 높은 제2 높이의 제2 상면을 가지는 것을 특징으로 하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 기판은 상기 제1 영역에서 상기 제1 핀형 활성 영역을 한정하는 제1 트렌치를 포함하고,
    상기 제1 절연 라이너는 상기 제1 트렌치 내에서 상기 제1 핀형 활성 영역과 상기 제1 스트레서 라이너와의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 제1 트렌치의 저면과 상기 제1 스트레서 라이너와의 사이에 개재되는 바닥 연장부를 포함하고,
    상기 제1 절연 라이너의 측벽 연장부의 제1 두께는 상기 제1 절연 라이너의 바닥 연장부의 제2 두께보다 더 큰 것을 특징으로 하는 집적회로 소자.
  15. 제13항에 있어서,
    상기 제2 영역에서 상기 제2 핀형 활성 영역과 상기 제2 소자분리막과의 사이에서 상기 제2 핀형 활성 영역의 하부 측벽을 덮는 제2 절연 라이너를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  16. 제15항에 있어서,
    상기 기판은 상기 제2 영역에서 상기 제2 핀형 활성 영역을 한정하는 제2 트렌치를 포함하고,
    상기 제2 절연 라이너는 상기 제2 트렌치 내에서 상기 제2 핀형 활성 영역과 상기 제2 소자분리막과의 사이에 개재되는 측벽 연장부와, 상기 측벽 연장부에 일체로 연결되고 상기 제2 트렌치의 저면과 상기 제2 소자분리막과의 사이에 개재되는 바닥 연장부를 포함하고,
    상기 제2 절연 라이너의 측벽 연장부의 제3 두께는 상기 제2 절연 라이너의 바닥 연장부의 제4 두께보다 더 큰 것을 특징으로 하는 집적회로 소자.
  17. 제15항에 있어서,
    상기 제2 영역에서 상기 제2 절연 라이너와 상기 제2 소자분리막과의 사이에 개재된 제2 스트레서 라이너를 더 포함하고,
    상기 제2 절연 라이너는 상기 기판으로부터 제4 높이의 제4 상면을 가지고,
    상기 제2 스트레서 라이너는 상기 기판으로부터 상기 제4 높이보다 더 높은 제5 높이의 제5 상면을 가지고,
    상기 제4 상면과 상기 제5 상면과의 높이 차이는 상기 제1 상면과 상기 제2 상면과의 높이 차이보다 더 작은 것을 특징으로 하는 집적회로 소자.
  18. 기판 상에 돌출된 핀형 활성 영역과,
    상기 핀형 활성 영역 중 제1 하부 측벽을 덮는 제1 라이너와,
    상기 제1 라이너를 사이에 두고 상기 핀형 활성 영역의 제1 하부 측벽을 덮는 제1 소자분리막과,
    상기 핀형 활성 영역 중 상기 제1 하부 측벽의 반대측인 제2 하부 측벽을 덮는 제2 라이너와,
    상기 제2 라이너를 사이에 두고 상기 핀형 활성 영역의 제2 하부 측벽을 덮는 제2 소자분리막과,
    상기 핀형 활성 영역, 상기 제1 라이너, 및 상기 제1 소자분리막을 덮도록 연장되고, 상기 제1 라이너를 덮는 부분에 제1 돌출부를 포함하는 제1 게이트 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 핀형 활성 영역, 상기 제2 라이너, 및 상기 제2 소자분리막을 덮도록 연장되고 상기 제1 게이트 절연막과 일체로 연결된 제2 게이트 절연막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  20. 제19항에 있어서,
    상기 핀형 활성 영역을 중심으로 상기 제1 게이트 절연막의 형상과 상기 제2 게이트 절연막의 형상이 비대칭인 것을 특징으로 하는 집적회로 소자.
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