KR20210047408A - 반도체 소자 및 이의 제조 방법 - Google Patents

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KR20210047408A
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김성수
나채호
남웅식
노동현
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract

본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 및 제2 활성 패턴들은 제1 방향으로 서로 인접하고, 상기 제1 및 제2 활성 패턴들 사이에 제1 트렌치가 정의되며; 기판 상의 제3 활성 패턴 및 제4 활성 패턴, 상기 제3 및 제4 활성 패턴들은 상기 제1 방향으로 서로 인접하고, 상기 제3 및 제4 활성 패턴들 사이에 제2 트렌치가 정의되며; 상기 제1 트렌치를 채우는 제1 소자 분리막; 및 상기 제2 트렌치를 채우는 제2 소자 분리막을 포함하되, 상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 크고, 상기 제2 소자 분리막은, 그의 상면으로부터 돌출된 제1 돌출부 및 제2 돌출부를 포함할 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상의 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 및 제2 활성 패턴들은 제1 방향으로 서로 인접하고, 상기 제1 및 제2 활성 패턴들 사이에 제1 트렌치가 정의되며; 기판 상의 제3 활성 패턴 및 제4 활성 패턴, 상기 제3 및 제4 활성 패턴들은 상기 제1 방향으로 서로 인접하고, 상기 제3 및 제4 활성 패턴들 사이에 제2 트렌치가 정의되며; 상기 제1 트렌치를 채우는 제1 소자 분리막; 및 상기 제2 트렌치를 채우는 제2 소자 분리막을 포함하되, 상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 크고, 상기 제2 소자 분리막은, 그의 상면으로부터 돌출된 제1 돌출부 및 제2 돌출부를 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 활성 영역을 포함하는 기판; 상기 기판 상에 제공되어 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 활성 패턴들은 제1 방향으로 배열되고, 상기 활성 패턴들의 상부들에 제공된 소스/드레인 패턴들; 상기 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들, 상기 게이트 전극들은 상기 제1 방향에 교차하는 제2 방향으로 배열되고; 및 상기 소스/드레인 패턴들 및 상기 게이트 전극들을 덮는 층간 절연막을 포함하되, 상기 활성 패턴들은, 상기 제1 방향으로 서로 인접하는 제1 활성 패턴 및 제2 활성 패턴, 및 상기 제1 방향으로 서로 인접하는 제3 활성 패턴 및 제4 활성 패턴을 포함하고, 상기 소자 분리막은, 상기 제1 및 제2 활성 패턴들 사이의 제1 소자 분리막, 및 상기 제3 및 제4 활성 패턴들 사이의 제2 소자 분리막을 포함하며, 상기 제1 소자 분리막의 상기 제1 방향으로의 폭은, 상기 제2 소자 분리막의 상기 제1 방향으로의 폭보다 크고, 상기 제2 소자 분리막은, 그의 상면으로부터 돌출된 제1 돌출부 및 제2 돌출부를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 활성 패턴을 정의하는 제1 트렌치 및 제2 트렌치를 형성하는 것; 상기 제1 트렌치 및 상기 제2 트렌치 상에 제1 절연막을 형성하는 것; 상기 제1 절연막 상에 라이너막을 형성하는 것; 상기 라이너막 상에 제2 절연막을 형성하는 것; 및 상기 제2 절연막을 리세스하여, 상기 제1 트렌치 내에 제1 소자 분리막 및 상기 제2 트렌치 내에 제2 소자 분리막을 형성하는 것을 포함하되, 상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 크고, 상기 제2 소자 분리막은, 상기 라이너막이 잔류하여 형성된 제1 돌출부 및 제2 돌출부를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 소자 분리막을 형성함에 있어 절연막 상부에 라이너막을 증착시킴으로써, 상대적으로 폭의 크기가 큰 소자 분리막에 대해서도 막질 강건화 능력(Wet etch resistivity)을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 순서도이다.
도 2a 내지 도 2e는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도들이다.
도 3 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 4 및 도 6a는 각각 도 3 및 도 5의 A-A'선에 따른 단면도들이다.
도 6b는 도 5의 B-B'선에 따른 단면도들이다.
도 6c는 도 5의 C-C'선에 따른 단면도들이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 8a 내지 도 8c는 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도들이다.
도 10, 도 12, 도 14 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이다.
도 11b, 도 13b, 도 15b, 도 17b는 각각 도 10, 도 12, 도 14 및 도 16 의 B-B'선에 따른 단면도들이다.
도 13c, 도 15c 및 도 17c는 각각 도 12, 도 14 및 도 16의 C-C'선에 따른 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 19a 내지 도 19c는 각각 도 18의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 21a 내지 도 21b는 각각 도 20의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 순서도이다. 도 2a 내지 도 2e는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도들이다.
도 1 및 도 2a를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)이 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있고, 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이에 제2 트렌치(TR2)가 형성될 수 있다(S10). 제2 트렌치(TR2)의 제1 방향(D1)으로의 폭(W2)은 제1 트렌치(TR1)의 제1 방향(D1)으로의 폭(W1)보다 클 수 있다.
도 1 및 도 2b를 참조하면, 제1 트렌치(TR1) 및 제2 트렌치(TR2) 상에 제1 절연막(IL1)이 형성될 수 있다(S20). 제1 절연막(IL1)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제1 절연막(IL1)은 화학적 기상 증착(CVD) 공정에 의해 형성될 수 있다.
도 1 및 도 2c를 참조하면, 제1 절연막(IL1) 상에 라이너막(LIN)이 형성될 수 있다(S30). 라이너막(LIN)은 다결정(Polycrystalline) 실리콘 또는 비정질(Amorphous) 실리콘을 포함할 수 있다. 라이너막(LIN)은 화학적 기상 증착(CVD) 공정에 의해 형성될 수 있다.
도 1 및 도 2d를 참조하면, 라이너막(LIN) 상에 제2 절연막(IL2)이 형성될 수 있다(S40). 제2 절연막(IL2)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제2 절연막(IL2)은 화학적 기상 증착(CVD) 공정에 의해 형성될 수 있다.
도 1 및 도 2e를 참조하면, 제2 절연막(IL2)을 형성한 후, 기판(100)에 대해 열처리 공정이 수행될 수 있다(S50). 예를 들어, 상기 열처리 공정으로는, 급속 열처리 공정(RTA; Rapid Thermal Annealing)이 수행될 수 있다.
상기 열처리 공정을 수행한 후, 제2 절연막(IL2) 상에 식각 공정을 수행하여 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)을 형성할 수 있다(S60). 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)은 이방성 및/또는 등방성 식각에 의해 형성될 수 있다. 제1 소자 분리막(ST1)은 제1 트렌치(TR1) 내에 형성될 수 있으며, 제2 소자 분리막(ST2)은 제2 트렌치(TR2) 내에 형성될 수 있다. 다시 말하면, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 제1 소자 분리막(ST1)이 형성될 수 있고, 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이에 제2 소자 분리막(ST2)이 형성될 수 있다. 제2 소자 분리막(ST2)의 제1 방향(D1)으로의 폭(T2)은, 제1 소자 분리막(ST1)의 제1 방향(D1)으로의 폭(T1)보다 클 수 있다.
예를 들어, 제1 소자 분리막(ST1)의 종횡비는 제2 소자 분리막(ST2)의 종횡비보다 클 수 있다. 일 예로, 제1 소자 분리막(ST1)의 종횡비는 25 내지 100일 수 있고, 제2 소자 분리막(ST2)의 종횡비는 1 내지 20일 수 있다. 여기서, 제1 소자 분리막(ST1)의 종횡비는, 제1 소자 분리막(ST1)의 제1 방향(D1)으로의 최대 폭에 대한 제1 소자 분리막(ST1)의 상면에서 그의 바닥면까지의 거리의 비일 수 있다. 제2 소자 분리막(ST2)의 종횡비는, 제2 소자 분리막(ST2)의 제1 방향(D1)으로의 최대 폭에 대한 제2 소자 분리막(ST2)의 상면에서 그의 바닥면까지의 거리의 비일 수 있다.
도 2e에 도시된 바와 같이, 식각 공정이 수행됨에 따라, 제1 절연막(IL1), 라이너막(LIN) 및 제2 절연막(IL2)의 경계가 사라질 수 있다. 구체적으로, 라이너막(LIN)이 다결정(Polycrystalline) 실리콘 또는 비정질(Amorphous) 실리콘을 포함하는 경우, 식각 공정이 진행됨에 따라 상기 다결정 실리콘 또는 비정질 실리콘이 산화되어, 실리콘 산화물을 형성할 수 있다.
제2 소자 분리막(ST2)은 그의 상면으로부터 돌출된 제1 돌출부(OH1) 및 제2 돌출부(OH2)를 포함할 수 있다. 제1 돌출부(OH1) 및 제2 돌출부(OH2)는 라이너막(LIN)으로부터 형성될 수 있다. 구체적으로, 라이너막(LIN)에 포함된 다결정 실리콘 또는 비정질 실리콘이 산화 반응을 수행하는 경우, 제1 절연막 및 제2 절연막에 포함되는 실리콘 산화물에 비해 높은 순도를 갖는 실리콘 산화물이 형성될 수 있다. 따라서, 제1 절연막(IL1) 및 제2 절연막(IL2)에 비해 높은 식각 내성을 확보할 수 있으며, 이에 라이너막(LIN)의 일부가 잔류하여 제1 돌출부(OH1) 및 제2 돌출부(OH2)가 형성될 수 있다.
예를 들어, 제3 활성 패턴(AP3)으로부터 제1 돌출부(OH1) 사이의 거리(L1)는, 제4 활성 패턴(AP4)으로부터 제2 돌출부(OH2) 사이의 거리(L2)와 실질적으로 동일할 수 있다.
도 3 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 4 및 도 6a는 각각 도 3 및 도 5의 A-A'선에 따른 단면도들이다. 도 6b는 도 5의 B-B'선에 따른 단면도들이다. 도 6c는 도 5 의 C-C'선에 따른 단면도들이다. 앞서 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3 및 도 4를 참조하면, 활성 영역(AR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 활성 영역(AR) 상에 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)이 형성될 수 있다. 서로 인접하는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있고, 서로 인접하는 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제1 트렌치(TR1) 및 제2 트렌치(TR2)의 깊이는 실질적으로 동일할 수 있다.
제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2) 각각은 제1 트렌치(TR1) 및 제2 트렌치(TR2) 각각을 채울 수 있다. 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)은 앞서, 도 2a 내지 도 2e를 참조하여 설명한 것과 동일한 방법으로 형성될 수 있다.
도 5 및 도 6a 내지 도 6c를 참조하면, 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것, 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 다결정 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 측벽들 상에 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)은, 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4) 각각의 측벽들 상에도 형성될 수 있다. 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4) 각각의 상기 측벽들은, 소자 분리막(ST) 및 희생 패턴들(PP)에 의해 덮이지 않고 노출된 부분일 수 있다.
게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 8a 내지 도 8c는 각각 도 7의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 7 및 도 8a 내지 도 8c를 참조하면, 기판(100)은 활성 영역(AR)을 포함할 수 있다. 본 발명의 일 실시예로, 활성 영역(AR)은 PMOSFET 영역 또는 NMOSFET 영역일 수 있다.
활성 영역(AR) 상에 각각 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)이 제공될 수 있다. 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)은 기판(100)을 패터닝하여 형성될 수 있다. 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)은 기판(100)의 일부로써, 수직하게 돌출된 부분들일 수 있다. 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 서로 인접하는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있고, 서로 인접하는 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이에 제2 트렌치(TR2)가 형성될 수 있다.
제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2) 각각은 제1 트렌치(TR1) 및 제2 트렌치(TR2) 각각을 채울 수 있다. 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)은 앞서, 도 2a 내지 도 2e를 참조하여 설명한 것과 동일한 방법으로 형성될 수 있다. 제2 소자 분리막(ST2)의 폭(T2)은 제1 소자 분리막(ST1)의 폭(T1)보다 클 수 있다. 제2 소자 분리막(ST2)은 그의 상면으로부터 돌출된 제1 돌출부(OH1) 및 제2 돌출부(OH2)를 포함할 수 있다. 예를 들어, 제3 활성 패턴(AP3)으로부터 제1 돌출부(OH1) 사이의 거리(L1)는, 제4 활성 패턴(AP4)으로부터 제2 돌출부(OH2) 사이의 거리(L2)와 실질적으로 동일할 수 있다.
제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)의 상부는 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2) 위로 수직하게 돌출될 수 있다. 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)은 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)의 상부들을 덮지 않을 수 있다. 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)은 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)의 하부 측벽들을 덮을 수 있다.
제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)의 상부들에 소스/드레인 패턴들(SD)이 제공될 수 있다. 소스/드레인 패턴들(SD)은 p형 또는 n형의 도전형 불순물 영역들일 수 있다. 한 쌍의 소스/드레인 패턴들(SD)사이에 채널 패턴(CH)이 개재될 수 있다.
소스/드레인 패턴들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 패턴들이 형성됨에 따라, 소스/드레인 패턴들(SD) 사이에 채널 패턴(CH)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학적 기상 증착(CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
일 예로, 소스/드레인 패턴들(SD)의 상면들은 채널 패턴들(CH)의 상면들과 공면을 이룰 수 있다. 다른 예로, 소스/드레인 패턴들(SD)의 상면들은 채널 패턴들(CH)의 상면들보다 더 높을 수 있다.
소스/드레인 패턴(SD)은 기판(100)의 제1 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 제2 반도체 원소를 포함할 수 있다. 일 예로, 상기 제1 반도체 원소는 실리콘(Si)일 수 있고, 상기 제2 반도체 원소는 게르마늄(Ge)일 수 있다. 소스/드레인 패턴(SD)은 다층의 반도체 층들로 형성될 수 있다. 소스/드레인 패턴들(SD)을 형성하는 것은, 순차적으로 형성된 반도체 층들을 형성하는 것을 포함할 수 있다. 일 예로, 상기 반도체 층들은 버퍼층, 메인층, 및 캐핑층을 구성할 수 있다.
제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 채널 패턴들(CH)과 수직적으로 중첩될 수 있다.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 활성 패턴(AP) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 채널 패턴(CH)의 상면 및 측벽을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다. 게이트 유전 패턴(GI)은 제2 소자 분리막(ST2) 상의 제1 돌출부(OH1) 및 제2 돌출부(OH2)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화물보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속 패턴, 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 채널 패턴들(CH)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned conatact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되진 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 소스/드레인 패턴(SD) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
활성 콘택(AC)은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 니켈 질화물(NiN), 코발트 질화물(CoN) 및 백금 질화물(PtN) 중 적어도 하나를 포함할 수 있다.
도 8b를 다시 참조하면, 게이트 전극(GE)은, 채널 패턴들(CH) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 9a 내지 도 9e는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 단계별로 도시한 단면도들이다. 앞서, 도 1 및 도 2a 내지 도 2e를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 9a 내지 도 9e를 참조하면, 기판(100)의 전면 상에 희생층들(SAC) 및 반도체층들(SEL)이 교대로 반복하여 적층될 수 있다. 반도체층들(SEL)은 3회 반복 적층되는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 일 예로, 희생층들(SAC)은 반도체층들(SEL)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 희생층들(SAC)을 식각하는 공정에서, 반도체층들(SEL)은 실질적으로 식각되지 않을 수 있는 물질을 포함할 수 있다. 일 예로, 희생층들(SAC)은 실리콘-게르마늄(SiGe) 또는 게르마늄(Ge)을 포함할 수 있고, 반도체층들(SEL)은 실리콘(Si)을 포함할 수 있다.
희생층들(SAC) 및 반도체층들(SEL)을 패터닝하여, 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)이 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있고, 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 앞서 도 2a 내지 도 2e를 참조하여 설명한 바와 같이, 제1 트렌치(TR1) 및 제2 트렌치(TR2) 상에, 제1 절연막(IL1), 라이너막(LIN), 제2 절연막(IL2)을 차례로 증착하고, 식각함으로써 제1 소자 분리막(ST1) 및 제2 소자 분리막(ST2)을 형성할 수 있다.
도 10, 도 12, 도 14 및 도 16은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 11a, 도 13a, 도 15a 및 도 17a는 각각 도 10, 도 12, 도 14 및 도 16의 A-A'선에 따른 단면도들이다. 도 11b, 도 13b, 도 15b, 도 17b는 각각 도 10, 도 12, 도 14 및 도 16 의 B-B'선에 따른 단면도들이다. 도 13c, 도 15c 및 도 17c는 각각 도 12, 도 14 및 도 16의 C-C'선에 따른 단면도들이다. 앞서 도 3 내지 도 9e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 10, 도 11a 및 도 11b를 참조하면, 희생층들(SAC) 및 반도체층들(SEL)을 패터닝하여, 예비 패턴들(PAP)이 기판(100)의 활성 영역(AR) 상에 형성될 수 있다. 상기 패터닝 공정 동안, 기판(100)의 상부가 식각되어 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)을 정의하는 제1 트렌치(TR1) 및 제2 트렌치(TR2)가 형성될 수 있다.
예비 패턴(PAP)은 활성 패턴(AP) 상에 배치될 수 있다. 예비 패턴(PAP)은 활성 패턴(AP)과 수직적으로 중첩될 수 있다. 다시 말하면, 예비 패턴(PAP)의 평면적 형태는 활성 패턴(AP)의 평면적 형태와 실질적으로 동일할 수 있다. 예비 패턴(PAP) 및 활성 패턴(AP)은 제2 방향(D2)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다.
도 12 및 도 13a 내지 도 13c를 참조하면, 예비 패턴들(PAP)을 가로지르는 희생 패턴(PP)이 형성될 수 있다. 희생 패턴(PP)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다. 희생 패턴(PP)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다
도 14 및 도 15a 내지 도 15c를 참조하면, 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 예비 패턴(PAP)을 식각하여, 채널 패턴(CH)이 형성될 수 있다. 예비 패턴(PAP)의 반도체층들(SEL)이 패터닝되어, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 형성될 수 있다. 채널 패턴(CH)은 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 포함할 수 있다.
예비 패턴(PAP)이 식각되어, 채널 패턴(CH)의 양 측에 한 쌍의 리세스들이 각각 형성될 수 있다. 리세스들을 채우는 소스/드레인 패턴들(SD)이 형성될 수 있다. 소스/드레인 패턴들(SD)을 형성하는 것은, 활성 패턴(AP) 및 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)을 씨드층으로 선택적 에피택시얼 공정을 수행하는 것을 포함할 수 있다.
도 16 및 도 17a 내지 도 17c를 참조하면, 기판(100)의 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 희생 패턴(PP)의 상면이 노출될 때까지 제1 층간 절연막(110)을 평탄화하는 공정이 수행될 수 있다.
평탄화 공정에 의해 노출된 희생 패턴(PP)이 선택적으로 제거될 수 있다. 희생 패턴(PP)이 제거됨에 따라, 인접하는 한 쌍의 게이트 스페이서들(GS) 사이에 빈 공간이 형성될 수 있다. 상기 빈 공간은, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3) 및 희생층들(SAC)을 노출시킬 수 있다.
상기 빈 공간에 의해 노출된 희생층들(SAC)이 선택적으로 제거될 수 있다. 일 예로, 희생층들(SAC)이 실리콘-게르마늄(SiGe)을 포함하고, 제1 내지 제3 반도체 패턴들(SP1, SP2, SP3)이 실리콘(Si)을 포함하는 경우, 선택적 식각 공정은 과초산을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 탈이온수(deionized water)를 더 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 19a 내지 도 19c는 각각 도 18의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 앞서 도 7 및 도 8a 내지 도 8c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18 및 도 19a 내지 도 19c를 참조하면, 활성 영역(AR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여, 활성 영역(AR) 상에 제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)이 형성될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에 제1 소자 분리막(ST1)이 형성될 수 있고, 제3 활성 패턴(AP3) 및 제4 활성 패턴(AP4) 사이에 제2 소자 분리막(ST2)이 형성될 수 있다. 제2 소자 분리막(ST2)의 폭(T2)은 제1 소자 분리막(ST1)의 폭(T1)보다 클 수 있다. 제2 소자 분리막(ST2)은 그의 상면으로부터 돌출된 제1 돌출부(OH1) 및 제2 돌출부(OH2)를 포함할 수 있다.
제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)은, 수직적으로 적층된 채널 패턴들(CH)을 포함할 수 있다. 적층된 채널 패턴들(CH)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 채널 패턴들(CH)은, 서로 수직적으로 중첩될 수 있다. 채널 패턴들(CH)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 활성 패턴들(AP1, AP2, AP3, AP4)은 소스/드레인 패턴들(SD)을 더 포함할 수 있다. 서로 인접하는 소스/드레인 패턴들(SD) 사이에, 적층된 채널 패턴들(CH)이 개재될 수 있다. 적층된 채널 패턴들(CH)은, 서로 인접하는 한 쌍의 소스/드레인 패턴들(SD)을 연결할 수 있다.
채널 패턴들(CH)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 채널 패턴들(CH)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
각각의 채널 패턴들(CH)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 채널 패턴들(CH)을 둘러쌀 수 있다. 게이트 유전 패턴(GI)은 제2 소자 분리막(ST2) 상의 제1 돌출부(OH1) 및 제2 돌출부(OH2)의 상면을 덮을 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 채널 패턴들(CH)을 둘러쌀 수 있다(도 19b 참조). 게이트 전극(GE)은, 채널 패턴(CH)의 상면, 적어도 하나의 측벽, 및 바닥면 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 채널 패턴들(CH) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 21a 내지 도 21b는 각각 도 20의 A-A'선 및 B-B'선에 따른 단면도들이다. 앞서 도 18 및 도 19a 내지 도 19c를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20, 도 21a 내지 도 21b를 참조하면, 제1 소자 분리막(ST1)에 인접하는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP) 각각의 폭의 크기(A1)는 서로 동일할 수 있다. 제2 소자 분리막(ST2)에 인접하는 제3 활성 패턴(AP1) 및 제4 활성 패턴(AP) 각각의 폭의 크기(A2)는 서로 동일할 수 있다. 예를 들어, 제3 활성 패턴(AP1) 및 제4 활성 패턴(AP) 각각의 폭의 크기(A2)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP) 각각의 폭의 크기(A1)보다 클 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 기판 상의 제1 활성 패턴 및 제2 활성 패턴, 상기 제1 및 제2 활성 패턴들은 제1 방향으로 서로 인접하고, 상기 제1 및 제2 활성 패턴들 사이에 제1 트렌치가 정의되며;
    기판 상의 제3 활성 패턴 및 제4 활성 패턴, 상기 제3 및 제4 활성 패턴들은 상기 제1 방향으로 서로 인접하고, 상기 제3 및 제4 활성 패턴들 사이에 제2 트렌치가 정의되며;
    상기 제1 트렌치를 채우는 제1 소자 분리막; 및
    상기 제2 트렌치를 채우는 제2 소자 분리막을 포함하되,
    상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 크고,
    상기 제2 소자 분리막은, 그의 상면으로부터 돌출된 제1 돌출부 및 제2 돌출부를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제3 활성 패턴으로부터 상기 제1 돌출부 사이의 거리는, 상기 제4 활성 패턴으로부터 상기 제2 돌출부 사이의 거리와 실질적으로 동일한 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 소자 분리막의 종횡비는 25 내지 100인 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 소자 분리막의 종횡비는 1 내지 20인 반도체 소자.
  5. 제1항에 있어서,
    상기 제3 활성 패턴 및 상기 제4 활성 패턴 각각의 폭은,
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 각각의 폭보다 큰 반도체 소자.
  6. 제1항에 있어서,
    상기 활성 패턴 상부에 제공된 소스/드레인 패턴; 및
    상기 활성 패턴들을 가로지르는 게이트 전극들을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 활성 패턴들 각각의 상부는 소자 분리막 위로 수직하게 돌출된 반도체 소자.
  8. 제6항에 있어서,
    상기 활성 패턴은, 수직적으로 적층된 채널 패턴들을 포함하고,
    상기 게이트 전극들은 상기 채널 패턴들 각각의 상면, 바닥면 및 양 측벽들 상에 제공되는 반도체 소자.
  9. 활성 영역을 포함하는 기판;
    상기 기판 상에 제공되어 상기 활성 영역 상의 활성 패턴들을 정의하는 소자 분리막, 상기 활성 패턴들은 제1 방향으로 배열되고,
    상기 활성 패턴들의 상부들에 제공된 소스/드레인 패턴들;
    상기 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극들, 상기 게이트 전극들은 상기 제1 방향에 교차하는 제2 방향으로 배열되고; 및
    상기 소스/드레인 패턴들 및 상기 게이트 전극들을 덮는 층간 절연막을 포함하되,
    상기 활성 패턴들은, 상기 제1 방향으로 서로 인접하는 제1 활성 패턴 및 제2 활성 패턴, 및 상기 제1 방향으로 서로 인접하는 제3 활성 패턴 및 제4 활성 패턴을 포함하고,
    상기 소자 분리막은, 상기 제1 및 제2 활성 패턴들 사이의 제1 소자 분리막, 및 상기 제3 및 제4 활성 패턴들 사이의 제2 소자 분리막을 포함하며,
    상기 제1 소자 분리막의 상기 제1 방향으로의 폭은, 상기 제2 소자 분리막의 상기 제1 방향으로의 폭보다 크고,
    상기 제2 소자 분리막은, 그의 상면으로부터 돌출된 제1 돌출부 및 제2 돌출부를 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 활성 영역은, PMOSFET 영역 또는 NMOSFET 영역인 반도체 소자.
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