CN118016661A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种形成半导体结构的方法包括：在半导体衬底的本体部分上方形成栅电极和第一源极/漏极区，形成切割金属栅极区以将栅电极分离成第一部分和第二部分，形成与第一源极/漏极区重叠并且电连接到第一源极/漏极区的源极/漏极接触插塞，形成与切割金属栅极区的部分重叠的第一接触轨，去除半导体衬底的本体部分，并且蚀刻切割金属栅极区以形成沟槽。第一接触轨的表面暴露于沟槽。在沟槽中形成通孔轨，并且通孔轨通过第一接触轨电连接到第一源极/漏极区。本申请的实施例还公开了一种半导体结构。
Description
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
头部单元用于集成电路中，用于门控提供给某些电路的电源。头部单元包括晶体管，晶体管的源极连接到诸如VDD的电源节点。漏极用作另一个电源节点，其电压由晶体管的导通或截止决定。当头部单元导通时，漏极接收电源，从而为电路供电。当头部单元关闭时，没有电供电提供给电路。例如，通过头部单元上方供电的电源轨，或者通过外延区和在外延区底部的通孔，可以提供有电源至头部单元的源极，其中通孔具有连接到背侧电源轨的底部。
发明内容
根据本公开的实施例的一个方面，提供了一种形成半导体结构的方法，包括：在半导体衬底的本体部分上方形成栅电极和第一源极/漏极区；形成切割金属栅极区以将栅电极分离成第一部分和第二部分；形成与第一源极/漏极区重叠并且电连接到第一源极/漏极区的源极/漏极接触插塞；形成与切割金属栅极区的部分重叠的第一接触轨；去除半导体衬底的本体部分；蚀刻切割金属栅极区以形成沟槽，其中，第一接触轨的表面暴露于沟槽；以及在沟槽中形成通孔轨，其中，通孔轨通过第一接触轨电连接到第一源极/漏极区。
根据本公开的实施例的另一个方面，提供了一种半导体结构，包括：延伸到半导体衬底中的第一源极/漏极区；切割金属栅极区，包括介电材料，其中，切割金属栅极区位于第一源极/漏极区的一侧上；第一栅电极和第二栅电极，第一栅电极和第二栅电极通过切割金属栅极区分离并且接触切割金属栅极区；源极/漏极接触插塞，电连接到第一源极/漏极区；第一接触轨，包括切割金属栅极区中的部分；以及第一背侧电源轨，其中，第一接触轨位于源极/漏极接触插塞和第一背侧电源轨之间，并且其中，第一背侧电源轨通过第一接触轨电连接到源极/漏极接触插塞。
根据本公开的实施例的又一个方面，提供了一种半导体结构，包括：多个堆叠的纳米结构；源极/漏极区，与多个堆叠的纳米结构邻接；接触插塞，在第一方向上延伸并且落在源极/漏极区的上表面上方；接触轨，连接到接触插塞并且在垂直于第一方向的第二方向上延伸；通孔轨，位于接触轨下方并且在第二方向上延伸；以及金属线，位于通孔轨下方并且通过通孔轨、接触轨和接触插塞电连接到源极/漏极区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图14-1、图14-2、图15A、图15B、图16A、图16B、图17A、图17B、图18、图19、图20A、图20B、图21A、图21B、图22-图24、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图28和图29示出了根据一些实施例的用于从背侧电源轨提供电源的头部单元和接触轨的形成中的中间阶段的截面图和俯视图(布局)。
图30示出了根据一些实施例的头部单元以及与背侧电源轨的连接的等效电路。
图31A和图31B示出了根据一些实施例的形成接触轨的中间阶段的俯视图。
图32A和图32B示出了根据一些实施例的插头部单元和接触轨的透视图。
图33示出了根据一些实施例的接触轨和通孔轨的部分。
图34示出了根据一些实施例的接触轨和通孔轨的部分。
图35示出了根据一些实施例的接触轨和源极/漏极接触插塞的俯视图。
图36A、图36B和图36C示出了根据一些实施例的头部单元的一些细节。
图37、图38和图39示出了根据一些实施例的头部单元的电路图、透视图和俯视图。
图40示出了根据一些实施例的用于形成头部单元、接触轨和通孔轨的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
提供了一种结构，包括背侧供电的头部单元和连接到背侧电源轨的接触轨。提供了形成该结构的方法。根据一些实施例，头部单元由全环栅(GAA)晶体管形成。形成栅极隔离区(也称为切割金属栅极(CMG)区)以切割晶体管的栅极堆叠件。第一接触轨形成在CMG区中。因此，第一接触轨具有垂直于栅极堆叠件的长度方向的长度方向。接触轨连接到承载非门控电源电压TVDD的非门控背侧电源轨的源极区，其在相应半导体衬底的背侧上。头部单元的漏极区连接到位于第二CMG区中的第二接触轨。第二接触轨连接到门控背侧电源轨，该门控背侧电源轨承载非门控电源电压VVDD。
应当理解，尽管头部单元和GAA晶体管被用作示例，但本公开的概念很容易用于其他类型的晶体管和应用，包括但不限于非头部单元应用、鳍型场效应晶体管(FinFET)、平面晶体管等。本文所讨论的实施例旨在提供能够制作或使用本公开的主题的示例，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的情况下可以进行的修改。在各种视图和说明性实施例中，使用相同的附图标记来表示相同的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例也可以以任何逻辑顺序执行。
图1-图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图14-1、图14-2、图15A、图15B、图16A、图16B、图17A、图17B、图18、图19、图20A、图20B、图21A、图21B、图22-24、图25A、图25B、图25C、图26A、图26B、图26C、图27A、图27B、图28和图29示出了头部单元、接触轨和通孔轨形成期间的中间阶段的透视图、截面图和俯视图(布局)。相应的流程也示意性地反映在图40所示的流程中。
参考图1，显示了晶圆10的透视图。晶圆10包括多层结构，该多层结构包括衬底20上的多层堆叠件22。根据一些实施例，衬底20是半导体衬底，其可以是硅衬底、硅锗(SiGe)衬底等，而也可以使用其他衬底和/或结构，诸如绝缘体上半导体(SOI)、应变SOI、绝缘体上硅锗等。衬底20可以被掺杂为p型半导体，尽管在其他实施例中，它可以被掺杂作为n型半导体。
根据一些实施例，多层堆叠件22通过一系列外延工艺形成，用于沉积交替材料。如图40所示，对应过程在过程流程200中被示为过程202。根据一些实施例，多层堆叠件22包括由第一半导体材料形成的第一层22A和由不同于第一半导体材料的第二半导体材料形成的第二层22B。由于外延，第一层22A和第二层22B具有与衬底20相同的晶格取向。
根据一些实施例，第一层22A的第一半导体材料由SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb等形成或包括它上述材料。根据一些实施例，第一层22A(例如SiGe)的沉积是通过外延生长进行的，并且相应的沉积方法可以是气相外延(VPE)、分子束外延(MBE)、化学气相沉积(CVD)、低压CVD(LPCVD)、原子层沉积(ALD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)等。根据一些实施例，第一层22A被形成为具有在约和约之间的范围内的第一厚度。然而，在实施例的范围内，可以使用任何合适的厚度。
一旦在衬底20上沉积了第一层22A，就在第一层22A上沉积第二层22B。根据一些实施例，第二层22B由第二半导体材料形成或包括第二半导体材料，诸如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、它们的组合等，其中第二半导体材料不同于第一层22A的第一半导体材料。例如，根据其中第一层22A是硅锗的一些实施例，第二层22B可以由硅形成，或者反之亦然。可以理解，任何合适的材料组合都可以用于第一层22A和第二层22B。
根据一些实施例，使用与用于形成第一层22A的沉积技术类似的沉积技术，在第一层22A上外延生长第二层22B。根据一些实施例，第二层22B形成为与第一层22A的厚度相似的厚度。第二层22B也可以形成为与第一层22A不同的厚度。根据一些实施例，第二层22B可形成为例如在约和约/>之间的范围内的第二厚度。
一旦在第一层22A上形成了第二层22B，则重复沉积工艺以形成多层堆叠件22中形的剩余层，直到形成多层堆叠件22的所需最顶层。根据一些实施例，第一层22A具有彼此相同或相似的厚度，而第二层22B具有彼此相同或相似的厚度。第一层22A也可以具有与第二层22B的厚度相同或不同的厚度。根据一些实施例，第一层22A在随后的工艺中被去除，并且在整个描述中被替换地称为牺牲层22A。根据替代实施例，第二层22B是牺牲的，并且在随后的工艺中被去除。
根据一些实施例，在多层堆叠件22上形成一些衬垫氧化物层和硬掩模层(未示出)。这些层被图案化，并且用于随后的多层堆叠件22的图案化。
参考图2，在蚀刻工艺中图案化多层堆叠件22和下面的衬底20的部分，从而形成沟槽23。如图40所示，对应过程在过程流程200中被示为过程204。沟槽23延伸到基底20中。多层堆叠件的其剩余部分在下文中称为多层堆叠件22'。在多层堆叠件22'的下面，留下了衬底20的一些部分，在下文中称为衬底条带20'。多层堆叠件22'包括半导体层22A和22B。半导体层22A可替换地称为牺牲层，半导体层22B可替换地在下文中称为纳米结构。多层堆叠件22'的部分和下面的衬底条带20'统称为半导体条带24。
在上述实施例中，GAA晶体管结构可以通过任何合适的方法来图案化。例如，可以使用一个或多个光刻工艺对结构进行图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对齐工艺相结合，从而允许创建具有例如比使用单一直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上形成牺牲层，并使用光刻工艺将其图案化。使用自对齐工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化GAA结构。
图3示出了隔离区26的形成，在整个描述中，隔离区26也称为浅沟槽隔离(STI)区。如图40所示，对应过程在过程流程200中被示为过程206。STI区26可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物也可以是使用例如ALD、高密度等离子体化学气相沉积(HDPCVD)、CVD等形成的沉积氧化硅层。STI区26还可以包括在衬垫氧化物上的介电材料，其中该介电材料可以使用可流动化学气相沉积(FCVD)、旋涂、HDPCVD等形成。然后可以执行平坦化工艺，例如化学机械抛光(CMP)工艺或机械研磨工艺，以使介电材料的顶表面平整，并且介电材料的剩余部分是STI区26。
然后凹进STI区26，使得半导体条带24的顶部突出高于STI区26的其余部分的顶表面26T，以形成突出的鳍28。突出的鳍28包括多层堆叠件22'和衬底条带20'的顶部部分。STI区26的凹进可以通过干蚀刻工艺来执行，其中例如使用NF3和NH3作为蚀刻气体。在蚀刻工艺期间，可以产生等离子体。蚀刻制程也可以包括氩气。根据本公开的替代实施例，STI区26的凹进是通过湿蚀刻工艺来执行的。蚀刻化学品可以包括例如HF。
参考图4，伪栅极堆叠件30和栅极间隔件38形成在(突出的)鳍28的顶表面和侧壁上。如图40所示，对应过程在过程流程200中被示为过程208。伪栅极堆叠件30可以包括伪栅极电介质32和在伪栅极电介质32上方的伪栅电极34。伪栅极电介质32可以通过氧化突出的鳍28的表面部分以形成氧化物层，或者通过沉积诸如氧化硅层的介电层来形成。伪栅电极34可以例如使用多晶硅或非晶硅形成，并且也可以使用诸如非晶碳的其他材料。
每个伪栅极堆叠件30还可以包括在伪栅电极34上的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、碳氮化硅、碳氮氧化硅或其多层形成。伪栅极堆叠件30的形成包括形成伪栅极介电层，在伪栅极介电层上沉积伪栅电极层，沉积一个或多个硬掩模层，然后通过图案化工艺图案化所形成的层。
接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。根据本公开的一些实施例，栅极间隔件38由诸如氮化硅(SiN)、氧化硅(SiO2)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)等的介电材料形成，并且可以具有单层结构或包括多个介电层的多层结构。栅极间隔件38的形成工艺可以包括沉积一个或多个介电层，然后在介电层上执行各向异性蚀刻工艺。介电层的剩余部分是栅极间隔件38。
图5A和图5B示出了图4所示结构的截面图。图5A示出了图4中的参考截面A1-A1，该截面穿过未被栅极堆叠件30和栅极间隔件38覆盖的突出鳍28的部分，并且垂直于栅极长度方向。还示出了在突出的鳍28的侧壁上的鳍间隔件38’。图5B示出了图4中的参考截面B-B，该参考截面平行于突出鳍28的长度方向。
参考图6A和图6B，通过蚀刻工艺使突出鳍28的不直接位于伪栅极堆叠件30和栅极间隔件38下方的部分凹进，以形成凹进42。如图40所示，对应过程在过程流程200中被示为过程210。凹进42的底部至少与多层半导体堆叠件22'的底部齐平，或者可以低于多层半导体堆叠件22'的底部(如图6B所示)。蚀刻可以是各向异性的，因此多层半导体堆叠件22'的面向凹进42的侧壁是垂直且笔直的，如图6B所示。
参考图7A和图7B，横向凹进牺牲半导体层22A以形成横向凹进41，横向凹进41从相应的上覆和下伏纳米结构22B的边缘凹进。如图40所示，各对应过程在过程流程200中被示为过程212。牺牲半导体层22A的横向凹进可以通过使用蚀刻剂的湿蚀刻工艺来实现，该蚀刻剂对牺牲半导体层22A的材料(例如，硅锗(SiGe))比纳米结构22B和衬底20的材料(例如，硅(Si))更具选择性。例如，在牺牲半导体层22A由硅锗形成并且纳米结构22B由硅形成的实施例中，可以使用诸如盐酸(HCl)的蚀刻剂来执行湿蚀刻工艺。根据替代实施例，通过各向同性干蚀刻工艺或干蚀刻工艺和湿蚀刻工艺的组合来执行牺牲半导体层22A的横向凹进。
图8A和图8B示出了内部间隔件44的形成。如图40所示，对应过程在过程流程200中被示为过程214。形成工艺包括沉积延伸到凹进41中的间隔件层，并执行蚀刻工艺以去除凹进41之外的内部间隔件的部分，从而在凹进41中留下内部间隔件44。内部间隔件44可以由SiOCN、SiON、SiOC、SiCN等形成或包括上述材料。根据一些实施例，可以通过湿蚀刻工艺来执行间隔件层的蚀刻，其中蚀刻化学品可以包括H2SO4、稀释的HF、氨溶液(NH4OH、氨水)等，或其组合。
参考图9A和图9B，外延源极/漏极区48形成在凹进42中。如图40所示，对应过程在过程流程200中显示为过程216。根据一些实施例，源极/漏极区48可以在用作相应GAA晶体管的沟道的纳米结构22B上施加应力，从而提高性能。根据一些实施例，对应的晶体管是n型，并且外延源极/漏极区48相应地通过掺杂n型掺杂剂而形成为n型。例如，可以生长硅磷(SiP)、碳磷硅(SiCP)等以形成外延源极/漏极区48。
在用外延区48填充凹进42之后，外延区48的进一步外延生长导致外延区48水平扩展，并且可以形成小平面。外延区48的进一步生长也可以导致相邻的外延区48彼此合并。在外延工艺之后，外延区48可以(或可以不)进一步注入n型杂质以形成源极区和漏极区，其也用参考标号48表示。
图10A、图10B和图10C示出了在形成接触蚀刻停止层(CESL)50和层间电介质(ILD)52之后的结构的截面图。图10A、图10B和图10C分别取自与图4中的截面A2-A2、B-B和A1-A1相同的截面。如图40所示，对应过程在过程流程200中显示为过程218。CESL 50可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 52可以包括使用例如FCVD、旋涂、CVD或任何其他合适的沉积方法形成的介电材料。ILD 52可以由含氧介电材料形成，该含氧介电材料可以是基于氧化硅的介电材料，诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。
在随后的工艺中，形成替换栅极堆叠件以替换伪栅极堆叠件30。参考图11A和图11B，执行诸如CMP工艺或机械研磨工艺的平坦化工艺以平整ILD 52的顶表面。如图40所示，对应过程在过程流程200中显示为过程220。根据一些实施例，平坦化工艺可以去除硬掩模36以露出伪栅电极34，如图11B所示。根据替代实施例，平坦化工艺可以暴露并停止在硬掩模36上。根据一些实施例，在平坦化工艺之后，伪栅电极34(或硬掩模36)、栅极间隔件38和ILD 52的顶表面在工艺变化内彼此水平。
接下来，在一个或多个蚀刻工艺中去除伪栅电极34(以及硬掩模36，如果保留的话)，从而形成凹进58，如图12A和图12B所示。如图40所示，对应过程在过程流程200中显示为过程222。凹进58中的伪栅极电介质32的部分也被去除。然后去除牺牲层22A，以在纳米结构22B之间延伸凹进58。如图40所示，对应过程在过程流程200中显示为过程224。可以通过使用对牺牲层22A的材料具有选择性的蚀刻剂来执行各向同性蚀刻工艺(例如湿蚀刻工艺)来去除牺牲层22A。与牺牲层22A相比，纳米结构22B、衬底20、STI区26保持相对未被蚀刻。
参考图13A和图13B，形成栅极堆叠件66。首先形成栅极电介质62。如图40所示，对应过程在过程流程200中显示为过程226。根据一些实施例，每个栅极电介质62可以包括界面层和界面层上的高k介电层。界面层可以由氧化硅形成或包括氧化硅，其可以通过诸如ALD或CVD的保形沉积工艺来沉积。根据替代实施例，界面层是通过热氧化形成的。高k介电层可以包括一个或多个介电层。例如，高k介电层可以包括铪、铝、锆、镧、锰、钡、钛、铅或其组合的金属氧化物或硅酸盐。
然后形成栅电极64。在形成中，首先在高k介电层上形成导电层，并填充凹进58的剩余部分。如图40所示，各对应过程在过程流程200中显示为过程228。栅电极64可以包括含金属材料，例如TiN、TaN、TiAl、TiAlC、钴、钌、铝、钨、它们的组合和/或它们的多层。栅极电介质62和栅电极64也填充相邻的纳米结构22B之间的空间，并填充底部的纳米结构22和下面的衬底条带20'之间的空间。在填充凹进58之后，执行诸如CMP工艺或机械研磨工艺的平坦化工艺以去除栅极电介质62和栅电极64的剩余部分的材料，这些剩余部分在ILD 52的顶表面之上。栅电极64和栅极电介质62统称为所得晶体管(纳米FET)68的栅极堆叠件66，根据一些实施例，其也是头部单元。
图14-1至图26A示出了CMG区、接触轨、背侧电源轨的形成，以及将背侧电源轨连接到晶体管68的源极/漏极区的连接。包括多个源极/漏极区和沟道区的晶体管68的透视图如图14-1所示作为示例。晶体管68可以通过前面的工艺形成。
在随后的图14-2至图19中，执行多个图案化工艺以形成沟槽70(图19)，沟槽70用于形成接触轨和源极/漏极接触插塞。应当理解，所示的用于形成沟槽70的形成工艺是示例，并且可以使用不同的工艺。
参考图14-2，形成CMG区72。如图40所示，对应过程在过程流程200中显示为过程230。形成工艺包括蚀刻栅极堆叠件66、ILD 52、CESL 50和下面的STI区26以形成沟槽，以及用介电材料填充沟槽以形成CMG区72。栅极堆叠件66在Y方向上具有长度方向，并且CMG区72在X方向上具有长度方向。所示CMG区72中的每个将多个栅极堆叠件66(包括所示区域中的四个)切割开。
进一步参考图14-2，形成ILD 74。如图40所示，对应过程在过程流程200中显示为过程232。ILD 74的材料可以从用于形成ILD 52的相同候选材料中选择，并且可以包括氧化硅、BSG、PSG、BPSG等。
图15A、图15B、图16A、图16B、图17A、图17B、图18和图19示出了多个硬掩模的形成，以及使用硬掩模来图案化ILD74以形成沟槽70。如图40所示，各对应过程在过程流程200中显示为过程234。
参考图15A，沉积硬掩模76和78。根据一些实施例，硬掩模76由选自碳化钨(WC)或金属氧化物(例如LaO、AlO、AlON、ZrO、HfO、ZnO、ZrN、ZrAlO、TiO、TaO、YO等)或其组合的材料形成或包括上述材料。硬掩模78可以包括与硬掩模76的材料不同的材料。根据一些实施例，硬掩模78由选自SiO2、SiN、SiON、氧掺杂碳化硅、氧掺杂碳氮化硅等或其组合的材料形成或包括上述材料。
然后在硬掩模78上形成蚀刻掩模80。蚀刻掩模80包括用于限定源极/漏极接触插塞的边界的图案，并隔离要形成以连接到电源VVDD的接触插塞。根据一些实施例，蚀刻掩模80包括与硬掩模76和78两者的材料不同的硬掩模材料。或者，蚀刻掩模80可以包括光刻胶，并且可以是单层蚀刻掩模或三层蚀刻掩模。图15B显示了图15A所示结构的俯视图。
图16A和图16B分别示出了硬掩模78的图案化中的透视图和俯视图，其中沟槽70形成为在Y方向上具有长度方向。根据一些实施例，硬掩模78的图案化可以包括双重图案化工艺，该工艺包括形成芯轴(未示出)和在芯轴的侧壁上形成间隔件(未显示)，去除芯轴，使得间隔件形成为在Y方向上延伸的细长条带。然后将间隔件和蚀刻掩模80组合用作蚀刻掩模以蚀刻硬掩模78，从而形成沟槽70。
图17A和图17B分别示出了硬掩模78图案化后的透视图和俯视图。一些沟槽70具有在X方向上的长度方向，而一些其它沟槽70具有沿Y方向的长度方向。在硬掩模76上停止蚀刻工艺。如图17B所示，CMG区72具有宽度CD2。CMG区72中的沟槽70具有沟槽宽度CD1，其小于CMG区72的宽度CD2。使沟槽宽度CD1小于宽度CD2可以防止随后形成的源极/漏极接触件与栅极堆叠件之间的泄漏。
图18示出了硬掩模76的图案化。沟槽70因此延伸穿过硬掩模76以露出ILD74。在图案化工艺中，蚀刻掩模80和图案化硬掩模78被组合用作蚀刻掩模。
参考图19，继续蚀刻工艺，从而蚀刻ILD 74、ILD 52和CESL 50，并且沟槽70穿透这些部件。沟槽70包括沿X方向延伸的沟槽70A1和70A2以及沿Y方向延伸的沟槽70B1和70B2。CMG区72暴露于沟槽70A1和70A2。源极/漏极区48暴露于沟槽70B1和70B2。
图20A和图20B分别示出了形成接触插塞82(包括接触轨和源极/漏极接触插塞)和硅化物区83的透视图和俯视图。如图40所示，对应过程在过程流程200中显示为过程236。根据一些实施例，接触插塞82和硅化物区83的形成包括沉积延伸到沟槽70中的金属层(例如钴、镍等)，执行退火工艺，使得金属层与源极/漏极区48反应以形成硅化物区83。然后去除金属层的未反应部分。然后形成接触插塞82以填充沟槽70。每个接触插塞82可以包括导电衬垫(例如TiN层)和填充金属材料，填充金属材料可以包括钨、钴、铜等。或者，每个接触插塞82可以由诸如钴、钨等的同质材料形成。
接触插塞82包括接触轨82'(包括82A'和82B')。接触轨82A'和82B'中的每个包括在相应CMG区72上的部分，并且可以包括或可以不包括延伸到相应CMG区72中的下部。接触插塞82还包括源极/漏极接触插塞82”(包括82A”和82B”)，其形成工艺与接触轨82A'和82A'相同。源极/漏极接触插塞82A”和82B”分别连接到接触轨82A'与82B'，以形成连续的区域，在它们之间没有形成界面。
图21A和图21B分别示出了蚀刻停止层84、ILD 86和通孔88(包括88-1和88-2)形成过程中的透视图和俯视图。如图40所示，对应过程在过程流程200中显示为过程238。通孔88-1连接到接触轨82A'和82B'，并且通孔88-2连接到源极/漏极接触插塞82A”和82B”。与细长接触轨82A'和82B'重叠并接触的通孔88-1也可以是细长的。与源极/漏极接触插塞88B1和82B'重叠的通孔88-2可以是非细长的，并且可以有多个通孔88-2连接到相同的源极/漏极区以减小接触电阻。
图22分别示出了金属间电介质(IMD)90和(前侧)金属线92形成过程中的透视图和俯视图。如图40所示，对应过程在过程流程200中显示为过程240。IMD 90可以由介电常数(k值)低于约3.5的低k介电材料形成。例如，IMD 90可以由含碳的低k介电材料形成。金属线92统称为金属层M0，包括与CMG区72重叠的前侧电源轨92A和92B，以及连接到通孔88-2的金属线92C(图21A和图21B)。在金属层M0中也可以存在信号线。
接下来，参考图23，晶圆10被倒置。对晶圆10执行背侧研磨工艺，从而去除半导体衬底20的本体部分。如图40所示，对应过程在过程流程200中显示为过程242。STI区26的一些底部部分(当晶圆10如图22所示取向时)也可以在背侧研磨工艺中去除，从而暴露CMG区72。可替换地，在执行背侧研磨工艺之后，可以留下STI区26的一些底部，使得CMG区72不暴露。
图24和图25A示出了馈通孔的形成，也称为通孔轨。参考图24，形成了硬掩模94。硬掩模94可以由SiN、SiON、SiO2、氧掺杂碳化硅、氧掺杂碳氮化硅等形成或包括上述材料。可以使用蚀刻掩模(未示出)对硬掩模94进行图案化，该蚀刻掩模可以包括光刻胶。对每个CMG区72的中间部分进行蚀刻以形成沟槽96。如图40所示，对应过程在过程流程200中显示为过程244。如果CMG区72在背侧研磨工艺中没有暴露(并且存在覆盖CMG区的STI区26的一些部分)，则STI区26也被蚀刻穿过以露出CMG区72。位于下方的接触轨82A'和82B'的部分以及源极/漏极接触插塞82A”和82B”的部分通过沟槽96露出。
接下来，如图25A所示，形成通孔轨98(包括98A和98B)。如图40所示，对应过程在过程流程200中显示为过程246。形成工艺可包括沉积导电扩散阻挡层(例如TiN)层和导电扩散阻挡层上方的导电材料(例如铜、钨、钴等)，以及进行平坦化工艺以去除导电材料的过量部分。根据替代实施例，整个通孔轨98由诸如钨、钴等的同质材料形成。通孔轨98A和98B分别与接触轨82A'和82B'重叠并接触，并且分别电连接到源极/漏极接触插塞82A”和82B”。根据一些实施例，在平坦化工艺之后，可以不去除硬掩模94的层。或者，去除硬掩模94。
图25B示出了前侧部件的平面图，包括接触轨82A'和82B'、源极/漏极接触插塞82A”和82B”以及栅极堆叠件66。图25C示出了背侧部件的平面图，包括通孔轨98A和98B，通孔轨分别位于上方的接触轨82A'和82B'下方并与接触轨82A'和82B'电连接。还示出了有源区20'，其位于通孔轨98之间。
接下来，如图26A所示，形成蚀刻停止层112和背侧ILD 114。背侧电源轨110(包括110A和110B)形成在蚀刻停止层112和背侧ILD 114中，并且彼此平行。如图40所示，对应过程在过程流程200中显示为过程248。蚀刻停止层112可以由WC、LaO、AlO、AlON、ZrO、HfO、ZnO、ZrN、ZrAlO、TiO、TaO、YO等形成或包括上述材料。背侧ILD 114可以由从用于形成前侧ILD的同一组候选材料中选择的材料形成。因此，完成了头部单元68、非门控背侧电源轨110A和门控背侧电源轨110B的形成。应当理解，使用背侧电源轨是有利的，因为背侧电源轨110A和110B可以比前侧电源轨92宽，并且因此具有更小的电压降。
图26B示出了前侧部件的平面图，包括接触轨82A'和82B'、源极/漏极接触插塞82A”和82B”以及栅极堆叠件66。电压路径118是从非门控背侧电源轨110A(承载TVDD)到门控背侧电源轨110B(承载VVDD)的供电路径。根据一些实施例，接触轨82A'和82B'具有一些突出部82P，这些突出部从具有均匀宽度的其它带状部分突出。
图26C显示了背侧部件的平面图，包括通孔轨98A和98B以及背侧电源轨110A和110B。还示出了有源区20'，其位于通孔轨98之间。
如图26B和图26C所示，当头部单元68导通时，电源轨110A和通孔轨98A上的非门控电压TVDD通过头部单元68传导到背侧电源轨110B和通孔轨98B，其上的相应电压称为门控电压VVDD。当头部单元68关断时，电源轨110A和通孔轨98A上的电压TVDD不提供给背侧电源轨110B和通孔轨98B。因此，头部单元68充当背侧电源轨110A和110B之间的开关。
图27A/图27B至图29示出了图26A所示结构的一些细节。图27A和图27B分别显示了图26A中截面A-A'和B-B'的透视图和俯视图。截面A-A'位于接触轨82A'和82B'以及源极/漏极接触插塞82A”和82C”的顶表面处。接触插塞82形成互锁梳状。根据一些实施例，有源区20'的宽度W1(图27A)可以在约10nm和约100nm之间的范围内。相邻有源区20'的间距S1可以在约30nm和约200nm之间的范围内。接触轨82A'和82B'与相应的源极/漏极接触插塞82A”和82B”连接以形成十字形，而由于工艺原因，这些部件的形状可以是圆形的。
参考图27A和图27B，接触轨82A'和82B'可以形成为延伸到与源极/漏极区48的底部相同或更低的水平，从而易于从相应晶圆的背侧形成通孔轨。
图28示出了图26A中的截面B-B，该截面将接触轨82B'、通孔轨98B和金属线92B截成两半。方框中的部分结构在图28的右下方放大。根据一些实施例，在通孔轨98的相对侧上的CMG区72的部分足够厚，厚度T1(在放大部分中标记)大于大约5nm，以防止通孔轨98和最近的栅电极64之间的泄漏。根据一些实施例，接触轨82A'和82B'的宽度CD1小于相应下方的通孔轨98A和98B的宽度W2。
图29示出了图26A中的截面C-C，该截面将纳米结构(沟道区)22B和栅电极64截成两半。CMG区72、通孔轨98A和98B、背侧电源轨110A和110B以及接触轨82A'和82B'也被截面C-C切割。根据一些实施例，接触轨82B'和最近的栅电极64之间的间隔S2(在放大部分中标记)可以大于大约10nm，从而减少了泄漏。
本公开的实施例在从非门控背侧电源轨110A(TVDD)到门口控背侧电源轨(VVDD)的电压路径中具有低导通电阻。图30显示了电压路径中的等效电阻。电压路径的电阻包括通孔轨98A、接触轨82A'、硅化物区83、源极区48、头部单元68的沟道、漏极区48、硅化物区83和通孔轨98B的电阻。通孔轨98A和98B可以被制成细长的，使得其电阻值低。当门控和非门控电源轨在晶圆/管芯的前侧时，电压路径的电阻显著低于电压路径。当门控和非门控电源轨在晶圆/管芯的背侧时，电压路径的电阻也显著低于电压路径的阻抗，其中在电压路径中采用通孔和外延区，而不是细长的接触轨。
图31A和图31B、图32A和图32B以及图33、图34和图35示出了根据替代实施例的背侧供电的头部单元。图31B示出了根据一些实施例的背侧供电的头部单元的背侧部件。这些实施例类似于图26A和图26B中的实施例，不同之处在于接触轨82A'和82B'具有均匀的宽度CD1。对应的蚀刻掩模80(在对应于图16B的步骤中使用)如图31A所示，其中相邻蚀刻掩模80之间的间距也等于CD1。
图32A和图32B示出了根据替代实施例的背侧供电的头部单元的透视图。这些实施例类似于图26A和图26B中的实施例，不同之处在于接触轨82A和82B没有直接连接到前侧电源轨92A和92B。或者，在ILD 86和硬掩模84中没有形成通孔以将接触轨82A'和82B'连接到前侧电源轨。
图33示出了根据替代实施例的背侧供电的头部单元的部分的透视图。这些实施例类似于图26A和图26B中的实施例，不同之处在于通孔轨98A和98B(表示为98A/98B)具有延伸到相应接触轨82A'和82B'的部分。
图34示出了根据替代实施例的背侧供电的头部单元的部分的透视图。这些实施例类似于图26A和图26B中的实施例，不同之处在于接触轨82A'和/或82B'与相应通孔轨98A和/或98B(表示为98A/98B)之间的界面99低于源极/漏极区(外延区)48的底部。
图35示出了根据替代实施例的背侧供电的头部单元的部分的透视图。这些实施例类似于图26A和图26B中的实施例，不同之处在于在接触轨82A'和/或82B'与相应源极/漏极接触插塞82A”和82B”相交的区域，出现边缘倒圆。此外，在源极/漏极接触插塞82A”和82B”具有突起82P之处也发生边缘倒圆。
图36A、图36B和图36C显示了不同位置的不同宽度CD1和CD3。如图36A所示，在接触轨82B'与切割的栅极堆叠件66对齐的区域中，对应接触轨82B'的宽度为CD1。在接触轨82B'与源极/漏极区48对齐的区域中(未示出，与接触插塞82A”和82B”的位置相同)，相应接触轨82B'的宽度为CD3。宽度CD1小于宽度CD3，从而减少了泄漏路径85中在栅极堆叠件66和接触轨82B'(和82A')之间的泄漏。图36B和图36C示出了宽度CD1和CD3的测量位置。
图37示出了根据一些实施例的头部单元68和相应电源轨的等效电路。头部单元68连接在电源轨110A和110B之间，电源轨110A和110B分别承载非门控电压TVDD和门控电压VVDD。电阻器RTVDD表示头部单元68的源极侧上的部件，并且相应的部件包括通孔轨98A、源极区48和源极硅化物区83。电阻器RVVDD表示头部单元68的漏极侧上的部件，并且相应的部件包括通孔轨98B、源极区48和漏极硅化物区83。电路130表示由门控电压VVDD供电的电路。
图38示出了根据一些实施例的头部单元68及其与背侧电源轨110A(TVDD)和110B(VVDD)的连接的透视图。背侧电源轨110A连接到通孔轨98A和上覆的接触轨82A'，并进一步连接到源极接触插塞82A”和源极区48。栅极堆叠件66控制头部单元68的沟道区的导通。当头部单元68导通时，电压传递到漏极区48、漏极接触插塞82B”、接触轨82B'、通孔轨98B，并传递到具有门控电压VVDD的电源轨110B。
图39示出了背侧电源轨110B，其通过有源区20'与背侧电源轨110'分离。
本公开的实施例具有一些有利的特征。通过采用背侧电源轨，由于背侧至少具有较少(或没有)的信号线，因此电源轨可以形成得更宽，并且可以减小电源轨中的电压降。此外，通过将背侧无门控电源TVDD传导到与源极/漏极接触插塞同时形成的接触轨，在供电路径中使用细长的接触轨，并且进一步降低供电路径的电阻(并因此降低电压降)。此外，这种方案涉及更少的硅化物区和外延区，因此进一步降低了供电路径中的电阻。
根据本公开的一些实施例，一种形成半导体结构的方法包括：在半导体衬底的本体部分上方形成栅电极和第一源极/漏极区；形成切割金属栅极区以将栅电极分离成第一部分和第二部分；形成与第一源极/漏极区重叠并且电连接到第一源极/漏极区的源极/漏极接触插塞；形成与切割金属栅极区的部分重叠的第一接触轨；去除半导体衬底的本体部分；蚀刻切割金属栅极区以形成沟槽，其中，第一接触轨的表面暴露于沟槽；以及在沟槽中形成通孔轨，其中，通孔轨通过第一接触轨电连接到第一源极/漏极区。
在一个实施例中，在相同工艺中形成源极/漏极接触插塞和第一接触轨。在一个实施例中，切割金属栅极区将多个栅电极切割开。在一个实施例中，栅电极是细长的且具有第一长度方向，并且通孔轨是细长的且具有垂直于第一长度方向的第二长度方向。在一个实施例中，在蚀刻切割金属栅极区以形成沟槽之后，切割金属栅极区包括在沟槽的相对侧上的部分。在一个实施例中，该方法还包括在半导体衬底的背侧上形成第一背侧VDD线，其中，第一背侧VDD线电连接到第一源极/漏极区。
在一个实施例中，在半导体衬底的背侧上形成第二背侧VDD线，其中，第二背侧VDD线电连接到第二源极/漏极区，并且其中，第一源极/漏极区和第二源极/源极区在栅电极的第一部分的相对侧上。在一个实施例中，第一接触轨包括具有均匀宽度的条带部分和在条带部分的相对侧上的突出部分，其中，突出部分与连接栅电极的第一部分和第二部分的直线对齐。
在一个实施例中，该方法还包括：第二接触轨；连接到第一接触轨的第一多个源极/漏极接触插塞；以及连接到第二接触轨的第二多个源极/漏极接触插塞，其中第一接触轨、第二接触轨、第一多个源极/漏极接触插塞和第二多个源极/漏极接触插塞组合形成互锁梳状。在一个实施例中，该方法还包括形成多个堆叠的纳米结构，其中，栅电极延伸到多个堆叠纳米结构之间的空间中。
根据本公开的一些实施例，一种半导体结构包括：第一源极/漏极区，延伸到半导体衬底中；切割金属栅极区，包括介电材料，其中，切割金属栅极区位于第一源极/漏极区的一侧上；第一栅电极和第二栅电极，第一栅电极和第二栅电极通过切割金属栅极区分离并且接触切割金属栅极区；源极/漏极接触插塞，电连接到第一源极/漏极区；第一接触轨，包括切割金属栅极区中的部分；以及第一背侧电源轨，其中，第一接触轨位于源极/漏极接触插塞和第一背侧电源轨之间，并且其中，第一背侧电源轨通过第一接触轨电连接到源极/漏极接触插塞。
在一个实施例中，半导体结构还包括位于半导体衬底中的浅沟槽隔离区，其中，浅沟槽隔离区包括在切割金属栅极区的相对侧上并且与切割金属栅极区物理接触的部分。在一个实施例中，半导体结构还包括位于切割金属栅极区中的通孔轨，其中，通孔轨将第一背侧电源轨电连接到第一接触轨。在一个实施例中，第一栅电极和第二栅电极与第一方向对齐，并且其中，第一接触轨是细长的且具有垂直于第一方向的第二长度方向。
在一个实施例中，半导体结构还包括电连接到第二源极/漏极区的第二背侧电源轨，其中，第一栅电极被配置为控制第一源极/漏极区与第二源极/漏极区之间的连接。在一个实施例中，第一栅电极、第一源极/漏极区和第二源极/漏极区共同形成晶体管，并且晶体管被配置为将第一源极/漏极区上的非门控电压传递到第二源极/源极区。
根据本公开的一些实施例，半导体结构包括：多个堆叠的纳米结构；源极/漏极区，与多个堆叠的纳米结构邻接；接触插塞，在第一方向上延伸并且落在源极/漏极区的上表面上方；接触轨，连接到接触插塞并且在垂直于第一方向的第二方向上延伸；通孔轨，位于接触轨下方并且在第二方向上延伸；以及金属线，位于通孔轨下方并且通过通孔轨、接触轨和接触插塞电连接到源极/漏极区。
在一个实施例中，半导体结构还包括在第二方向上延伸的切割金属栅极区，其中，通孔轨位于切割金属栅极区中。在一个实施例中，半导体结构还包括浅沟槽隔离区，其中，切割金属栅极区的部分进一步位于浅沟槽隔离区中。在一个实施例中，多个堆叠的纳米结构和源极/漏极区包括在晶体管中，并且晶体管被配置为控制从金属线到附加金属线的电连接，并且其中，金属线和附加金属线是相同金属层的部分。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。
Claims (10)
1.一种形成半导体结构的方法，包括：
在半导体衬底的本体部分上方形成栅电极和第一源极/漏极区；
形成切割金属栅极区以将所述栅电极分离成第一部分和第二部分；
形成与所述第一源极/漏极区重叠并且电连接到所述第一源极/漏极区的源极/漏极接触插塞；
形成与所述切割金属栅极区的部分重叠的第一接触轨；
去除所述半导体衬底的所述本体部分；
蚀刻所述切割金属栅极区以形成沟槽，其中，所述第一接触轨的表面暴露于所述沟槽；以及
在所述沟槽中形成通孔轨，其中，所述通孔轨通过所述第一接触轨电连接到所述第一源极/漏极区。
2.根据权利要求1所述的方法，其中，在相同工艺中形成所述源极/漏极接触插塞和所述第一接触轨。
3.根据权利要求1所述的方法，其中，所述切割金属栅极区将多个栅电极切割开。
4.根据权利要求1所述的方法，其中，所述栅电极是细长的且具有第一长度方向，并且所述通孔轨是细长的且具有垂直于所述第一长度方向的第二长度方向。
5.根据权利要求1所述的方法，其中，在蚀刻所述切割金属栅极区以形成所述沟槽之后，所述切割金属栅极区包括在所述沟槽的相对侧上的部分。
6.根据权利要求1所述的方法，还包括：
在所述半导体衬底的背侧上形成第一背侧VDD线，其中，所述第一背侧VDD线电连接到所述第一源极/漏极区。
7.根据权利要求1所述的方法，还包括：
第二接触轨；
连接到所述第一接触轨的第一多个源极/漏极接触插塞；和
连接到所述第二接触轨的第二多个源极/漏极接触插塞，其中，所述第一接触轨、所述第二接触轨、所述第一多个源极/漏极接触插塞和所述第二多个源极/漏极接触插塞组合形成互锁梳状。
8.一种半导体结构，包括：
第一源极/漏极区，延伸到半导体衬底中；
切割金属栅极区，包括介电材料，其中，所述切割金属栅极区位于所述第一源极/漏极区的一侧上；
第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极通过所述切割金属栅极区分离并且接触所述切割金属栅极区；
源极/漏极接触插塞，电连接到所述第一源极/漏极区；
第一接触轨，包括所述切割金属栅极区中的部分；以及
第一背侧电源轨，其中，所述第一接触轨位于所述源极/漏极接触插塞和所述第一背侧电源轨之间，并且其中，所述第一背侧电源轨通过所述第一接触轨电连接到所述源极/漏极接触插塞。
9.根据权利要求8所述的半导体结构，还包括位于所述半导体衬底中的浅沟槽隔离区，其中，所述浅沟槽隔离区包括在所述切割金属栅极区的相对侧上并且与所述切割金属栅极区物理接触的部分。
10.一种半导体结构，包括：
多个堆叠的纳米结构；
源极/漏极区，与所述多个堆叠的纳米结构邻接；
接触插塞，在第一方向上延伸，并且落在所述源极/漏极区的上表面上方；
接触轨，连接到所述接触插塞，并且在垂直于所述第一方向的第二方向上延伸；
通孔轨，位于所述接触轨下方，并且在所述第二方向上延伸；以及
金属线，位于所述通孔轨下方，并且通过所述通孔轨、所述接触轨和所述接触插塞电连接到所述源极/漏极区。
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