CN112510091A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN112510091A
CN112510091A CN202010018146.4A CN202010018146A CN112510091A CN 112510091 A CN112510091 A CN 112510091A CN 202010018146 A CN202010018146 A CN 202010018146A CN 112510091 A CN112510091 A CN 112510091A
Authority
CN
China
Prior art keywords
layer
gate
dielectric
work function
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010018146.4A
Other languages
English (en)
Inventor
吴仲强
陈柏成
黄国展
钟鸿钦
李显铭
陈建豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112510091A publication Critical patent/CN112510091A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本公开涉及半导体器件及其形成方法。一种器件包括：半导体鳍；位于半导体鳍的侧壁和顶表面上的栅极堆叠。栅极堆叠包括：高k电介质层；与高k电介质层的底部交叠的功函数层；以及与功函数层的第二底部交叠的阻挡层。低电阻金属层与功函数层和阻挡层交叠并接触。低电阻金属层具有的电阻率值低于功函数层和阻挡层两者的第二电阻率值。栅极间隔件与栅极堆叠的侧壁接触。

Description

半导体器件及其形成方法
技术领域
本公开一般地涉及半导体器件及其形成方法。
背景技术
金属氧化物半导体(MOS)器件通常包括金属栅极，其被形成为解决传统多晶硅栅极中的多耗尽效应。当所施加的电场从靠近栅极电介质的栅极区域清除载流子时发生多晶硅耗尽效应，形成耗尽层。在n掺杂多晶硅层中，耗尽层包括电离的非移动供体位点，其中，在p掺杂多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应导致有效栅极电介质厚度增加，使得更难在半导体的表面上形成反型层。
金属栅极可以包括多个层以满足NMOS器件和PMOS器件的要求。金属栅极的形成通常涉及沉积多个金属层，用钨形成填充金属区域，然后执行化学机械抛光(CMP)工艺以去除金属层的多余部分。金属层的其余部分为金属栅极。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一半导体鳍；第一栅极堆叠，位于所述第一半导体鳍的侧壁和顶表面上，其中，所述第一栅极堆叠包括：高k电介质层；功函数层，与所述高k电介质层的第一底部交叠；第一阻挡层，与所述功函数层的第二底部交叠；以及第一低电阻金属层，与所述功函数层和所述第一阻挡层交叠并接触，其中，所述第一低电阻金属层具有第一电阻率值，所述第一电阻率值低于所述功函数层和所述第一阻挡层两者的第二电阻率值；以及第一栅极间隔件，与所述第一栅极堆叠的侧壁接触。
根据本公开的另一实施例，提供了一种半导体器件，包括：高k电介质层；功函数层，位于所述高k电介质层上方并与所述高k电介质层接触；阻挡区域，位于所述功函数层上方并与所述功函数层接触；金属层，位于所述功函数层和所述阻挡区域上方并与所述功函数层和所述阻挡区域接触，其中，所述金属层是平面的，并且所述金属层不含延伸至所述阻挡区域中的部分；栅极间隔件，位于所述高k电介质层的侧壁上；以及电介质填充区域，与所述栅极间隔件、所述高k电介质层和所述金属层交叠并接触。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：在半导体区域上方形成虚设栅极堆叠；在所述虚设栅极堆叠的相对侧形成栅极间隔件；用替换栅极堆叠来替换所述虚设栅极堆叠，其中，所述替换栅极堆叠包括：栅极电介质层；功函数层，位于所述栅极电介质层上方；以及高电阻导电层，位于所述功函数层上方；深蚀刻所述替换栅极堆叠和所述栅极间隔件；以及在所述功函数层和所述高电阻导电层上沉积金属层。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图6、图7A、图7B、图8A、图8B和图9-图15示出了根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的截面视图和透视图。
图16示出了根据一些实施例的FinFET的平面视图。
图17示出了根据一些实施例的用于形成FinFET的工艺的流程图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“下”、“上层”、“上”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
根据一些实施例，提供了晶体管及其形成方法。根据一些实施例，示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各个视图和说明性实施例，相同的参考标号用于指示相同的元件。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。根据实施例，以形成鳍式场效应晶体管(FinFET)为例来解释本公开的概念。其他类型的晶体管(例如平面晶体管)也可以采用本公开的概念。根据本发明的一些实施例，形成用于FinFET的金属(替换)栅极。然后对金属栅极进行蚀刻和凹陷，从而产生凹槽。在凹陷的金属栅极上方并与之接触地形成低电阻率导电层。低电阻率导电层的电阻率低于金属栅极中各层的电阻率，从而降低了金属栅极的整体栅极电阻。
图1-图6、图7A、图7B、图8A、图8B和图9-图15示出了根据本公开的一些实施例的形成FinFET的中间阶段的截面视图和透视图。这些图中所示的工艺也示意性地反映在图17中所示的工艺流300中。
参考图1，提供衬底20。衬底20可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。半导体衬底20可以是晶圆10的一部分，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅或玻璃衬底。也可以使用其他衬底，例如，多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
进一步参考图1，在衬底20中形成阱区域22。相应的工艺在图17所示的工艺流程300中被示为工艺302。根据本公开的一些实施例，阱区域22是通过将p型杂质(可以是硼、铟等)注入到衬底20中而形成的p型阱区域。根据本公开的其他实施例，阱区域22是通过将n型杂质(可以是磷、砷、锑等)注入到衬底20中而形成的n型阱区域。所形成的阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm-3，例如，在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。在下文中，隔离区域24可选地称为浅沟槽隔离(STI)区域。相应的工艺在图17中所示的工艺流程300中被示为工艺304。衬底20在相邻的STI区域24之间的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，然后对其进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中，半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20与硬掩模层30之间的粘合层。衬垫氧化物层28还可以用作用于蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，例如使用低压化学气相沉积(LPCVD)由氮化硅形成硬掩模层30。根据本公开的其他实施例，硬掩模层30通过硅的热氮化或等离子体增强化学气相沉积(PECVD)来形成。在硬掩模层30上形成光致抗蚀剂(未示出)，然后对其进行图案化。然后，使用经图案化的光致抗蚀剂作为蚀刻掩模对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。
接下来，将经图案化的硬掩模层30用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，然后用(一种或多种)电介质材料填充衬底20中的所产生的沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以去除电介质材料的多余部分，并且(一种或多种)电介质材料的其余部分为STI区域24。STI区域24可以包括内衬电介质(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物。内衬电介质还可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)而形成的沉积氧化硅层、氮化硅层等。STI区域24还可以包括在内衬氧化物上方的电介质材料，其中，电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂等来形成。根据一些实施例，内衬电介质上方的电介质材料可以包括氧化硅。
硬掩模层30的顶表面和STI区域24的顶表面可以基本上彼此齐平。半导体条带26处于相邻的STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，因此半导体条带26的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带26是通过以下工艺形成的替换条带：蚀刻衬底20在STI区域24之间的部分以形成凹槽，并且执行外延以在凹槽中再生长另一半导体材料。因此，半导体条带26由不同于衬底20的半导体材料形成。根据一些实施例，半导体条带26由硅锗、硅碳、或III-V族化合物半导体材料形成。
参考图3，STI区域24被凹陷，从而半导体条带26的顶部突出高于STI区域24的其余部分的顶表面24A，以形成突出的鳍36。相应的工艺在图17中所示的工艺流程300中被示为工艺306。可以使用干法蚀刻工艺来执行蚀刻，其中，例如将HF3和NH3用作蚀刻气体。在蚀刻工艺期间，可能产生等离子体。还可以包括氩。根据本公开的替代实施例，使用湿法蚀刻工艺来执行STI区域24的凹陷。蚀刻化学品可以包括例如HF。
在上述实施例中，可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺来图案化鳍，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用其余的间隔件或心轴(mandrel)来图案化鳍。
参考图4，虚设栅极堆叠38被形成为在(突出的)鳍36的顶表面和侧壁上延伸。相应的工艺在图17中所示的工艺流程400中被示为工艺308。虚设栅极堆叠38可以包括虚设栅极电介质40，以及虚设栅极电介质40上方的虚设栅极电极42。虚设栅极电极42可以例如使用多晶硅来形成，并且还可以使用其他材料。每个虚设栅极堆叠38还可以包括在虚设栅极电极42上方的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅、或它们的多个层形成。虚设栅极堆叠38可以跨单个或多个突出的鳍36和/或STI区域24。虚设栅极堆叠38还具有与突出的鳍36的纵向方向垂直的纵向方向。
接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。相应的工艺在图17中所示的工艺流程300中也被示为工艺308。根据本公开的一些实施例，栅极间隔件46由诸如氮化硅、碳氮化硅等之类的(一种或多种)电介质材料形成，并且可以具有单层结构或包括多个电介质层的多层结构。栅极间隔件46的电介质常数(k值)小于3.8，并且可以小于约3.0，例如在大约2.5至3.0之间的范围内。
然后，执行蚀刻工艺以蚀刻突出的鳍36的未被虚设栅极堆叠38和栅极间隔件46覆盖的部分，从而产生图5所示的结构。相应的工艺在图17中所示的工艺流程300中被示为工艺310。凹陷可以是各向异性的，因此鳍36的直接位于虚设栅极堆叠38和栅极间隔件46下面的部分被保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。相应地形成凹槽50。凹槽50包括位于虚设栅极堆叠38的相对侧上的部分、以及在突出的鳍36的其余部分之间的部分。
接下来，通过在凹槽50中选择性地生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)54，从而产生图6中的结构。相应的工艺在图17中所示的工艺流程300中被示为工艺312。根据所产生的FinFET为p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所产生的FinFET为p型FinFET时，可以生长硅锗硼(SiGeB)或硅硼(SiB)。相反，当所产生的FinFET为n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。根据本公开的替代实施例，外延区域54包括III-V族化合物半导体，例如，GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合、或其多个层等。在凹槽50填充有外延区域54之后，外延区域54的进一步外延生长使外延区域54水平扩展，并且可以形成刻面。外延区域54的进一步生长还可以使相邻的外延区域54彼此融合。可能产生空隙(气隙)56。根据本公开的一些实施例，当外延区域54的顶表面仍为波浪形，或者当融合的外延区域54的顶表面已经变得平坦时(这通过在外延区域54上进一步生长来实现，如图6所示)，可以完成外延区域54的形成。
在外延步骤之后，外延区域54可以进一步注入有p型或n型杂质以形成源极区域和漏极区域，这些源极区域和漏极区域也用附图标记54来表示。根据本公开的替代实施例，当在外延期间外延区域54原位掺杂有p型或n型杂质时，跳过注入步骤。
图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。相应的工艺在图17中所示的工艺流程300中被示为工艺314。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等来形成。ILD 60可以包括使用例如FCVD、旋涂、CVD或另一种沉积方法形成的电介质材料。ILD 60可以由含氧电介质材料形成，其可以是基于氧化硅的材料，例如，氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂磷硅玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以使ILD 60、虚设栅极堆叠38和栅极间隔件46的顶表面彼此齐平。
图7B示出了在同一衬底20上形成短沟道器件和长沟道器件(其可以是FinFET)的中间结构的截面图。短沟道器件被形成在器件区域100中，并且长沟道器件被形成在器件区域200中。短沟道器件的沟道长度Lg1小于长沟道器件的沟道长度Lg2，如图所示。根据一些实施例，比率Lg2/Lg1可以大于约1.5或2.0，并且可以在约1.5与约10之间的范围内。根据本公开的一些实施例，短沟道器件的沟道长度Lg1可以小于约30nm，长沟道器件的沟道长度Lg2可以为大于约45nm。根据一些实施例，短沟道器件是核心晶体管或诸如静态随机存取存储器(SRAM)之类的其他电路中的晶体管，并且长沟道器件是驱动器电路、外围电路等中的晶体管。短沟道器件和长沟道器件中的任一个的截面图可以对应于从包含图7中的线A-A的垂直平面获得的截面视图。
为了区分短沟道器件中的特征和长沟道器件中的特征，短沟道器件中的特征使用图7A中的对应特征的标号加上数字100表示，并且长沟道器件中的特征使用图7A中的对应特征的标号加上数字200来表示。例如，图7B中的源极/漏极区域154和254对应于图7A中的源极/漏极区域54。短沟道器件区域和长沟道器件区域中的栅极间隔件分别表示为146和246，它们对应于图7A中的栅极间隔件46。短沟道器件和长沟道器件中的对应特征可以在公共工艺中形成，在前面和后面的段落中讨论了一些示例工艺。
在形成图7A和7B所示的结构之后，用金属栅极和替换栅极电介质替换虚设栅极堆叠138和238，如图8A、8B和9-14所示。在图8B和9-14中，示出了STI区域24的顶表面124A和224A，并且半导体鳍136和236分别突出高于顶表面124A和224A。
为了形成替换栅极，首先去除图7B中所示的硬掩模层144和244、虚设栅极电极142和242以及虚设栅极电介质140和240，从而形成图8B所示的开口159和259。相应的工艺在图17中所示的工艺流程300中被示为工艺316。图8A中的开口59对应于器件区域100中的开口159和器件区域200中的开口259。突出鳍136和236的顶表面和侧壁分别暴露于开口159和259。
接下来，参考图9，形成栅极电介质162和164(下文中称为162/164)和栅极电介质262和264(下文中称为262/264)，它们分别延伸到开口159和259中。相应的工艺在图17中所示的工艺流程300中被示为工艺318。根据本发明的一些实施例，栅极电介质包括界面层(IL)162和262，它们分别形成在突出鳍136和236的暴露表面上。IL 162和262可以包括氧化物层，例如氧化硅层，其通过突出鳍136和236的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质还可以包括对应IL 162和262上方的高k电介质层164和264。高k电介质层164和264可以由诸如氧化铪、氧化镧、氧化铝、氧化锆、其组合、其多层等的高k电介质材料形成。高k电介质材料的电介质常数(k值)高于3.9，可能高于约7.0，有时甚至高达21.0或更高。高k电介质层164和264上覆并且可以接触相应的下层IL 162和262。高k电介质层164和264形成共形层，并分别在突出的鳍136和236的侧壁和栅极间隔件146和246的顶表面和侧壁上延伸。根据本公开的一些实施例，使用ALD、CVD等形成高k电介质层164和264。高k电介质层164和264可以是相同电介质层的一部分，并且同时形成有相同材料和相同厚度，或者单独地形成有不同材料和/或不同厚度。
根据一些实施例，在高k电介质层164和264上形成粘合层(也是扩散阻挡层)166和266。粘合层166和266可以由TiN或氮化硅钛(TSN)形成。TiN层可以使用ALD或CVD形成，TSN层可以包括交替沉积的TiN层和SiN层，其例如是使用ALD形成的。由于TiN层和SiN层非常薄，这些层可能无法彼此区分，因此被称为TSN层。根据替代实施例，未形成粘合层166和266，并且随后形成的功函数层168和268与对应的下层高k电介质层164和264接触。
进一步参考图9，通过沉积形成功函数层168和268。相应的工艺在图17中所示的工艺流程300中被示为工艺320。功函数层168和268中的每一个包括至少一个具有由相同材料形成的整体的同质层，或者可以包括由彼此不同的材料形成的多个子层。功函数层168和268中的对应层可以或不可以在公共沉积工艺中形成。功函数层168和268中的层的特定材料可以根据在器件区域100和200中形成的各个FinFET是n型FinFET还是p型FinFET来选择。例如，当FinFET是n型FinFET时，功函数层168和268中的每一个可包括n功函数层，其包括氮化钛(TiN)层、氮化钽(TaN)层、铝基层(由例如TiAl、TiAlN、TiAlC、TaAlN、TaAl或TaAlC形成)、WC、其组合以及其上的多层。当FinFET是p型FinFET时，对应的功函数层168和268可以包括p功函数层，例如TiN层、氮化钨碳氮层(WxCyNz)等。可以理解，WxCyNz可以是n功函数层或p功函数层，这取决于钨、碳和氮的比率。例如，当值z接近零时，相应的WxCyNz层是一个n功函数层。另一方面，W0.55C0.12N0.28O0.05层是p功函数层。根据一些实施例，n型FinFET的功函数层还可以包括n功函数层和n功函数层上方的p功函数层，其中n功函数层支配相应FinFET的功函数能。类似地，p型FinFET的功函数层还可以包括p功函数层和p功函数层上方的n功函数层，其中p功函数层支配相应FinFET的功函数。根据其他实施例，FinFET具有单个均匀功函数层。
根据本公开的一些实施例，在功函数层168和268上方分别形成阻挡层170和270(它们也是粘合层)。相应的工艺在图17中所示的工艺流程300中被示为工艺320。阻挡层170和270可以是含金属的层，其可以根据一些实施例由TiN形成。阻挡层170和270的材料可以具有高电阻率，因此也被称为高电阻率导电层。也可以使用其他材料，如TaN。根据一些实施例，使用ALD、CVD等形成阻挡层170和270。阻挡层170和270可以是相同的含金属的层的部分，其同时形成有相同材料且具有相同厚度，或者使用不同材料和/或具有不同厚度单独地形成。
根据一些实施例，阻挡层170完全填充剩余开口159(图8B)，因为开口159狭窄。另一方面，图9中的阻挡层264部分填充了剩余的开口259(图8B)，因为开口259更宽。
接下来，执行间隙填充处理以用金属层272填充剩余开口259，金属层272完全填充开口259。在形成金属层272的相同工艺中，还沉积金属层172。由于开口159已被完全填充，金属层172沉积在阻挡层170上方和开口159外部(图8B)。根据一些实施例，金属层172和272的形成包括例如使用ALD生长成核层，然后使用另一方法(例如CVD)进行沉积工艺。金属层172和272可以由低电阻导电材料(可以是金属)如钨、钴或其组合形成。在使用钨的示例工艺中，工艺气体可以包括WF6和H2，以及一些载体气体，例如氩。
在形成金属层172和272之后，执行平坦化工艺，例如化学机械抛光(CMP)工艺或机械抛光工艺，以去除如图9所示的沉积层的多余部分，从而产生如图10所示的栅极堆叠174和274。栅极堆叠174和274分别包括栅极电介质162/164和262/264以及栅极电极176和276。
图11示出了在栅极堆叠174和274以及栅极间隔件146和246上执行的第一深蚀刻工艺(etch-back process)，其中蚀刻由箭头77表示。相应的工艺在图17中所示的工艺流程300中被示为工艺322。相应地生成凹槽161和261。第一深蚀刻工艺可包括干法蚀刻工艺和/或湿法蚀刻工艺。此外，蚀刻可以是各向同性的或各向异性的。根据本公开的一些实施例，使用蚀刻栅极间隔件146和246以及栅极堆叠174和274的蚀刻剂来执行深蚀刻工艺，并且不蚀刻CESL 58和60。根据使用干法蚀刻工艺时的一些实施例，蚀刻气体包括F基蚀刻剂(例如CF4、C2F6、NF3等)或其组合。根据使用湿法蚀刻工艺时的一些实施例，蚀刻化学品可包括稀释的HF溶液、NH4OH(氨溶液)或其组合。根据一些实施例，在第一次深蚀刻工艺之后，栅极堆叠174(或274)的高度为H1，其可在约8nm到约16nm之间的范围内。从突出鳍136(或236)的顶表面到ILD 60的顶表面的垂直距离被表示为H2。比率H1/H2可能在约0.1到约0.25之间的范围内。凹陷深度D1(或D2)可以在约50nm到约80nm之间的范围内。应理解，凹陷深度D1的值不能太高或太低。如果该值太高，则栅极堆叠174和274的某些部分(例如水平部分)可能被不利地去除，从而导致器件故障。如果该值太低，则不会产生足够的凹槽来容纳随后填充的低电阻率导电层。
在如图11所示的第一次深蚀刻工艺之后，执行第二次深蚀刻工艺，如图12所示，其中蚀刻由箭头77'表示。相应的工艺在图17中所示的工艺流程300中被示为工艺324。凹槽178和278由此形成在对应的高k电介质层164和264的相对部分之间。第二深蚀刻工艺使用不同于第一深蚀刻工艺中使用的蚀刻气体或蚀刻化学溶液来执行。第二深蚀刻工艺可包括干法蚀刻工艺和/或湿法蚀刻工艺。此外，蚀刻可以是各向同性的或各向异性的。根据本公开的一些实施例，使用蚀刻栅极电极176和276且不蚀刻栅极间隔件146和246、高k电介质层164和264、CESL 58和ILD 60的蚀刻剂来执行第二深蚀刻工艺。根据使用干蚀刻工艺时的一些实施例，蚀刻气体可包括BCl3、Cl2、WF6或其组合。根据使用湿法蚀刻工艺的一些实施例，蚀刻化学品可包括NH4OH等。根据一些实施例，凹陷深度D2可以在约2nm到约10nm之间的范围内。应理解，凹陷深度D2的值也不能太高或太低。如果该值太高，栅极176和276的某些部分可能会被不利地去除，从而导致器件故障。如果该值太低，则不会产生足够的凹槽来容纳随后填充的低电阻率导电层。
由于蚀刻剂对不同材料的选择性，栅极间隔件146的顶表面146TS可以与高k电介质层164的顶表面164TS齐平、高于或低于高k电介质层164TS的顶表面164TS。类似地，栅极间隔件246的顶表面246TS可以与高k电介质层264的顶表面264TS齐平、高于或低于该顶表面264TS。然而，相同FinFET的顶表面164TS和相邻顶表面264TS之间的高度差较低，例如小于约2nm或约1nm。使用虚线显示顶表面146TS、164TS、246TS和264TS的一些可能示例位置。
参考图13，低电阻率导电层180和280(可以是金属层)是使用选择性沉积工艺形成的。在整个描述中，低电阻率导电层180和280也可以被视为相应栅极电极的部分。根据本公开的一些实施例，低电阻率导电层180和280由钼(Mo)、钨(W)、钴、其合金等形成。相应的工艺在图17中所示的工艺流程300中被示为工艺326。低电阻率导电层180和280的电阻率低于栅极电极176和276中的层(包括层166、266、168、268、170和270)的电阻率。低电阻率导电层180和280分别形成在栅极电极176和276上，而不是形成在栅极间隔件146和246、高k电介质层164和264、CESL 58和ILD 60的暴露表面上。根据一些示例性实施例，使用ALD或CVD执行沉积。前驱体可包括金属卤化物(例如WCl5)和还原剂(例如H2)。沉积工艺可以是在高温下执行的热工艺，例如在大约275℃到大约500℃之间的范围内。沉积也可以在开启等离子体的情况下执行。
由于选择性沉积，低电阻率导电层180和280可以是共形层。此外，如果栅极电极176和276的顶表面分别是平面的，则低电阻率导电层180和280可以基本上是平面的。替代地，低电阻率导电层180和280是弯曲的，并且具有遵循对应的下层栅极电极176和276的顶表面轮廓的拓扑结构。低电阻率导电层180和280的厚度被选择为，使得低电阻率导电层180和280的电阻率足够低。例如，低电阻率导电层180和280的厚度可以在约2nm到约6nm之间的范围内。根据一些实施例，低电阻率导电层180和280的顶表面低于对应的高k电介质层164和264的顶表面(边缘)，使得整个低电阻率导电层180和280位于对应的凹槽178和278中。这提供了一些工艺裕度，以确保低电阻率导电层180和280不会分别形成到凹槽178和278之外。在其他情况下，低电阻率导电层180和280可以在栅极间隔件146和246以及高k电介质层164和264的顶表面上延伸。如果发生这种情况，如果工艺变化导致随后形成的源极/漏极接触插塞不适当地移位到栅极间隔件146和246，则随后形成的源极/漏极接触插塞可以对低电阻率导电层180和280电短路。根据替代实施例，使用虚线示出顶表面的低电阻率导电层180和280的顶表面与对应的高k电介质层164和264的顶部边缘和/或对应的栅极间隔件146和246的顶部边缘共平面。
接下来，用电介质材料填充剩余开口161/178和261/278以形成电介质填充区域182和282，如图14所示。相应的工艺在图17中所示的工艺流程300中被示为工艺328。电介质填充区域182和282可由均匀的低k电介质材料形成，其可由多孔氮化硅、多孔氮氧化硅、多孔碳氧化硅等形成。电介质填充区域182和282也被平坦化，使得其顶表面与ILD 60的顶表面共面。电介质填充区域182和282的侧壁与CESL 58的侧壁接触。
图15示出了栅极接触插塞184和284、源极/漏极硅化物区域186和286以及源极/漏极接触插塞187和287的形成。相应的工艺在图17中所示的工艺流程300中被示为工艺330。源极/漏极接触插塞187和287的形成包括通过蚀刻ILD 60来形成接触开口以暴露CESL 58的下层部分，然后蚀刻CESL 58的暴露部分以显露源极/漏极区域154和254。在随后的工艺中，沉积金属层(例如Ti层)以延伸到接触开口中。
可以执行金属氮化物阻挡层(例如TiN层)。然后执行退火工艺以使金属层与源极/漏极区域154/254的顶部反应以形成硅化物区域186和286。接下来，要么保留先前形成的金属氮化物层不被去除，要么去除先前形成的金属氮化物层，然后沉积新的金属氮化物层(例如氮化钛层)。然后将填充金属材料(例如钨、钴等)填充到接触开口中，然后进行平坦化以去除多余材料，从而产生源极/漏极接触插塞187和287。栅极接触插塞184和284的形成可以包括蚀刻电介质填充区域182和282以显露低电阻率导电层180和280，并在对应的开口中形成栅极接触插塞184和284。栅极接触插塞184和284还可以包括扩散阻挡层(例如氮化钛)和扩散阻挡层上方的金属(例如铜、钨、钴等)。由此形成FinFET 190和290。
图16示出了FinFET 190或290的某些部分的俯视图。栅电极176(或276)和上覆低电阻率导电层180(或280)。高k电介质层164(或264)的垂直部分可以形成环，该环包围对应的栅极堆叠176(或276)和对应的上覆低电阻率导电层180(或280)。图中还示出了栅极接触插塞184(或284)、突出鳍136(或246)和源极/漏极区域154(或254)。
实验表明，通过在栅极电极上形成低电阻率导电层，短沟道晶体管的栅极电阻Rg可以降低到不含低电阻率导电层的短沟道晶体管的栅极电阻Rg的大约10％。例如，在硅片上形成样品栅极，并测量对应栅极电极的电阻值。结果表明，随着低电阻率导电层的形成，100％的样品栅极的电阻值小于第一个值。作为比较，如果没有形成低电阻率导电层，超过50％的栅电极的电阻值高于第一个值的四倍。
本公开的实施例具有一些有利的特征。在短沟道器件中，栅电极由诸如功函数层和阻挡层之类的高电阻率层形成，并且栅极电极中可能不存在低电阻率层。由此产生的栅极电极的栅极电阻Rg很高。因此，对应晶体管的性能显著降低。根据本公开的一些实施例，在栅极电极上形成低电阻率层以降低栅极电阻Rg。
根据本公开的一些实施例，一种器件包括：第一半导体鳍；第一栅极堆叠，位于第一半导体鳍的侧壁和顶表面上，其中，第一栅极堆叠包括：高k电介质层；功函数层，与高k电介质层的第一底部交叠；第一阻挡层，与功函数层的第二底部交叠；以及第一低电阻金属层，与功函数层和第一阻挡层交叠并接触的，其中，第一低电阻金属层具有第一电阻率值，该第一电阻率值低于功函数层和第一阻挡层两者的第二电阻率值；以及第一栅极间隔件，与第一栅极堆叠的侧壁接触。在实施例中，器件还包括：接触蚀刻停止层，接触蚀刻停止层包括与第一栅极间隔件的侧壁接触的垂直部分，其中，垂直部分延伸高于第一栅极间隔件。在实施例中，器件还包括：电介质填充区域，电介质填充区域位于第一栅极间隔件和高k电介质层上方并与第一栅极间隔件和高k电介质层接触，其中，电介质填充区域还与接触蚀刻停止层的垂直部分接触。在实施例中，电介质填充区域包括低k电介质材料。在实施例中，高k电介质层具有第一顶部边缘，并且第一栅极间隔件具有第二顶部边缘，并且其中，第一顶部边缘高于第二顶部边缘。在实施例中，高k电介质层具有第一顶部边缘，并且第一栅极间隔件具有第二顶部边缘，并且其中，第一顶部边缘低于第二顶部边缘。在实施例中，高k电介质层具有第一顶部边缘，并且第一栅极间隔件具有第二顶部边缘，并且其中，第一顶部边缘与第二顶部边缘齐平。在实施例中，器件还包括晶体管的第二栅极堆叠，第二栅极堆叠包括：第二阻挡层，由与第一阻挡层相同的材料形成；金属区域，位于第二阻挡层的相对垂直部分之间；以及第二低电阻金属层，与第二阻挡层和金属区域交叠并接触，其中，第一低电阻金属层和第二低电阻金属层由相同材料形成。
根据本公开的一些实施例，一种器件包括：高k电介质层；功函数层，位于高k电介质层上方并与高k电介质层接触；阻挡区域，位于功函数层上方并与功函数层接触；金属层，位于功函数层和阻挡区域上方并与功函数层和阻挡区域接触，其中，金属层是平面的，并且金属层不含延伸至阻挡区域中的部分；栅极间隔件，位于高k电介质层的侧壁上；以及电介质填充区域，与栅极间隔件、高k电介质层和金属层交叠并接触。在实施例中，电介质填充区域在高k电介质层的相对部分之间延伸。在实施例中，电介质填充区域由低k电介质材料形成。在实施例中，器件还包括：源极/漏极区域，位于高k电介质层的侧面；以及接触蚀刻停止层，包括水平部分和垂直部分，该水平部分位于源极/漏极区域上方并与源极/漏极区域接触，并且该垂直部分与高k电介质层和电介质填充区域两者接触。在实施例中，器件还包括：层间电介质，与接触蚀刻停止层的水平部分交叠并接触，其中，层间电介质的顶表面高于栅极间隔件的顶表面。在实施例中，功函数层包括相对侧壁部分，并且位于相对侧壁部分之间并且与功函数层的底部交叠的所有材料包括氮化钛。
根据本公开的一些实施例，一种方法包括：在半导体区域上方形成虚设栅极堆叠；在虚设栅极堆叠的相对侧形成栅极间隔件；用替换栅极堆叠来替换虚设栅极堆叠，其中，替换栅极堆叠包括：栅极电介质层；功函数层，位于栅极电介质层上方；以及高电阻导电层，位于功函数层上方；深蚀刻替换栅极堆叠和栅极间隔件；以及在功函数层和高电阻导电层上沉积金属层。在实施例中，深蚀刻替换栅极堆叠和栅极间隔件包括：执行第一深蚀刻工艺以使栅极间隔件和替换栅极堆叠凹陷；以及执行第二深蚀刻工艺以使功函数层和高电阻导电层凹陷，其中，栅极间隔件和栅极电介质层在第二深蚀刻工艺中未被蚀刻。在实施例中，金属层低于栅极电介质层的顶表面。在实施例中，在沉积金属层期间，金属层被选择性地沉积在功函数层和高电阻导电层上，并且不被沉积在当沉积金属层被执行时暴露的电介质材料上。在实施例中，栅极电介质层包括垂直部分，该垂直部分形成具有四边的环，并且金属层与全部四边的侧壁接触。在实施例中，沉积金属层包括沉积钨层。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：第一半导体鳍；第一栅极堆叠，位于所述第一半导体鳍的侧壁和顶表面上，其中，所述第一栅极堆叠包括：高k电介质层；功函数层，与所述高k电介质层的第一底部交叠；第一阻挡层，与所述功函数层的第二底部交叠；以及第一低电阻金属层，与所述功函数层和所述第一阻挡层交叠并接触，其中，所述第一低电阻金属层具有第一电阻率值，所述第一电阻率值低于所述功函数层和所述第一阻挡层两者的第二电阻率值；以及第一栅极间隔件，与所述第一栅极堆叠的侧壁接触。
示例2是示例1所述的器件，还包括：接触蚀刻停止层，所述接触蚀刻停止层包括与所述第一栅极间隔件的侧壁接触的垂直部分，其中，所述垂直部分延伸高于所述第一栅极间隔件。
示例3是示例2所述的器件，还包括：电介质填充区域，所述电介质填充区域位于所述第一栅极间隔件和所述高k电介质层上方并与所述第一栅极间隔件和所述高k电介质层接触，其中，所述电介质填充区域还与所述接触蚀刻停止层的垂直部分接触。
示例4是示例3所述的器件，其中，所述电介质填充区域包括低k电介质材料。
示例5是示例1所述的器件，其中，所述高k电介质层具有第一顶部边缘，并且所述第一栅极间隔件具有第二顶部边缘，并且其中，所述第一顶部边缘高于所述第二顶部边缘。
示例6是示例1所述的器件，其中，所述高k电介质层具有第一顶部边缘，并且所述第一栅极间隔件具有第二顶部边缘，并且其中，所述第一顶部边缘低于所述第二顶部边缘。
示例7是示例1所述的器件，其中，所述高k电介质层具有第一顶部边缘，并且所述第一栅极间隔件具有第二顶部边缘，并且其中，所述第一顶部边缘与所述第二顶部边缘齐平。
示例8是示例1所述的器件，还包括：晶体管的第二栅极堆叠，所述第二栅极堆叠包括：第二阻挡层，由与所述第一阻挡层相同的材料形成；金属区域，位于所述第二阻挡层的相对垂直部分之间；以及第二低电阻金属层，与所述第二阻挡层和所述金属区域交叠并接触，其中，所述第一低电阻金属层和所述第二低电阻金属层由相同材料形成。
示例9是一种半导体器件，包括：高k电介质层；功函数层，位于所述高k电介质层上方并与所述高k电介质层接触；阻挡区域，位于所述功函数层上方并与所述功函数层接触；金属层，位于所述功函数层和所述阻挡区域上方并与所述功函数层和所述阻挡区域接触，其中，所述金属层是平面的，并且所述金属层不含延伸至所述阻挡区域中的部分；栅极间隔件，位于所述高k电介质层的侧壁上；以及电介质填充区域，与所述栅极间隔件、所述高k电介质层和所述金属层交叠并接触。
示例10是示例9所述的器件，其中，所述电介质填充区域在所述高k电介质层的相对部分之间延伸。
示例11是示例9所述的器件，其中，所述电介质填充区域由低k电介质材料形成。
示例12是示例9所述的器件，还包括：源极/漏极区域，位于所述高k电介质层的侧面；以及接触蚀刻停止层，包括水平部分和垂直部分，所述水平部分位于所述源极/漏极区域上方并与所述源极/漏极区域接触，并且所述垂直部分与所述高k电介质层和所述电介质填充区域两者接触。
示例13是示例12所述的器件，还包括：层间电介质，与所述接触蚀刻停止层的水平部分交叠并接触，其中，所述层间电介质的顶表面高于所述栅极间隔件的顶表面。
示例14是示例9所述的器件，其中，所述功函数层包括相对侧壁部分，并且位于所述相对侧壁部分之间并且与所述功函数层的底部交叠的所有材料包括氮化钛。
示例15是一种用于形成半导体器件的方法，包括：在半导体区域上方形成虚设栅极堆叠；在所述虚设栅极堆叠的相对侧形成栅极间隔件；用替换栅极堆叠来替换所述虚设栅极堆叠，其中，所述替换栅极堆叠包括：栅极电介质层；功函数层，位于所述栅极电介质层上方；以及高电阻导电层，位于所述功函数层上方；深蚀刻所述替换栅极堆叠和所述栅极间隔件；以及在所述功函数层和所述高电阻导电层上沉积金属层。
示例16是示例15所述的方法，其中，深蚀刻所述替换栅极堆叠和所述栅极间隔件包括：执行第一深蚀刻工艺以使所述栅极间隔件和所述替换栅极堆叠凹陷；以及执行第二深蚀刻工艺以使所述功函数层和所述高电阻导电层凹陷，其中，所述栅极间隔件和所述栅极电介质层在所述第二深蚀刻工艺中未被蚀刻。
示例17是示例15所述的方法，其中，所述金属层低于所述栅极电介质层的顶表面。
示例18是示例15所述的方法，其中，在沉积所述金属层期间，所述金属层被选择性地沉积在所述功函数层和所述高电阻导电层上，并且不被沉积在当沉积所述金属层被执行时暴露的电介质材料上。
示例19是示例15所述的方法，其中，所述栅极电介质层包括垂直部分，所述垂直部分形成具有四边的环，并且所述金属层与全部四边的侧壁接触。
示例20是示例15所述的方法，其中，沉积所述金属层包括：沉积钨层。

Claims (10)

1.一种半导体器件，包括：
第一半导体鳍；
第一栅极堆叠，位于所述第一半导体鳍的侧壁和顶表面上，其中，所述第一栅极堆叠包括：
高k电介质层；
功函数层，与所述高k电介质层的第一底部交叠；
第一阻挡层，与所述功函数层的第二底部交叠；以及
第一低电阻金属层，与所述功函数层和所述第一阻挡层交叠并接触，其中，所述第一低电阻金属层具有第一电阻率值，所述第一电阻率值低于所述功函数层和所述第一阻挡层两者的第二电阻率值；以及
第一栅极间隔件，与所述第一栅极堆叠的侧壁接触。
2.根据权利要求1所述的器件，还包括：接触蚀刻停止层，所述接触蚀刻停止层包括与所述第一栅极间隔件的侧壁接触的垂直部分，其中，所述垂直部分延伸高于所述第一栅极间隔件。
3.根据权利要求2所述的器件，还包括：电介质填充区域，所述电介质填充区域位于所述第一栅极间隔件和所述高k电介质层上方并与所述第一栅极间隔件和所述高k电介质层接触，其中，所述电介质填充区域还与所述接触蚀刻停止层的垂直部分接触。
4.根据权利要求3所述的器件，其中，所述电介质填充区域包括低k电介质材料。
5.根据权利要求1所述的器件，其中，所述高k电介质层具有第一顶部边缘，并且所述第一栅极间隔件具有第二顶部边缘，并且其中，所述第一顶部边缘高于所述第二顶部边缘。
6.根据权利要求1所述的器件，其中，所述高k电介质层具有第一顶部边缘，并且所述第一栅极间隔件具有第二顶部边缘，并且其中，所述第一顶部边缘低于所述第二顶部边缘。
7.根据权利要求1所述的器件，其中，所述高k电介质层具有第一顶部边缘，并且所述第一栅极间隔件具有第二顶部边缘，并且其中，所述第一顶部边缘与所述第二顶部边缘齐平。
8.根据权利要求1所述的器件，还包括：晶体管的第二栅极堆叠，所述第二栅极堆叠包括：
第二阻挡层，由与所述第一阻挡层相同的材料形成；
金属区域，位于所述第二阻挡层的相对垂直部分之间；以及
第二低电阻金属层，与所述第二阻挡层和所述金属区域交叠并接触，其中，所述第一低电阻金属层和所述第二低电阻金属层由相同材料形成。
9.一种半导体器件，包括：
高k电介质层；
功函数层，位于所述高k电介质层上方并与所述高k电介质层接触；
阻挡区域，位于所述功函数层上方并与所述功函数层接触；
金属层，位于所述功函数层和所述阻挡区域上方并与所述功函数层和所述阻挡区域接触，其中，所述金属层是平面的，并且所述金属层不含延伸至所述阻挡区域中的部分；
栅极间隔件，位于所述高k电介质层的侧壁上；以及
电介质填充区域，与所述栅极间隔件、所述高k电介质层和所述金属层交叠并接触。
10.一种用于形成半导体器件的方法，包括：
在半导体区域上方形成虚设栅极堆叠；
在所述虚设栅极堆叠的相对侧形成栅极间隔件；
用替换栅极堆叠来替换所述虚设栅极堆叠，其中，所述替换栅极堆叠包括：
栅极电介质层；
功函数层，位于所述栅极电介质层上方；以及
高电阻导电层，位于所述功函数层上方；
深蚀刻所述替换栅极堆叠和所述栅极间隔件；以及
在所述功函数层和所述高电阻导电层上沉积金属层。
CN202010018146.4A 2019-09-16 2020-01-08 半导体器件及其形成方法 Pending CN112510091A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/571,879 2019-09-16
US16/571,879 US11302818B2 (en) 2019-09-16 2019-09-16 Gate resistance reduction through low-resistivity conductive layer

Publications (1)

Publication Number Publication Date
CN112510091A true CN112510091A (zh) 2021-03-16

Family

ID=74686651

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010018146.4A Pending CN112510091A (zh) 2019-09-16 2020-01-08 半导体器件及其形成方法

Country Status (5)

Country Link
US (3) US11302818B2 (zh)
KR (1) KR102379097B1 (zh)
CN (1) CN112510091A (zh)
DE (1) DE102019127213A1 (zh)
TW (1) TWI767293B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11302814B2 (en) * 2020-01-23 2022-04-12 Nanya Technology Corp. Semiconductor device with porous dielectric structure and method for fabricating the same
US12119386B2 (en) * 2021-03-26 2024-10-15 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive capping for work function layer and method forming same
US11695042B2 (en) * 2021-04-08 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor contacts and methods of forming the same
US12107148B2 (en) * 2021-10-20 2024-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US20230268223A1 (en) * 2022-02-24 2023-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US20230369455A1 (en) * 2022-05-16 2023-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US20150145057A1 (en) * 2013-11-25 2015-05-28 International Business Machines Corporation Integrated multiple gate length semiconductor device including self-aligned contacts
US20160056262A1 (en) * 2014-08-20 2016-02-25 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufuacturing process thereof
US20180175165A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Etching Back and Selective Deposition of Metal Gate
CN108807160A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 具有减小的电阻率的晶体管的金属栅极

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9202691B2 (en) * 2013-01-18 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9570568B2 (en) 2015-05-28 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor component and method for fabricating the same
US9735242B2 (en) * 2015-10-20 2017-08-15 Globalfoundries Inc. Semiconductor device with a gate contact positioned above the active region
US9620610B1 (en) 2015-10-28 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET gate structure and method for fabricating the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
US10879354B2 (en) * 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
US10510598B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
US10804161B2 (en) * 2016-12-15 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
KR20180102273A (ko) 2017-03-07 2018-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
TWI729128B (zh) * 2017-05-10 2021-06-01 聯華電子股份有限公司 半導體結構及其製作方法
KR102487549B1 (ko) 2017-11-23 2023-01-11 삼성전자주식회사 트랜지스터들을 포함하는 반도체 소자

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US20150145057A1 (en) * 2013-11-25 2015-05-28 International Business Machines Corporation Integrated multiple gate length semiconductor device including self-aligned contacts
US20160056262A1 (en) * 2014-08-20 2016-02-25 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufuacturing process thereof
US20180175165A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Etching Back and Selective Deposition of Metal Gate
CN108807160A (zh) * 2017-04-28 2018-11-13 台湾积体电路制造股份有限公司 具有减小的电阻率的晶体管的金属栅极

Also Published As

Publication number Publication date
US20210083118A1 (en) 2021-03-18
US20220238715A1 (en) 2022-07-28
DE102019127213A1 (de) 2021-03-18
US20240162349A1 (en) 2024-05-16
KR102379097B1 (ko) 2022-03-25
TW202114229A (zh) 2021-04-01
KR20210032874A (ko) 2021-03-25
US11302818B2 (en) 2022-04-12
US11916146B2 (en) 2024-02-27
TWI767293B (zh) 2022-06-11

Similar Documents

Publication Publication Date Title
US11916146B2 (en) Gate resistance reduction through low-resistivity conductive layer
KR102271584B1 (ko) 임계 전압 스프레드를 높이는 선택적 에칭
CN112420614A (zh) 半导体器件及其形成方法
CN111696859B (zh) 使用等离子体刻蚀进行超窄沟道图案化
KR102310687B1 (ko) 차단층들을 통한 문턱 전압들의 제어
CN112530870A (zh) 形成半导体器件的方法
CN112951767A (zh) 半导体器件及其形成方法
US20210175125A1 (en) Slot Contacts and Method Forming Same
TWI777224B (zh) 半導體裝置及其形成方法
CN112750771A (zh) 鳍端部栅极结构及其形成方法
US20220320089A1 (en) Multiple patterning gate scheme for nanosheet rule scaling
TWI764541B (zh) 半導體元件及其形成方法
US11145728B2 (en) Semiconductor device and method of forming same
CN113270369A (zh) 半导体器件及其形成方法
CN114823517A (zh) 半导体器件及其形成方法
CN113224006A (zh) 金属栅极调制器及其原位形成方法
CN113410178A (zh) 半导体结构及其制造方法
US12068368B2 (en) Shallow trench isolation (STI) contact structures and methods of forming same
KR102452014B1 (ko) 반도체 디바이스용 정렬 구조체 및 그 형성 방법
US20240147685A1 (en) Semiconductor device structure and methods of forming the same
US20240038858A1 (en) Semiconductor device structure and methods of forming the same
CN112582403A (zh) 半导体结构及其形成方法
CN114975281A (zh) 半导体装置结构
CN113363155A (zh) 半导体结构和形成半导体结构的方法
CN113658951A (zh) 半导体装置和其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination