TWI764541B - 半導體元件及其形成方法 - Google Patents

半導體元件及其形成方法

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TWI764541B TW110103073A TW110103073A TWI764541B TW I764541 B TWI764541 B TW I764541B TW 110103073 A TW110103073 A TW 110103073A TW 110103073 A TW110103073 A TW 110103073A TW I764541 B TWI764541 B TW I764541B
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蕭茹雄
王英名
盧頴新
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台灣積體電路製造股份有限公司
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Abstract

提供一種半導體元件及其形成方法。方法包括形成自基材延伸的鰭片。沿著鰭片的側壁及頂表面形成犧牲閘極電極層。在犧牲閘極電極層上執行圖案化製程，以形成犧牲閘極電極。在犧牲閘極電極上執行再重塑製程，以形成再重塑後的犧牲閘極電極。再重塑後的犧牲閘極電極包括沿著鰭片的頂表面的第一部分以及沿著鰭片的側壁的第二部分。隨著第一部分自第一部分的頂表面朝向鰭片的頂表面延伸，第一部分的寬度減小。隨著第二部分自鰭片的頂表面朝向基材延伸，第二部分的寬度減小。

Description

半導體元件及其形成方法
本揭露是有關於一種半導體元件及其形成方法。
半導體元件用於各種電子應用中，諸如，例如，個人電腦、行動電話、數位攝影機，以及其他電子設備。通常藉由在半導體基材之上依序沈積絕緣或介電層、導電層及半導體材料層，並且使用微影術圖案化各種材料層以製造其上的電路部件及元件，來加工半導體元件。
半導體業界藉由持續縮減最小特徵大小來持續改進各種電子部件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，從而允許將更多部件整合至給定面積。然而，隨著最小特徵大小縮減，出現應解決的額外問題。
一種半導體元件的形成方法包括：形成鰭片，鰭片自基材延伸；形成犧牲閘極電極層，犧牲閘極電極層沿著鰭片的側壁及頂表面；執行圖案化製程在犧牲閘極電極層 上，以形成犧牲閘極電極；以及執行再重塑製程在犧牲閘極電極上，以形成再重塑後的犧牲閘極電極。再重塑後的犧牲閘極電極包括：第一部分以及第二部分。第一部分沿著鰭片的頂表面，其中隨著第一部分自第一部分的頂表面朝向鰭片的頂表面延伸，第一部分的寬度減小。第二部分沿著鰭片的側壁，其中隨著第二部分自鰭片的頂表面朝向基材延伸，第二部分的寬度減小。
一種半導體元件的形成方法包括：製造鰭片，鰭片自基材延伸；形成隔離區域在基材之上並鄰近鰭片，其中鰭片在隔離區域的頂表面上方延伸；沈積犧牲閘極電極層，犧牲閘極電極層沿著鰭片的側壁及頂表面以及沿著隔離區域的頂表面；執行第一蝕刻製程在犧牲閘極電極層上，以形成犧牲閘極電極；以及執行第二蝕刻製程在犧牲閘極電極上，以形成再重塑後的犧牲閘極電極，其中第二蝕刻製程不同於第一蝕刻製程。再重塑後的犧牲閘極電極包括：第一部分以及一第二部分。第一部分沿著鰭片的頂表面，其中在第一部分的頂表面處第一部分的第一寬度大於在鰭片的頂表面處第一部分的第二寬度。第二部分沿著鰭片的側壁，其中在鰭片的頂表面處第二部分的第三寬度大於在隔離區域的頂表面處第二部分的第四寬度。
一種半導體元件包括：鰭片以及閘極堆疊。鰭片自基材延伸。閘極堆疊沿著鰭片的側壁及頂表面。閘極堆疊包括第一部分以及第二部分。第一部分沿著鰭片的頂表面，其中隨著第一部分自第一部分的頂表面朝向鰭片的頂表面 延伸，第一部分的寬度減小。第二部分沿著鰭片的側壁，其中隨著第二部分自鰭片的頂表面朝向基材延伸，第二部分的寬度減小。
50:基材
50N,50P,73,76,89,116:區域
51:分隔物
52:鰭片
56:隔離區域
58:通道區域
60:假性介電層
62:犧牲閘極層
62:假性閘極層
64:遮罩層
72:假性閘極
72A:上部分
72B:下部分
74:遮罩
80:閘極密封間隔物
82:源極/汲極區域
86:閘極間隔物
87:接觸蝕刻終止層
88:第一層間介電質
90:開口
92:閘極介電層
94:閘極電極
94A:襯墊層
94B:功函數調諧層
94C:導電填充層
96:閘極遮罩
108:第二層間介電質
110:閘極接觸
112:源極/汲極接觸
114:矽化物層
2100:方法
2101,2103,2105,2107,2109,2111:步驟
A-A:橫截面
B-B:橫截面
C-C:橫截面
W1,W2,W3,W4,W5,W6,W7,W8,W9,W10,W11,W12:寬度
H1,H2:高度
當結合附圖閱讀時，根據以下詳細描述最佳理解本揭露案的諸態樣。應注意，根據業界的標準實踐，各種特徵並未按比例繪製。事實上，出於論述清楚的目的，可任意地增大或縮小各種特徵的尺寸。
第1圖為根據一些實施例的鰭式場效電晶體(Fin field effect transistor,FinFET)的立體圖。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖及第20C圖為根據一些實施例的製造FinFET元件的中間步驟的剖面圖。
第21圖為根據一些實施例的製造閘極結構的方法的流程圖。
以下揭露案提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述部件及配置的特定實例以簡化本揭露案。當然，這些僅僅是實例且並非意欲限制性的。例如，在以下描述中，在第二特徵之上或在其上製造第一特徵可包括將第一特徵及第二特徵製造為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間製造額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露案可在各種實例中重複元件符號及/或字母。此重複是出於簡單與清晰的目的，且其自身不指示所論述的各種實施例及/或組態之間的關係。
本文中可使用空間相對術語，諸如「下方」、「在...之下」、「下」、「上方」、「上」等，以便於描述，以描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中所例示。除圖中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。可以其他方式來定向裝置(旋轉90度或以其他定向)，且可同樣相應地解釋本文所使用的空間相對描述詞。
將相對於特定情形(亦即，半導體元件的閘極結構及其製造方法)描述實施例。在使用閘極後製程製造的鰭式場效電晶體(Fin field effect transistor,FinFET)元件的情境下論述本文所提出的各種實施例。本文所論述的各種實施例及製造及再重塑犧牲閘極。在一些實施例中，一種再重塑方法及縮減或消除在犧牲閘極的基腳處的聚合 物殘留物，並且再重塑犧牲閘極以使其具有頂部分比下部分寬的剖面。在一些實施例中，此類剖面改進間隙填充特性，諸如，例如，製造替換犧牲閘極的置換閘極時的間隙填充率，避免置換閘極與後續製造的源極/汲極接觸之間的短路、縮減閘極電阻、提高元件速度，並且改進元件良率。
第1圖為根據一些實施例的FinFET的立體圖。FinFET包括基材50(例如，半導體基材)上的鰭片52。隔離區域56設置於在基材50中，並且鰭片52自相鄰隔離區域56之間向上方突出。儘管隔離區域56描述/繪示為與基材50分開，如本文所使用，術語「基材」可用以意指半導體基材或包括隔離區域的半導體基材。另外，儘管鰭片52繪示為單個連續材料作為基材50，鰭片52及/或基材50可包括單個材料或複數個材料。在此情境下，鰭片52意指在相鄰隔離區域56之間延伸的部分。
閘極介電層92沿著側壁並且在鰭片52的頂表面之上，並且閘極電極94在閘極介電層92之上。源極/汲極區域82設置於鰭片52相對於閘極介電層92及閘極電極94的相反側面上。第1圖進一步繪示在稍後附圖中使用的參考橫截面。橫截面A-A沿著閘極電極94的縱向軸線，並且在例如垂直於FinFET的源極/汲極區域82之間的電流流動的方向的一個方向上。橫截面B-B垂直於橫截面A-A，並且沿著鰭片52的縱向軸線，並且在例如FinFET的源極/汲極區域82之間的電流流動的方向上。橫截面C-C平行於橫截面A-A，並且延伸穿過FinFET的源極/ 汲極區域82。出於清晰的目的，後續諸圖意指此等參考橫截面。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖及第20C圖為根據一些實施例的製造FinFET元件的中間步驟的剖面圖。第2圖至第7圖為沿著第1圖中所繪示的參考橫截面A-A的剖面圖，除了未示出多個鰭片/FinFET以外。第8A圖至第20A圖沿著第1圖中所繪示的參考橫截面A-A的剖面圖。第8B圖至第20B圖、第10C圖、第11C圖、第17C圖及第20C圖為沿著第1圖中所繪示的參考橫截面B-B的剖面圖，除了未示出多個鰭片/FinFET以外。第13C圖及第13D圖為沿著第1圖中所繪示的參考橫截面C-C的剖面圖，除了未示出多個鰭片/FinFET以外。
在第2圖中，提供基材50。基材50可以是半導體基材，諸如，塊材半導體、絕緣體上半導體(SOI,Semiconductor-on-insulator)基材等，該基材可經摻雜(例如，p型或n型摻雜劑)或未經摻雜。基材50可以是晶圓，諸如，矽晶圓。通常，SOI基材是在絕緣體層上製 造的半導體材料的層。絕緣體層可以是例如內埋式氧化物(BOX,Buried Oxide)層、氧化矽層等。在基材上提供絕緣體層，通常為矽或玻璃基材。亦可使用其他基材，諸如，多層或梯度基材。在一些實施例中，基材50的半導體材料可包括矽、鍺。包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦的複合半導體。包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，及/或GaInAsP的合金半導體或其之組合。
基材50具有區域50N及區域50P。區域50N可用於形成n型元件，諸如，N型金氧半導體(n-type metal oxide semiconductor,NMOS)電晶體，例如，n型FinFET。區域50P可用於形成p型元件，諸如，P型金氧半導體(p-type metal oxide semiconductor,PMOS)電晶體，例如，p型FinFET。區域50N可與區域50P實體地分開(如由圖所繪示之分隔物51)，並且任何數目個元件特徵(例如，其他主動元件、摻雜區域、隔離結構等)可設置於區域50N與區域50P之間。
在第3圖中，在基材50中製造鰭片52。鰭片52為半導體條帶。在一些實施例中，可藉由在基材50中蝕刻溝槽來在基材50中製造鰭片52。蝕刻可以是任何可接受蝕刻製程，諸如，反應離子蝕刻(RIE,Reactive Ion Etch)、中性粒子束蝕刻(NBE,Neutral Beam Etch)其組合等。蝕刻製程可以是各向異性的。
可藉由任何適合方法形成鰭片52。例如，可使用 一或多個光微影製程形成鰭片52，包括雙圖案化或多圖案化製程。通常，雙圖案化或多圖案化製程組合光微影與自對準製程，從而允許創建例如間距小於原本使用單個直接光微影製程能夠獲得的間距的圖案。例如，在一個實施例中，在基材50之上形成犧牲層，並且使用光微影製程圖案化。使用自對準製程在圖案化後的犧牲層旁邊形成間隔物。然後移除犧牲層，然後可將剩餘間隔物用作遮罩以形成鰭片52。
在第4圖中，在基材50之上相鄰鰭片52之間製造絕緣材料54。絕緣材料54可以是氧化物，諸如，氧化矽、氮化物、其組合等，並且可藉由高密度電漿化學氣相沈積(HDP-CVD,High Density Plasma Chemical Vapor Deposition)、流動CVD(FCVD,Flowable CVD)(例如，遠端電漿系統中的基於CVD的材料沈積並且後固化以將其轉化為另一材料，諸如，氧化物)其組合等形成。亦可使用藉由任何可接受製程形成的其他絕緣材料。在如圖所示的實施例中，絕緣材料54是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可執行退火製程。在一實施例中，形成絕緣材料54，以使得過量絕緣材料54覆蓋鰭片52。儘管絕緣材料54在圖中繪示為單層，一些實施例可應用多個層。例如，在一些實施例中，可首先沿著基材50及鰭片52的表面形成襯墊(未示出)。此後，可在襯墊之上形成諸如上文所論述的填充材料。
在第5圖中，將移除製程施加至絕緣材料54，以 移除鰭片52之上絕緣材料54的過量部分。在一些實施例中，可利用平坦化製程，諸如，化學機械研磨(CMP,Chemical Mechanical Polish)製程、回蝕製程其組合等。平坦化製程暴露鰭片52，以使得在平坦化製程完成之後鰭片52的頂表面與絕緣材料54的頂表面齊平。
在第6圖中，掘入絕緣材料54(參見第5圖)，以製造淺溝槽隔離(STI,shallow trench isolation)區域56。掘入絕緣材料54，以使得區域50N及50P中鰭片52的上部分自相鄰STI區域56之間突出。此外，STI區域56的頂表面可具有如圖所示的平面表面、凸狀表面、凹狀表面(諸如，碟狀)或其組合。可藉由適當蝕刻將STI區域56的頂表面製造為平面、凸狀及/或凹狀。可使用可接受之蝕刻製程來掘入STI區域56，諸如，對絕緣材料54的材料具有選擇性的製程(例如，以快於鰭片52的材料的速率蝕刻絕緣材料54)。例如，藉由適合之蝕刻製程達成化學氧化物移除，此製程可使用例如稀氫氟(dHF)酸。
第2圖至第6圖所分別描述的製程僅僅為形成鰭片52的一個實例。在一些實施例中，可藉由磊晶生長製程形成鰭片52。例如，可在基材50的頂表面之上形成介電層，並且可穿過介電層蝕刻溝槽以暴露底層基材50。可在溝槽中磊晶生長同質磊晶結構，並且可掘入介電層，以使得同質磊晶結構自介電層突出以形成鰭片52。另外，在一些實施例中，異質磊晶結構可用於鰭片52。例如，可掘入 第5圖中的鰭片52，並且可在掘入後的鰭片52之上磊晶生長不同於鰭片52的材料。在此類實施例中，鰭片52包括掘入後的材料以及在掘入後的材料之上所磊晶生長的材料。在另一實施例中，可在基材50的頂表面之上形成介電層，並且可穿過介電層蝕刻溝槽。然後，可使用不同於基材50的材料來在溝槽中磊晶生長異質磊晶結構，並且可形成介電層，以使得異質磊晶結構自介電層突出以形成鰭片52。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，可在生長期間原位摻雜磊晶生長的材料，此可免除先前及後續佈植，然而也可同時進行原位及佈植摻雜。
更進一步來說，在區域50N與區域50P中磊晶生長不同材料可能是有利的。在各種實施例中，可由矽鍺(SixGe1-x，其中x可介於0至1的範圍內)、碳化矽、純粹或實質上純粹的鍺、III-V複合半導體、II-VI複合半導體等形成鰭片52的上部分。例如，可用於形成III-V複合半導體的材料包括但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在第6圖中，進一步地可在鰭片52及/或基材50中形成適當的井結構(未示出)。在一些實施例中，可在區域50N中製造P井，並且在區域50P中製造N井。在一些實施例中，可在區域50N及區域50P兩者中製造P井或N井。在具有不同井類型的一些實施例中，可使用光阻劑或其他遮罩(未示出)達成區域50N及區域50P的不同 佈植步驟。例如，可在鰭片52之上以及區域50N及區域50P兩者中的STI區域56之上形成第一光阻劑。圖案化第一光阻劑以暴露基材50的區域50P。可藉由使用旋塗技術來形成第一光阻劑，並且可使用可接受之光微影技術進行圖案化。一旦圖案化第一光阻劑後，即在區域50P中執行n型雜質佈植，同時將第一光阻劑的剩餘部分充當遮罩以實質上防止n型雜質佈植至區域50N。n型雜質可以是以濃度等於或小於1015cm-2(諸如，介於約1012cm-2至約1015cm-2)的劑量佈植至區域的磷、砷、銻等。在一些實施例中，可以約1keV至約10keV的佈植能量佈植n型雜質。在佈植之後，諸如藉由可接受之灰化製程以及跟隨其後的濕式清潔製程來移除第一光阻劑。
在佈植區域50P之後，可在鰭片52之上以及區域50P及區域50N兩者中的STI區域56之上形成第二光阻劑。圖案化第二光阻劑以暴露基材50的區域50N。可藉由使用旋塗技術來形成第二光阻劑，並且可使用可接受光微影技術進行圖案化。一旦圖案化第二光阻劑後，即可在區域50N中執行p型雜質佈植，同時將第二光阻劑的剩餘部分充當遮罩以實質上防止p型雜質佈植至區域50P。p型雜質可以是以濃度等於或小於1015cm-2(諸如，介於約1012cm-2至約1015cm-2)的劑量佈植至區域的磷、BF2、銦等。在一些實施例中，可以約1keV至約10keV的佈植能量佈植p型雜質。在佈植之後，可諸如藉由可接受之灰化製程以及跟隨其後的濕式清潔製程來移除第二光 阻劑。
在執行區域50N及區域50P的佈植之後，可執行退火以活化被佈植的p型及/或n型雜質。在一些實施例中，可在生長期間原位摻雜磊晶鰭片52的生長材料，此可免除佈植，然而也可同時進行原位及佈植摻雜。
在第7圖中，在鰭片52上形成假性介電層60。假性介電層60可以是例如氧化矽、氮化矽或其組合等，並且可根據可接受之技術沈積或熱生長。在假性介電層60之上形成假性閘極層62，並且在假性閘極層62之上形成遮罩層64。可在假性介電層60之上沈積假性閘極層62，然後使用例如CMP製程來平坦化。可在假性閘極層62之上沈積遮罩層64。假性閘極層62可以是導電材料，並且可自包括以下材料的群組中選擇：非晶矽、多晶矽(聚合矽)、多晶矽鍺(聚矽鍺)、金屬性氮化物、金屬性矽化物、金屬性氧化物以及金屬。可藉由物理氣相沈積(PVD,Physical Vapor Deposition)、CVD、濺射沈積，或本揭露所屬領域中已知且用於沈積導電材料的其他技術來沈積假性閘極層62。假性閘極層62可由相比STI區域56的材料具有高蝕刻選擇性的其他材料製成。遮罩層64可包括例如氧化矽、SiN、SiON其組合等中的一或多個層。在一些實施例中，遮罩層64可包括一層氮化矽及在該層氮化矽之上的一層氧化矽。在一些實施例中，跨越區域50N及區域50P製造單個假性閘極層62及單個遮罩層64。應注意，出於繪示的目的，假性介電層60展示為僅覆蓋鰭 片52。在一些實施例中，可沈積假性介電層60，以使得假性介電層60覆蓋在假性閘極層62與STI區域56之間延伸的STI區域56上。
第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖及第20C圖繪示根據一些實施例的加工FinFET元件的各種額外步驟。第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、11B圖、第11C圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖及第20C圖繪示區域50N及區域50P中的任一者中的特徵。例如，第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第 18B圖、第19A圖、第19B圖、第20A圖、第20B圖及第20C圖中所繪示的結構可應用於區域50N及區域50P兩者中。下文將在每一圖的描述中說明區域50N及區域50P的結構中的差異(若存在)。
在第8A圖及第8B圖中，可使用可接受光微影及蝕刻技術圖案化遮罩層64(參見第7圖)以形成遮罩74。在一些實施例中，蝕刻技術可包括一或多個各向異性蝕刻製程，諸如，反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)、其組合等。在一些實施例中，圖案化製程包括藉由包括含Br氣體、含Cl氣體、含N氣體、含F氣體、含O氣體其組合等的蝕刻劑混合物來執行的乾式蝕刻製程。在一些實施例中，可改變蝕刻劑混合物的含量，以增大遮罩層64相對假性閘極層62的蝕刻率的比例。在一些實施例中，乾式蝕刻製程在介於約50s至約240s的時間內執行。
在第9A圖及第9B圖中，將遮罩74的圖案轉印至假性閘極層62(參見第8A圖及第8B圖)以形成假性閘極72。在一些實施例(未繪示)中，亦可藉由可接受蝕刻技術將遮罩74的圖案轉印至假性介電層60。可接受蝕刻技術可包括一或多個各向異性蝕刻製程，諸如，反應離子蝕刻(RIE)、中性粒子束蝕刻(NBE)其組合等。蝕刻製程可以是各向異性的。在一些實施例中，圖案化製程包括藉由包括含Br氣體、含Cl氣體、含N氣體、含F氣體、含O氣體其組合等的蝕刻劑混合物來執行的乾式蝕刻製程。在一些實施例中，乾式蝕刻製程在介於約400s至約1200s 的時間內執行。在一些實施例中，用於蝕刻假性閘極層62的蝕刻劑混合物的含量不同於用於蝕刻遮罩層64的蝕刻劑混合物的含量(參見第7圖)。
在一些實施例中，假性閘極72覆蓋鰭片52的相應通道區域58。可使用遮罩74的圖案實體地分開假性閘極72中的每一者與其鄰近假性閘極。假性閘極72的縱長方向亦可實質上垂直於相應鰭片52的縱長方向。假性閘極72中的每一者包括相應鰭片52的頂表面上方的上部分72A以及相應鰭片52的頂表面下方及隔離區域56的頂表面上方的下部分72B。在第9B圖中藉由虛線展示假性閘極72的下部分72B，因為下部分72B在圖中所繪示的橫截面中不可見。在一些實施例中，上部分72A的寬度實質上與下部分72B的寬度相同。在一些實施例中，假性閘極72可具有一或多個平坦側壁。
在一些實施例中，用於形成假性閘極72的蝕刻製程可在鰭片52與相應假性閘極72的界面處形成一或多個基腳部分75。在所繪示的實施例中，作為實例，將單個基腳部分75繪示為位於鰭片52與假性閘極72之間的界面中的一者處。在其他實施例中，亦可在鰭片52與假性閘極72之間的其他界面處形成基腳部分。在第9A圖及第9B圖中藉由虛線繪示基腳部分75，因為基腳部分75在所繪示的橫截面中不可見。在一些實施例中，基腳部分75的第一部分沿著鰭片52的側壁延伸，如第9A圖中所繪示，並且基腳部分75的第二部分沿著假性閘極72的下部分72B 的側壁延伸，如第9B圖中所繪示。
在第10A圖及第10B圖中，再重塑假性閘極72。第10C圖繪示第10B圖的區域73的詳細視圖。在一些實施例中，再重塑製程包括使用自包括氯氣(Cl2)的氣體混合物產生的電漿執行的電漿蝕刻製程。在一些實施例中，除了氯氣(Cl2)以外，氣體混合物可進一步包括額外氣體，諸如，O2、H2、Ar、F2、Br2、N2、Xe、Kr其組合等。在一些實施例中，電漿蝕刻製程在介於約30℃至約150℃的溫度下執行。在一些實施例中，電漿蝕刻製程在介於約10-8atm至約10-3atm的壓力下執行。在一些實施例中，電漿蝕刻製程在介於約20s至約100s的時間內執行。
參照第10C圖，在一些實施例中，再重塑製程更改假性閘極72的剖面，並且若存在基腳部分75，則移除基腳部分75(參見第9A圖及第9B圖)。在執行再重塑製程之後，假性閘極72的上部分72A具有傾斜側壁。假性閘極72的上部分72A的側壁可以是實質上平坦的。在一些實施例中，假性閘極72的上部分72A具有介於約50nm至約120nm的高度H1。在一些實施例中，假性閘極72的上部分72A的最頂部分具有寬度W1，在假性閘極72的上部分72A的一半高度處假性閘極72的上部分72A的中間部分具有寬度W2，並且假性閘極72的上部分72A的最底部分具有寬度W3。在一些實施例中，寬度W1大於或等於寬度W2。在一些實施例中，寬度W1大於或等於寬 度W3。在一些實施例中，寬度W2大於或等於寬度W3。在一些實施例中，寬度W1大於或等於寬度W2，並且寬度W2大於或等於寬度W3。在一些實施例中，寬度W1介於約20nm至約35nm之間。在一些實施例中，寬度W2介於約20nm至約35nm之間。在一些實施例中，寬度W3介於約20nm至約35nm之間。
在一些實施例中，在執行再重塑製程之後，假性閘極72的下部分72B具有彎曲側壁。在一些實施例中，假性閘極72的下部分72B具有凹狀側壁。在一些實施例中，假性閘極72的下部分72B具有介於約20nm至約40nm的高度H2。在一些實施例中，假性閘極72的下部分72B的最頂部分具有寬度W4，在假性閘極72的下部分72B的一半高度處假性閘極72的下部分72B的中間部分具有寬度W5，並且假性閘極72的下部分72B的最底部分具有寬度W6。在一些實施例中，寬度W3大於或等於寬度W4。在一些實施例中，寬度W4大於寬度W5。在一些實施例中，寬度W4大於或等於寬度W6。在一些實施例中，寬度W5小於寬度W6。在一些實施例中，寬度W4大於寬度W5，寬度W4大於或等於寬度W6，並且寬度W5小於寬度W6。在一些實施例中，寬度W4介於約10nm至約29nm之間。在一些實施例中，寬度W5介於約10nm至約29nm之間。在一些實施例中，寬度W6介於約10nm至約29nm之間。
在第11A圖及第11B圖中，在一些實施例中，進 一步再重塑假性閘極72。第11C圖繪示第11B圖的區域76的詳細視圖。在一些實施例中，在形成第10A圖、第10B圖及第10C圖的結構之後，進一步繼續上文參照第10A圖、第10B圖及第10C圖描述的再重塑製程，以進一步再重塑假性閘極72。在一些實施例中，當再重塑製程包括上文參照第10A圖、第10B圖及第10C圖描述的電漿蝕刻製程時，電漿蝕刻製程在介於約20至約100秒的總時間內執行。
參照第11C圖，在一些實施例中，在執行再重塑製程之後，假性閘極72的上部分72A具有傾斜側壁。假性閘極72的上部分72A的側壁可以是實質上平坦的。在一些實施例中，假性閘極72的上部分72A的最頂部分具有寬度W7，在假性閘極72的上部分72A的一半高度處假性閘極72的上部分72A的中間部分具有寬度W8，並且假性閘極72的上部分72A的最底部分具有寬度W9。在一些實施例中，寬度W7大於或等於寬度W8。在一些實施例中，寬度W7大於或等於寬度W9。在一些實施例中，寬度W8大於或等於寬度W9。在一些實施例中，寬度W7大於或等於寬度W8，並且寬度W8大於或等於寬度W9。在一些實施例中，寬度W7介於約28nm至約35nm之間。在一些實施例中，寬度W8介於約25nm至約30nm之間。在一些實施例中，寬度W9介於約20nm至28nm之間。
在一些實施例中，在執行再重塑製程之後，假性閘 極72的下部分72B具有傾斜側壁。假性閘極72的下部分72B的側壁可以是實質上平坦的。在一些實施例中，假性閘極72的下部分72B的最頂部分具有寬度W10，在假性閘極72的下部分72B的一半高度處假性閘極72的下部分72B的中間部分具有寬度W11，並且假性閘極72的下部分72B的最底部分具有寬度W12。在一些實施例中，寬度W9大於或等於寬度W10。在一些實施例中，寬度W10大於或等於寬度W11。在一些實施例中，寬度W10大於或等於寬度W12。在一些實施例中，寬度W11大於或等於寬度W12。在一些實施例中，寬度W10大於或等於寬度W11，並且寬度W11大於或等於寬度W12。在一些實施例中，寬度W10介於約20nm至約28nm之間。在一些實施例中，寬度W11介於約15nm至約23nm之間。在一些實施例中，寬度W12介於約10nm至18nm之間。
在第12A圖及第12B圖中，在形成第11A圖、第11B圖及第11C圖的結構之後，可在假性閘極72、遮罩74及/或鰭片52的暴露表面上形成閘極密封間隔物80。後跟各向異性蝕刻的熱氧化或沈積可形成閘極密封間隔物80。閘極密封間隔物80可包括氧化矽、氮化矽、SiCN、SiOC、SiOCN其組合等。在形成閘極密封間隔物80之後，可執行輕度摻雜的源極/汲極(LDD)區域的佈植(未明確繪示)。在具有不同元件類型的一些實施例中，類似於上文在第6圖中所論述的佈植，可在區域50N之上形成諸如光阻劑的遮罩，同時暴露區域50P，並且可將適當類型(例 如，p型)的雜質佈植至區域50P中暴露的鰭片52中。然後，可移除遮罩。隨後，可在區域50P之上製造諸如光阻劑的遮罩，同時暴露區域50N，並且可將適當類型的雜質(例如，n型)佈植至區域50N的暴露鰭片52中。然後，可移除遮罩。n型雜質可以是先前所論述的n型雜質中的任何一者，並且p型雜質可以是先前所論述的p型雜質中的任何一者。輕度摻雜的源極/汲極區域可具有濃度約1012cm-2至約1016cm-2的雜質劑量。在一些實施例中，可以約1keV至約10keV的佈植能量佈植適合的雜質。可使用退火來活化所佈植的雜質。
進一步地，在第12A圖及第12B圖中，在閘極密封間隔物80上沿著假性閘極72及遮罩74的側壁來形成閘極間隔物86。可藉由保形地沈積絕緣材料及後續各向異性地蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可包括氧化矽、氮化矽、SiCN、SiOC、SiOCN其組合等。在一些實施例中，閘極間隔物86可包括複數個層(未示出)，以使得各層包括不同材料。
應注意，上述揭露內容通常描述製造間隔物及LDD區域的製程。可使用其他製程及順序。例如，可利用更少或額外的間隔物，可利用不同順序的步驟(例如，在形成閘極間隔物86之前可不蝕刻閘極密封間隔物80，從而產生「L形」閘極密封間隔物80，可形成並且移除間隔物及/或其他步驟)。此外，可使用不同結構及步驟形成n型及p型元件。例如，可在形成閘極密封間隔物80之前形成 用於n型元件的LDD區域，同時可在形成閘極密封間隔物80之後形成用於p型元件的LDD區域。
在第13A圖及第13B圖中，在鰭片52中形成磊晶源極/汲極區域82以在相應通道區域58中施加壓力，藉此改進元件效能。在鰭片52中形成磊晶源極/汲極區域82，以使得每一假性閘極72設置於磊晶源極/汲極區域82的相應相鄰對之間。在一些實施例中，磊晶源極/汲極區域82可延伸至鰭片52並且亦可穿透鰭片52。在一些實施例中，使用閘極間隔物86來將磊晶源極/汲極區域82與假性閘極72分開適當側向距離，以使得磊晶源極/汲極區域82不使FinFET元件後續製造的閘極短路。
可藉由遮罩區域50P以及蝕刻區域50N中的鰭片52的源極/汲極區域82來形成區域50N中的磊晶源極/汲極區域82，以在鰭片52中製造凹槽。然後，在凹槽中磊晶生長區域50N中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包括任何可接受材料，諸如，用於n型FinFET的適當材料。例如，若鰭片52是矽，則區域50N中的磊晶源極/汲極區域82可包括在通道區域58中施加拉伸應變的材料，諸如，矽、SiC、SiCP、SiP或其組合等。區域50N中的磊晶源極/汲極區域82可具有自鰭片52的相應表面提升的表面，並且可具有多個表面。
可藉由遮罩區域50N以及蝕刻區域50P中的鰭片52的源極/汲極區域82來形成區域50P中的磊晶源極/汲極區域82，以在鰭片52中形成凹槽。然後，在凹槽中磊 晶生長區域50P中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包括任何可接受材料，諸如，用於p型FinFET的適當材料。例如，若鰭片52是矽，則區域50P中的磊晶源極/汲極區域82可包括在通道區域58中施加拉伸應變的材料，諸如，SiGe、SiGeB、Ge、GeSn或其組合等。區域50P中的磊晶源極/汲極區域82可具有自鰭片52的相應表面提升的表面，並且可具有多個表面。
可以摻雜劑佈植磊晶源極/汲極區域82及/或鰭片52，以形成源極/汲極區域82，類似於先前論述的用於形成輕度摻雜源極/汲極區域82的製程，後跟隨退火步驟。源極/汲極區域82可具有介於約1019cm-3至約1021cm-3的雜質濃度。用於源極/汲極區域82的n型及/或p型雜質可以是先前論述的雜質中的任何一者。在一些實施例中，可在生長期間原位摻雜磊晶源極/汲極區域82。
由於用以形成區域50N及區域50P中的磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區域82的上表面具有側向向外擴展超出鰭片52的側壁的多個表面。在一些實施例中，此等表面致使相同FinFET的鄰近磊晶源極/汲極區域82合併，如第13C圖所繪示。在其他實施例中，在磊晶製程如藉由第13D圖所繪示完成之後，鄰近磊晶源極/汲極區域82保持分開。在第13C圖及第13D圖中所繪示的一些實施例中，將閘極間隔物86形成為覆蓋鰭片52在STI區域56上方延伸的側壁的部分，藉此阻斷磊晶生長。在一些其他實施例中，可調整用以形成閘極間隔物 86的間隔物蝕刻，以自鰭片52的側壁移除間隔物材料，從而允許磊晶生長區域延伸至STI區域56的表面。
在第14A圖及第14B圖中，在第13A圖及第13B圖中所繪示的結構之上沈積第一層間介電質(Interlayer dielectric,ILD)88。第一ILD 88可由介電材料製造，並且可藉由任何適合方法沈積，諸如，CVD、電漿增強CVD(PECVD,Plasma-enhanced CVD)、FCVD或其組合等。介電材料可包括矽酸磷玻璃(PSG,Phospho-Silicate Glass)、矽酸硼玻璃(BSG,Boro-Silicate Glass)、摻雜硼的矽酸磷玻璃(BPSG,Boron-Doped Phospho-Silicate Glass)、未摻雜的硒酸鹽玻璃(USG,Undoped Silicate Glass)等。亦可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，將接觸蝕刻終止層(CESL,Contact Etch Stop Layer)87設置於第一ILD 88與磊晶源極/汲極區域82、遮罩74及閘極間隔物86之間。CESL 87可包括蝕刻率不同於上覆第一ILD 88的材料的介電材料，諸如，氮化矽、氧化矽、氮氧化矽或其組合等。
在第15A圖及第15B圖中，可執行諸如CMP製程的平坦化製程以使第一ILD 88的頂表面與假性閘極72或遮罩74的頂表面齊平(參見第14A圖及第14B圖)。平坦化製程亦可移除假性閘極72上的遮罩74，以及閘極密封間隔物80及閘極間隔物86沿著遮罩74的側壁的部分。在平坦化製程之後，假性閘極72、閘極密封間隔物80、 閘極間隔物86及第一ILD 88的頂表面彼此齊平。因此，假性閘極72的頂表面穿過第一ILD 88而暴露。在一些實施例中，遮罩74可保留，在此情況下平坦化製程使第一ILD 88的頂表面與遮罩74的頂表面齊平。
在第16A圖及第16B圖中，在蝕刻步驟中移除假性閘極72及遮罩74(若存在)，以形成開口90。亦可移除假性介電層60在開口90的部分。在一些實施例中，僅移除假性閘極72，而保留假性介電層60，並且藉由開口90暴露。在一些實施例中，開口90的部分(藉由第16B圖中的虛線所繪示)在鰭片52的頂表面下方延伸。在一些實施例中，移除晶粒的第一區域(例如，核心邏輯區域)中開口90中的假性介電層60，並且保留晶粒(例如，輸入/輸出區域)的第二區域中開口90中的假性介電層60。在一些實施例中，藉由各向異性乾式蝕刻製程來移除假性閘極72。例如，蝕刻製程可包括使用如下反應氣體的乾式蝕刻製程，該(等)反應氣體選擇性地蝕刻假性閘極72而不蝕刻第一ILD 88或閘極間隔物86。每一開口90暴露相應鰭片52的通道區域58。每一通道區域58設置於磊晶源極/汲極區域82的相鄰對之間。在移除期間，可將假性介電層60充當蝕刻假性閘極72時的蝕刻終止層。然後，在移除假性閘極72之後，可任選地移除假性介電層60。
如下文更詳細描述，在開口90中形成置換閘極。由於藉由移除相應假性閘極72來形成開口90，開口90可具有類似於假性閘極72的剖面。在一些實施例中，開口 90的此類剖面改進開口90的間隙填充特性，諸如，例如，在開口90中形成置換閘極時各種材料的間隙填充率。此外，藉由使用如上文參照第10A圖、第10B圖及第10C圖及/或第11A圖、第11B圖及第11C圖所描述的再重塑製程來移除假性閘極72的基腳部分75(參見第9A圖及第9B圖)，形成的置換閘極並不具有替代基腳部分75而形成的部分。因此，置換閘極與後續製造的鄰近源極/汲極82接觸之間的短路得以避免。
在第17A圖及第17B圖中，形成用於置換閘極的閘極介電層92及閘極電極94。第17C圖繪示第17B圖的區域89的詳細視圖。在開口90中保形地沈積閘極介電層92，諸如，鰭片52的頂表面及側壁上以及閘極密封間隔物80/閘極間隔物86的側壁上。亦可在第一ILD 88的頂表面上製造閘極介電層92。根據一些實施例，閘極介電層92包括氧化矽、氮化矽或其多層。在一些實施例中，閘極介電層92包括高k介電材料，並且在此等實施例中，閘極介電層92可具有大於約7.0的k值，並且可包括鉿、鋁、鋯、鑭、鑭、鋇、鈦、鉛的金屬氧化物或矽酸鹽及其之組合。閘極介電層92的形成方法可包括分子束沈積(MBD,Molecular-Beam Deposition)、ALD、PECVD或其組合等。在假性介電層60的部分保持在開口90中的實施例中，閘極介電層92包括假性介電層60的材料(例如，氧化矽)。
在閘極介電層92之上沈積閘極電極94，並且填 充開口90的剩餘部分。儘管在第17B圖中繪示單層閘極電極94，閘極電極94可包括任何數目個襯墊層94A、任何數目個功函數調諧層94B，以及導電填充層94C，如第17C圖中所繪示。襯墊層94A可包括TiN、TiO、TaN、TaC、其之組合、其之多層等，並且可使用PVD、CVD、ALD、其之組合等來形成。在區域50N中，功函數調諧層94B可包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其之組合、其之多層等，並且可使用PVD、CVD、ALD、其之組合等來形成。在區域50P中，功函數調諧層94B可包括TiN、WN、TaN、Ru、Co、其之組合、其之多層等，並且可使用PVD、CVD、ALD、其之組合等來形成。在一些實施例中，導電填充層94C可包括Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其之合金、其之組合、其之多層等，並且可使用PVD、CVD、ALD、電鍍、其之組合等來形成。
在填充開口90之後，可執行諸如CMP的平坦化製程以移除閘極介電層92及閘極電極94的過量部分，此等過量部分在第一ILD 88的頂表面之上。因此，閘極電極94及閘極介電層92的剩餘部分形成所得FinFET的置換閘極。閘極電極94及閘極介電層92可統稱為「閘極堆疊」。閘極堆疊可沿著鰭片52的通道區域58的側壁延伸，如藉由第17B圖及第17C圖中的虛線所繪示。在一些實施例中，閘極堆疊92/94(包括閘極介電層92及對應上 覆閘極電極94)可具有類似於第11A圖、第11B圖及第11C圖中所繪示的假性閘極72的剖面，並且這裡不再重複描述。
在區域50N及區域50P中形成閘極介電層92可同時發生，以使得每一區域中的閘極介電層92藉由相同材料形成。在其他實施例中，每一區域中的閘極介電層92可藉由不同製程形成，以使得不同區域中的閘極介電層92可藉由不同材料形成。在區域50N及區域50P中形成導電填充層94C可同時發生，以使得每一區域中的導電填充層94C藉由相同材料形成。在其他實施例中，每一區域中的導電填充層94C可藉由不同製程形成，以使得不同區域中的導電填充層94C可藉由不同材料形成。當使用不同製程時，可使用各種遮罩步驟來遮罩及暴露適當區域。
在第18A圖及第18B圖中，在執行平坦化製程之後，在第一ILD 88及閘極堆疊92/94(包括閘極介電層92及對應上覆閘極電極94)之上沈積第二ILD 108。在一些實施例中，第二ILD 108是藉由流動CVD方法形成的流動膜。在一些實施例中，第二ILD 108由介電材料形成，諸如，PSG、BSG、BPSG、USG、其之組合等，並且可藉由任何適合方法沈積，諸如，CVD、PECVD、其之組合等。在一些實施例中，第一ILD 88及第二ILD 108包括相同材料。在其他實施例中，第一ILD 88及第二ILD 108包括不同材料。
在一些實施例中，在形成第二ILD 108之前，掘 入閘極堆疊92/94，以使得在閘極堆疊92/94之上以及在閘極間隔物86的相反部分之間直接形成凹槽。將包括一或多層介電材料(諸如，氮化矽、氮氧化矽、其之組合等)的閘極遮罩96填充至凹槽中，其後跟隨平坦化製程以移除在第一ILD 88之上延伸的介電材料的過量部分。後續製造的閘極接觸110(參見第19A圖及第19B圖)穿透相應閘極遮罩96，以接觸相應掘入的閘極電極94的頂表面。
在第19A圖及第19B圖中，根據一些實施例，穿過第二ILD 108及第一ILD 88形成閘極接觸110及源極/汲極接觸112。穿過第一ILD 88及第二ILD 108形成用於源極/汲極接觸112的開口，並且穿過第二ILD 108及閘極遮罩96形成用於閘極接觸110的開口。可使用可接受光微影及蝕刻技術來形成開口。在形成用於源極/汲極接觸112的開口之後，穿過用於源極/汲極接觸112的開口製造矽化物層114。在一些實施例中，將金屬性材料沈積至用於源極/汲極接觸112的開口中。金屬性材料可包括Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、其之組合，等等，並且可使用PVD、濺射、其組合等形成。隨後，執行退火製程，以形成矽化物層114。在磊晶源極/汲極區域82包括矽的一些實施例中，退火製程致使金屬性材料與矽反應，以在金屬性材料與磊晶源極/汲極區域82之間的界面處形成金屬性材料的矽化物。在形成矽化物層114之後，使用適合的移除製程來移除金屬性材料的未反應部分。
隨後，在用於源極/汲極接觸112的開口中以及在用於閘極接觸110的開口中形成諸如擴散阻障層、黏附層等的襯墊以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭、其組合等。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳、其組合等。可執行諸如CMP製程的平坦化製程，以自第二ILD 108的表面移除過量材料。襯墊及導電材料的剩餘部分在開口中形成源極/汲極接觸112及閘極接觸110。源極/汲極接觸112實體地並且電連接至相應磊晶源極/汲極區域82，並且閘極接觸110實體地並且電連接至相應閘極電極94。源極/汲極接觸112及閘極接觸110可以不同製程形成，或可以相同製程形成。儘管繪示為以相同橫截面形成，應理解，源極/汲極接觸112及閘極接觸110中的每一者可以不同橫截面形成，此可避免接觸短路。
進一步參照第19A圖及第19B圖，藉由執行上文參照第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖及第19B圖所描述的製程在第11A圖、第11B圖及第11C圖中所繪示的結構上形成所繪示的結構。在其他實施例中，可在第10A圖、第10B圖及第10C圖中所繪示的結構上執行上文參照第12A圖、第12B圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第 15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖及第19B圖所描述的製程，以製造第20A圖、第20B圖及第20C圖中所繪示的結構，其中第20C圖繪示第20B圖的區域116的詳細視圖。第20A圖、第20B圖及第20C圖中所繪示的結構類似於第19A圖及第19B圖中所繪示的結構，其中類似特徵標記有類似元件符號，並且這裡不再重複類似特徵的描述。在一些實施例中，閘極堆疊92/94(包括閘極介電層92及對應上覆閘極電極94)可具有類似於第10A圖、第10B圖及第10C圖中所繪示的假性閘極72的剖面，並且這裡不再重複描述。
第21圖是會是根據一些實施例形成閘極結構的方法2100的流程圖。方法2100以步驟2101開始，其中形成自基材(諸如，第3圖中所繪示的基材50)延伸的鰭片(諸如，第3圖中所繪示的鰭片52)，如上文參照第3圖所描述。在步驟2103，在鰭片之上形成犧牲閘極電極層(諸如，第7圖中所繪示的犧牲閘極層62)，如上文參照第7圖所描述。在步驟2105，在犧牲閘極電極層上執行第一蝕刻製程，以形成犧牲閘極電極(諸如，第9A圖及第9B圖中所繪示的假性閘極72)，如上文參照第9A圖及第9B圖所描述。在步驟2107，在犧牲閘極電極上執行第二蝕刻製程，以再重塑犧牲閘極電極，如上文參照第10A圖、第10B圖及第10C圖及/或第11A圖、第11B圖及第11C圖所描述。在步驟2109，移除犧牲閘極電極，以形成開口 (諸如，第16A圖及第16B圖中所繪示的開口90)，如上文參照第16A圖及第16B圖所描述。在步驟2111，在開口中形成置換閘極堆疊(諸如，包括第17A圖、第17B圖及第17C圖中所繪示的閘極介電層92及閘極電極94的閘極堆疊)，如上文參照第17A圖、第17B圖及第17C圖所描述。
在一實施例中，一種方法包括製造自基材延伸的鰭片。沿著鰭片的側壁及頂表面形成犧牲閘極電極層。在犧牲閘極電極層上執行圖案化製程，以形成犧牲閘極電極。在犧牲閘極電極上執行再重塑製程，以形成再重塑後的犧牲閘極電極。再重塑後的犧牲閘極電極包括沿著鰭片的頂表面的第一部分以及沿著鰭片的側壁的第二部分。隨著第一部分自第一部分的頂表面朝向鰭片的頂表面延伸，第一部分的寬度減小。隨著第二部分自鰭片的頂表面朝向基材延伸，第二部分的寬度減小。在一實施例中，在犧牲閘極電極層上執行圖案化製程包括在犧牲閘極電極層上執行第一蝕刻製程，在犧牲閘極電極上執行再重塑製程包括在犧牲閘極電極上執行第二蝕刻製程，並且第二蝕刻製程不同於第一蝕刻製程。在一實施例中，第二蝕刻製程包括電漿蝕刻製程。在一實施例中，再重塑後的犧牲閘極電極的第一部分具有傾斜側壁。在一實施例中，再重塑後的犧牲閘極電極的第二部分具有傾斜側壁。在一實施例中，再重塑後的犧牲閘極電極的第二部分具有彎曲側壁。在一實施例中，彎曲側壁是凹狀側壁。在一實施例中，方法進一步包 括：移除再重塑後的犧牲閘極電極，以形成開口；以及在開口中形成置換閘極堆疊。
在另一實施例中，一種方法包括形成自基材延伸的鰭片。在基材之上及鄰近鰭片形成隔離區域。鰭片在隔離區域的頂表面上方延伸。沿著鰭片的側壁及頂表面以及沿著隔離區域的頂表面沈積犧牲閘極電極層。在犧牲閘極電極層上執行第一蝕刻製程，以形成犧牲閘極電極。在犧牲閘極電極上執行第二蝕刻製程，以形成再重塑後的犧牲閘極電極。第二蝕刻製程不同於第一蝕刻製程。再重塑後的犧牲閘極電極包括沿著鰭片的頂表面的第一部分以及沿著鰭片的側壁的第二部分。在第一部分的頂表面處第一部分的第一寬度大於在鰭片的頂表面處第一部分的第二寬度。在鰭片的頂表面處第二部分的第三寬度大於在隔離區域的頂表面處第二部分的第四寬度。在一實施例中，第二蝕刻製程是電漿蝕刻製程。在一實施例中，第二寬度大於第三寬度。在一實施例中，第二寬度等於第三寬度。在一實施例中，方法進一步包括蝕刻再重塑後的犧牲閘極電極，以形成開口，並且在開口中沈積導電材料，以形成置換閘極堆疊。在一實施例中，再重塑後的犧牲閘極電極的第一部分具有第一傾斜側壁，並且再重塑後的犧牲閘極電極的第二部分具有第二傾斜側壁。在一實施例中，再重塑後的犧牲閘極電極的第一部分具有傾斜側壁，並且再重塑後的犧牲閘極電極的第二部分具有彎曲側壁。
在另一實施例中，半導體元件包括自基材延伸的鰭 片，以及沿著鰭片的側壁及頂表面的閘極堆疊。閘極堆疊包括沿著鰭片的頂表面的第一部分以及沿著鰭片的側壁的第二部分。當第一部分自第一部分的頂表面朝向鰭片的頂表面延伸時，第一部分的寬度減小。當第二部分自鰭片的頂表面朝向基材延伸時，第二部分的寬度減小。在一實施例中，閘極堆疊的第一部分具有傾斜側壁。在一實施例中，閘極堆疊的第二部分具有傾斜側壁。在一實施例中，閘極堆疊的第二部分具有彎曲側壁。在一實施例中，彎曲側壁是凹狀側壁。
前述概述了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露案的諸態樣。熟習此項技術者應當理解，他們可容易地將本揭露案用作設計或修改其他製程與結構的基礎，以用於實施與本文介紹的實施例相同的目的及/或達成相同的優點。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露案的精神及範疇，而是可在不偏離本揭露案的精神及範疇的情況下進行各種改變、替換及更改。
50:基材
52:鰭片
56:隔離區域
82:源極/汲極區域
92:閘極介電層
94:閘極電極
A-A:橫截面
B-B:橫截面
C-C:橫截面

Claims (10)

  1. 一種半導體元件的形成方法，包括：形成一鰭片，該鰭片自一基材延伸；形成一犧牲閘極電極層，該犧牲閘極電極層沿著該鰭片的一側壁及一頂表面；執行一圖案化製程在該犧牲閘極電極層上，以形成一犧牲閘極電極，其中該執行該圖案化製程在該犧牲閘極電極層上之步驟包括執行一第一蝕刻製程在該犧牲閘極電極層上；以及執行一再重塑製程在該犧牲閘極電極上，以形成一再重塑後的犧牲閘極電極，其中該執行該再重塑製程在該犧牲閘極電極上包括執行一第二蝕刻製程在該犧牲閘極電極上，並且該第二蝕刻製程不同於該第一蝕刻製程，其中該再重塑後的犧牲閘極電極包括：一第一部分，該第一部分沿著該鰭片的該頂表面，其中隨著該第一部分自該第一部分的一頂表面朝向該鰭片的該頂表面延伸，該第一部分的一寬度減小；以及一第二部分，該第二部分沿著該鰭片的該側壁，其中隨著該第二部分自該鰭片的該頂表面朝向該基材延伸，該第二部分的一寬度減小。
  2. 如請求項1所述之半導體元件的形成方法，其中該第二蝕刻製程包括一電漿蝕刻製程。
  3. 如請求項1所述之半導體元件的形成方法，進一步包括：移除該再重塑後的犧牲閘極電極，以形成一開口；以及在該開口中形成一置換閘極堆疊。
  4. 一種半導體元件的形成方法，包括：製造一鰭片，該鰭片自一基材延伸；形成一隔離區域在該基材之上並鄰近該鰭片，其中該鰭片在該隔離區域的一頂表面上方延伸；沈積一犧牲閘極電極層，該犧牲閘極電極層沿著該鰭片的一側壁及一頂表面以及沿著該隔離區域的一頂表面；執行一第一蝕刻製程在該犧牲閘極電極層上，以形成一犧牲閘極電極；以及執行一第二蝕刻製程在該犧牲閘極電極上，以形成一再重塑後的犧牲閘極電極，其中該第二蝕刻製程不同於該第一蝕刻製程，並且其中該再重塑後的犧牲閘極電極包括：一第一部分，該第一部分沿著該鰭片的該頂表面，其中在該第一部分的一頂表面處該第一部分的一第一寬度大於在該鰭片的該頂表面處該第一部分的一第二寬度；以及一第二部分，該第二部分沿著該鰭片的該側壁，其中在該鰭片的該頂表面處該第二部分的一第三寬度大於在該隔離區域的該頂表面處該第二部分的一第四寬度。
  5. 如請求項4所述之半導體元件的形成方法，其中該第二蝕刻製程包括一電漿蝕刻製程。
  6. 如請求項4所述之半導體元件的形成方法，其中該第二寬度大於該第三寬度。
  7. 如請求項4所述之半導體元件的形成方法，其中該第二寬度等於該第三寬度。
  8. 如請求項4所述之半導體元件的形成方法，進一步包括：蝕刻該再重塑後的犧牲閘極電極，以形成一開口；以及沈積一導電材料在該開口中，以形成一置換閘極堆疊。
  9. 如請求項4所述之半導體元件的形成方法，其中該再重塑後的犧牲閘極電極的該第一部分具有一第一傾斜側壁，並且其中該再重塑後的犧牲閘極電極的該第二部分具有一第二傾斜側壁。
  10. 一種半導體元件，包括：一鰭片，自一基材延伸；以及一閘極堆疊，該閘極堆疊沿著該鰭片的一側壁及一頂表面，其中該閘極堆疊包括：一第一部分，該第一部分沿著該鰭片的該頂表面，其 中隨著該第一部分自該第一部分的一頂表面朝向該鰭片的該頂表面延伸，該第一部分的一寬度減小，其中該第一部分具有一傾斜側壁，該傾斜側壁至少從該第一部分的該頂表面延伸至該鰭片的該頂表面；以及一第二部分，該第二部分沿著該鰭片的該側壁，其中隨著該第二部分自該鰭片的該頂表面朝向該基材延伸，該第二部分的一寬度減小。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK2234617T3 (da) 2007-12-19 2021-05-25 Janssen Pharmaceutica Nv Doseringsskema forbundet med langtidsvirkende injicerbare paliperidonestere
US11450758B2 (en) * 2020-06-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170012047A1 (en) * 2015-03-25 2017-01-12 International Business Machines Corporation Trench to trench fin short mitigation
US20180308979A1 (en) * 2016-11-29 2018-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Strained gate semiconductor device with doped interlayer dielectric material
TW201924051A (zh) * 2017-11-17 2019-06-16 南韓商三星電子股份有限公司 半導體裝置
US20190386115A1 (en) * 2018-06-15 2019-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling Profiles of Replacement Gates

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5130834B2 (ja) * 2007-09-05 2013-01-30 ソニー株式会社 半導体装置およびその製造方法
US20130193513A1 (en) * 2012-02-01 2013-08-01 International Business Machines Corporation Multi-Gate Field Effect Transistor with a Tapered Gate Profile
US9520474B2 (en) * 2013-09-12 2016-12-13 Taiwan Semiconductor Manufacturing Company Limited Methods of forming a semiconductor device with a gate stack having tapered sidewalls
KR20160044976A (ko) 2014-10-16 2016-04-26 삼성전자주식회사 핀형 전계 효과 트랜지스터를 구비한 반도체 소자
EP3238263B1 (en) 2014-12-22 2024-06-26 Tahoe Research, Ltd. Optimizing gate profile for performance and gate fill
US9331074B1 (en) * 2015-01-30 2016-05-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10269651B2 (en) 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9997633B2 (en) * 2015-10-02 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices, FinFET devices and methods of forming the same
US9893060B2 (en) * 2015-12-17 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102310079B1 (ko) * 2017-03-03 2021-10-08 삼성전자주식회사 반도체 소자
US10153353B1 (en) * 2017-06-05 2018-12-11 United Microelectronics Corp. Semiconductor structure
US11450758B2 (en) * 2020-06-12 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of semiconductor device and method of forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170012047A1 (en) * 2015-03-25 2017-01-12 International Business Machines Corporation Trench to trench fin short mitigation
US20180308979A1 (en) * 2016-11-29 2018-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Strained gate semiconductor device with doped interlayer dielectric material
TW201924051A (zh) * 2017-11-17 2019-06-16 南韓商三星電子股份有限公司 半導體裝置
US20190386115A1 (en) * 2018-06-15 2019-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling Profiles of Replacement Gates

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