KR20160044976A - 핀형 전계 효과 트랜지스터를 구비한 반도체 소자 - Google Patents

핀형 전계 효과 트랜지스터를 구비한 반도체 소자 Download PDF

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Abstract

본 발명의 기술적 사상에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판에 형성되는 핀형 구조물; 상기 핀형 구조물의 상면보다 낮은 상면을 갖도록 상기 반도체 기판에 형성되는 절연층; 및 상기 핀형 구조물의 상면의 일부 및 양 측면의 일부를 덮는 게이트;를 포함하고, 상기 게이트는 상기 핀형 구조물의 측면에서 상기 절연층의 상면으로부터 제1 레벨에 있는 제1 너비와, 상기 제1 레벨보다 낮은 제2 레벨에 있는 제2 너비를 갖고, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 좁아질 수 있다.

Description

핀형 전계 효과 트랜지스터를 구비한 반도체 소자{Semiconductor device including fin-type field effect transistor}
본 발명의 기술적 사상은 트랜지스터를 구비한 반도체 소자에 관한 것으로, 특히 핀형 전계 효과 트랜지스터(Fin-type Field Effect Transistor; FinFET)를 구비한 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 이에 따라 플래너형(planar type)의 MOSFET(Metal Oxide Semiconductor Feild Effect Transistor)은 채널 영역이 감소하여 소자 구동에 한계가 있을 수 있다.
최근 고집적화에 따라 감소되는 채널 영역을 확보하기 위하여 3 차원 구조의 핀형 채널 영역을 도입한 FinFET이 개발되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 채널 전류 밀도를 높여 소자의 고속 구동을 가능하게 하고 전력 소모를 감소시킬 수 있는 핀형 전계 효과 트랜지스터를 구비한 반도체 소자를 제공하는 것이다.
상기 기술적 사상이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 핀형 전계 효과 트랜지스터를 구비한 반도체 소자를 제공한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판에 형성되는 핀형 구조물; 상기 핀형 구조물의 상면보다 낮은 상면을 갖도록 상기 반도체 기판에 형성되는 절연층; 및 상기 핀형 구조물의 상면의 일부 및 양 측면의 일부를 덮는 게이트;를 포함하고, 상기 게이트는 상기 핀형 구조물의 측면에서 상기 절연층의 상면으로부터 제1 레벨에서 제1 너비를 가지고, 상기 제1 레벨보다 낮은 제2 레벨에서 제2 너비를 가지며, 상기 제1 너비는 상기 제2 너비보다 크고, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 좁아지는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 일정한 변화율로 감소하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 적어도 두 개의 변화율을 가지며 감소하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 연속적인 변화율을 가지며 감소하는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨은 상기 게이트의 상면의 레벨과 실질적으로 동일한 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨은 상기 게이트의 상면의 레벨보다 낮은 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제2 레벨은 상기 절연층의 상면의 레벨과 실질적으로 동일한 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제2 레벨은 상기 절연층의 상면의 레벨보다 낮은것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제2 레벨보다 낮은 제3 레벨에서의 제3 너비는 상기 제2 너비 이상인 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 게이트의 상면으로부터 상기 제2 레벨까지의 거리는, 상기 제2 레벨로부터 상기 제3 레벨까지의 거리보다 큰 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 레벨보다 높은 제3 레벨에서의 제3 너비는 상기 제1 너비 이하인 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 절연층의 상면으로부터 상기 제1 레벨까지의 거리는, 상기 제1 레벨로부터 상기 제3 레벨까지의 거리보다 큰 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 게이트의 양 쪽의 상기 핀형 구조물상에는 소스 영역 및 드레인 영역이 형성되고,상기 제1 레벨에 있는 상기 게이트의 양 쪽의 소스 영역과 드레인 영역 사이의 제1 저항차(RDS1)는, 제2 레벨에 있는 상기 게이트 양 쪽의 소스 영역과 드레인 영역 사이의 제2 저항차(RDS2)보다 큰 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 핀형 구조물은 상기 기판으로부터 돌출되고, 상기 절연층은 상기 핀형 구조물을 한정하는 것을 특징으로 하는 반도체 소자.
일부 실시예들에서, 상기 핀형 구조물은 상기 절연층상에 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 핀형 구조물과 상기 게이트 사이에는 게이트 유전층이 개재되고, 상기 핀형 구조물의 측면에서, 상기 게이트의 양 쪽의 소스 영역 및 드레인 영역에 각각 소스 전압 및 드레인 전압이 인가되는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판에 형성되는 핀형 구조물; 상기 핀형 구조물의 상면보다 낮은 상면을 갖도록 상기 반도체 기판에 형성되는 절연층; 및 상기 핀형 구조물의 상면의 일부 및 양 측면의 일부를 덮는 게이트;를 포함하고, 상기 핀형 구조물의 측면을 덮는 상기 게이트는 상기 핀형 구조물의 하부로 갈수록 좁아지는 구간을 포함하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 구간에서 상기 게이트는 상기 핀형 구조물의 상부로부터 하부로 연장되는 제1 변 및 제2 변을 가지며, 상기 제1 변은 제1 방향으로 연장되고, 상기 제2 변은 상기 절연층과 수직하는 방향을 기준으로 상기 제1 방향과 다른 각도만큼 기울어진 제2 방향으로 연장되는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판상에 형성되는 적어도 복수의 핀형 구조물들; 상기 복수의 핀형 구조물들 보다 낮은 상면을 갖도록 상기 반도체 기판에 형성되는 절연층; 및 상기 절연층상에서 연장되면서, 상기 복수의 핀형 구조물들을 교차하도록 상기 복수의 핀형 구조물들의 각각의 상면 및 측면을 덮는 적어도 하나의 게이트;를 포함하고, 상기 적어도 하나의 게이트는 상기 핀형 구조물의 측면에서 상기 핀형 구조물의 하부로 갈수록 너비가 좁아지는 구간을 포함하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 적어도 하나의 게이트는 복수개이고, 상기 복수의 핀형 구조물들 중 적어도 하나는 복수개의 게이트들과 교차하는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는, 게이트의 하부로 갈수록 게이트의 너비가 좁아지는 구조를 가짐으로써, 채널 전류를 증가시키고 게이트와 채널 영역이 대향하는 면적을 줄여 소자의 고속 구동 및 전력 소모 절감 특성을 개선시킬 수 있다.
도 1a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 사시도이다.
도 1b는 도 1a의 반도체 소자에서의 채널 영역을 나타낸 사시도이다.
도 1c는 도 1a의 반도체 소자의 A-A'선 단면에서의 구성을 나타내는 단면도이다.
도 1d는 도 1a의 반도체 소자의 A-A'선 단면에서의 다른 실시예에 따른 구성을 나타내는 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 구동을 설명하기 위한 개략도이다.
도 3a 및 도3b는 게이트의 너비에 따른 온 상태에서의 채널 전류의 그래프 및 게이트의 너비에 따른 오프 상태에서의 채널 전류의 그래프를 나타낸 것이다.
도 4a 내지 도 9b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 사시도 및 정면도들이다. 그리고 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b 각각은 도 4a의 B-B'선, 도 5a의 C-C'선, 도 6a의 D-D'선, 도 7a의 E-E'선, 도 8a의 F-F'선 및 도 9a의 G-G'선 단면에서의 구성을 나타내는 단면도들이다.
도 10 및 도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 사시도들이다.
도 12aa 내지 도 12e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 사시도이다.
도 1a를 참조하면, 반도체 소자(100)는 반도체 기판(11)으로부터 돌출된 핀형 구조물(fin-type structure)(13)을 포함할 수 있다. 상기 핀형 구조물(13)은 상기 핀형 구조물(13)의 상면보다 낮은 상면을 갖고, 상기 반도체 기판(11) 상에 형성된 절연층(15)에 의해 한정될 수 있다. 상기 반도체 소자(100)는 상기 핀형 구조물(13)을 가로지르도록 상기 핀형 구조물(13)의 양 측면의 일부 및 상면의 일부를 덮는 게이트(G1)를 포함할 수 있다. 상기 핀형 구조물(13)의 측면에서, 상기 게이트(G1)의 너비는 상기 게이트(G1)의 상부에서부터 하부로 갈수록 좁아질 수 있다. 상부에서부터 하부로 갈수록 너비가 좁아지는 구간을 갖는 상기 게이트(G1)는 채널 전류 밀도를 증가시켜 반도체 소자(100)의 고속 구동과 전력 소모를 개선할 수 있다.
상기 반도체 기판(11)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비결정질 Si을 포함할 수 있다. 다른 일부 실시예에서, 상기 반도체 기판(11)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 반도체 기판(11)은 SOI (silicon on insulator) 또는 TFT(thin film transistor)와 같은 절연체 위에 있을 수 있다. 반도체 기판은 도핑된 에피층(doped epi layer) 또는 매몰층(buried layer)을 포함할 수 있다. 다른 예에서, 복합 반도체 기판은 멀티층 구조 (multilayer structure)를 가질 수 있다. 일부 실시예에서, 상기 반도체 기판(11)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 핀형 구조물(13)은 상기 절연층(15)의 상면으로부터 핀 형상으로 돌출되며, 일 방향(도 1a에서 x방향)을 따라 연장되어 있다. 상기 핀형 구조물(13)은 상기 핀형 구조물(13)을 교차하는 게이트(G1)와, 상기 게이트(G1)의 양 쪽에 형성되는 소스 영역(SR) 및 드레인 영역(DR)에의 전압 인가에 의해 반도체 소자(100)는 동작할 수 있다. 상기 핀형 구조물(13)은 상기 반도체 기판(11)으로부터 돌출된 것이어서, 상기 반도체 기판(11)과 동일한 물질을 포함할 수 있다. 일부 실시예들에서, 상기 핀형 구조물(13)은 불순물, 예를 들어 비소(As), 인(P), 다른 5족 원소, 또는 이들의 조합과, 또는 붕소(B), 다른 3족 원소, 또는 이들의 조합을 더 포함할 수 있다.
상기 핀형 구조물(13)이 상기 기판(11)으로부터 돌출되도록 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 핀형 구조물(13)은 상기 반도체 기판(11)상에 형성된 절연층(15)상에 형성될 수 있다. 이 경우, 상기 핀형 구조물(13)은 에피택셜 성장에 의해 형성될 수 있다.
상기 핀형 구조물(13)이 연장되는 방향과 수직하는 상기 핀형 구조물(13)의 단면은 사각형인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상기 핀형 구조물(13)의 양 측면은 평행사변형 또는 오각형 등의 다각형일 수 있다.
상기 절연층(15)은 상기 핀형 구조물(13)들을 상기 반도체 기판(11) 상의 다른 소자들과 전기적으로 절연시킬 수 있다. 일부 실시예들에서, 상기 절연층(15)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트(G1)는 상기 핀형 구조물(13)의 상면 및 양 측면을 덮는 게이트 절연막(17-1)을 사이에 두고, 상기 핀형 구조물(13)의 상면 및 양 측면과 상기 절연층(15)의 상면을 덮도록 연장되어 있다. 상기 게이트(G1)는 상기 핀형 구조물(13)과 교차하는 방향(도 1a에서 z방향)으로 연장되어 있다. 상기 게이트(G1)는 상기 핀형 구조물(13)의 측면에서 상기 핀형 구조물(13)의 하부로 갈수록 상기 게이트(G1)의 너비가 좁아지는 구간을 포함할 수 있다. 상기 구간에서의 상기 게이트(G1)의 너비는 일정한 변화율(RC1)로 감소할 수 있다. 상기 게이트(G1)의 너비가 좁아지는 구간은 상기 게이트(G1)의 최상부부터 최하부까지일 수 있고, 최상부부터 최하부까지 구간 중 선택되는 일부 구간일 수도 있다. 상세한 설명은 도 1c를 참조하여 후술하도록 한다.
상기 게이트(G1)는 도전성 물질을 포함할 수 있다. 일부 실시예들에서, 상기 게이트(G1)은 폴리실리콘(poly silicon), 실리콘-게르마늄(silicon-germanium), Al, Mo, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi과 같은 금속 화합물을 포함하는 금속 물질, 및 이들의 조합을 포함할 수 있다. 다른 실시예에서, 상기 게이트(G1)은 금속층(metallic layer) 위에 폴리실리콘층(polysilicon layer)을 포함할 수 있다.
상기 게이트 절연막(17-1)은 단일층(single layer) 또는 멀티층(multi-layer) 구조일 수 있다. 상기 게이트 절연막(17-1)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(17-1)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예에서, 상기 게이트 절연막(17-1)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 일부 실시예에서, 상기 게이트 절연막(17-1)은 ALD (atomic layer deposition) 공정을 통해 형성될 수 있다.
도 1b는 도 1a의 반도체 소자(100)에서의 채널 영역을 나타낸 사시도이다. 동일한 참조 번호는 동일한 부재를 나타내며, 중복되는 설명은 생략하도록 한다.
도 1b를 참조하면, 게이트(G1)는 상기 핀형 구조물(13)의 상면 및 양 측면과, 상기 절연층(15)의 상면을 덮을 수 있다. 이에 의해, 반도체 소자(100)는 상기 핀형 구조물(13)의 상면 및 양 측면에 상면 채널 영역(CHT) 및 측면 채널 영역(CHS)이 형성될 수 있다. 이러한 3차원 구조를 갖는 반도체 소자(100)는 한 면의 채널 영역을 갖는 플래너형 모스펫(planar-type MOSFET) 소자와 비교하여 채널 전류 밀도가 상당히 높을 수 있다.
다만, 채널 영역(CHT, CHS)이 넓어지더라도 상기 핀형 구조물(13)의 상부에서 하부로 갈수록 소스-드레인 전압차가 감소하는 등의 이유로 채널 전류 밀도의 증가를 방해할 수 있다. 그러나 본 발명의 기술적 사상에 따르면, 상기 핀형 구조물(13)의 상부에서 하부로 갈수록 소스-드레인 전압차가 감소하는 문제에 대응하여 상기 핀형 구조물(13)의 상부에서 하부로 갈수록 상기 게이트(G1)의 너비가 감소하는 구간을 포함하게 할 수 있다. 이에 따라, 소스-드레인 전압차가 감소하더라도 충분한 채널 전류를 확보할 수 있다. 이에 대해서는 도 2, 도3a 및 도 3b를 참조하여 상세히 설명하도록 한다.
도 1c는 도 1a의 반도체 소자의 A-A'선 단면에서의 구성을 나타내는 단면도이다. 동일한 참조 번호는 동일한 부재를 나타내며, 중복되는 설명은 생략하도록 한다. 다만, H1, H2, H3, L1, L2, L3은 각 도면에서의 상대적인 높이 또는 너비를 나타낸 것으로 각 도면 간에는 동일하지 않을 수 있다.
도 1c를 참조하면, 반도체 기판(11) 상에 형성되는 절연층(15)과, 상기 절연층(15) 위로 돌출되는 핀형 구조물(13)의 일부를 덮는 게이트(G1)가 나타나 있다. 상기 게이트(G1)는 상기 핀형 구조물(13)에서 상기 절연층의 상면으로부터 제1 레벨(H1)에서 제1 너비(L1)를 갖고, 상기 제1 레벨(H1)보다 낮은 제2 레벨(H2)에서 제2 너비(L2)를 갖는다. 상기 게이트(G1)의 너비는 상기 제1 레벨로(H1)부터 상기 제2 레벨(H2)까지의 상기 제1 너비(L1)로부터 상기 제2 너비(L2)까지 점차적으로 좁아질 수 있다. 이 때, 상기 제1 너비(L1)로부터 상기 제2 너비(L2)는 일정한 변화율로 감소할 수 있다.
도 1d는 도 1a의 반도체 소자의 A-A'선 단면에서의 다른 실시예에 따른 구성을 나타내는 단면도이다. 반도체 소자(150)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 게이트(G2)의 양 쪽 모서리의 기울기가 다른 차이가 있다.
도 1d를 참조하면, 반도체 소자(150)의 게이트(G1')의 너비는 상기 제1 레벨(H1)의 제1 너비(L1)에서 제2 레벨(H2)의 제2 너비(L2)까지 일정한 변화율(RC1-1, RC1-2)로 감소할 수 있다. 그러나, 상기 게이트(G1')를 수직으로 이분하여 살펴보면, 상기 게이트(G1')의 왼쪽 모서리를 포함하는 쪽의 너비는 제1 변화율(RC1-1)을 가지는 반면, 상기 게이트(G1')의 오른쪽 모서리를 포함하는 쪽의 너비는 상기 제1 변화율(RC1-1)보다 상대적으로 급격한 변화를 가져오는 제2 변화율(RC1-2)을 가질 수 있다. 즉 상기 게이트(G1')는 상기 핀형 구조물(13)의 상부로부터 하부로 연장되는 제1 변 및 제2 변을 가지며, 상기 제1 변은 제1 방향으로 연장되고, 상기 제2 변은 상기 절연층(15)과 수직하는 방향을 기준으로 상기 제1 방향과 다른 각도만큼 기울어진 제2 방향으로 연장될 수 있다.
이와 같이, 상기 게이트(G1')가 상부에서 하부로 갈수록 좁아지는 구조는 상기 게이트(G1')의 용도에 따라 다양하게 선택될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 구동을 설명하기 위한 개략도이다.
핀형 구조물(13)을 포함하는 반도체 소자(100)는 소스 영역(SR)과 드레인 영역(DR) 사이에서 핀형 구조물(13)의 상면 및 양 측면에 채널 전류가 발생할 수 있기 때문에, 한 면에 의해 채널 전류가 발생하는 플래너형 모스펫(planar-type MOSFET) 소자와 비교하여 채널 전류 밀도가 상당히 높을 수 있다. 그러나 소스 영역(SR)과 드레인 영역(DR) 또한 핀형 구조물(13) 전체 범위로 확대되기 때문에, 핀형 구조물(13) 자체에 의한 저항(R)이 있어서 전압 강하(voltage drop)발생하므로, 소스 영역(SR)과 드레인 영역(DR) 내에서도 위치에 따라 소스 전압(Vs, Vs1, Vs2, Vs3) 및 드레인 전압(Vd, Vd1, Vd2, Vd3)이 달라지게 된다.
구체적으로, 드레인 전압(Vd)은 콘택부(16d)를 통해 상기 핀형 구조물(13) 중 상기 드레인 영역(DR)의 상면과 연결될 수 있다. 그런데 핀형 구조물(13) 자체에 의한 연속적인 저항(serial resistance)(R)이 있으므로, 인가 드레인 전압(Vd)은 드레인 영역(DR)의 상부에서 하부로 갈수록 상기 저항(R)에 의해 전압 강하될 수 있다. 이에 따라, 인가 드레인 전압(Vd)은 드레인 영역(DR)의 상부에서 하부로 갈수록 상기 저항(R)에 의해 전압 강하될 수 있다. 상기 드레인 영역(DR)의 상면으로부터 수직 아래 방향으로 제1 거리(D1)에서의 전압을 제1 드레인 전압(Vd1)이라고 할 때, 상기 제1 드레인 전압(Vd1)은 상기 인가 드레인 전압(Vd)으로부터 저항(R)에 의해 전압 강하되어 상기 인가 드레인 전압(Vd)보다 작을 수 있다. 이와 마찬 가지로, 상기 드레인 영역(DR)의 상면으로부터 수직 아래 방향으로 제2 거리(D2)에서의 전압을 제2 드레인 전압(Vd2)이라고 할 때, 상기 제2 드레인 전압(Vd2)은 상기 제1 드레인 전압(Vd1)보다 작을 수 있다. 상기 드레인 영역(DR)의 상면으로부터 수직 아래 방향으로 제3 거리(D3)에서의 전압을 제3 드레인 전압(Vd3)이라고 할 때, 상기 제3 드레인 전압(Vd3)은 상기 제2 드레인 전압(Vd2)보다 작을 수 있다.
이와 마찬가지로, 소스 영역(SR)에서도 드레인 영역(DR)에서와 같은 전압 강하가 발생할 수 있다. 즉, 핀형 구조물(13) 자체에 의한 연속적인 저항(R)이 있으므로, 소스 영역(SR)에서도 전압 강하가 발생할 수 있다. 소스 영역(SR)의 상면은 콘택부(16s)를 통해 소스 전압(Vs)과 연결될 수 있다. 이 경우, 상기 소스 전압(Vs)은 상기 드레인 전압(Vd)보다 낮을 수 있으며, 접지 전압일 수 있다. 이 때, 상기 소스 영역(SR)의 상면으로부터 수직 아래 방향으로 제3 거리(D3)에서의 전압을 제3 소스 전압(Vs3)이라고 할 때, 상기 소스 영역(SR)의 상면으로부터 수직 아래 방향으로 제2 거리(D2)에 있는 제2 소스 전압(Vs2)은 상기 제3 소스 전압(Vs3)으로부터 저항(R)에 의해 전압 강하되어 상기 제3 소스 전압(Vs3)보다 작을 수 있다. 또한, 상기 소스 영역(SR)의 상면으로부터 수직 아래 방향으로 제1 거리(D1)에서의 전압을 제1 소스 전압(Vs1)이라고 할 때, 상기 제1 소스 전압(Vs1)은 상기 제2 소스 전압(Vs2)보다 작을 수 있다.
이에 따라, 상기 제1 거리(D1)에서의 제1 소스-드레인 전압차(Vds1), 상기 제2 거리(D2)에서의 제2 소스-드레인 전압차(Vds2), 상기 제3 거리(D3)에서의 제3 소스-드레인 전압차(Vds3)는 순차적으로 작아지는 관계일 수 있다.
본 발명의 기술적 사상과는 달리 게이트의 너비가 일정한 핀펫 소자의 경우, 게이트의 너비가 일정함에 따라 동일한 저항에 대하여 각기 다른 제1 소스-드레인 전압차(Vds1), 제2 소스-드레인 전압차(Vds2), 제3 소스-드레인 전압차(Vds3)가 인가된다. 이에 따라, 제1 거리(D1)에서의 제1 채널 전류보다, 제2 거리(D2) 및 제3 거리(D3)에서의 채널 전류는 현저하게 감소할 수 있다. 오프 상태에서의 채널 누설 전류 감소는 무관하나, 온 상태에서의 채널 전류 감소는 소자 구동을 열화시킬 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자(100)의 경우, 게이트(G1)의 상부에서 하부로 갈수록 좁아지는 너비를 갖는 구간을 포함할 수 있다. 제1 거리(D1)에서의 상기 게이트의 너비(L1), 제2 거리(D2)에서의 상기 게이트의 너비(L2), 및 제3 거리(D3)에서의 상기 게이트의 너비(L3)는 순차적으로 작아질 수 있다. 이에 따라, 채널 전류에 작용하는 제1 거리(D1)에서의 저항(R1), 제2 거리(D2)에서의 저항(R2), 제3 거리(D3)에서의 저항(R3)은 순차적으로 작아질 수 있다. 따라서, 제1 소스-드레인 전압차(Vds1), 제2 소스-드레인 전압차(Vds2), 제3 소스-드레인 전압차(Vds3)가 순차적으로 작아지더라도, 각 전압차에 대응하는 저항도 작아지기 때문에 제1 거리(D1)에서의 제1 채널 전류(I1)뿐만 아니라, 제2 거리(D2)에서의 제2 채널 전류(I2) 및 제3 거리(D3)에서의 제3 채널 전류(I3)도 충분히 확보될 수 있다.
도 3a 및 도3b는 게이트의 너비에 따른 온 상태에서의 채널 전류의 그래프 및 게이트의 너비에 따른 오프 상태에서의 채널 전류의 그래프를 나타낸 것이다.
도 3a를 참조하면, 반도체 소자의 온 상태에서, 게이트의 너비가 증가함에 따라 채널 전류는 선형적으로 감소하는 양상을 나타낸다.
도 3b를 참조하면, 반도체 소자의 오프 상태에서도 게이트의 너비가 증가함에 따라 채널 전류는 감소하는 양상을 나타내는 것은 온 상태에서와 동일할 수 있다. 그러나, 게이트의 너비는 로그 스케일(log scale)로 나타낸 것으로, 게이트의 너비의 증감에 대해 오프 상태에서의 채널 누설 전류의 크기의 증감은 크지 않을 수 있다.
따라서, 게이트의 너비를 증감하는 조절을 할 경우, 온 상태에서의 채널 전류는 비교적 크게 영향을 받는 데에 비해, 오프 상태에서의 채널 누설 전류는 비교적 작은 영향을 받을 수 있다.
이에 따라, 다시 도 2, 도 3a 및 도 3b를 참조하면, 제1 소스-드레인 전압차(Vds1), 제2 소스-드레인 전압차(Vds2), 제3 소스-드레인 전압차(Vds3)가 순차적으로 작아지더라도, 제1 거리(D1)에서의 상기 게이트의 너비(L1), 제2 거리(D2)에서의 상기 게이트의 너비(L1.5), 및 제3 거리(D3)에서의 상기 게이트의 너비(L2)는 순차적으로 작아져서 각 전압차에 대응하는 저항도 작아지기 때문에, 오프 상태에서의 채널 누설 전류 및 온 상태에서의 채널 전류 모두를 증가시킬 수 있다. 다만, 오프 상태에서의 채널 누설 전류가 증가하는 정도가 극히 미미한 것과 비교해볼 때, 너비 감소에 비례하여 선형적으로 증가하는 채널 전류는 소자의 고속 구동 및 전력 소모 절감 특성을 개선시킬 수 있다. 또한, 게이트(G1)의 너비가 감소함에 따라, 게이트(G1)와 측면 채널 영역(CHS)이 대향하는 면적도 줄어 들어 게이트(G1)와 측면 채널 영역(CHS) 간의 캐패시턴스(capacitance)도 감소시킬 수 있다. 게이트(G1)와 측면 채널 영역(CHS) 간의 캐패시턴스의 감소는 소자의 고속 구동 및 전력 소모 절감 특성을 개선시킬 수 있다.
도 4a 및 도4b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200)의 사시도 및 정면도이다. 반도체 소자(200)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 게이트(G2) 너비의 감소하는 양상이 달라지는 차이가 있다.
도 4a 및 도 4b를 참조하면, 제1 레벨(H1)로부터 상기 제2 레벨(H2)까지의 상기 게이트(G2)의 너비는 상기 제1 너비(L1)로부터 상기 제2 너비(L2)까지 두 개의 변화율을 가지며 감소할 수 있다. 상기 제1 레벨(H1)과 상기 제2 레벨(H2) 사이에는 제3 레벨(H3)이 있을 수 있고, 상기 게이트(G2)의 너비는 제1 레벨(H1)로부터 제3 레벨(H3)까지는 제1 기울기(RC2-1)로 감소하고, 상기 제3 레벨(H3)로부터 제2 레벨(H2)까지는 제2 기울기(RC2-2)로 감소할 수 있다. 상기 제1 기울기(RC2-1)는 상기 제2 기울기(RC2-2)보다 큰 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 상기 제1 기울기(RC2-1)는 상기 제2 기울기(RC2-2)보다 작을 수도 있다. 일부 실시예들에서, 상기 게이트(G2)의 너비는 상기 제1 레벨(H1)과 상기 제2 레벨(H2) 사이에서 3개 이상의 변화율을 갖도록 변화할 수 있다.
도 4a를 참조하면, 상기 게이트(G2)와 상기 핀형 구조물(13) 사이에 개재되는 게이트 유전층(17-2)은 상기 게이트(G2)의 형상과 유사하게 형성될 수 있다.
도 5a 및 도5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(300)의 사시도 및 정면도이다. 반도체 소자(300)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 게이트(G3) 너비의 감소하는 양상이 달라지는 차이가 있다.
도 5a 및 도 5b를 참조하면, 제1 레벨(H1)로부터 상기 제2 레벨(H2)까지의 상기 게이트(G3)의 너비는 상기 제1 너비(L1)로부터 상기 제2 너비(L2)까지 연속적인 변화율(R3)을 가지며 감소할 수 있다. 도 5a를 참조하면, 상기 게이트(G3)와 상기 핀형 구조물(13) 사이에 개재되는 게이트 유전층(17-3)은 상기 게이트(G3)의 형상과 유사하게 형성될 수 있다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(400)의 사시도 및 정면도이다. 반도체 소자(400)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 게이트(G4)의 너비가 좁아지다가 다시 넓어지는 차이가 있다.
도 6a 및 도 6b를 참조하면, 게이트(G3)의 너비는 제1 레벨(H1)의 제1 너비(L1)로부터, 제2 레벨(H2)의 제2 너비(L2)까지 감소 변화율(RC4-1)을 가지며 좁아질 수 있다. 그리고 상기 제2 레벨(H2)의 제2 너비(L2)로부터, 제3 레벨(H3)의 제3 너비(L3)까지 증가 변화율(RC4-2)를 가지며 다시 넓어질 수 있다. 일부 실시예들에서, 상기 감소 변화율(RC4-1)을 갖는 구간은 적어도 두 개의 변화율을 가지며 감소하거나, 연속적인 변화율을 가지며 감소할 수 있다.
일부 실시예들에서, 상기 제1 변화율(RC4-1)을 갖는 구간은 상기 제2 변화율(RC4-2)을 갖는 구간보다 넓을 수 있다. 도 6a를 참조하면, 상기 게이트(G4)와 상기 핀형 구조물(13) 사이에 개재되는 게이트 유전층(17-4)은 상기 게이트(G4)의 형상과 유사하게 형성될 수 있다.
도 1a 내지 도 1c, 및 도 4a 내지 도 6b에서는 게이트(G1, G2, G3, G4) 너비의 변화가 제1 레벨(H1)로부터 제2 레벨(H2) 또는 제3 레벨(H3)까지 일정 구간내에 있는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 7a 및 도 7b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(500)의 사시도 및 정면도이다. 반도체 소자(500)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 게이트(G5)의 너비가 좁아지는 구간에 차이가 있다.
도 7a 및 도 7b를 참조하면, 게이트(G5)의 너비는 상기 게이트(G5)의 상면보다 낮은 제1 레벨(H1)의 제1 너비(L1)에서부터, 상기 게이트(G5)의 하단의 제2 너비(L2)까지 일정한 변화율(RC5)을 가지며 감소할 수 있다. 일부 실시예들에서, 상기 게이트(G5)의 너비가 일정한 상기 게이트(G5)의 상면에서부터 상기 제1 레벨(H1)까지의 구간은, 상기 일정한 변화율(RC5)을 가지는 구간보다 좁을 수 있다. 일부 실시예들에서, 상기 변화율(RC5)을 갖는 구간은 적어도 두 개의 변화율을 가지며 감소하거나, 연속적인 변화율을 가지며 감소할 수 있다. 도 7a를 참조하면, 상기 게이트(G5)와 상기 핀형 구조물(13) 사이에 개재되는 게이트 유전층(17-5)은 상기 게이트(G5)의 형상과 유사하게 형성될 수 있다.
도 8a 및 도 8b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(600)의 사시도 및 정면도이다. 반도체 소자(600)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 게이트(G6)의 너비가 좁아지는 구간에 차이가 있다.
도 8a 및 도 8b를 참조하면, 게이트(G6)의 너비는 상기 게이트(G6)의 상면과 실질적으로 동일한 제1 레벨(H1)의 제1 너비(L1)에서부터, 상기 게이트(G6)의 하단보다 위인 제2 레벨(H2)의 제2 너비(L2)까지 일정한 변화율(RC6)을 가지며 감소할 수 있다. 일부 실시예들에서, 상기 변화율(RC6)을 갖는 구간은 적어도 두 개의 변화율을 가지며 감소하거나, 연속적인 변화율을 가지며 감소할 수 있다. 도 8a를 참조하면, 상기 게이트(G6)와 상기 핀형 구조물(13) 사이에 개재되는 게이트 유전층(17-6)은 상기 게이트(G6)의 형상과 유사하게 형성될 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(700)의 사시도 및 정면도이다. 반도체 소자(700)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 게이트(G7)의 너비가 좁아지는 구간에 차이가 있다.
도 9a 및 도 9b를 참조하면, 게이트(G7)의 너비는 상기 게이트(G7)의 상면과 실질적으로 동일한 제1 레벨(H1)의 제1 너비(L1)에서부터, 상기 게이트(G7)의 하단과 실질적으로 동일한 제2 레벨(H2)의 제2 너비(L2)까지 일정한 변화율(RC7)을 가지며 감소할 수 있다. 일부 실시예들에서, 상기 변화율(RC7)을 갖는 구간은 적어도 두 개의 변화율을 가지며 감소하거나, 연속적인 변화율을 가지며 감소할 수 있다. 도 9a를 참조하면, 상기 게이트(G7)와 상기 핀형 구조물(13) 사이에 개재되는 게이트 유전층(17-7)은 상기 게이트(G7)의 형상과 유사하게 형성될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(800)의 사시도이다. 반도체 소자(800)는 도 1a 내지 도 1c의 반도체 소자(100)와 유사하나, 반도체 기판(21) 및 핀형 구조물(23)의 구조에 차이가 있다.
도 10을 참조하면, 반도체 소자(800)는 반도체 기판(11)과, 상기 반도체 기판(11) 상에 형성된 매몰층(buried oxide layer)(25)과, 상기 매몰층(25) 상에 돌출된 핀형 구조물(23)과, 상기 핀형 구조물(23)의 상면 및 양 측면을 덮고 상기 매몰층(25)의 상면으로 연장되는 게이트(G1)를 포함한다. 상기 핀형 구조물(23)의 측면에서, 상기 게이트(G1)의 너비는 상기 게이트(G1)의 상부에서부터 하부로 갈수록 좁아질 수 있다.
도 1a 내지 도 10에서 설명한 반도체 소자(100, 150, 200, 300, 400, 500, 600, 700, 800)에 다양한 게이트(G1, G1', G2, G3, G4, G5, G6, G7)가 예시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 본 발명의 기술적 사상은, 핀형 구조물의 측면에서 상부에서 하부로 갈수록 좁아지는 구간을 가지는 다양한 형태의 게이트 구조를 포함하는 반도체 소자에 미칠 수 있다. 또한 상기 게이트 구조는 용도에 따라 다양하게 선택될 수 있다. 이러한 게이트 구조는 상기 핀형 구조물의 상부에서 하부로 갈수록 소스-드레인 전압차가 감소하는 문제에 대응한 것으로, 핀형 구조물의 상부에서 하부로 갈수록 소스-드레인 전압차가 감소하더라도 충분한 채널 전류를 확보하여 반도체 소자의 고속 구동과 전력 소모 절감 효과를 가지는 효율적인 반도체 소자를 제공할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(900)의 사시도이다. 반도체 소자(900)는 도 1a 내지 도 1c에서 설명한 반도체 소자(100)를 복수개 포함할 수 있다.
도 11을 참조하면, 반도체 소자(900)는 반도체 기판(11)과, 상기 반도체 기판(11) 상에 형성되는 복수의 핀형 구조물들(33a, 33b)과, 상기 복수의 핀형 구조물들(33a, 33b) 보다 낮은 상면을 갖도록 상기 반도체 기판(11)에 형성되는 절연층(15)과, 상기 절연층(15) 상에서 연장되면서 상기 복수의 핀형 구조물(33a, 33b)들을 교차하도록 상기 복수의 핀형 구조물들(33a, 33b)의 각각의 상면 및 측면을 덮는 복수의 게이트들(Ga, Gb)을 포함할 수 있다. 이 때, 상기 적어도 하나의 게이트(Ga, Gb)는 각각의 상기 핀형 구조물들(33a, 33b)의 측면에서 상기 핀형 구조물들(33a, 33b)의 하부로 갈수록 너비가 좁아지는 구간을 포함할 수 있다.
상기 복수의 핀형 구조물들(33a, 33b)은 일방향을 따라 상호 평행하게 연장될 수 있다. 상기 복수의 게이트들(Ga, Gb) 중 적어도 하나는 복수의 핀형 구조물들(33a, 33b)을 교차하도록 형성될 수 있다.
반도체 소자(900)는 도 1a 내지 도 1c에서 설명한 반도체 소자(100)를 복수개 포함하는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 본 발명의 기술적 사상은 도 1d, 도 2a 내지 도 10에서 설명한 반도체 소자(150, 200, 300, 400, 500, 600, 700, 800)를 복수개 포함하는 반도체 소자일 수 있다. 또한, 반도체 소자(900)에서의 개별 반도체 소자(100, 150, 200, 300, 400, 500, 600, 700, 800)는 다양하게 배치될 수 있다.
도 12aa 내지 도 12e는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 제조 방법을 설명하기 위한 정면도들이다. 도 12aa 및 도 12ba은 도 1a의 H-H'선 단면을 나타낸 것이고, 도 12ab 및 도 12bb는 도 1a의 A-A'선 단면을 나타낸 것이다.
도 12aa 및 도 12ab를 참조하면, 반도체 기판(11) 상에 일 방향(x방향)으로 연장되는 핀형 구조물(13)을 형성하기 위하여, 포토 리소그래피(photo-lithography) 공정 및 식각(etching) 공정을 수행할 수 있다. 상기 핀형 구조물(13)을 형성한 후, 상기 반도체 기판(11)상에 절연층(15)을 형성하고 핀형 구조물(13)이 적정한 높이를 갖도록 상기 절연층(15)의 전면에 대해 일정 높이만큼 식각할 수 있다.
도 12ba 및 도 12bb를 참조하면, 외부로 노출된 핀형 구조물(13)을 덮도록 게이트 유전층(17-1)이 형성될 수 있다. 그 후, 반도체 기판(11) 및 게이트 유전층(17-1)이 형성된 핀형 구조물(13)을 덮도록 게이트 물질층(Gm1)을 형성될 수 있다. 상기 게이트 물질층(Gm1) 상에는 도 1c의 게이트(G1)를 남기는 하드마스크 패턴(19)을 형성할 수 있다. 이에 따라, 상기 하드마스크 패턴(19)은 z방향으로 연장되는 형상을 가질 수 있다.
도 12c를 참조하면, 도 12ba 및 도 12bb의 게이트 물질층(Gm1)은 하드마스크 패턴(19)을 이용하여 제1 식각 조건(ECH1)하에서 제1 레벨(H1)까지 식각될 수 있다. 이에 따라, 상기 하드마스크 패턴(19)의 너비와 유사하고, 일정한 너비를 갖는 도 1c의 게이트(G1)의 상부를 포함하는 게이트 물질층(Gm2)을 남길 수 있다.
상기 제1 식각 조건(ECH1)은 식각 가스, 공급 전력, 압력, 온도 등 상기 게이트 물질층(Gm2)의 식각율에 관여하는 모든 변수가 포함될 수 있다.
도 12d를 참조하면, 도 12c의 게이트 물질층(Gm2)은 도 12c의 제1 식각 조건(ECH1)과는 다른 제2 식각 조건(ECH2)하에서 제2 레벨(H2)까지 식각될 수 있다. 이 경우, 상기 제2 식각 조건(ECH2)은 상기 제1 식각 조건(ECH1)보다 식각율이 크도록 식각 가스, 공급 전력, 압력, 온도 등 식각율에 관여하는 적어도 하나의 변수가 조절될 수 있다. 이에 따라, 상기 제1 레벨(H1)에서부터 상기 제2 레벨(H2)까지의 상기 게이트 물질층(Gm3)의 너비는, 하드마스크 패턴(19) 및 제1 레벨(H1)에서의 게이트 물질층(Gm3)의 제1 너비(L1)보다 좁도록 많이 식각될 수 있다. 이에 따라, 상기 게이트 물질층(Gm3)은 제2 레벨(H2)에서 제2 너비(L2)를 가질 수 있다.
도 12e를 참조하면, 도 12d의 게이트 물질층(Gm3)은 제2 식각 조건(ECH2)과는 다른 제3 식각 조건(ECH3)하에서 모두 식각될 수 있다. 이 경우, 상기 제3 식각 조건(ECH3)은 상기 제2 식각 조건(ECH2)보다 식각율이 작도록 식각 가스, 공급 전력, 압력, 온도 등 식각율에 관여하는 적어도 하나의 변수가 조절될 수 있다. 이에 따라, 도 1a 내지 도 1c의 반도체 소자(100)에 나타나는 게이트(G1)를 형성할 수 있다.
도시되지는 않았으나, 상기 게이트(G1)의 측벽에는 절연성 물질을 포함하는 스페이서가 형성될 수 있다. 다른 실시예들에서, 상기 스페이서는 상기 게이트(G1)를 덮을 수 있으며, 상기 핀형 구조물(13)을 덮도록 형성될 수도 있다.
도 12aa 내지 도 12e의 제조 방법은 식각 조건의 적절한 변경에 의해 도 1d 및 도 4a 내지 도 9b의 반도체 소자(150, 200, 300, 400, 500, 600, 700)를 제조하는 데 이용될 수 있다.
도 13는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
도 13을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 상기 제어기(1010)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함할 수 있다. 예를 들어, 상기 제어기(1010)는 도 1a 내지 도 11에 예시한 반도체 소자(100, 150, 200, 300, 400,500, 600, 700, 800, 900)를 포함할 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함할 수 있다. 예를 들어, 상기 기억 장치(1030)는 도 1a 내지 도 11에 예시한 반도체 소자(100, 150, 200, 300, 400,500, 600, 700, 800, 900)를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 14는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
도 14를 참조하면, 메모리 카드(2000)는 기억 장치(2010) 및 메모리 제어기(2020)를 포함한다.
상기 기억 장치(2010)는 데이터를 저장할 수 있다. 일부 실시예에서, 상기 기억 장치(2010)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 상기 기억 장치(2010)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함할 수 있다. 예를 들어, 상기 기억 장치(1030)는 도 1a 내지 도 11에 예시한 반도체 소자(100, 150, 200, 300, 400,500, 600, 700, 800, 900)를 포함할 수 있다.
상기 메모리 제어기(2020)는 호스트(2030)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(2010)에 저장된 데이터를 읽거나, 상기 기억 장치(2010)의 데이터를 저장할 수 있다. 상기 메모리 제어기(2020)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함할 수 있다. 예를 들어, 상기 기억 장치(1030)는 도 1a 내지 도 11에 예시한 반도체 소자(100, 150, 200, 300, 400,500, 600, 700, 800, 900)를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
11, 21: 반도체 기판, 13, 23, 33a, 33b: 핀형 구조물, 15, 25: 절연층, 17-1, 2, 3, 4, 5, 6, 7: 게이트 절연층, G1, G2, G3, G4, G5, G6, G7, Ga, Gb: 게이트, SR: 소스 영역, DR: 드레인 영역, CHT: 상면 채널 영역, CHS: 측면 채널 영역, RC1, RC2, RC3, RC4, RC5, RC6, RC7: 너비 변화율, H1: 제1 레벨, H2: 제2 레벨, H3: 제3 레벨, L1, L2, L3: 게이트의 너비

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판에 형성되는 핀형 구조물;
    상기 핀형 구조물의 상면보다 낮은 상면을 갖도록 상기 반도체 기판에 형성되는 절연층; 및
    상기 핀형 구조물의 상면의 일부 및 양 측면의 일부를 덮는 게이트;를 포함하고,
    상기 게이트는 상기 핀형 구조물의 측면에서 상기 절연층의 상면으로부터 제1 레벨에서 제1 너비를 가지고, 상기 제1 레벨보다 낮은 제2 레벨에서 제2 너비를 가지며, 상기 제1 너비는 상기 제2 너비보다 크고, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 좁아지는 반도체 소자.
  2. 제1 항에 있어서, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 적어도 하나의 변화율로 감소하는 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서, 상기 제1 레벨로부터 상기 제2 레벨까지의 상기 게이트의 너비는 상기 제1 너비로부터 상기 제2 너비까지 연속적인 변화율을 가지며 감소하는 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제2 레벨보다 낮은 제3 레벨에서의 제3 너비는 상기 제2 너비 이상인 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서, 상기 제1 레벨보다 높은 제3 레벨에서의 제3 너비는 상기 제1 너비 이하인 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서, 상기 게이트의 양 쪽의 상기 핀형 구조물상에는 소스 영역 및 드레인 영역이 형성되고,상기 제1 레벨에 있는 상기 게이트의 양 쪽의 소스 영역과 드레인 영역 사이의 제1 저항차(RDS1)는, 제2 레벨에 있는 상기 게이트 양 쪽의 소스 영역과 드레인 영역 사이의 제2 저항차(RDS2)보다 큰 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서, 상기 핀형 구조물은 상기 기판으로부터 돌출되고, 상기 절연층은 상기 핀형 구조물을 한정하는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서, 상기 핀형 구조물은 상기 절연층상에 형성되는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판;
    상기 반도체 기판에 형성되는 핀형 구조물;
    상기 핀형 구조물의 상면보다 낮은 상면을 갖도록 상기 반도체 기판에 형성되는 절연층; 및
    상기 핀형 구조물의 상면의 일부 및 양 측면의 일부를 덮는 게이트;를 포함하고,
    상기 핀형 구조물의 측면을 덮는 상기 게이트는 상기 핀형 구조물의 하부로 갈수록 좁아지는 구간을 포함하는 반도체 소자.
  10. 제9 항에 있어서, 상기 구간에서 상기 게이트는 상기 핀형 구조물의 상부로부터 하부로 연장되는 제1 변 및 제2 변을 가지며, 상기 제1 변은 제1 방향으로 연장되고, 상기 제2 변은 상기 절연층과 수직하는 방향을 기준으로 상기 제1 방향과 다른 각도만큼 기울어진 제2 방향으로 연장되는 것을 특징으로 하는 반도체 소자.
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