KR20170102657A - 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법 - Google Patents

레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법 Download PDF

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KR20170102657A
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Abstract

레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치 제조 방법은 제1 레이아웃을 로딩하되, 상기 제1 레이아웃은 제1 액티브 영역과, 제1 더미 영역을 포함하고, 상기 제1 액티브 영역은 제1 폭을 가지는 핀형 패턴 디자인을 포함하고, 상기 핀형 패턴 디자인을 나노 와이어 구조체 디자인으로 치환하여 제2 레이아웃을 생성하고, 상기 제2 레이아웃을 이용하여 나노 와이어 구조체를 형성하는 것을 포함하되, 상기 제2 레이아웃은 상기 제1 액티브 영역과 동일한 크기의 제2 액티브 영역과, 상기 제1 더미 영역과 동일한 크기의 제2 더미 영역을 포함하고, 상기 나노 와이어 구조체 디자인은 상기 제1 폭보다 더 넓은 제2 폭을 가지고, 상기 나노 와이어 구조체는 제1 방향으로 연장되는 제1 나노 와이어와, 상기 제1 방향으로 연장되고, 상기 제1 나노 와이어 상에 상기 제1 나노 와이어와 이격되게 형성되는 제2 나노 와이어와, 상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과, 상기 게이트 전극의 측벽에 형성되고, 서로 마주보는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극의 측면과 마주보는 게이트 스페이서와, 상기 게이트 전극의 적어도 일측에, 상기 제1 와이어 패턴과 연결된 소오스/드레인 에피층을 포함 한다.

Description

레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법{Layout design system, Semiconductor device and method for fabricating the same using the design system}
본 발명은 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치를 제조하기 위한 레이아웃 디자인 시스템을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 동작 특성이 향상된 반도체 장치를 제조하기 위한 컴퓨터 프로그램을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 제1 레이아웃을 로딩하되, 상기 제1 레이아웃은 제1 액티브 영역과, 제1 더미 영역을 포함하고, 상기 제1 액티브 영역은 제1 폭을 가지는 핀형 패턴 디자인을 포함하고, 상기 핀형 패턴 디자인을 나노 와이어 구조체 디자인으로 치환하여 제2 레이아웃을 생성하고, 상기 제2 레이아웃을 이용하여 나노 와이어 구조체를 형성하는 것을 포함하되, 상기 제2 레이아웃은 상기 제1 액티브 영역과 동일한 크기의 제2 액티브 영역과, 상기 제1 더미 영역과 동일한 크기의 제2 더미 영역을 포함하고, 상기 나노 와이어 구조체 디자인은 상기 제1 폭보다 더 넓은 제2 폭을 가지고, 상기 나노 와이어 구조체는 제1 방향으로 연장되는 제1 나노 와이어와, 상기 제1 방향으로 연장되고, 상기 제1 나노 와이어 상에 상기 제1 나노 와이어와 이격되게 형성되는 제2 나노 와이어와, 상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과, 상기 게이트 전극의 측벽에 형성되고, 서로 마주보는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극의 측면과 마주보는 게이트 스페이서와, 상기 게이트 전극의 적어도 일측에, 상기 제1 와이어 패턴과 연결된 소오스/드레인 에피층을 포함한다.
상기 제1 레이아웃과 상기 제2 레이아웃의 크기는 동일할 수 있다.
상기 제1 레이아웃에서의 상기 제1 액티브 영역의 위치와 상기 제2 레이아웃에서의 상기 제2 액티브 영역의 위치는 서로 동일할 수 있다.
상기 핀형 패턴 디자인은 서로 나란하게 연장된 제1 내지 제3 핀형 패턴 디자인을 포함하고, 상기 나노 와이어 구조체 디자인은 서로 나란하게 연장된 제1 및 제2 나노 와이어 구조체 디자인을 포함할 수 있다.
상기 제1 내지 제3 핀형 패턴 디자인은 서로 동일한 제1 간격으로 이격될 수 있다.
상기 제1 폭의 3배와 상기 제1 간격의 2배를 합한 거리는 상기 제2 폭의 2배와 상기 제1 및 제2 나노 와이어 구조체 사이의 간격을 합한 거리와 서로 동일할 수 있다.
상기 제2 폭은 상기 제1 폭의 2배보다 크거나 같을 수 있다.
상기 제2 폭은 상기 제1 폭의 4배보다 작거나 같을 수 있다.
상기 제1 더미 영역은 더미 핀형 패턴 디자인을 포함하고, 상기 제2 더미 영역은 더미 나노 와이어 구조체 디자인을 포함할 수 있다.
상기 더미 핀형 패턴 디자인은 상기 제1 폭을 가질 수 있다.
상기 핀형 패턴 디자인은 서로 나란하게 연장된 제1 내지 제3 핀형 패턴 디자인을 포함하고, 상기 제1 내지 제3 핀형 패턴 디자인은 서로 동일한 제1 간격으로 이격되고, 상기 더미 핀형 패턴 디자인은 상기 제1 간격으로 서로 이격되는 제1 내지 제3 더미 핀형 패턴 디자인을 포함할 수 있다.
상기 제2 더미 나노 와이어 구조체 디자인은 상기 제2 폭을 가질 수 있다.
상기 나노 와이어 구조체 디자인은 서로 나란하게 연장되고, 제2 간격으로 서로 이격된 제1 및 제2 나노 와이어 구조체 디자인을 포함하고, 상기 제2 더미 나노 와이어 구조체 디자인은 상기 제2 간격으로 이격된 제1 및 제2 더미 나노 와이어 구조체를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 레이아웃을 로딩하되, 상기 제1 레이아웃은 서로 나란히 연장되는 제1 내지 제3 핀형 패턴 디자인을 포함하고, 상기 제1 레이아웃에서 상기 제1 내지 제3 핀형 패턴 디자인을 제거하고, 상기 제1 레이아웃에 상기 제1 방향으로 서로 나란하게 연장되는 제1 및 제2 나노 와이어 구조체 디자인을 추가하여 제2 레이아웃을 생성하고, 상기 제2 레이아웃을 이용하여 기판 상에 제1 및 제2 나노 와이어 구조체를 형성하되, 상기 제1 나노 와이어 구조체는 서로 동일한 방향으로 연장되는 적어도 2개의 나노 와이어를 포함한다.
상기 나노 와이어는 제1 나노 와이어와, 상기 제1 나노 와이어 상에 상기 제1 나노 와이어와 이격되어 형성되는 제2 나노 와이어를 포함할 수 있다.
상기 나노 와이어는 제1 방향으로 연장되고, 상기 제1 나노 와이어 구조체는 상기 나노 와이어를 둘러싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함할 수 있다.
여기서, 상기 게이트 전극의 측벽에 형성되고, 서로 마주보는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극과 마주보는 게이트 스페이서를 더 포함할 수 있다.
여기서, 상기 게이트 전극의 적어도 일측에, 상기 나노 와이어와 연결된 소오스/드레인 에피층을 더 포함할 수 있다.
상기 나노 와이어는 상기 게이트 스페이서를 관통할 수 있다.
여기서, 상기 나노 와이어는 상기 제1 및 제2 나노 와이어 상에 형성되고, 상기 제1 및 제2 나노 와이어와 이격되어 형성되는 제3 나노 와이어를 더 포함할 수 있다.
상기 제1 레이아웃은 상기 제1 내지 제3 핀형 패턴 디자인과 나란히 연장되는 더미 핀형 패턴 디자인을 포함하고, 상기 제2 레이아웃을 형성하는 것은 상기 더미 핀형 패턴 디자인을 제거하고, 더미 나노 와이어 구조체 디자인을 추가하는 것을 포함할 수 있다.
상기 더미 핀형 패턴 디자인은 전력을 공급을 위한 파워 레일 핀형 패턴 디자인을 포함하고, 상기 더미 나노 와이어 구조체 디자인은 파워 레일 나노 와이어 구조체 디자인을 포함하고, 상기 제2 레이아웃을 형성하는 것은, 상기 파워 레일 핀형 패턴 디자인을 상기 파워 레일 나노 와이어 구조체 디자인으로 치환하는 것을 포함할 수 있다.
상기 파워 레일 핀형 패턴 디자인의 폭은 상기 파워 레일 핀형 패턴 디자인의 폭보다 두꺼울 수 있다.
상기 더미 핀형 패턴 디자인은 상기 파워 레일 핀형 패턴과 이격되는 MOL 더미 핀형 패턴 디자인을 포함하고, 상기 제2 레이아웃을 형성하는 것은,
상기 MOL 더미 핀형 패턴 디자인을 제거하는 것을 포함할 수 있다.
성가 더미 핀형 패턴 디자인은 균일한 간격으로 배열되고, 상기 더미 나노 와이어 구조체 디자인은 불균일한 간격으로 배열될 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 제1 레이아웃을 로딩하고, 상기 제1 레이아웃 내의 제1 액티브 영역을 검출하되, 상기 제1 액티브 영역은 제1 폭의 핀형 패턴 디자인이 제1 간격으로 이격되고, 상기 제1 액티브 영역 내의 상기 핀형 패턴 디자인을 제거하고, 상기 제1 액티브 영역을 나노 와이어 구조체 디자인이 상기 제1 간격과 다른 제2 간격으로 이격된 제2 액티브 영역으로 치환하여 상기 제2 액티브 영역을 포함하는 제2 레이아웃을 생성하고, 상기 제2 레이아웃을 이용하여 나노 와이어 구조체를 형성하고, 상부 구조 레이아웃을 이용하여 상기 나노 와이어 구조체 상에 컨택을 형성하되, 상기 상부 구조 레이아웃은 상기 제1 레이아웃과 대응된다.
상기 제1 액티브 영역은 서로 이격된 제1 NMOS 영역과, 제1 PMOS 영역을 포함할 수 있다.
상기 제1 레이아웃은 제1 더미 영역을 포함하고, 상기 제1 더미 영역은 상기 제1 NMOS 영역과 상기 제1 PMOS 영역 사이에 형성되는 제1 MOL 영역과, 제1 및 제2 파워 레일 영역을 포함하되, 상기 제1 PMOS 영역은 상기 제1 파워 레일 영역과 상기 제1 MOL 영역 사이에 위치하고, 상기 제1 NMOS 영역은 상기 제2 파워 레일 영역과 상기 제1 MOL 영역 사이에 위치할 수 있다.
상기 제2 액티브 영역은 서로 이격된 제2 NMOS 영역과, 제2 PMOS 영역을 포함하고, 상기 제2 NMOS 영역의 크기 및 위치는, 상기 제1 NMOS 영역의 크기 및 위치와 동일하고, 상기 제2 PMOS 영역의 크기 및 위치는, 상기 제1 PMOS 영역의 크기 및 위치와 동일할 수 있다.
상기 제1 NMOS 영역은 제1 내지 제3 핀형 패턴 디자인을 포함하고, 상기 제1 PMOS 영역은 제4 내지 제6 핀형 패턴 디자인을 포함하고, 상기 제2 NMOS 영역은 제1 및 제2 나노 와이어 구조체 디자인을 포함하고, 상기 제2 PMOS 영역은 제3 및 제4 나노 와이어 구조체 디자인을 포함할 수 있다.
상기 제2 레이아웃은 제2 더미 영역을 포함하고, 상기 제2 더미 영역은 상기 제2 NMOS 영역과 상기 제2 PMOS 영역 사이에 형성되는 제2 MOL 영역과, 제3 및 제4 파워 레일 영역을 포함하되, 상기 제2 PMOS 영역은 상기 제3 파워 레일 영역과 상기 제2 MOL 영역 사이에 위치하고, 상기 제2 NMOS 영역은 상기 제4 파워 레일 영역과 상기 제2 MOL 영역 사이에 위치하고, 상기 제1 MOL 영역은 제1 내지 제3 더미 핀형 패턴 디자인을 포함하고, 상기 제2 MOL 영역은 제1 및 제2 더미 나노 와이어 구조체 디자인을 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템은 프로세서, 제1 폭의 핀형 패턴 디자인 및 더미 핀형 패턴 디자인이 포함된 제1 레이아웃 및 상기 핀형 패턴 디자인과 오버랩되는 상부 구조 레이아웃이 저장되는 저장부로서, 상기 핀형 패턴 디자인은 제1 간격만큼 서로 이격되는 저장부 및 상기 프로세서를 상기 제1 레이아웃에서 상기 핀형 패턴 디자인 및 상기 더미 핀형 패턴 디자인을 제거하고, 상기 제1 폭보다 넓은 제2 폭의 나노 와이어 구조체 디자인 및 더미 나노 와이어 구조체 디자인을 추가하여 제2 레이아웃을 생성하되, 상기 나노 와이어 구조체 디자인은 제2 간격 만큼 서로 이격되고, 상기 제1 폭의 3배와 상기 제1 간격의 2배의 합의 거리는 상기 제2 폭의 2배와 상기 제2 간격의 합의 거리와 동일한 리디자인 모듈을 포함한다.
상기 또 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 컴퓨터 프로그램은, 컴퓨팅 장치와 결합하여, 제1 폭의 핀형 패턴 디자인 및 더미 핀형 패턴 디자인이 포함된 제1 레이아웃을 로딩하고, 상기 제1 레이아웃에서 상기 핀형 패턴 디자인 및 상기 더미 핀형 패턴 디자인을 제거하고, 상기 제1 폭보다 넓은 제2 폭의 나노 와이어 구조체 디자인 및 더미 나노 와이어 구조체 디자인을 추가하여 제2 레이아웃으로서, 상기 나노 와이어 구조체 디자인은 제2 간격 만큼 서로 이격되고, 상기 제1 폭의 3배와 상기 제1 간격의 2배의 합의 거리는 상기 제2 폭의 2배와 상기 제2 간격의 합의 거리와 동일한 제2 레이아웃을 생성하기 위하여, 기록 매체에 기록된다.
상기 또 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판으로서, 상기 제1 영역은 제1 액티브 영역을 포함하고, 상기 제2 영역은 제2 액티브 영역을 포함하는 기판, 상기 제1 액티브 영역에 상기 기판보다 돌출되는 제1 내지 제3 핀형 패턴, 상기 제2 액티브 영역에 상기 기판상에 형성되는 제1 및 제2 나노 와이어 구조체, 상기 제1 내지 제3 핀형 패턴 각각의 폭과 상기 제1 및 제2 핀형 패턴의 간격과 상기 제2 및 제3 핀형 패턴의 간격을 더한 거리는 상기 제1 및 제2 나노 와이어 구조체의 폭과 상기 제1 및 제2 나노 와이어 구조체 사이의 간격을 더한 거리와 동일하다.
도 1은 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다.
도 3은 도 2의 리디자인 모듈의 동작을 설명하기 위한 2개의 레이아웃을 비교한 예시도이다.
도 4는 도 3의 제1 PMOS 영역과 제2 PMOS 영역을 비교한 예시도이다.
도 5는 도 3의 제1 레이아웃을 세부적으로 설명하기 위한 레이아웃 도면이다.
도 6은 도 3의 제2 레이아웃을 세부적으로 설명하기 위한 레이아웃 도면이다.
도 7은 도 5의 제1 레이아웃에 오버랩되는 상부 구조 레이아웃을 설명하기 위한 레이아웃 도면이다.
도 8은 도 6의 제2 레이아웃에 오버랩되는 상부 구조 레이아웃을 설명하기 위한 레이아웃 도면이다.
도 9는 도 8의 K부분에 형성되는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 도 9를 A - A'로 자른 단면도이다.
도 11은 도 9를 B - B'로 자른 단면도이다.
도 12는 도 9를 C - C'로 자른 단면도이다.
도 13 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 도면들이다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 30은 도 29를 F - F' 및 G - G'로 자른 단면도이다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 32 및 도 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템을 설명하기 위한 블록도이고, 도 2는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 순서도이다. 도 3은 도 2의 리디자인 모듈의 동작을 설명하기 위한 2개의 레이아웃을 비교한 예시도이고, 도 4는 도 3의 제1 PMOS 영역과 제2 PMOS 영역을 비교한 예시도이다. 도 5는 도 3의 제1 레이아웃을 세부적으로 설명하기 위한 레이아웃 도면이고, 도 6은 도 3의 제2 레이아웃을 세부적으로 설명하기 위한 레이아웃 도면이다. 도 7은 도 5의 제1 레이아웃에 오버랩되는 상부 구조 레이아웃을 설명하기 위한 레이아웃 도면이고, 도 8은 도 6의 제2 레이아웃에 오버랩되는 상부 구조 레이아웃을 설명하기 위한 레이아웃 도면이다. 도 9는 도 8의 K부분에 형성되는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 10은 도 9를 A - A'로 자른 단면도이다. 도 11은 도 9를 B - B'로 자른 단면도이고, 도 12는 도 9를 C - C'로 자른 단면도이다.
도 1을 참고하면, 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템은 저장부(100), 프로세서(200) 및 리디자인 모듈(300)을 포함한다.
저장부(100)에는 레이아웃이 저장되어 있을 수 있다. 여기서, "레이아웃"이란 반도체 장치의 구성 요소들의 크기, 배치 및 연결을 결정하기 위한 설계도를 의미할 수 있다. 단, 이에 제한되는 것은 아니고, 각각의 레이아웃 디자인들이 저장부(100)외의 다른 곳에 저장될 수도 있다.
한편, 상기 레이아웃은 반도체 소자를 형성하기 위한 패턴의 형상 및 배치를 포함할 수 있다. 상기 레이아웃은 각각의 패턴에 대한 형상을 평면도의 형태로 저장할 수 있다. 단, 이에 제한되는 것은 아니다.
상기 레이아웃은 미리 설정된 디자인 룰에 의해서 디자인될 수 있다. 상기 디자인 룰은 복수의 패턴의 형상, 배치 및 간격 등을 정의할 수 있다. 구체적으로, 상기 디자인 룰은 인접한 패턴들 사이의 간격이 일정한 간격 이상으로 이격되는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 이러한 저장부(100)는 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 저장부(100)는 하드 디스크 드라이브, 자기 기억 장치 등으로 이루어질 수도 있다.
프로세서(200)는, 리디자인 모듈(300) 내에서 특정 연산이 필요할 경우, 이를 수행하는 역할을 할 수 있다. 비록 도면에는 상세히 도시되지 않았지만, 이러한 프로세서(200)는 연산 능력 향상을 위해, 캐시 메모리를 추가로 포함할 수 있다.
또한, 비록 도 1에서는, 프로세서(200)를 하나의 블록으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에서, 프로세서(200)는 멀티 코어 또는 멀티 클러스터 형태로 구현될 수도 있다. 이처럼 프로세서(200)가 멀티 코어 도는 멀티 클러스터 형태로 구현될 경우, 리디자인 모듈(300)의 연산율이 향상될 수 있다.
한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(200)는 연산 능력 향상을 위해, L1, L2 등의 캐시 메모리를 추가로 포함할 수도 있다.
도 1 내지 도 8을 참조하면, 리디자인 모듈(300)은 저장부(100)에 저장된 제1 레이아웃(L1)을 이용하여 제2 레이아웃(L2)을 생성할 수 있다. 이에 대해서는 아래에서 자세히 설명한다.
리디자인 모듈(300)은 제1 레이아웃(L1)을 로드한다(S100).
제1 레이아웃(L1)은 저장부(100)에 저장될 수 있다. 제1 레이아웃(L1)은 반도체 장치를 제조하기 위한 레이아웃 도면일 수 있다. 제1 레이아웃(L1)은 내부에 핀형 패턴 디자인을 포함할 수 있다.
구체적으로, 도 3을 참조하면, 제1 레이아웃(L1)은 11개의 핀형 패턴 디자인을 포함할 수 있다. 상기 11개의 핀형 패턴 디자인은 6개의 액티브 핀형 패턴 디자인(AF1~AF6)과 5개의 더미 핀형 패턴 디자인(DF1~DF5)을 포함할 수 있다.
제1 레이아웃(L1)은 하나의 셀을 표현할 수 있다. 제1 레이아웃(L1)의 셀 하이트(Hc)는 미리 정해진 값일 수 있다.
제1 레이아웃(L1)은 제1 액티브 영역(ACT1) 및 제1 더미 영역(DR1)을 포함할 수 있다. 제1 액티브 영역(ACT1)은 제1 PMOS 영역(P-ACT1) 및 제1 NMOS 영역(N-ACT1)을 포함할 수 있다. 제1 PMOS 영역(P-ACT1)은 P형 MOSFET 장치가 형성되는 영역일 수 있다. 제1 NMOS 영역(N-ACT1)은 N형 MOSFET 장치가 형성되는 영역일 수 있다. 제1 PMOS 영역(P-ACT1) 및 제1 NMOS 영역(N-ACT1)은 서로 이격되어 형성될 수 있다.
제1 더미 영역(DR1)은 파워 레일 영역(PR_1) 및 제1 MOL 영역(MOL1)을 포함할 수 있다. 파워 레일 영역(PR_1)은 제1 파워 레일 영역(PR1) 및 제2 파워 레일 영역(PR2)을 포함할 수 있다. 제1 파워 레일 영역(PR1)은 제1 PMOS 영역(P-ACT1)과 접하고, 제1 NMOS 영역(N-ACT1)과는 접하지 않을 수 있다. 즉, 제1 PMOS 영역(P-ACT1)은 제1 파워 레일 영역(PR1)과 제1 MOL 영역(MOL1) 사이에 위치할 수 있다.
제2 파워 레일 영역(PR2)은 제1 NMOS 영역(N-ACT1)과 접하고, 제1 PMOS 영역(P-ACT1)과는 접하지 않을 수 있다. 즉, 제1 NMOS 영역(N-ACT1)은 제2 파워 레일 영역(PR2)과 제1 MOL 영역(MOL1) 사이에 위치할 수 있다.
제1 MOL 영역(MOL1)은 제1 PMOS 영역(P-ACT1) 및 제1 NMOS 영역(N-ACT1) 사이에 위치할 수 있다, 제1 MOL 영역(MOL1)은 제1 파워 레일 영역(PR1) 및 제2 파워 레일 영역(PR2)과 접하지 않을 수 있다.
제1 파워 레일 영역(PR1)에는 제1 더미 핀형 패턴 디자인(DF1)이 형성될 수 있다. 더미 핀형 패턴 디자인(DF1~DF5)은 액티브로 이용되지 않는 핀형 패턴 디자인일 수 있다. 제2 파워 레일 영역(PR2)에는 제5 더미 핀형 패턴 디자인(DF5)이 형성될 수 있다.
제1 파워 레일 영역(PR1) 및 제2 파워 레일 영역(PR2)은 전체 셀에 전원을 공급하는 역할을 할 수 있다. 예를 들어, 제1 파워 레일 영역(PR1)은 양의 전원을 공급하고, 제2 파워 레일은 음의 전원을 공급할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 MOL 영역(MOL1)은 제2 더미 핀형 패턴 디자인(DF2) 내지 제4 더미 핀형 패턴 디자인(DF4)을 포함할 수 있다. 제2 더미 핀형 패턴 디자인(DF2) 내지 제4 더미 핀형 패턴 디자인(DF4)은 제1 내지 제6 액티브 핀형 패턴 디자인(AF1~AF6)의 균일한 정렬을 위해서 형성될 수 있다. 즉, DPT(double patterning technology) 또는 QPT(quadruple patterning technology) 등을 이용해서, 실제로 사용되지 않는 더미 핀형 패턴을 형성할 수 있으므로, 이를 위한 디자인을 제1 레이아웃(L1)이 포함할 수 있다.
제1 PMOS 영역(P-ACT1)은 제1 내지 제3 액티브 핀형 패턴 디자인(AF1~AF3)을 포함할 수 있다. 제1 NMOS 영역(N-ACT1)은 제4 내지 제6 액티브 핀형 패턴 디자인(AF4~AF6)을 포함할 수 있다.
제1 PMOS 영역(P-ACT1)의 폭은 미리 정해진 액티브 하이트(Ha)일 수 있다. 제1 NMOS 영역(N-ACT1)의 폭도 동일한 액티브 하이트(Ha)일 수 있다.
제2 레이아웃(L2)은 제2 액티브 영역(ACT2) 및 제2 더미 영역(DR2)을 포함할 수 있다. 제2 액티브 영역(ACT2)은 제2 PMOS 영역(P-ACT2) 및 제2 NMOS 영역(N-ACT2)을 포함할 수 있다. 제2 PMOS 영역(P-ACT2)은 P형 MOSFET 장치가 형성되는 영역일 수 있다. 제2 NMOS 영역(N-ACT2)은 N형 MOSFET 장치가 형성되는 영역일 수 있다. 제2 PMOS 영역(P-ACT2) 및 제2 NMOS 영역(N-ACT2)은 서로 이격되어 형성될 수 있다.
제2 레이아웃(L2)은 하나의 셀을 표현할 수 있다. 제2 레이아웃(L2)의 셀 하이트(Hc)는 미리 정해진 값일 수 있다. 제2 레이아웃(L2)의 셀 하이트(Hc)는 제1 레이아웃의 셀 하이트(Hc)와 동일할 수 있다.
제2 더미 영역(DR2)은 파워 레일 영역(PR_2) 및 제2 MOL 영역(MOL2)을 포함할 수 있다. 파워 레일 영역(PR_2)은 제3 파워 레일 영역(PR3), 제4 파워 레일 영역(PR4)을 포함할 수 있다. 제3 파워 레일 영역(PR3)은 제2 PMOS 영역(P-ACT2)과 접하고, 제2 NMOS 영역(N-ACT2)과는 접하지 않을 수 있다. 즉, 제2 PMOS 영역(P-ACT2)은 제2 파워 레일 영역(PR2)과 제2 MOL 영역(MOL2) 사이에 위치할 수 있다.
제4 파워 레일 영역(PR4)은 제2 NMOS 영역(N-ACT2)과 접하고, 제2 PMOS 영역(P-ACT2)과는 접하지 않을 수 있다. 즉, 제2 NMOS 영역(N-ACT2)은 제4 파워 레일 영역(PR4)과 제2 MOL 영역(MOL2) 사이에 위치할 수 있다.
제2 MOL 영역(MOL2)은 제2 PMOS 영역(P-ACT2) 및 제2 NMOS 영역(N-ACT2) 사이에 위치할 수 있다, 제2 MOL 영역(MOL2)은 제3 파워 레일 영역(PR3) 및 제4 파워 레일 영역(PR4)과 접하지 않을 수 있다.
제3 파워 레일 영역(PR3)에는 제1 더미 나노 와이어 구조체 디자인(DMBC1)이 형성될 수 있다. 더미 나노 와이어 구조체 디자인(DMBC1~DMBC4)은 액티브로 이용되지 않는 나노 와이어 구조체 디자인일 수 있다. 제4 파워 레일 영역(PR4)에는 제4 더미 나노 와이어 구조체 디자인(DMBC4)이 형성될 수 있다.
제3 파워 레일 영역(PR3) 및 제4 파워 레일 영역(PR4)은 전체 셀에 전원을 공급하는 역할을 할 수 있다. 예를 들어, 제3 파워 레일 영역(PR3)은 양의 전원을 공급하고, 제4 파워 레일은 음의 전원을 공급할 수 있다. 단, 이에 제한되는 것은 아니다.
제2 MOL 영역(MOL2)은 제2 더미 나노 와이어 구조체 디자인(DMBC2) 및 제3 더미 나노 와이어 구조체 디자인(DMBC3)을 포함할 수 있다. 제2 더미 나노 와이어 구조체 디자인(DMBC2) 및 제3 더미 나노 와이어 구조체 디자인(DMBC3)은 제1 내지 제4 액티브 나노 와이어 구조체 디자인(AMBC1~AMBC4)의 균일한 정렬을 위해서 형성될 수 있다. 즉, DPT(double patterning technology) 또는 QPT(quadruple patterning technology) 등을 이용해서, 실제로 사용되지 않는 더미 핀형 패턴을 형성할 수 있으므로, 이를 위한 디자인을 제2 레이아웃(L2)이 포함할 수 있다.
제2 PMOS 영역(P-ACT2)은 제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2)을 포함할 수 있다. 제2 NMOS 영역(N-ACT2)은 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4)을 포함할 수 있다.
제2 PMOS 영역(P-ACT2)의 폭은 미리 정해진 액티브 하이트(Ha)일 수 있다. 제2 NMOS 영역(N-ACT2)의 폭도 동일한 액티브 하이트(Ha)일 수 있다. 즉, 제1 레이아웃(L1) 및 제2 레이아웃(L2)에서의 셀 하이트(Hc)와 액티브 하이트(Ha)는 모두 동일한 수 있다.
다시, 도 2를 참고하면, 리디자인 모듈(300)은 제1 레이아웃(L1)을 리디자인하여 제2 레이아웃(L2)을 형성한다(S200).
제2 레이아웃(L2)은 제1 레이아웃(L1)과 달리 내부에 핀형 패턴 디자인이 포함되지 않을 수 있다. 제2 레이아웃(L2)은 제1 레이아웃(L1)의 핀형 패턴 디자인이 제거되고, 나노 와이어 구조체가 추가될 수 있다. 상기 나노 와이어 구조체는 멀티 브릿지 채널(multi-bridge channel, MBC) FET 소자일 수 있다.
구체적으로, 도 3 및 도 4를 참고하면, 제1 PMOS 영역(P-ACT1)은 제2 PMOS 영역(P-ACT2)으로 대체될 수 있다. 제1 PMOS 영역(P-ACT1)의 제1 내지 제3 액티브 핀형 패턴(AF1~AF3)은 제2 PMOS 영역(P-ACT2)의 제1 및 제2 액티브 나노 와이어 구조체(AMBC1, AMBC2)로 치환될 수 있다.
제1 PMOS 영역(P-ACT1)의 액티브 하이트(Ha)와 제2 PMOS 영역(P-ACT2)의 액티브 하이트(Ha)는 동일하므로, 제1 내지 제3 액티브 핀형 패턴 디자인(AF1~AF3)을 제1 및 제2 나노 와이어 구조체 디자인(AMBC1, AMBC2)으로 치환하는 것은 일정한 제한이 있을 수 있다.
즉, 제1 내지 제3 액티브 핀형 패턴 디자인(AF1~AF3)의 폭과 제1 내지 제3 액티브 핀형 패턴 디자인(AF1~AF3) 사이의 간격을 모두 합한 거리가, 제1 및 제2 나노 와이어 구조체 디자인(AMBC1, AMBC2)의 폭과 제1 및 제2 나노 와이어 구조체 디자인(AMBC1, AMBC2) 사이의 간격을 모두 합한 거리가 같을 수 있다. 즉, 상기 거리들이 액티브 하이트(Ha)와 동일해야 한다.
제1 NMOS 영역(N-ACT1)은 제2 NMOS 영역(N-ACT2)으로 대체될 수 있다. 제1 NMOS 영역(N-ACT1)의 제4 내지 제6 액티브 핀형 패턴(AF4~AF6)은 제2 NMOS 영역(N-ACT2)의 제3 및 제4 액티브 나노 와이어 구조체(AMBC3, AMBC4)로 치환될 수 있다.
제1 NMOS 영역(N-ACT1)의 액티브 하이트(Ha)와 제2 NMOS 영역(N-ACT2)의 액티브 하이트(Ha)는 동일하므로, 제4 내지 제6 액티브 핀형 패턴 디자인(AF4~AF6)을 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4)으로 치환하는 것은 일정한 제한이 있을 수 있다.
즉, 제4 내지 제6 액티브 핀형 패턴 디자인(AF4~AF6)의 폭과 제4 내지 제6 액티브 핀형 패턴 디자인(AF4~AF6) 사이의 간격을 모두 합한 거리가, 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4)의 폭과 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 사이의 간격을 모두 합한 거리가 같을 수 있다. 즉, 상기 거리들이 액티브 하이트(Ha)와 동일해야 한다.
반도체 장치의 집적도를 높이기 위해서는 핀형 패턴의 폭이 점차 좁아져야하지만, 이는 공정 상의 문제에 의해서 한계가 있을 수 있다. 대신, 핀형 패턴을 나노 와이어가 적층된 멀티 브릿지 채널 형태로 치환되는 경우에는 수직적으로 여러 개의 채널이 형성됨에 따라, 핀형 패턴 디자인에 비해서 더 작은 개수의 나노 와이어 구조체로 대체될 수 있다. 그에 따라, 각각의 나노 와이어 구조체의 폭은 각각의 핀형 패턴의 폭보다 상대적으로 더 넓게 형성될 수 있다. 이를 통해서 공정 상의 한계를 극복할 수 있다.
또한, 나노 와이어 구조체가 상기 핀형 패턴보다 넓은 폭을 가짐에 따라, 본 발명의 몇몇 실시예에 따른 반도체 장치의 기생 커패시턴스가 감소될 수 있다. 즉, 제1 레이아웃(L1)에 의해 제조된 반도체 장치에 비해서 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템에 의해서 생성된 제2 레이아웃(L2)에 의해서 제조된 반도체 장치의 교류(AC) 성능이 향상될 수 있다.
도 5를 참조하면, 제1 레이아웃(L1)은 균일한 정렬을 포함할 수 있다. 즉, 제1 더미 핀형 패턴 디자인(DF1), 제1 내지 제3 액티브 핀형 패턴 디자인(AF3), 제2 내지 제4 더미 핀형 패턴 디자인(DF2~DF4), 제4 내지 제6 액티브 핀형 패턴 디자인(AF4~AF6) 및 제5 더미 핀형 패턴 디자인(DF5)은 순차적으로 나란히 배치될 수 있다.
제1 더미 핀형 패턴 디자인(DF1), 제1 내지 제3 액티브 핀형 패턴 디자인(AF1~AF3), 제2 내지 제4 더미 핀형 패턴 디자인(DF2~DF4), 제4 내지 제6 액티브 핀형 패턴 디자인(AF4~AF6) 및 제5 더미 핀형 패턴 디자인(DF5)은 모두 동일한 제1 폭(W1)을 가질 수 있다. 제1 더미 핀형 패턴 디자인(DF1), 제1 내지 제3 액티브 핀형 패턴 디자인(AF1~AF3), 제2 내지 제4 더미 핀형 패턴 디자인(DF2~DF4), 제4 내지 제6 액티브 핀형 패턴 디자인(AF4~AF6) 및 제5 더미 핀형 패턴 디자인(DF5)은 모두 동일한 제1 간격(P1)만큼 서로 이격될 수 있다.
도 6을 참조하면, 제2 레이아웃(L2)도 균일한 정렬을 포함할 수 있다. 즉, 제1 더미 나노 와이어 구조체 디자인(DMBC1), 제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2), 제2 및 제3 나노 와이어 구조체 디자인(DMBC2, DMBC3), 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 및 제4 더미 나노 와이어 구조체 디자인(DMBC4)은 순차적으로 나란히 배치될 수 있다.
제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2), 제2 및 제3 나노 와이어 구조체 디자인(DMBC2, DMBC3) 및 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4)은 모두 동일한 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 상기 제1 폭(W1)의 2배와 같거나 크고, 상기 제1 폭(W1)의 4배와 같거나 작을 수 있다.
제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2), 제2 및 제3 나노 와이어 구조체 디자인(DMBC2, DMBC3) 및 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4)은 서로 제2 간격(P2)만큼 이격될 수 있다. 상기 제2 폭(P2)는 액티브 하이트(Ha)에서 상기 제2 폭(W2)의 2배를 뺀 값일 수 있다.
제3 파워 레일 영역(PR3)의 제1 더미 나노 와이어 구조체 디자인(DMBC1) 및 제4 파워 레일 영역(PR4)의 제4 더미 나노 와이어 구조체 디자인(DMBC4)은 제2 폭(W2)과 다른 제3 폭(W3)을 가질 수 있다.
또한, 제1 더미 나노 와이어 구조체 디자인(DMBC1)과 제1 액티브 나노 와이어 구조체 디자인(AMBC1) 사이의 제3 간격(P3)은 제2 간격(P2)과 다를 수 있다. 또한, 제4 더미 나노 와이어 구조체 디자인(DMBC4)과 제4 액티브 나노 와이어 구조체 디자인(AMBC4) 사이의 제3 간격(P3)은 제2 간격(P2)과 다를 수 있다.
도 7을 참고하면, 제1 레이아웃(L1) 상에 복수의 제1 게이트 전극 디자인(G1'~G3') 및 제1 컨택 디자인(C1', C2')을 포함하는 상부 구조 레이아웃이 오버랩될 수 있다. 상부 구조 레이아웃은 핀형 패턴 상에 형성되는 게이트 전극, 컨택 등의 디자인의 위치 및 배치를 나타낼 수 있다.
구체적으로, 제1 게이트 전극 디자인(G1'~G3')은 핀형 패턴 디자인들이 연장된 방향과 교차되는 방향으로 연장될 수 있다. 제1 컨택 디자인(C1', C2')은 제1 액티브 영역(ACT1) 및 제1 더미 영역(DR1)에 형성될 수 있다. 단, 도시된 제1 컨택 디자인(C1', C2')의 위치와 개수는 하나의 예시에 불과할 뿐, 이에 제한되는 것은 아니다.
도 7을 참고하면, 제2 레이아웃(L2) 상에 복수의 제2 게이트 전극 디자인(G1~G3) 및 제2 컨택 디자인(C1, C2)을 포함하는 상부 구조 레이아웃이 오버랩될 수 있다. 상부 구조 레이아웃은 핀형 패턴 상에 형성되는 게이트 전극, 컨택 등의 디자인의 위치 및 배치를 나타낼 수 있다.
구체적으로, 제2 게이트 전극 디자인(G1~G3)은 핀형 패턴 디자인들이 연장된 방향과 교차되는 방향으로 연장될 수 있다. 제2 컨택 디자인(C1, C2)은 제2 액티브 영역(ACT2) 및 제2 더미 영역(DR2)에 형성될 수 있다. 단, 도시된 제2 컨택 디자인(C1, C2)의 위치와 개수는 하나의 예시에 불과할 뿐, 이에 제한되는 것은 아니다.
도 7 및 도 8에 도시되었듯이, 상부 구조 레이아웃은 전혀 수정되지 않고, 제2 레이아웃에 적용될 수 있다. 즉, 제1 레이아웃(L1)을 리디자인한 제2 레이아웃(L2)과 상부 구조 레이아웃을 사용하여 반도체 장치를 제조할 수 있다. 즉, 제2 레이아웃(L2)은 제1 레이아웃(L1)을 완전히 대체할 수 있다. 이를 통해서, 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 디자인 설계 공정의 낭비를 최소화하고, 효율적으로 반도체 장치를 제조할 수 있다.
다시, 도 2를 참조하면, 제2 레이아웃(L2)을 이용하여 나노 와이어 구조체를 형성한다(S300).
도 9 내지 도 12는 도 8의 K부분에 형성되는 나노 와이어 구조체를 설명하기 위한 도면이다. 즉, 도 9는 도 8의 K부분에 형성되는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이고, 도 10은 도 9를 A - A'로 자른 단면도이다. 도 11은 도 9를 B - B'로 자른 단면도이고, 도 12는 도 9를 C - C'로 자른 단면도이다.
도 9 내지 도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 나노 와이어 구조체는 기판(100), 핀형 패턴(110)과, 제1 나노 와이어(nw1)과, 게이트 전극(130)과, 게이트 스페이서(140)와, 소오스/드레인(150) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴(110)은 기판(100)으로부터 돌출되어 있을 수 있다. 필드 절연막(105)은 핀형 패턴(110)의 측벽의 적어도 일부를 감쌀 수 있다. 핀형 패턴(110)은 필드 절연막(105)에 의해 정의될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 9에서, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
핀형 패턴(110)은 제1 방향(X)으로 길게 연장될 수 있다. 즉, 핀형 패턴(110)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다.
핀형 패턴(110)은 기판(100)의 일부의 식각하여 형성된 것일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(110)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴(110)은 실리콘을 포함하는 것으로 설명한다.
제1 나노 와이어(nw1)는 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제1 나노 와이어(nw1)는 제1 방향(X)으로 연장되어 형성될 수 있다.
구체적으로, 제1 나노 와이어(nw1)는 핀형 패턴(110) 상에, 핀형 패턴(110)과 이격되어 형성될 수 있다. 제1 나노 와이어(nw1)는 핀형 패턴(110)과 오버랩될 수 있다. 제1 나노 와이어(nw1)는 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
도 11에서, 제1 나노 와이어(nw1)의 제2 방향(Y)으로의 폭은 핀형 패턴(110)의 제2 방향(Y) 폭과 같은 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 또한, 제1 나노 와이어(nw1)의 단면은 사각형인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 트리밍(trimming) 공정 등을 통해, 제1 나노 와이어(nw1)의 모서리 부분이 둥그렇게 될 수 있음은 물론이다.
제1 나노 와이어(nw1)는 트랜지스터의 채널 영역으로 사용될 수 있다. 제1 나노 와이어(nw1)의 물질은 반도체 장치가 PMOS 인지 NMOS인지 여부에 따라서 달라질 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 나노 와이어(nw1)는 핀형 패턴(110)과 동일한 물질을 포함할 수도 있고, 핀형 패턴(110)과 다른 물질을 포함할 수도 있다. 하지만, 설명의 편의성을 위해, 본 발명의 실시예들에 따른 반도체 장치에서, 제1 나노 와이어(120)는 각각 실리콘을 포함하는 것으로 설명한다.
제2 나노 와이어(nw2)는 기판(100) 상에, 기판(100)과 이격되어 형성될 수 있다. 제2 나노 와이어(nw2)는 제1 방향(X)으로 연장되어 형성될 수 있다.
제2 나노 와이어(nw2)는 제1 와이어 패턴(nw1)보다 기판(100)으로부터 더 멀리 이격되어 형성될 수 있다. 즉, 핀형 패턴(110)의 상면으로부터 제2 나노 와이어(nw2)까지의 높이는 핀형 패턴(110)의 상면으로부터 제1 와이어 패턴(nw1)까지의 높이보다 높다.
제2 나노 와이어(nw2)는 핀형 패턴(110)과 오버랩될 수 있다. 제2 나노 와이어(nw2)는 필드 절연막(105) 상에 형성되는 것이 아니라, 핀형 패턴(110) 상에 형성될 수 있다.
제2 나노 와이어(nw2)는 트랜지스터의 채널 영역으로 사용될 수 있다. 따라서, 제2 나노 와이어(nw2)는 제1 와이어 패턴(nw1)과 동일한 물질을 포함할 수 있다.
게이트 전극(130)은 필드 절연막(105)과 핀형 패턴(110) 상에 형성될 수 있다. 게이트 전극(130)은 제2 방향(Y)으로 연장될 수 있다.
게이트 전극(130)은 핀형 패턴(110)의 상면과 이격되어 형성되는 제1 와이어 패턴(120)의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(130)은 제1 와이어 패턴(120)과 핀형 패턴(110) 사이의 이격된 공간에도 형성될 수 있다.
게이트 전극(130)은 제2 나노 와이어(nw2)의 둘레를 감싸도록 형성될 수 있다. 게이트 전극(130)은 제1 와이어 패턴(nw1)과 제2 나노 와이어(nw2) 사이의 이격된 공간에도 형성될 수 있다.
게이트 전극(130)은 도전성 물질을 포함할 수 있다. 게이트 전극(130)은 단일층으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 게이트 전극(130)은 일함수 조절을 하는 일함수 도전층과, 일함수 조절을 하는 일함수 도전층에 의해 형성된 공간을 채우는 필링(filling) 도전층을 포함할 수 있다.
게이트 전극(130)은 예를 들어, TiN, WN, TaN, Ru, TiC, TaC, Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaCN, TaSiN, Mn, Zr, W, Al 중 적어도 하나를 포함할 수 있다. 또는, 게이트 전극(130)은 각각 금속이 아닌 Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 스페이서(140)는 제2 방향(Y)으로 연장된 게이트 전극(130)의 양 측벽 상에 형성될 수 있다. 게이트 스페이서(140)는 제1 나노 와이어(nw1)의 양측에서, 서로 마주보며 형성될 수 있다. 각각의 게이트 스페이서(140)는 관통홀(140h1, 140h2)을 포함할 수 있다.
게이트 스페이서(140)는 제1 와이어 패턴(nw1)의 양 종단 및 제2 나노 와이어(nw2)의 양 종단에 배치될 수 있다. 각각의 게이트 스페이서는 복수의 관통홀(140h1, 140h2)을 포함할 수 있다.
제1 나노 와이어(nw1)는 게이트 스페이서(140)를 통과할 수 있다. 제1 나노 와이어(nw1)는 관통홀(140h1)을 통과할 수 있다. 게이트 스페이서(140)는 제1 나노 와이어(nw1)의 측면의 일부의 둘레와 전체적으로 접촉할 수 있다.
제2 나노 와이어(nw2)는 게이트 스페이서(140)를 통과할 수 있다. 제2 나노 와이어(nw2)은 복수의 관통홀(140h1, 140h2) 중 하나의 관통홀(140h2)을 통과할 수 있다. 제2 나노 와이어(nw2)의 종단의 둘레는 게이트 스페이서(140)와 전체적으로 접촉할 수 있다.
트리밍(trimming) 공정 등을 통해, 게이트 전극(130)에 의해 둘러싸인 제1 나노 와이어(nw1)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제1 나노 와이어(nw1)의 측면의 일부의 단면과, 게이트 전극(130)에 의해 둘러싸인 제1 나노 와이어(nw1)의 단면은 서로 다를 수 있다.
제1 나노 와이어(nw1)와 마찬가지로, 트리밍(trimming) 공정 등을 통해, 게이트 전극(130)에 의해 둘러싸인 제2 나노 와이어(nw2)의 모서리 부분이 둥그렇게 되었을 경우, 게이트 스페이서(140)와 접촉하는 제2 나노 와이어(nw2)의 종단의 단면과, 게이트 전극(130)에 의해 둘러싸인 제2 나노 와이어(nw2)의 단면을 서로 다를 수 있다.
게이트 스페이서(140)는 게이트 전극(130)을 기준으로 게이트 전극(130)의 양 측에 형성되고, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)은 양 쪽의 게이트 스페이서(140) 모두의 외측벽과 동일한 평면을 가질 수 있다. 즉, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)은 종단과 게이트 스페이서(140)의 외측벽은 서로 돌출되지 않을 수 있다.
제2 나노 와이어(nw2)는 제1 와이어 패턴(nw1)과 정렬될 수 있다. 제2 나노 와이어(nw2)는 제1 와이어 패턴(nw1)과 제3 방향(Z)으로 오버랩될 수 있다. 제1 와이어 패턴(nw1)과 제2 나노 와이어(nw2)은 서로 동일한 길이를 가질 수 있다. 단, 이에 제한되는 것은 아니다. 또한, 제1 와이어 패턴(nw1)과 제2 나노 와이어(nw2)은 제3 방향(Z)으로 정렬될 수 있다.
게이트 스페이서(140)는 외측 스페이서(141)와 내측 스페이서(142)을 포함할 수 있다. 외측 스페이서(141)는 내측 스페이서(142)와 직접 접촉할 수 있다. 내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 나노 와이어(nw1) 사이, 제1 나노 와이어(nw1)와 제2 나노 와이어(nw2) 사이에 배치될 수 있다. YZ 단면 상에서, 내측 스페이서(142)는 제1 나노 와이어(nw1)와, 제2 나노 와이어(nw2)와, 핀형 패턴(110)과, 외측 스페이서(141)에 의해 둘러싸여 있을 수 있다.
내측 스페이서(142)는 핀형 패턴(110)의 상면과 제1 와이어 패턴(nw1) 사이 및 제1 와이어 패턴(nw1)과 제2 나노 와이어(nw2) 사이에 배치될 수 있다. 즉, 내측 스페이서(142)는 제3 방향(Z)으로 서로 이격되는 복수개의 절연 패턴을 포함할 수 있다.
도 11에서, 제2 나노 와이어(nw2)의 최상면은 외측 스페이서(141)와 접하고, 제2 나노 와이어(nw2)의 최하면은 내측 스페이서(142)와 접하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제2 나노 와이어(nw2)의 최상면 및 제2 나노 와이어(nw2)의 최하면은 각각 내측 스페이서(142)와 접할 수 있음은 물론이다.
외측 스페이서(141)와 내측 스페이서(142)는 서로 다른 물질을 포함할 수 있다. 외측 스페이서(141)에 포함된 물질의 유전율은 제1 유전율이고, 내측 스페이서(142)에 포함된 물질의 유전율은 제2 유전율일 때, 제1 유전율과 제2 유전율은 서로 다를 수 있다.
본 발명의 일 실시예에 따른 반도체 장치에서, 외측 스페이서(141)에 포함된 물질의 제1 유전율은 내측 스페이서(142)에 포함된 물질의 제2 유전율보다 클 수 있다. 제2 유전율이 제1 유전율보다 작게 해줌으로써, 게이트 전극(130)과 소오스/드레인(150) 사이의 기생 캐패시턴스(fringing capacitance)를 줄여줄 수 있다.
외측 스페이서(141)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 내측 스페이서(142)는 예를 들어, 저유전율 유전 물질, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 저유전율 유전 물질은 실리콘 산화물보다 유전 상수가 작은 물질일 수 있다.
게이트 절연막(147)은 제1 나노 와이어(nw1)와 게이트 전극(130)사이와, 제2 나노 와이어(nw2)와 게이트 전극(130) 사이에 형성될 수 있다. 게이트 절연막(147)은 제2 나노 와이어(nw2)의 둘레를 따라서 형성될 수 있다. 또한, 게이트 절연막(147)은 필드 절연막(105) 및 게이트 전극(130) 사이와, 핀형 패턴(110) 및 게이트 전극(130) 사이와, 게이트 스페이서(140) 및 게이트 전극(130) 사이에도 형성될 수 있다.
예를 들어, 게이트 절연막(147)은 계면막(146)과 고유전율 절연막(145)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제1 나노 와이어(nw1)의 물질 등에 따라, 게이트 절연막(147)의 계면막(146)은 생략될 수 있다.
계면막(146)은 제1 와이어 패턴(120)의 둘레에 형성될 수 있으므로, 제1 와이어 패턴(120)과 게이트 전극(130) 사이와, 핀형 패턴(110)과 게이트 전극(130) 사이에 형성될 수 있다. 반면, 고유전율 절연막(145)은 제1 와이어 패턴(120)과 게이트 전극(130) 사이와, 핀형 패턴(110) 및 게이트 전극(130) 사이와, 필드 절연막(105) 및 게이트 전극(130) 사이와, 게이트 스페이서(140) 및 게이트 전극(130) 사이에 형성될 수 있다.
게이트 절연막(147)은 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)의 둘레를 따라 형성될 수 있다. 게이트 절연막(147)은 필드 절연막(105)의 상면과 핀형 패턴(110)의 상면을 따라서 형성될 수 있다. 덧붙여, 게이트 절연막(147)은 게이트 스페이서(140)의 측벽을 따라서 형성될 수 있다. 즉, 게이트 절연막(147)은 외측 스페이서(141) 및 내측 스페이서(142)의 측벽을 따라서 형성될 수 있다.
제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)가 실리콘을 포함할 경우, 계면막(146)은 실리콘 산화막을 포함할 수 있다. 이 때, 계면막(146)은 제1 나노 와이어(nw1), 제2 나노 와이어(nw2)의 둘레 및 핀형 패턴(110)의 상면 상에 형성될 수 있지만, 게이트 스페이서(140)의 측벽을 따라서 형성되지 않을 수 있다.
고유전율 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
상술한 것과 같이, 계면막(146)이 생략되는 경우, 고유전율 절연막(145)은 상술한 고유전체 물질뿐만 아니라, 실리콘 산화막, 실리콘 산질화막 또는 실리콘 질화막 등을 포함할 수도 있다.
소오스/드레인(150)은 게이트 전극(130)의 양측에 형성될 수 있다. 소오스/드레인(150)은 핀형 패턴(110) 상에 형성될 수 있다. 소오스/드레인(150)은 핀형 패턴(110)의 상면 상에 형성된 에피층을 포함할 수 있다.
소오스/드레인(150)의 외주면은 다양한 형상일 수 있다. 예를 들어, 소오스/드레인(150)의 외주면은 다이아몬드 형상, 원 형상, 직사각형 형상, 팔각형 형상 중, 적어도 하나일 수 있다. 도 1에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
소오스/드레인(150)은 채널 영역으로 사용되는 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)과 직접 연결될 수 있다. 즉, 소오스/드레인(150)은 게이트 스페이서(140)의 관통홀(140h1, 140h2)을 통과한 제1 와이어 패턴(nw1) 및 제2 나노 와이어(nw2)과 직접 연결될 수 있다.
하지만, 소오스/드레인(150)은 게이트 절연막(147)과 직접 접촉하지 않을 수 있다. 소오스/드레인(150)과 게이트 절연막(147) 사이에, 게이트 스페이서(140)가 위치할 수 있다. 좀 더 구체적으로, 내측 스페이서(142)의 일 측벽은 게이트 절연막(147)과 접촉하고, 내측 스페이서(142)의 타 측벽은 소오스/드레인(150)과 접촉하기 때문에, 제1 나노 와이어(nw1), 제2 나노 와이어(nw2)와 기판(100) 사이에서, 소오스/드레인(150)과 게이트 절연막(147)은 접촉하지 않을 수 있다. 또한, 외측 스페이서(141)는 제1 와이어 패턴(120)의 최상부와 접촉하므로, 제1 와이어 패턴(120) 위에서, 소오스/드레인(150)과 게이트 절연막(147)은 접촉하지 않을 수 있다.
이하, 도 10 및 도 13 내지 도 27을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 상술한 내용과 중복되는 내용은 간략히 하거나 생략한다.
도 13 내지 도 27을 통해서 제조되는 반도체 장치는 도 9 내지 도 12를 통해 설명한 반도체 장치이다.
도 13 내지 도 25는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 도면들이다. 참고적으로, 도 24는 도 23의 D - D를 따라서 절단한 단면도이고, 도 25는 도 23의 E - E를 따라서 절단한 단면도이다.
도 13을 참고하면, 기판(100) 상에, 제1 희생막(2001)과, 제1 액티브막(2002)과, 제2 희생막(2003)과, 제2 액티브막(2004)과, 제3 희생막(2005)을 순차적으로 형성한다.
제1 희생막(2001), 제2 희생막(2003) 및 제3 희생막(2005)은 동일한 물질을 포함할 수 있고, 제1 희생막(2001)과 제1 액티브막(2002)은 서로 다른 물질을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 제1 희생막(2001) 내지 제3 희생막(2005)은 동일한 물질을 포함하는 것으로 설명한다. 또한, 제1 액티브막(2002) 및 제2 액티브막(2004)은 제1 희생막(2001)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들어, 기판(100)과 제1 액티브막(2002) 및 제2 액티브막(2004)은 트랜지스터의 채널 영역으로 쓰일 수 있는 물질을 포함할 수 있다. 즉, PMOS의 경우, 제1 액티브막(2002) 및 제2 액티브막(2004)은 정공의 이동도가 높은 물질을 포함할 수 있고, NMOS의 경우, 제1 액티브막(2002) 및 제2 액티브막(2004)은 전자의 이동도가 높은 물질을 포함할 수 있다.
제1 희생막(2001) 내지 제3 희생막(2005)은 제1 액티브막(2002) 및 제2 액티브막(2004)과 유사한 격자 상수 및 격자 구조를 갖는 물질을 포함할 수 있다. 즉, 제1 희생막(2001) 내지 제3 희생막(2005)은 반도체 물질일 수도 있고, 결정화된 금속 물질일 수도 있다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 제1 액티브막(2002) 및 제2 액티브막(2004)은 실리콘을 포함하고, 제1 희생막(2001) 내지 제3 희생막(2005)은 각각 실리콘게르마늄을 포함하는 것으로 설명한다.
도 13에서, 제1 액티브막(2002) 및 제2 액티브막(2004)은 2개인 것으로 도시하였지만, 설명의 편의를 위한 것을 뿐, 이에 제한되는 것은 아니다.
또한, 도 13에서, 제3 희생막(2005)이 적층막 구조의 최상부에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제2 액티브막(2004)이 적층막 구조의 최상부에 위치할 수 있음은 물론이다.
이어서, 제3 희생막(2005) 상에 제1 마스크 패턴(2103)을 형성한다. 제1 마스크 패턴(2103)은 제1 방향(X)으로 길게 연장될 수 있다.
제1 마스크 패턴(2103)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 14를 참고하면, 제1 마스크 패턴(2103)을 마스크로 하여, 식각 공정을 진행하여 핀형 구조체(110P)를 형성한다.
제3 희생막(2005)과, 제2 액티브막(2004)과, 제2 희생막(2003)과, 제1 액티브막(2002)과, 제1 희생막(2001)과, 기판(100)의 일부를 패터닝하여, 핀형 구조체(110P)가 형성될 수 있다.
핀형 구조체(110P)는 기판(100) 상에 형성되고, 기판(100)으로부터 돌출되어 있을 수 있다. 핀형 구조체(110P)는 제1 마스크 패턴(2103)과 같이, 제1 방향(X)을 따라 연장될 수 있다.
핀형 구조체(110P)는 기판(100) 상에 핀형 패턴(110)과, 제1 희생 패턴(121)과, 제1 프리 와이어 패턴(122)과, 제2 희생 패턴(123)과, 제2 프리 와이어 패턴(124)과, 제3 희생 패턴(125)이 순차적으로 적층되어 있다.
도 15를 참고하면, 핀형 구조체(110P)의 측벽을 적어도 일부 덮는 필드 절연막(105)을 기판(100) 상에 형성할 수 있다.
구체적으로, 기판(100) 상에 핀형 구조체(110P)를 덮는 필드 절연막(105)을 형성한다. 필드 절연막(105)의 평탄화 공정을 통해, 핀형 구조체(110P)의 상면 및 필드 절연막(105)의 상면은 동일 평면 상에 놓일 수 있다.
평탄화 공정을 진행하면서, 제1 마스크 패턴(2103)은 제거될 수 있지만, 이에 제한되는 것은 아니다.
이어서, 필드 절연막(105)의 상부를 리세스하여, 핀형 구조체(110P)의 일부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 즉, 필드 절연막(105) 상으로 돌출되는 핀형 구조체(110P)가 형성될 수 있다.
도 15에서, 제3 희생 패턴(125), 제2 프리 와이어 패턴(124), 제2 희생 패턴(123), 제1 프리 와이어 패턴(122) 및 제1 희생 패턴(121)은 필드 절연막(105)의 상면 위로 돌출되고, 핀형 패턴(110)의 측벽은 전체적으로 필드 절연막(105)에 의해 둘러싸이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 필드 절연막(105)의 상부 리세스 공정을 통해, 핀형 패턴(110)의 측벽의 일부가 필드 절연막(105)의 상면 위로 돌출될 수 있다.
핀형 구조체(110P)의 일부를 필드 절연막(105)의 상면보다 위로 돌출시키는 리세스 공정의 전 및/또는 후에, 제1 프리 와이어 패턴(122) 및 제2 프리 와이어 패턴(124)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 장치가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 장치가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있지만, 이에 제한되는 것은 아니다.
도 16을 참고하면, 제2 마스크 패턴(2104)를 이용하여 식각 공정을 진행하여, 핀형 구조체(110P)와 교차하여 제2 방향(Y)으로 연장되는 더미 게이트 패턴(135)을 형성할 수 있다. 더미 게이트 패턴(135)은 핀형 구조체(110P) 상에 형성될 수 있다.
더미 게이트 패턴(135)은 더미 게이트 절연막(136)과 더미 게이트 전극(137)을 포함할 수 있다. 예를 들어, 더미 게이트 절연막(136)은 실리콘 산화막을 포함할 수 있고, 더미 게이트 전극(137)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다.
도 17을 참고하면, 더미 게이트 패턴(135)의 측벽에 외측 스페이서(141)를 형성할 수 있다. 즉, 외측 스페이서(141)는 더미 게이트 절연막(136) 및 더미 게이트 전극(137)의 측벽 상에 형성될 수 있다.
구체적으로, 더미 게이트 패턴(135)과, 핀형 구조체(110P)를 덮는 제1 스페이서막을 필드 절연막(105) 상에 형성한다. 이 후, 제1 스페이서막을 에치백(etch-back)하여, 더미 게이트 패턴(135)의 측벽 상에 외측 스페이서(141)를 형성할 수 있다.
도 18을 참조하면, 더미 게이트 전극(137)을 포함하는 더미 게이트 패턴(135)을 마스크로 이용하여, 더미 게이트 전극(137), 외측 스페이서(141) 와 비오버랩되는 핀형 구조체(110P)를 제거한다. 이를 통해, 핀형 구조체(110P) 내에 리세스(150r)을 형성할 수 있다. 리세스(150r)의 바닥면은 핀형 패턴(110)일 수 있다.
외측 스페이서(141)를 형성하는 것과, 리세스(150r)을 형성하는 것은 동시에 진행될 수도 있지만, 이에 제한되는 것은 아니다. 즉, 외측 스페이서(141)를 형성한 후, 핀형 구조체(110P)의 일부를 제거하여 리세스(150r)를 형성할 수 있다.
핀형 구조체(110P) 내에 리세스(150r)을 형성되는 동안, 더미 게이트 전극(137), 외측 스페이서(141)와 비오버랩되는 제1 희생 패턴(121) 내지 제3 희생 패턴(125)은 제거될 수 있다. 또한, 핀형 구조체(110P) 내에 리세스(150r)을 형성하는 동안, 더미 게이트 전극(137), 외측 스페이서(141)와 비오버랩되는 제1 프리 와이어 패턴(122) 및 제2 프리 와이어 패턴(124)이 제거됨으로써, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)가 형성될 수 있다.
리세스(150r)에 의해, 제1 희생 패턴(121)의 단면, 제2 희생 패턴(123)의 단면, 제3 희생 패턴(125)의 단면, 제1 나노 와이어(nw1)의 단면 및 제2 와이어 패턴(120)의 단면이 노출될 수 있다.
도 19를 참고하면, 리세스(150r)에 의해 노출되고, 외측 스페이서(141)와 오버랩되는 제1 희생 패턴(121)의 적어도 일부, 제2 희생 패턴(123)의 적어도 일부 및 제3 희생 패턴(125)의 적어도 일부를 제거할 수 있다. 이를 통해, 외측 스페이서(141)와, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2) 사이에 딤플(142r)이 형성될 수 있다.
딤플(142r)은 리세스(150r)에 의해 노출되는 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)의 단면보다 제1 방향(X)으로 움푹 들어간 형태일 수 있다.
딤플(142r)은 예를 들어, 선택적 식각 공정을 이용하여 형성될 수 있다. 구체적으로, 딤플(142r)은 제1 희생 패턴(121) 내지 제3 희생 패턴(125)에 대한 식각 속도가 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)에 대한 식각 속도보다 큰 에천트(etchant)를 이용한 식각 공정을 통해 형성될 수 있다.
도 20을 참고하면, 딤플(142r)를 절연물질로 채워, 내측 스페이서(142)를 형성할 수 있다.
예를 들어, 딤플(142r)을 채우는 제2 스페이서막을 형성할 수 있다. 제2 스페이서막은 갭 필(gap-filling) 능력이 좋은 물질일 수 있다. 제2 스페이서막은 필드 절연막(105)과, 외측 스페이서(141)의 측벽과, 더미 게이트 패턴(135) 상에도 형성될 수 있다.
이어서, 식각 공정을 진행하여, 더미 게이트 패턴(135), 외측 스페이서(141)와 비오버랩되는 핀형 패턴(110)의 상면이 노출될 때까지, 제2 스페이서막을 식각하여, 내측 스페이서(142)를 형성할 수 있다.
내측 스페이서(142)의 두께는 이 때 결정될 수 있다. 내측 스페이서(142)의 두께는 외측 스페이서(141)의 두께와 동일하게 형성될 수 있다. 단, 이에 제한되는 것은 아니고, 내측 스페이서(142)의 두께는 외측 스페이서(141)의 두께와 다를 수 있다.
이를 통해, 외측 스페이서(141)와 내측 스페이서(141)을 포함하는 게이트 스페이서(140)가 형성될 수 있다.
또한, 외측 스페이서(141) 및 내측 스페이서(142)에 의해 정의되는 관통홀(140h1, 140h2)가 게이트 스페이서(140)에 형성될 수 있다. 관통홀(140h, 140h2)을 통해, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)는 노출될 수 있다. 즉, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)는 관통홀(140h1, 140h2)을 각각 통과할 수 있다.
도 21을 참고하면, 리세스(150r)을 채우는 소오스/드레인(150)을 형성할 수 있다. 소오스/드레인(150)은 더미 게이트 패턴(135)의 양측에 형성될 수 있다.
소오스/드레인(150)은 노출된 핀형 패턴(110) 및 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)를 씨드층으로 하여 형성될 수 있지만, 이에 제한되는 것은 아니다. 리세스(150r)에 의해 노출된 제1 와이어 패턴(120)의 돌출된 단면 및 핀형 패턴(110) 상에 씨드막이 더 형성될 수 있음은 물론이다.
소오스/드레인(150)은 내측 스페이서(142)를 덮도록 형성될 수 있다. 소오스/드레인(150)은 내측 스페이서(142)와 접촉할 수 있다.
소오스/드레인(150)은 에피택셜 공정에 의해 형성될 수 있다. 본 발명의 실시예에 따른 반도체 장치가 n형 트랜지스터인지, p형 트랜지스터인지에 따라, 소오스/드레인(150)에 포함되는 에피층의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피택셜 공정시 불순물을 인시츄 도핑할 수도 있다.
도 22를 참고하면, 소오스/드레인(150), 게이트 스페이서(140) 및 더미 게이트 패턴(135) 등을 덮는 층간 절연막(180)을 필드 절연막(105) 상에 형성할 수 있다.
층간 절연막(180)은 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma) oxide, PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) oxide 또는 이들의 조합으로 이뤄질 수 있다.
이어서, 더미 게이트 전극(137)의 상면이 노출될 때까지, 층간 절연막(180)을 평탄화한다. 그 결과, 제2 마스크 패턴(2104)이 제거되고 더미 게이트 전극(137)의 상면이 노출될 수 있다.
도 23 내지 도 25를 참고하면, 더미 게이트 패턴(135) 즉, 더미 게이트 절연막(136) 및 더미 게이트 전극(137)을 제거할 수 있다.
더미 게이트 절연막(136) 및 더미 게이트 전극(137)의 제거함에 따라, 필드 절연막(105) 및 더미 게이트 패턴(135)과 오버랩된 핀형 구조체(110P)가 노출될 수 있다. 즉, 더미 게이트 패턴(135)과 오버랩되었던 제1 희생 패턴(121)과, 제2 희생 패턴(123)과, 제3 희생 패턴(125)과, 제1 나노 와이어 패턴(nw1)과, 제2 나노 와이어 패턴(nw2)이 노출될 수 있다.
도 24 및 도 25를 참고하면, 핀형 구조체(110P)의 제1 희생 패턴(121), 제2 희생 패턴(123) 및 제3 희생 패턴(125)을 제거할 수 있다.
이를 통해, 제1 나노 와이어(nw1), 제2 나노 와이어(nw2) 및 핀형 패턴 각각의 사이에 공간이 형성될 수 있다. 또한, 핀형 패턴(110) 상에 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)이 형성될 수 있다.
제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)의 상하에 위치하는 제1 희생 패턴(121) 내지 제3 희생 패턴(125)을 제거하는 것은 예를 들어, 식각 공정을 이용할 수 있다. 즉, 제1 희생 패턴(121) 내지 제3 희생 패턴(125)과, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2) 사이의 식각 선택비를 이용할 수 있다.
덧붙여, 제1 희생 패턴(121) 내지 제3 희생 패턴(125)이 제거됨으로써, 게이트 스페이서(140) 중 내측 스페이서(142)가 노출될 수 있다.
도 10을 참조하여, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)의 둘레 및 핀형 패턴(110)의 상면 상에 계면막(146)을 형성할 수 있다.
이어서, 게이트 스페이서(140)의 측벽, 즉, 외측 스페이서(141) 및 내측 스페이서(142)의 측벽과, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)의 둘레를 따라서 고유전율 절연막(145)을 형성할 수 있다. 고유전율 절연막(145)은 내측 스페이서(142)와 접촉할 수 있다. 이에 따라, 게이트 절연막(147)이 형성될 수 있다.
이어서, 제1 나노 와이어(nw1) 및 제2 나노 와이어(nw2)을 감싸고, 제2 방향(Y)으로 연장되는 게이트 전극(130)을 형성할 수 있다. 게이트 전극(130)은 리플레이스먼트 금속 게이트 전극일 수 있다.
이하, 도 26을 참조하여 본원 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법에 대해서 설명한다. 상술한 내용과 중복되는 내용은 간략히 하거나 생략한다.
도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 26을 참고하면, 제2 레이아웃(L2)은 불균일한 정렬을 포함할 수 있다. 제1 더미 나노 와이어 구조체 디자인(DMBC1), 제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2), 제2 및 제3 나노 와이어 구조체 디자인(DMBC2, DMBC3), 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 및 제4 더미 나노 와이어 구조체 디자인(DMBC4)은 순차적으로 나란히 배치될 수 있다.
제1 더미 나노 와이어 구조체 디자인(DMBC1), 제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2), 제2 및 제3 나노 와이어 구조체 디자인(DMBC2, DMBC3), 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 및 제4 더미 나노 와이어 구조체 디자인(DMBC4)은 모두 동일한 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 도 5의 제1 폭(W1)의 2배와 같거나 크고, 상기 제1 폭(W1)의 4배와 같거나 작을 수 있다.
제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2) 사이의 간격과, 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 사이의 간격은 제2 간격(P2)일 수 있다.
즉, 제2 액티브 영역(ACT2)에서는 제1 레이아웃(L1)에 대응되게 균일한 배치를 가질 수 있다. 그러나, 제2 더미 영역(DR2)에서의 디자인들은 불균일하게 배치될 수 있다. 제2 더미 영역(DR2)의 디자인은 실제로 사용되는 액티브 소자가 아니기 때문이다. 따라서, 제1 더미 나노 와이어 구조체 디자인(DMBC1)과 제1 액티브 나노 와이어 구조체 디자인(AMBC1) 사이는 제3 간격(P3)만큼 이격되고, 제2 액티브 나노 와이어 구조체 디자인(AMBC2)과 제2 더미 나노 와이어 구조체 디자인(DMBC2) 사이는 제4 간격(P4)만큼 이격되고, 제2 더미 나노 와이어 구조체 디자인(DMBC2)과 제3 더미 나노 와이어 구조체 디자인(DMBC3) 사이는 제5 간격(P5)만큼 이격되고, 제3 더미 나노 와이어 구조체 디자인(DMBC3)과 제3 액티브 나노 와이어 구조체 디자인(AMBC3) 사이는 제6 간격(P6)만큼 이격되고, 제4 액티브 나노 와이어 구조체 디자인(AMBC4)과 제4 더미 나노 와이어 구조체 디자인(DMBC4) 사이는 제7 간격(P7)만큼 이격될 수 있다. 상기 제2 내지 제7 간격(P2~P7)은 모두 다른 간격일 수 있다.
이하, 도 27을 참조하여 본원 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법에 대해서 설명한다. 상술한 내용과 중복되는 내용은 간략히 하거나 생략한다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 27을 참고하면, 제2 레이아웃(L2)의 각각의 디자인들은 불균일한 폭을 가질 수 있다. 제1 더미 나노 와이어 구조체 디자인(DMBC1), 제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2), 제2 및 제3 나노 와이어 구조체 디자인(DMBC2, DMBC3), 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 및 제4 더미 나노 와이어 구조체 디자인(DMBC4)은 순차적으로 나란히 배치될 수 있다.
제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2)과, 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 및 제4 더미 나노 와이어 구조체 디자인(DMBC4)은 모두 동일한 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 도 5의 제1 폭(W1)의 2배와 같거나 크고, 상기 제1 폭(W1)의 4배와 같거나 작을 수 있다.
제1 및 제2 액티브 나노 와이어 구조체 디자인(AMBC1, AMBC2) 사이의 간격과, 제3 및 제4 액티브 나노 와이어 구조체 디자인(AMBC3, AMBC4) 사이의 간격은 제2 간격(P2)일 수 있다.
즉, 제2 액티브 영역(ACT2)에서는 제1 레이아웃(L1)에 대응되게 디자인들이 균일한 폭을 가질 수 있다. 그러나, 제2 더미 영역(DR2)에서의 디자인들은 불균일한 폭을 가질 수 있다. 제2 더미 영역(DR2)의 디자인은 실제로 사용되는 액티브 소자가 아니기 때문이다. 따라서, 제2 더미 나노 와이어 구조체 디자인(DMBC2)의 폭은 제4 폭(W4)일 수 있고, 제3 더미 나노 와이어 구조체 디자인(DMBC3)의 폭은 제5 폭(W5)일 수 있다. 제2 내지 제5 폭(W2~W5)은 서로 다른 폭일 수 있다.
이하, 도 28을 참조하여 본원 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법에 대해서 설명한다. 상술한 내용과 중복되는 내용은 간략히 하거나 생략한다.
도 28은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이다.
도 28을 참고하면, 제2 레이아웃(L2)은 제2 액티브 영역(ACT2)의 디자인은 포함하되, 제2 더미 영역(DR2)의 디자인들은 포함하지 않을 수 있다. 즉, 제2 더미 영역(DR2)의 디자인들은 실제적으로 사용되는 액티브 소자가 아니라, 액티브 소자의 제조에 기인해서 제조되는 구조일 수 있으므로, 굳이 형성될 필요는 없다. 또한, 핀형 패턴에 비해서 나노 와이어 구조체의 폭이 조금은 더 넓어질 수 있으므로, DPT 나 QPT의 사용이 필연적이 되는 것은 아니고, 만일 DPT나 QPT를 사용한다고 해도, 맨드렐의 폭을 조절하여 더미 디자인을 형성하지 않을 수 있다. 이를 통해서, 더미 구조의 제조에 들어가는 비용을 최소화하고, 원치 않는 구조에 따른 원치 않는 효과를 최소한으로 제한할 수 있다.
이하, 도 3, 도 29 및 도 30을 참조하여 본원 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 상술한 내용과 중복되는 내용은 간략히 하거나 생략한다.
도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃 도면이고, 도 30은 도 29를 F - F' 및 G - G'로 자른 단면도이다.
도 3, 도 29 및 도 30을 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)은 도 3의 제1 레이아웃(L1)에 따른 핀형 패턴을 이용한 반도체 장치를 형성하고, 제2 영역(Ⅱ)은 도 3의 제2 레이아웃(L2)에 따른 나노 와이어 구조체를 이용한 반도체 장치를 형성할 수 있다.
즉, 하나의 장치에서 핀형 패턴과 나노 와이어를 동시에 형성할 수 있다. 예를 들어, 나노 와이어의 제2 영역(Ⅱ)의 경우 기생 커패시턴스를 줄일 수 있어 고 집적도의 고 성능이 필요한 영역일 수 있고, 핀형 패턴의 제1 영역(Ⅰ) 경우 나노 와이어 공정의 민감도가 상대적으로 높은 영역일 수 있다.
제1 액티브 핀(AF1)은 기판(100) 상에서 돌출되고, 핀형 패턴 게이트 전극(130')은 제1 액티브 핀(AF1)과 교차하는 방향으로 연장되게 형성될 수 있다. 핀형 패턴 게이트 절연막(147')은 핀형 패턴 계면막(146')과 핀형 패턴 고유전율 절연막(145')을 포함할 수 있다. 핀형 패턴 게이트 스페이서(141')는 핀형 패턴 게이트 전극(130')의 양 측벽에 형성될 수 있다. 핀형 패턴 소오스/드레인(151')은 제1 액티브 핀(AF1)을 리세스(F1R)하여 핀형 패턴 게이트 전극(130')의 양측에 형성될 수 있다.
제1 내지 제3 액티브 핀(AF1~AF3)이 형성된 제1 PMOS 영역(P-ACT1) 제1 및 제2 나노 와이어 구조체(AMBC1, AMBC2)가 형성된 제2 PMOS 영역(P-ACT2)과 폭이 동일할 수 있다. 상기 폭은 액티브 하이트(Ha)일 수 있다.
제4 내지 제6 액티브 핀(AF4~AF6)이 형성된 제1 NMOS 영역(N-ACT1) 제3 및 제4 나노 와이어 구조체(AMBC3, AMBC4)가 형성된 제2 NMOS 영역(N-ACT2)과 폭이 동일할 수 있다. 상기 폭은 액티브 하이트(Ha)일 수 있다.
도 31은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 31을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 32 및 도 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 35는 태블릿 PC이고, 도 36은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
L1: 제1 레이아웃 L2: 제2 레이아웃
100: 저장부 200: 프로세서
300: 리디자인 모듈

Claims (20)

  1. 제1 레이아웃을 로딩하되,
    상기 제1 레이아웃은 제1 액티브 영역과, 제1 더미 영역을 포함하고,
    상기 제1 액티브 영역은 제1 폭을 가지는 핀형 패턴 디자인을 포함하고,
    상기 핀형 패턴 디자인을 나노 와이어 구조체 디자인으로 치환하여 제2 레이아웃을 생성하고,
    상기 제2 레이아웃을 이용하여 나노 와이어 구조체를 형성하는 것을 포함하되,
    상기 제2 레이아웃은 상기 제1 액티브 영역과 동일한 크기의 제2 액티브 영역과, 상기 제1 더미 영역과 동일한 크기의 제2 더미 영역을 포함하고,
    상기 나노 와이어 구조체 디자인은 상기 제1 폭보다 더 넓은 제2 폭을 가지고,
    상기 나노 와이어 구조체는 제1 방향으로 연장되는 제1 나노 와이어와,
    상기 제1 방향으로 연장되고, 상기 제1 나노 와이어 상에 상기 제1 나노 와이어와 이격되게 형성되는 제2 나노 와이어와,
    상기 제1 나노 와이어의 둘레를 감싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극과,
    상기 게이트 전극의 측벽에 형성되고, 서로 마주보는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극의 측면과 마주보는 게이트 스페이서와,
    상기 게이트 전극의 적어도 일측에, 상기 제1 와이어 패턴과 연결된 소오스/드레인 에피층을 포함하는 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 레이아웃과 상기 제2 레이아웃의 크기는 동일한 반도체 장치 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 레이아웃에서의 상기 제1 액티브 영역의 위치와 상기 제2 레이아웃에서의 상기 제2 액티브 영역의 위치는 서로 동일한 반도체 장치 제조 방법.
  4. 제1 항에 있어서,
    상기 핀형 패턴 디자인은 서로 나란하게 연장된 제1 내지 제3 핀형 패턴 디자인을 포함하고,
    상기 나노 와이어 구조체 디자인은 서로 나란하게 연장된 제1 및 제2 나노 와이어 구조체 디자인을 포함하는 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 폭은 상기 제1 폭의 2배보다 크거나 같은 반도체 장치 제조 방법.
  6. 제1 항에 있어서,
    상기 제2 폭은 상기 제1 폭의 4배보다 작거나 같은 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 더미 영역은 더미 핀형 패턴 디자인을 포함하고,
    상기 제2 더미 영역은 더미 나노 와이어 구조체 디자인을 포함하는 반도체 장치 제조 방법.
  8. 제7 항에 있어서,
    상기 더미 핀형 패턴 디자인은 상기 제1 폭을 가지는 반도체 장치 제조 방법.
  9. 제7 항에 있어서,
    상기 나노 와이어 구조체 디자인은 서로 나란하게 연장되고, 제2 간격으로 서로 이격된 제1 및 제2 나노 와이어 구조체 디자인을 포함하고,
    상기 제2 더미 나노 와이어 구조체 디자인은 상기 제2 간격으로 이격된 제1 및 제2 더미 나노 와이어 구조체를 포함하는 반도체 장치 제조 방법.
  10. 제1 레이아웃을 로딩하되,
    상기 제1 레이아웃은 서로 나란히 연장되는 제1 내지 제3 핀형 패턴 디자인을 포함하고,
    상기 제1 레이아웃에서 상기 제1 내지 제3 핀형 패턴 디자인을 제거하고,
    상기 제1 레이아웃에 상기 제1 방향으로 서로 나란하게 연장되는 제1 및 제2 나노 와이어 구조체 디자인을 추가하여 제2 레이아웃을 생성하고,
    상기 제2 레이아웃을 이용하여 기판 상에 제1 및 제2 나노 와이어 구조체를 형성하되, 상기 제1 나노 와이어 구조체는 서로 동일한 방향으로 연장되는 적어도 2개의 나노 와이어를 포함하는 반도체 장치 제조 방법.
  11. 제10 항에 있어서,
    상기 나노 와이어는 제1 나노 와이어와, 상기 제1 나노 와이어 상에 상기 제1 나노 와이어와 이격되어 형성되는 제2 나노 와이어를 포함하는 반도체 장치 제조 방법.
  12. 제10 항에 있어서,
    상기 나노 와이어는 제1 방향으로 연장되고,
    상기 제1 나노 와이어 구조체는 상기 나노 와이어를 둘러싸고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하는 반도체 장치 제조 방법.
  13. 제12 항에 있어서,
    상기 게이트 전극의 측벽에 형성되고, 서로 마주보는 내측벽 및 외측벽을 포함하는 게이트 스페이서로서, 상기 게이트 스페이서의 내측벽은 상기 게이트 전극과 마주보는 게이트 스페이서를 더 포함하는 반도체 장치 제조 방법.
  14. 제12 항에 있어서,
    상기 나노 와이어는 상기 제1 및 제2 나노 와이어 상에 형성되고, 상기 제1 및 제2 나노 와이어와 이격되어 형성되는 제3 나노 와이어를 더 포함하는 반도체 장치 제조 방법.
  15. 제10 항에 있어서,
    상기 제1 레이아웃은 상기 제1 내지 제3 핀형 패턴 디자인과 나란히 연장되는 더미 핀형 패턴 디자인을 포함하고,
    상기 제2 레이아웃을 형성하는 것은 상기 더미 핀형 패턴 디자인을 제거하고, 더미 나노 와이어 구조체 디자인을 추가하는 것을 포함하는 반도체 장치 제조 방법.
  16. 제15 항에 있어서,
    상기 더미 핀형 패턴 디자인은 전력을 공급을 위한 파워 레일 핀형 패턴 디자인을 포함하고,
    상기 더미 나노 와이어 구조체 디자인은 파워 레일 나노 와이어 구조체 디자인을 포함하고,
    상기 제2 레이아웃을 형성하는 것은,
    상기 파워 레일 핀형 패턴 디자인을 상기 파워 레일 나노 와이어 구조체 디자인으로 치환하는 것을 포함하는 반도체 장치 제조 방법.
  17. 제16 항에 있어서,
    상기 파워 레일 핀형 패턴 디자인의 폭은 상기 파워 레일 핀형 패턴 디자인의 폭보다 두꺼운 반도체 장치 제조 방법.
  18. 제16 항에 있어서,
    상기 더미 핀형 패턴 디자인은 상기 파워 레일 핀형 패턴과 이격되는 MOL 더미 핀형 패턴 디자인을 포함하고,
    상기 제2 레이아웃을 형성하는 것은,
    상기 MOL 더미 핀형 패턴 디자인을 제거하는 것을 포함하는 반도체 장치 제조 방법.
  19. 제15 항에 있어서,
    성가 더미 핀형 패턴 디자인은 균일한 간격으로 배열되고,
    상기 더미 나노 와이어 구조체 디자인은 불균일한 간격으로 배열되는 반도체 장치 제조 방법.
  20. 프로세서;
    제1 폭의 핀형 패턴 디자인 및 더미 핀형 패턴 디자인이 포함된 제1 레이아웃 및 상기 핀형 패턴 디자인과 오버랩되는 상부 구조 레이아웃이 저장되는 저장부로서, 상기 핀형 패턴 디자인은 제1 간격만큼 서로 이격되는 저장부; 및
    상기 프로세서를 상기 제1 레이아웃에서 상기 핀형 패턴 디자인 및 상기 더미 핀형 패턴 디자인을 제거하고,
    상기 제1 폭보다 넓은 제2 폭의 나노 와이어 구조체 디자인 및 더미 나노 와이어 구조체 디자인을 추가하여 제2 레이아웃을 생성하되, 상기 나노 와이어 구조체 디자인은 제2 간격만큼 서로 이격되고, 상기 제1 폭의 3배와 상기 제1 간격의 2배의 합의 거리는 상기 제2 폭의 2배와 상기 제2 간격의 합의 거리와 동일한 리디자인 모듈을 포함하는 반도체 장치 레이아웃 디자인 시스템.
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