CN116960157A - 包括具有rmg内间隔物的栅极结构的多堆叠半导体器件 - Google Patents
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Abstract
提供了一种多堆叠半导体器件,其包括:下场效应晶体管,在下场效应晶体管中下沟道结构由下栅极结构围绕,下栅极结构包括下栅极电介质层、下功函数金属层和下栅极金属图案;以及上场效应晶体管,在上场效应晶体管中上沟道结构由上栅极结构围绕,上栅极结构围绕包括上栅极电介质层、上功函数金属层和上栅极金属图案,其中上沟道结构的沟道宽度小于下沟道结构的沟道宽度,以及其中替代金属栅极(RMG)内间隔物在下沟道结构不与上沟道结构垂直重叠的区域形成在下功函数金属层和上功函数金属层之间。
Description
技术领域
根据实施方式的装置和方法涉及包括栅极结构的多堆叠半导体器件,该栅极结构具有替代金属栅极(RMG)内间隔物,该RMG内间隔物在多堆叠半导体器件的形成期间保护栅极结构的下功函数金属层。
背景技术
对具有高器件密度的集成电路的不断增长的需求已经引入了三维(3D)多堆叠半导体器件,其中两个或更多个诸如纳米片晶体管的场效应晶体管垂直地堆叠。纳米片晶体管的特点是垂直堆叠在衬底上的多个纳米片沟道层以及围绕纳米片沟道层所有表面的栅极结构。因此,纳米片晶体管被称为环绕栅极(GAA)晶体管、多桥沟道场效应晶体管(MBCFET)。
包括两个垂直堆叠的纳米片晶体管的多堆叠半导体器件可以通过形成下纳米片堆叠和在其上的上纳米片堆叠、用虚设栅极结构包围纳米片堆叠、在每个纳米片堆叠上外延生长源极/漏极区、以及用包括栅极电介质层、功函数金属层和栅极金属图案的栅极结构替代虚设栅极结构来制造,从而形成下纳米片晶体管和在其上的上纳米片晶体管。栅极结构也可以称为替代金属栅极(RMG)结构,因为它在半导体器件的制造中替代了虚设栅极结构。
当需要区分多堆叠半导体器件中的下纳米片晶体管和上纳米片晶体管之间的栅极结构时,可以针对用于这两个晶体管的下栅极结构和上栅极结构不同地形成功函数金属层。例如,当多堆叠半导体器件要形成包括相反极性的场效应晶体管(即p型和n型场效应晶体管)的互补金属氧化物晶体管(CMOS)结构时,栅极结构的下功函数金属层和上功函数金属层可以形成为包括不同的材料或材料化合物以具有不同的阈值电压从而针对下纳米片晶体管和上纳米片晶体管不同地驱动下栅极结构和上栅极结构。
然而,在针对多堆叠半导体器件中的下纳米片晶体管和上纳米片晶体管形成两个不同功函数金属层方面存在挑战。
本背景技术部分中公开的信息已经为发明人在实现本申请实施方式之前或实现过程中已知或得出,或者是在实现实施方式的过程中获得的技术信息。因此,它可能包含不构成公众已知的现有技术的信息。
发明内容
本公开提供了一种包括栅极结构的多堆叠半导体器件和制造其的方法,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物。
根据实施方式,提供了一种多堆叠半导体器件,其可以包括:衬底;下场效应晶体管,在下场效应晶体管中下沟道结构由下栅极结构围绕,下栅极结构包括下栅极电介质层、下功函数金属层和下栅极金属图案;以及上场效应晶体管,在上场效应晶体管中上沟道结构由上栅极结构围绕,上栅极结构包括上栅极电介质层、上功函数金属层和上栅极金属图案,其中上沟道结构的沟道宽度小于下沟道结构的沟道宽度,以及其中内间隔物在下沟道结构不与上沟道结构垂直重叠的区域处形成在下功函数金属层和上功函数金属层之间。
根据实施方式,多堆叠半导体器件的至少下场效应晶体管可以是纳米片晶体管,下沟道结构可以包括垂直堆叠在衬底上的多个纳米片层。
根据实施方式,其上形成内间隔物的下功函数金属层的顶表面低于下栅极金属图案的顶表面的水平。
根据实施方式,提供了一种多堆叠半导体器件,其可以包括:衬底;下场效应晶体管,在下场效应晶体管中下沟道结构由下栅极结构围绕,下栅极结构包括下栅极电介质层、下功函数金属层和下栅极金属图案;以及上场效应晶体管,在上场效应晶体管中上沟道结构由上栅极结构围绕,上栅极结构包括上栅极电介质层、上功函数金属层和上栅极金属图案,其中内间隔物在下栅极金属图案在沟道宽度方向上的一侧形成在下功函数金属层和上功函数金属层之间。
根据实施方式,提供了一种制造多堆叠半导体器件的方法。该方法可以包括:(a)为相应的下场效应晶体管和上场效应晶体管提供下沟道结构和上沟道结构,下沟道结构和上沟道结构由包括第一功函数金属层和第一栅极金属图案的栅极结构围绕;(b)去除第一栅极金属图案和除了形成在上沟道结构的上沟道层之间的第一功函数金属层以外的第一功函数金属层,直到下沟道结构和上沟道结构之间的水平,使得多个凹槽在所选区域形成在所述水平下方的第一功函数金属层上的第一栅极金属图案的侧部;(c)在所述多个凹槽中形成内间隔物,并去除上沟道层之间的第一功函数金属层;(d)在上沟道结构和保留在所述水平下方的第一栅极金属图案上形成包括与第一功函数金属层不同材料的第二功函数金属层;以及(e)在第二功函数金属层上形成第二栅极金属图案。
附图说明
本发明构思的示例实施方式将从以下结合附图的详细描述中被更清楚地理解,附图中:
图1A-1E示出了根据实施方式的包括栅极结构的多堆叠半导体器件,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物;
图2示出了根据实施方式的制造包括栅极结构的多堆叠半导体器件的方法的流程图,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物;
图3A-3D至图7A-7D示出了在根据实施方式的制造包括栅极结构的多堆叠半导体器件的方法的相应步骤之后的中间多堆叠半导体器件,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物;以及
图8是示出根据示例实施方式的包括多堆叠半导体器件的电子设备的示意性框图,该半导体器件包括栅极结构,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物。
具体实施方式
在此描述的本公开的实施方式是示例实施方式,因此,本公开不限于此,并且可以以各种其它形式来实现。不排除以下描述中提供的每个实施方式与也在此提供或未在此提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。例如,即使在特定示例或实施方式中描述的事项未在与其不同的示例或实施方式中描述,这些事项也可以被理解为与不同的示例或实施方式相关或组合,除非在其描述中另有提及。此外,应理解,本公开的原理、方面、示例和实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外,这些等同物应被理解为不仅包括目前众所周知的等同物,而且包括未来将开发的等同物,即为执行相同功能而发明的所有器件而无论其结构如何。例如,这里描述的沟道层、牺牲层、牺牲隔离层和沟道隔离层可以采用不同的类型或形式,只要本公开可以应用于其。
将理解,当半导体器件的元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“上”、“在”半导体器件的另一元件“下方”、“在”半导体器件的另一元件“下面”、“在”半导体器件的另一元件“之下”、“连接到”半导体器件的另一元件或“联接到”半导体器件的另一元件时,它可以直接在另一元件之上、直接在另一元件上方、直接在另一元件上、直接在另一元件下方、直接在另一元件下面、直接在另一元件之下、直接连接到另一元件或直接联接到另一元件,或者可以存在其它元件或居间元件。相比之下,当半导体器件的元件被称为“直接在”半导体器件的另一元件“之上”、“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“上”、“直接在”半导体器件的另一元件“下方”、“直接在”半导体器件的另一元件“下面”、“直接在”半导体器件的另一元件“之下”、“直接连接到”半导体器件的另一元件或“直接联接到”半导体器件的另一元件时,不存在居间元件。贯穿本公开,相同的数字指代相同的元件。
为了易于描述,诸如“在……之上”、“在……上方”、“在……上”、“上”、“在……下方”、“在……下面”、“在……之下”、“下”等的空间关系术语可以在此用于描述一个元件的如图所示的与别的元件的关系。将理解,除了图中所绘取向之外,空间关系术语旨在还涵盖半导体器件在使用或操作中的不同取向。例如,如果图中的半导体器件被翻转,则被描述为“在”其它元件“下方”或“之下”的元件将取向“在”其它元件“上方”。因此,术语“在……下方”可以涵盖上方和下方两种取向。半导体器件可以另行取向(旋转90度或处于其它取向),并且在此使用的空间关系描述语被相应地解释。
如这里所使用的,诸如“中的至少一个”的表述当在元素列表之后时,修饰整个元素列表而不修饰列表的个别元素。例如,表述“a、b和c中的至少一个”应被理解为仅包括a,仅包括b,仅包括c,包括a和b两者,包括a和c两者,包括b和c两者,或包括全部a、b和c全部。这里,当术语“相同”用于比较两个或更多个元素的维度时,该术语可以涵盖“基本相同”的维度。
将理解,尽管术语第一、第二、第三、第四等可以在此用于描述各种元件,但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此,下面讨论的第一元件可以被称为第二元件而不脱离本公开的教导。
还将理解,即使制造装置或结构的特定步骤或操作晚于另一步骤或操作被描述,该步骤或操作也可以晚于该另一步骤或操作执行,除非该另一步骤或操作被描述为在该步骤或操作之后执行。
在此参照作为实施方式(和中间结构)的示意性图示的截面图描述许多实施方式。照此,将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的偏离。因此,实施方式不应被解释为限于在此示出的区域的特定形状,而是包括例如由制造引起的形状的偏离。例如,被示出为矩形的注入区通常将具有圆化的或弯曲的特征和/或在其边缘处的注入浓度的梯度,而不是从注入区域到非注入区的二元变化。同样地,通过注入形成的掩埋区可能导致在掩埋区和注入通过其发生的表面之间的区域中的某种注入。因此,图中所示的区域本质上是示意性的,并且它们的形状不旨在示出器件的区域的实际形状且不旨在限制本公开的范围。此外,在附图中,为了清楚起见,层和区域的尺寸和相对尺寸可能被夸大。
为了简洁起见,包括纳米片晶体管的半导体器件的常规元件、结构或层可以在此详细描述或不详细描述。例如,当半导体器件的某个隔离层或结构与实施方式的各个方面无关时,该层或结构可以在此被省略。
在下文中,要理解,术语“晶体管”可以指代在衬底上包括栅极结构和源极/漏极区的半导体器件,并且术语“晶体管结构”可以指代在形成栅极结构和源极/漏极区中的至少一个以完成作为晶体管的半导体器件结构之前的中间半导体器件结构。
图1A-1E示出了根据实施方式的包括栅极结构的多堆叠半导体器件,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物。
图1E是多堆叠半导体器件10的俯视图,其示出了沟道结构和包围沟道结构的栅极结构,为简洁起见没有示出图1A-1D所示的多个其它结构或元件。图1A-1D分别是沿着图1E中指示的线I-I'、II-II'、III-III'和IV-IV'截取的多堆叠半导体器件10的剖视图。
在此要理解,图1E所示的线I-I'和II-II'指示多堆叠半导体器件10的沟道长度方向,图1E所示的线III-III'、IV-IV'指示多堆叠半导体器件10的沟道宽度方向。因此,在多堆叠半导体器件10中,图1A-1B示出了沟道结构和由沟道结构连接的源极/漏极区的长度,图1C-1D示出了沟道结构和源极/漏极区的宽度。
参照图1A-1C,多堆叠半导体器件10可以包括形成在衬底105上的下纳米片晶体管10L和上纳米片晶体管10U。衬底105可以是例如硅的半导体材料的体衬底、或绝缘体上硅(SOI)衬底。包括硅氮化物或硅氧化物的浅凹槽隔离(STI)结构106可以形成在衬底105周围,以将多堆叠半导体器件10与另一多堆叠半导体器件或包括多堆叠半导体器件10的集成电路中的电路元件隔离。
下纳米片晶体管10L可以包括多个下沟道层110C作为多堆叠半导体器件10的下沟道结构110。下沟道层110C可以是在衬底105上方垂直堆叠并且彼此水平平行的纳米片层。上纳米片晶体管10U也可以包括多个上沟道层120C作为多堆叠半导体器件10的上沟道结构120。像下沟道层110C一样,上沟道层120C也可以是在下沟道层110C上方垂直堆叠并且彼此水平平行的纳米片层。沟道层110C和120C可以包括可从衬底105外延生长的诸如硅的半导体材料。
参照图1A、图1B和图1C,下源极/漏极区112可以形成在包括下沟道层110C的下沟道结构110在沟道长度方向上的两端上。下源极/漏极区112也可以是从下沟道层110C和/或衬底105生长的外延结构,因此可以包括下沟道层110C和衬底105的相同或相似的材料。每个下沟道层110C在其两端可以连接到下源极/漏极区112。类似地,上源极/漏极区122可以形成在包括上沟道层120C的上沟道结构在沟道长度方向上的两端上。上源极/漏极区122可以是从上沟道层120C生长的外延结构,因此可以包括上沟道层120C的相同或相似的材料。每个上沟道层120C在其两端可以连接到上源极/漏极区122。
取决于将由下源极/漏极区112或上源极区/漏极区122形成的场效应晶体管的类型,下源极/漏极区112和上源极/漏极区122可以掺有p型或n型掺杂剂。例如,下源极/漏极区112可以掺有或被注入诸如砷或磷的n型掺杂剂以形成下纳米片晶体管10L作为n型场效应晶体管,上源极/漏极区122可以掺有或被注入诸如硼的p型掺杂剂,以形成上纳米片晶体管10U作为p型场效应晶体管。然而,实施方式不限于此。下源极/漏极区112可以包括p型掺杂剂,而上源极/漏极区122可以包括n型掺杂剂。此外,下源极/漏极区112和上源极/漏极区122可以都包括p型掺杂剂或n型掺杂剂。
如图1A所示,层间电介质(ILD)结构160可以在下沟道结构110和下源极/漏极区112的分别与上沟道结构120和上源极/漏极区122垂直重叠的区域(在下文中,称为“重叠区”)处形成在上源极/漏极区122上方以及在上源极/漏极区122和下源极/漏极区112之间。如图1B所示,重叠区包括沿着图1E所示的线I-I'的多堆叠半导体器件(图1A)的截面。ILD结构160也可以在下沟道结构110和下源极/漏极区112的分别不与上沟道结构120和上源极/漏极区122垂直重叠的区域(在下文中,“非重叠区”)处形成在下源极/漏极区112上方。非重叠区包括沿着图1E所示的线II-II'的多堆叠半导体器件(图1B)的截面。ILD结构可以将下源极/漏极区112与上源极/漏极区122隔离,并且还可以将下源极/漏极区112和上源极/漏极区122与多堆叠半导体器件10中的其它电路元件隔离。
图1D示出了上源极/漏极区122可以在沟道宽度方向上具有比下源极/漏极区112小的宽度。这是因为上源极/漏极区122从包括上沟道层120C的上沟道结构120生长,包括上沟道层120C的上沟道结构120具有比包括下沟道层110C的下沟道结构110小的宽度,如图1C所示。由于该沟道宽度差异,下沟道结构110的一部分可以不与上沟道结构120垂直重叠,如图1C所示。
多堆叠半导体器件10可以具有该沟道宽度差异以实现下源极/漏极区接触结构(未示出),其从多堆叠半导体器件上方的后段(BEOL)结构(未示出)向下延伸,以落在图1D所示的下源极/漏极区112的顶表面上。否则,当下沟道结构110和上沟道结构120具有相等的沟道宽度时,下源极/漏极区112和上源极/漏极区122可以具有相等的宽度,于是,下源极/漏极区接触结构可能不得不弯曲并连接到下源极/漏极区112的侧表面,其形成更困难且容易出错。
相比之下,上沟道结构120可以具有比下沟道结构110更多数量的沟道层。例如,上沟道层120C的数量是三(3),而下沟道层110C的数量是二(2),但这些数量不限于此。因此,虽然沟道宽度因上述原因而不同,但下纳米片晶体管10L和上纳米片晶体管10U可以具有不同数量的沟道层,使得多堆叠半导体器件可以在下纳米片晶体管10L和上纳米片晶体管10U中具有相等的有效沟道宽度(Weff)。
虽然下源极/漏极区112连接到下沟道结构110,但是它们可以通过下内间隔物117与下栅极结构115隔离,如图1A所示。类似地,连接到上沟道结构120的上源极/漏极区122可以通过上内间隔物127与上栅极结构125隔离,也如图1A所示。下内间隔物117和上内间隔物127可以由包括硅氮化物、硅氧化物、硅氮氧化物、硅碳氧化物、硅硼碳氮化物、硅氧碳氮化物等的一种或更多种材料形成,但不限于此。
参照图1A-1C,包括下沟道层110C的下沟道结构110可以由下栅极结构115围绕,下栅极结构115包括下栅极电介质层115D、形成在下栅极电介质层115D上的下功函数金属层115F、以及形成在下功函数金属层115F上的下栅极金属图案115M。包括上沟道层120C的上沟道结构120可以由上栅极结构125围绕,上栅极结构125包括上栅极电介质层125D、形成在上栅极电介质层125D上的上功函数金属层125F、以及形成在上功函数金属层125F上的上栅极金属图案125M。
下栅极电介质层115D和上栅极电介质层125D可以每个包括界面层和高k层。界面层可以被提供以保护沟道层110C和120C,促进高k层在其上的生长,并提供与沟道层110C和120C的必要特征界面。界面层可以由硅氧化物、硅氮氧化物形成,但不限于此。高k层可以被提供以允许增大的栅极电容,而没有在沟道层110C和120C处的相关电流泄漏。高k层可以由铪氧化物(HfO2)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、铪铝氧化物(HfAlO3)、镧氧化物(LaO)、铝镧氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(Al2O3)、钽氧化物(Ta2O3)和铅钪钽氧化物(PbScTaO)的一种或更多种材料形成,但不限于此。
根据实施方式,下栅极电介质层115D和上栅极电介质层125D可以在制造多堆叠半导体器件10时同时形成,因此可以在多堆叠半导体器件10在沟道长度方向和沟道宽度方向上的侧部彼此连接,以形成一个单栅极电介质层,如图1A右侧和图1B-1C的左侧所示。
控制用于下栅极结构115和上栅极结构125的相应阈值电压的下功函数金属层115F和上功函数金属层125F可以每个由钛、钽(Ta)或其化合物诸如TiN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN形成,但不限于此。然而,当下纳米片晶体管10L和上纳米片晶体管10U将分别形成n型和p型场效应晶体管时,下功函数金属层115F和上功函数金属层125F可以由不同的材料或材料化合物形成以控制下栅极结构115和上栅极结构125具有不同的阈值电压。例如,为了形成n型下纳米片晶体管,TiN和TiC的组合可以被包括在下功函数金属层115F中,而没有TiC或没有碳的TiN可以被包括在上功函数金属层125F中以形成p型上纳米片晶体管。然而,实施方式不限于此。下功函数金属层115F可以用于p型纳米片晶体管,而上功函数金属层125F可以用于n型纳米片晶体管,或者下功函数金属层115F和上功函数金属层125F两者可以是n型纳米片晶体管和p型纳米片晶体管之一。
下栅极金属图案115M和上栅极金属图案125M可以每个包括钨(W)、钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、铜(Cu)或其化合物,但不限于此,以接收用于多堆叠半导体器件10或用于多堆叠半导体器件10到包括多堆叠半导体器件10的集成电路中的相邻电路的内部路由的输入电压。根据实施方式,下栅极金属图案115M和上栅极金属图案125M可以用其间的上功函数金属层彼此连接,如图1C所示。
在下文中,描述了根据实施方式的多堆叠半导体器件10的下栅极结构115和上栅极结构125的结构特征。
参照图1A,在上面定义的重叠区,其上有围绕下沟道层110C的下功函数金属层115F的下栅极电介质层115D可以连接到其上有围绕上沟道层120C的上功函数金属层125F的上栅极电介质层125D。在该区域,其上有上功函数金属层125F的上栅极电介质层125D可以进一步沿着上源极/漏极区122上的ILD结构160的侧壁向上延伸到ILD结构160的顶表面的水平,并且也可以形成在ILD结构160的顶表面上。
参照图1A-1B,在上面定义的重叠区和非重叠区两者,下栅极电介质层115D在衬底105上也可以形成在其上有下功函数金属层115F的下沟道结构110下方,并且可以在沟道长度方向上横向向外延伸到第一隔离结构150-1。第一隔离结构150-1可以是扩散中断结构,其将下源极/漏极区112和上源极/漏极区122与包括多堆叠半导体器件10的集成电路中的其它源极/漏极区隔离。第一隔离结构150-1可以包括硅氧化物或硅氮化物,但不限于此。其上有下功函数金属层115F的该横向延伸的下栅极电介质层115D可以在第一隔离结构150-1的下侧壁上进一步向上延伸。
图1A进一步示出了,在重叠区,在第一隔离结构150-1的下侧壁上的下栅极电介质层115D和下功函数金属层115F可以在下栅极金属图案115M的顶表面的水平分别连接到形成在第一隔离结构150-1的上侧壁上的上栅极电介质层125D和上功函数金属层125F。在该区域,第一隔离结构150-1的上侧壁上的上栅极电介质层125D和上功函数金属层125F可以向上延伸到第一隔离结构150-1的顶表面的水平,并且也可以形成在第一隔离结构150-1的顶表面上。
然而,图1B示出了,在非重叠区,在第一隔离结构150-1的侧壁上,下栅极电介质层115D可以连接到上栅极电介质层125D,而下功函数金属层115F可以不连接到上功函数金属层125F。在该非重叠区,第一隔离结构150-1的上侧壁上的上栅极电介质层125D和上功函数金属层125F可以向上延伸到第一隔离结构150-1的顶表面的水平,并且也可以形成在第一隔离结构150-1的顶表面上。
图1B进一步示出了,在该非重叠区,围绕下沟道层110C的下栅极电介质层115D可以连接到形成在下源极/漏极区112上的ILD结构160的侧壁上的上栅极电介质层125D,而下功函数金属层115F可以不连接到上功函数金属层125F。这是因为,如稍后将描述的,其中可包括替代金属栅极(RMG)内间隔物200的第一至第六凹槽G1-G6可以在该非重叠区形成在低于下栅极金属图案115M的顶表面的水平的下功函数金属层115F上。第一至第六凹槽G1-G6中的RMG内间隔物200的顶表面可以与下栅极金属图案115M的顶表面共面。其中有RMG内间隔物200的第一至第六凹槽G1-G6可以在沟道宽度方向上沿着第一隔离结构150-1延伸。在该区域,ILD结构160的侧壁上的上栅极电介质层125D和上功函数金属层125F可以向上延伸到ILD结构160的顶表面的水平,并且也可以形成在ILD结构160的顶表面上。
图1C示出了在衬底105上在其上具有下功函数金属层115F的下沟道结构110下方的下栅极电介质层115D可以在沟道宽度方向上横向向外延伸到第二隔离结构150-2。第二隔离结构150-2可以是将下栅极结构115和上栅极结构125与沟道宽度方向上的其它栅极结构隔离的栅极切割隔离结构。第二隔离结构150-2可以包括硅氧化物或硅氮化物,但不限于此。在衬底105上在下沟道结构110下方的其上有下功函数金属层115F的该横向延伸的下栅极电介质层115D可以在第二隔离结构150-2的下侧壁上进一步向上延伸。
图1C进一步示出了,在第二隔离结构150-2的侧壁上,下栅极电介质层115D可以连接到上栅极电介质层125D,而下功函数金属层115F可以不连接到上功函数金属层125F。这是因为其中也可包括RMG内间隔物200的第七和第八凹槽G7-G8可以在该非重叠区形成在低于下栅极金属图案115M的顶表面的水平的下功函数金属层115F上。像第一至第六凹槽G1-G6中的RMG内间隔物200一样,第七和第八凹槽G7-G8中的RMG内间隔物200可以具有可与下栅极金属图案115M的顶表面共面的顶表面。
第七和第八凹槽可以分别形成在下栅极金属图案115M在沟道宽度方向上彼此相对的两侧。其中有RMG内间隔物200的第七和第八凹槽G7-G8可以在沟道长度方向上沿着第二隔离结构150-2延伸。在第七和第八凹槽G7-G8当中,第八凹槽G8可以连接到在沟道宽度方向上延伸的第三和第四凹槽G3-G4,因此,其中的RMG内间隔物200也可以彼此连接。
这里,第二隔离结构150-2的上侧壁上的上栅极电介质层125D和上功函数金属层125F可以向上延伸到第二隔离结构150-2的顶表面的水平,并且也可以形成在第二隔离结构150-2的顶表面上。
根据实施方式,当下沟道结构110和上沟道结构120具有相等的沟道宽度,因此在多堆叠半导体器件10中可以不存在非重叠区时,第一至第六凹槽G1-G6可以不形成在多堆叠半导体器件10中,而第七和第八凹槽仍然可以形成在图1C所示的相同位置。
包括在第一至第八凹槽Gl-G8中的RMG内间隔物200可以用于在多堆叠半导体器件10中形成上功函数金属层125F的步骤中保护下功函数金属层115F并留在其中,如将参照图3A-3D至图7A-7D进一步所述。类似于下内间隔物117和上内间隔物127,RMG内间隔物200可以由包括硅氮化物、硅氧化物、硅氮氧化物、硅碳氧化物、硅硼碳氮化物、硅氧碳氮化物等的一种或更多种材料形成,但不限于此。
参照图1A-1C,下栅极金属图案115M可以被图案化在围绕下栅极电介质层115D的下功函数金属层115F上以形成多堆叠半导体器件10的下栅极结构115。下栅极金属图案115M可以覆盖下功函数金属层115F的顶表面和侧表面,如图1C所示。因此,如图1C所示,在衬底105上在下沟道结构110下方的下栅极电介质层115D及其上的下功函数金属层115F可以在沟道宽度方向上向外延伸到下栅极金属图案115M下方的第二隔离结构150-2。然而,至少由于空间限制,下栅极金属图案115M可以形成在下沟道结构110下方和下沟道层110C之间,而其上的下栅极电介质层115D和下功函数金属层115F可以形成在其中。
图1C进一步示出了在第二隔离结构150-2的下侧壁上在第七和第八凹槽G7-G8的每个中的下栅极电介质层115D、下功函数金属层115F和RMG内间隔物200可以横向插置在第二隔离结构150-2的下侧壁和下栅极金属图案115M之间。
返回参照图1B,下栅极金属图案115M也可以形成在其中有RMG内间隔物200的相邻的第一和第二凹槽之间、在其中有RMG内间隔物200的相邻的第三和第四凹槽之间、以及在其中有RMG内间隔物200的相邻的第五和第六凹槽之间。这是因为,如将参照图3A-3D至图7A-7D进一步所述,由于下功函数金属层115F和下栅极金属图案115M之间的蚀刻速率差异,第一至第六凹槽在非重叠区在下功函数金属层115F上方的这些位置形成在下栅极金属图案115M的两侧。
返回参照图1A和图1C,形成在上沟道结构120下方的上功函数金属层125F可以横向向外延伸以连接到第一隔离结构150-1和第二隔离结构150-2的上侧壁上的上功函数金属层125F。上功函数金属层125F的该横向延伸的部分可以通过在非重叠区设置在下栅极金属图案115M和上栅极金属图案125M之间而将它们分开,如图1C所示。然而,上功函数金属层125F的横向延伸的部分不将上栅极金属图案125M和下栅极金属图案115M彼此隔离,因此,上栅极结构125和下栅极结构115仍然可以共用相同的栅极输入信号以将多堆叠半导体器件10形成为CMOS器件。
至少由于空间限制,上栅极金属图案125M可以不形成在上沟道层120C之间,而上栅极电介质层125D和其上的上功函数金属层125F可以形成在其中。
因此,根据上述实施方式,图1A-1E所示的多堆叠半导体器件10可以由下纳米片晶体管10L和上纳米片晶体管10U形成,在下纳米片晶体管10L和上纳米片晶体管10U中RMG内间隔物200在所选区域处形成在相应栅极结构115和124的下功函数金属层115F和上功函数金属层125F之间。
在下文中,将根据实施方式描述制造与图1A-1E所示的多堆叠半导体器件10对应的多堆叠半导体器件的方法。
图2示出了根据实施方式的制造包括栅极结构的多堆叠半导体器件的方法的流程图,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物。图3A-3D至图7A-7D示出了根据实施方式的在制造多堆叠半导体器件的方法的相应步骤之后的中间多堆叠半导体器件。
图3A-3D至图7A-7D所示的中间多堆叠半导体器件可以与图1A-1E所示的多堆叠半导体器件10相同或对应。因此,当关于包括在中间多堆叠半导体器件中的结构或元件的材料和功能的描述重复时,可以在下文中省略它们。当引用相同的结构或元件时,可以在下文中使用用于描述图1A-1E中的多堆叠半导体器件10的相同附图标记和参考字符。
在操作S10(图2)中,提供中间多堆叠半导体器件,其可以包括用于下场效应晶体管和上场效应晶体管的由栅极结构围绕的下沟道结构和上沟道结构,栅极结构包括第一栅极电介质层、第一功函数金属层和第一栅极金属图案。
参照图3A-3D,可以在衬底105上提供包括下沟道结构110和上沟道结构120的中间多堆叠半导体器件10',下沟道结构110和上沟道结构120由包括下栅极结构115'和上栅极结构125'的第一栅极结构围绕。下沟道结构110和上沟道结构120中的每个可以由作为沟道层的多个纳米片层形成。
图3C-3D示出了,在中间多堆叠半导体器件10'中,上沟道结构120可以具有比下沟道结构110小的沟道宽度。因此,从上沟道结构120生长的上源极/漏极区122可以具有比从下沟道结构110生长的下源极/漏极区112小的宽度。可以提供该沟道宽度差异和源极/漏极区宽度差异以促进下源极/漏极区112的顶表面上的源极/漏极接触结构的连接,如上面参照图1A-1E所述。
图3A-3C示出了中间多堆叠半导体器件10'的栅极结构可以包括第一栅极电介质层115D'、第一功函数金属层115F'和第一栅极金属图案115M'。其上有第一功函数金属层115F'的第一栅极电介质层115D'可以围绕下沟道结构110的下沟道层和上沟道结构120的上沟道层两者。第一栅极金属图案115M'可以被图案化以围绕第一功函数金属层115F'。
第一栅极电介质层115D'和第一功函数金属层115F'也可以形成在下沟道结构110下方并且在衬底105上横向延伸到第一隔离结构150-1和第二隔离结构150-2。横向延伸的第一栅极电介质层115D'和第一功函数金属层115F'也可以沿着两个隔离结构150-1和150-2的侧壁向上延伸到其顶表面的水平,并且也可以形成在其上。第一栅极电介质层115D'和第一功函数金属层115F'也可以沿着ILD结构160的侧壁形成到其顶表面的水平,并且也可以形成在其上。
在操作S20(图2)中,可以去除第一栅极金属图案和除了形成在上沟道结构的上沟道层之间的第一功函数金属层以外的第一功函数金属层直至下沟道结构和上沟道结构之间的水平,使得多个凹槽在所选区域处在所述水平下方形成在第一功函数金属层上的第一栅极金属图案的侧部。
参照图4A-4D,除了形成在上沟道结构120的上沟道层之间的第一功函数金属层115F'以外,第一栅极金属图案115M'和第一功函数金属层115F'可以从上沟道结构120被去除到下沟道结构110和上沟道结构120之间的水平。
该步骤中的去除操作可以通过例如光刻和诸如反应离子蚀刻(RIE)的干蚀刻来执行以选择性地去除第一栅极金属图案115M'和第一功函数金属层115F'至下沟道结构110和上沟道结构120之间的水平,而不影响包括第一栅极电介质层115D'的其它半导体元件。例如,与氧混合的氟化气体等离子体可以用于RIE蚀刻剂,但不限于此。尽管未示出,但其上有掩模图案的上沟道结构120可以用作用于光刻和干蚀刻操作的掩模结构。因此,在该步骤中的去除操作之后,围绕上沟道结构120的第一栅极电介质层115D'可以留在中间多堆叠半导体器件10'中。由于干蚀刻,形成在上沟道结构120的上沟道层之间的第一功函数金属层115F'也可以留在中间多堆叠半导体器件10'中。
此外,当在该步骤中应用具有对于形成第一功函数金属层115F'的材料比对于形成第一栅极金属图案115M'的材料高的蚀刻速率的反应离子蚀刻(RIE)时,第一功函数金属层115F'可以比第一栅极金属图案115M'被进一步向下蚀刻。结果,可以在下沟道结构110和上沟道结构120之间的水平处或低于该水平保留的第一栅极金属图案115M'的侧部形成包括第一至第八凹槽G1-G8的多个凹槽。凹槽可以形成在低于剩余的第一栅极金属图案115M'的顶表面的剩余的第一功函数金属层115F'上,因此,凹槽的底部在那个位置可以是剩余的第一功函数金属层115F'的顶表面。凹槽的高度可以对应于第一栅极金属图案115M'的材料和第一功函数金属层115F'的材料之间的蚀刻速率差异。例如,第一栅极金属图案115M'可以包括钨(W)、钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、铜(Cu)或其化合物,第一功函数金属层115F'可以包括钛、钽(Ta)或其化合物,诸如TiN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN,但不限于此。
这里,第一至第六凹槽G1-G6可以形成在干蚀刻之后留在如上面参照图1A至图1E所述的非重叠区的第一功函数金属层115F'上。第一至第六凹槽G1-G6中的每个可以在沟道宽度方向上延伸,第一栅极金属图案115M'的一部分在干蚀刻之后保留。第一栅极金属图案115M'的该剩余部分也可以在沟道宽度方向上延伸。此外,可在沟道长度方向上延伸的第七和第八凹槽可以在剩余的第一栅极金属图案115M'和第二隔离结构150-2之间形成在剩余的第一功函数金属层115F'上。
在第一至第八凹槽G1-G8当中,第一至第六凹槽G1-G6可以由于如上所讨论的在下沟道结构110和上沟道结构120之间的沟道宽度差异而形成。因此,当下沟道结构110和上沟道结构120具有相等的沟道宽度,因此中间多堆叠半导体器件10'不具有非重叠区时,第一至第六凹槽G1-G6在该步骤中可以不通过光刻和干蚀刻工艺形成,而第七和第八凹槽仍然可以形成在图4C所示的相同位置。
在操作S30(图2)中,可以在凹槽中形成RMG内间隔物,并且可以在内间隔物保护其下方的第一功函数金属层的同时,去除上沟道层之间的第一功函数金属层。
参照图5A至图5D,可以在包括第一至第八凹槽G1-G8的凹槽中形成RMG内间隔物200,并且可以在内间隔物200保护其下方的第一功函数金属层115F'的同时,去除在之前步骤中的干蚀刻之后留在上沟道结构120的上沟道层120C之间的第一功函数金属层115F'。
RMG内间隔物200可以通过例如诸如原子层沉积(ALD)的薄膜沉积技术形成在凹槽中。RMG内间隔物200可以包括硅氮化物、硅氧化物、硅氮氧化物、硅碳氧化物、硅硼碳氮化物、硅氧碳氮化物等的一种或更多种材料,但不限于此。尽管图中未示出,但RMG内间隔物200可以通过将上述内间隔物材料沉积在经由ALD暴露凹槽的中间多堆叠半导体器件10'上、并经由例如使用氢氟酸(HF)或氢氟酸和硝酸的混合物但不限于此作为湿蚀刻剂的湿蚀刻夹断形成在凹槽中的内间隔物材料而形成。该湿蚀刻可以选择性地蚀刻形成RMG内间隔物200的材料。通过该沉积和蚀刻操作,RMG内间隔物200可以被夹断以留在凹槽中。由于RMG内间隔物200被夹断,因此凹槽中的RMG内间隔物200的顶表面可以与剩余的第一栅极金属图案115M'的顶表面共面。
在形成在非重叠区中的凹槽中的RMG内间隔物200覆盖或保护其下方的第一功函数金属层115F'的同时,可以通过例如使用包括过氧化氢但不限于此的湿蚀刻剂的湿蚀刻去除在之前的干蚀刻操作之后留在上沟道结构120的上沟道层120C之间的第一功函数金属层115F',该湿蚀刻剂可以相对于形成第一栅极金属图案115M'的诸如钨(W)的材料选择性地侵蚀形成第一功函数金属层115F'的诸如TiN或TiC的材料。
除非形成凹槽并在其中形成RMG内间隔物200,否则可能存在用于去除留在上沟道层120C之间的第一功函数金属层115F'的湿蚀刻剂也可能侵蚀围绕下沟道结构110的下栅极结构115'的第一功函数金属层115F'的风险。换句话说,通过形成凹槽和在其中的RMG内间隔物200,当在该步骤中去除留在上沟道层120C之间的第一功函数金属层115F'时,可以保护下栅极结构115'的第一功函数金属层115F'。
在操作S40(图2)中,可以在围绕上沟道结构的第一栅极电介质层和留在所述水平下方的第一栅极金属图案上形成不同于第一功函数金属层的第二功函数金属层。
参照图6A-6D,可以在之前步骤中获得的中间多堆叠半导体器件10'上形成第二功函数金属层125F',该中间多堆叠半导体器件10'暴露剩余的第一栅极金属图案115M'的顶表面、由第一栅极电介质层115D'围绕的上沟道结构120、以及填充第一至第八凹槽G1-G8的RMG内间隔物200。
可具有与第一功函数金属层115F'不同的材料或材料化合物的第二功函数金属层125F'可以通过例如原子层沉积(ALD)形成,但不限于此。例如,第二功函数金属层125F'可以包括TiN和TiC的组合以形成n型栅极结构,第一功函数金属层115F'可以包括无TiC或无碳的TiN以形成p型栅极结构,或反之亦可。
第二功函数金属层125F'不仅可以形成在围绕上沟道结构120的上沟道层120C的第一栅极电介质层115D'上,而且可以形成在剩余的第一栅极金属图案115M'、第一至第八凹槽G1-G8中的RMG内间隔物200、形成并暴露在第一和第二隔离结构150-1、150-2以及ILD结构160的侧壁和顶表面上的第一栅极电介质层115D'上。
形成在剩余的第一栅极金属图案115M'上的第二功函数金属层125F'可以横向延伸以连接到形成在第二隔离结构150-2的侧壁上的第一栅极电介质层115D'上的第二功函数金属层125F'。
在操作S50(图2)中,可以形成第二栅极金属图案以围绕第二功函数金属层从而获得多堆叠半导体器件,其中下纳米片晶体管和上纳米片晶体管分别具有不同的第一功函数金属层和第二功函数金属层。
参照图7A-7D,可以在之前步骤中形成的第二功函数金属层125F'上形成第二栅极金属图案125M',并平坦化第二栅极金属图案125M'以完成上栅极结构125。第二栅极金属图案125M'的形成可以通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)或其组合来执行,但不限于此。平坦化可以通过例如化学机械平坦化(CMP)技术来执行,但不限于此,使得第二栅极金属图案125M'的顶表面可以与形成在第一和第二隔离结构150-1、150-2以及ILD结构160的顶表面上的第二功函数金属层125F'共面。
第二栅极金属图案125M'可以通过第二功函数金属层125F'连接到剩余的第一栅极金属图案115M',第二功函数金属层125F'横向延伸以连接到之前步骤中的第二隔离结构150-2的侧壁上的第一栅极电介质115D'上的第二功函数金属层125F'。
包括剩余的第一栅极金属图案115M'的顶表面、第一功函数金属层115F'和剩余的栅极金属图案115M'下方的第一栅极电介质层115D'的下栅极结构115'可以是或对应于包括下栅极结构115,下栅极结构115包括图1A-1D所示的第一栅极电介质层115D、第一功函数金属层115F和剩余的栅极金属图案115M。包括剩余的第一栅极金属图案115M'的顶表面上方的第一栅极电介质层115D'、第二功函数金属层125F'和第二栅极金属图案125M'的上栅极结构125'可以是或对应于上栅极结构125,上栅极结构125包括上栅极电介质层125D、上功函数金属层125F和上栅极金属图案125M。因此,图7A-7D所示的中间多堆叠半导体器件10'可以是或对应于图1A-1E所示的多堆叠半导体器件10。
图7A-7D所示的中间多堆叠半导体器件10'仍然可以包括凹槽中的RMG内间隔物200,该RMG内间隔物200用于在如上所述去除由第一栅极电介质层115D'围绕的上沟道层120C之间的第一功函数金属层115F'的步骤中保护第一栅极金属图案115M'的顶表面下方的第一功函数金属层115F'。
至此,实施方式涉及了由下纳米片晶体管和上纳米片晶体管形成的多堆叠半导体器件。然而,本公开不限于此,并且还可以应用于根据实施方式的包括鳍式场效应晶体管(FinFET)作为下晶体管和上晶体管的多堆叠半导体器件。在这种情况下,根据实施方式,这些FinFET中的每个可以具有一个或更多个垂直突出的鳍结构作为沟道层(沟道结构),其顶表面和侧表面由栅极结构围绕,该栅极结构具有保护下栅极结构的下功函数金属层的内间隔物。此外,在该实施方式中,上FinFET可以具有比下FinFET小的沟道宽度。
本公开可以进一步应用于包括分别作为下晶体管和上晶体管的纳米片晶体管和FinFET的混合多堆叠半导体器件。在这种情况下,下纳米片晶体管可以是或对应于上述多堆叠半导体器件10的下纳米片晶体管10L,并且FinFET的沟道宽度可以小于纳米片晶体管。
图8是示出根据示例实施方式的包括多堆叠半导体器件的电子设备的示意性框图,该多堆叠半导体器件包括栅极结构,该栅极结构具有保护栅极结构的下功函数金属层的内间隔物。
参照图8,电子设备4000可以包括至少一个应用处理器4100、通信模块4200、显示/触摸模块4300、存储设备4400和缓冲RAM 4500。根据实施方式,电子设备4000可以是诸如智能电话或平板计算机的移动设备,但不限于此。
应用处理器4100可以控制电子设备4000的操作。通信模块4200被实现为执行与外部设备的无线或有线通信。显示/触摸模块4300被实现为显示由应用处理器4100处理的数据和/或通过触摸面板接收数据。存储设备4400被实现为存储用户数据。存储设备4400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪存(UFS)设备等。存储设备4400可以执行映射数据和如上所述的用户数据的缓存。
缓冲RAM 4500可以临时存储用于处理电子设备4000的操作的数据。例如,缓冲RAM4500可以是易失性存储器,诸如双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)、低电力双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。
电子设备4000中的至少一个部件可以包括上面参照图1A-1E至图7A-7D描述的多堆叠半导体器件。
前述内容是示例性实施方式的说明并且将不被解释为限制本公开。尽管已经描述了几个示例性实施方式,但是本领域技术人员将容易理解,在不实质上脱离本公开的情况下,可以在上述实施方式中进行许多修改。
本申请基于2022年4月26日在美国专利商标局提交的第63/334,975号美国临时申请并要求其优先权,其公开内容通过引用整体合并于此。
Claims (20)
1.一种多堆叠半导体器件,包括:
衬底;
下场效应晶体管,在所述下场效应晶体管中下沟道结构由下栅极结构围绕,所述下栅极结构包括下栅极电介质层、下功函数金属层和下栅极金属图案;以及
上场效应晶体管,在所述上场效应晶体管中上沟道结构由上栅极结构围绕,所述上栅极结构包括上栅极电介质层、上功函数金属层和上栅极金属图案,
其中,所述上沟道结构的沟道宽度小于所述下沟道结构的沟道宽度,以及
其中,在所述下沟道结构不与所述上沟道结构垂直重叠的所选区域处,替代金属栅极(RMG)内间隔物形成在所述下功函数金属层和所述上功函数金属层之间。
2.根据权利要求1所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物形成在其上的所述下功函数金属层的顶表面低于所述下栅极金属图案的顶表面的水平。
3.根据权利要求2所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物的顶表面与所述下栅极金属图案的所述顶表面共面。
4.根据权利要求1所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物形成在多个凹槽中,以及
其中,所述下栅极金属图案的一部分形成在所述多个凹槽中的两个相邻凹槽之间。
5.根据权利要求4所述的多堆叠半导体器件,其中,所述两个相邻凹槽在沟道宽度方向上延伸。
6.根据权利要求4所述的多堆叠半导体器件,其中,所述多个凹槽中的两个凹槽分别形成在所述下栅极金属图案的两侧。
7.根据权利要求1所述的多堆叠半导体器件,其中,所述上功函数金属层的一部分在所述下沟道结构不与所述上沟道结构重叠之处在所述下沟道结构上方横向延伸。
8.根据权利要求7所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物形成在所述上功函数金属层的横向延伸部分的水平下方。
9.根据权利要求8所述的多堆叠半导体器件,其中,所述上功函数金属层的所述横向延伸部分插置在所述下栅极金属图案和所述上栅极金属图案之间。
10.根据权利要求1所述的多堆叠半导体器件,其中,扩散中断结构或栅极切割隔离结构形成在所述多堆叠半导体器件的一侧,所述下功函数金属层的一部分和所述上功函数金属层的一部分沿着所述扩散中断结构或所述栅极切割隔离结构的侧壁形成,以及
其中,所述替代金属栅极内间隔物沿着所述侧壁形成在所述下功函数金属层的所述部分和所述上功函数金属层的所述部分之间。
11.根据权利要求1所述的多堆叠半导体器件,其中,至少所述下场效应晶体管是纳米片晶体管,所述下沟道结构包括垂直堆叠在所述衬底上的多个纳米片层。
12.根据权利要求11所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物形成在其上的所述下功函数金属层的顶表面低于所述下栅极金属图案的顶表面的水平。
13.一种多堆叠半导体器件,包括:
衬底;
下场效应晶体管,在所述下场效应晶体管中下沟道结构由下栅极结构围绕,所述下栅极结构包括下栅极电介质层、下功函数金属层和下栅极金属图案;以及
上场效应晶体管,在所述上场效应晶体管中上沟道结构由上栅极结构围绕,所述上栅极结构包括上栅极电介质层、上功函数金属层和上栅极金属图案,
其中,替代金属栅极(RMG)内间隔物在所述下栅极金属图案在沟道宽度方向上的一侧形成在所述下功函数金属层和所述上功函数金属层之间。
14.根据权利要求13所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物形成在其上的所述下功函数金属层的顶表面低于所述下栅极金属图案的顶表面的水平。
15.根据权利要求14所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物的顶表面与所述下栅极金属图案的所述顶表面共面。
16.根据权利要求14所述的多堆叠半导体器件,其中,至少所述下场效应晶体管是纳米片晶体管,所述下沟道结构包括垂直堆叠在所述衬底上的多个纳米片层。
17.根据权利要求13所述的多堆叠半导体器件,其中,所述替代金属栅极内间隔物形成在凹槽中,所述凹槽在所述下栅极金属图案在所述沟道宽度方向上的所述一侧形成在所述下功函数金属层上,并在沟道长度方向上延伸。
18.一种制造多堆叠半导体器件的方法,所述方法包括:
为相应的下场效应晶体管和上场效应晶体管提供下沟道结构和上沟道结构,所述下沟道结构和所述上沟道结构由包括第一功函数金属层和第一栅极金属图案的栅极结构围绕;
去除所述第一栅极金属图案和除了形成在所述上沟道结构的上沟道层之间的所述第一功函数金属层以外的所述第一功函数金属层,直到所述下沟道结构和所述上沟道结构之间的水平,使得多个凹槽在所选区域形成在所述水平下方的所述第一功函数金属层上的所述第一栅极金属图案的侧部;
在所述多个凹槽中形成替代金属栅极(RMG)内间隔物,并去除所述上沟道层之间的所述第一功函数金属层;
在所述上沟道结构和保留在所述水平下方的所述第一栅极金属图案上形成包括与所述第一功函数金属层不同材料的第二功函数金属层;以及
在所述第二功函数金属层上形成第二栅极金属图案。
19.根据权利要求18所述的方法,其中,所述多个凹槽形成在其上的所述第一功函数金属层的顶表面低于所述第一栅极金属图案的顶表面的水平。
20.根据权利要求19所述的方法,其中,在所述所选区域,所述下沟道结构不与所述上沟道结构垂直重叠。
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