CN116960128A - 多堆叠半导体器件 - Google Patents

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Abstract

提供了一种多堆叠半导体器件，包括：衬底；下堆叠纳米片晶体管，包括被下栅极结构围绕的两个或更多个下沟道层，下沟道层连接下源极/漏极区；以及上堆叠纳米片晶体管，形成在下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的两个或更多个上沟道层，上沟道层连接上源极/漏极区，其中下堆叠纳米片晶体管和上堆叠纳米片晶体管具有以下至少之一：下沟道层中的一个的厚度与上沟道层中的一个的厚度之间的差异；以及两个相邻的下沟道层之间的下栅极结构的厚度与两个相邻的上沟道层之间的上栅极结构的厚度之间的差异。

Description

多堆叠半导体器件
技术领域
与本公开相关的装置和方法涉及三维堆叠(3D堆叠)或多堆叠半导体器件，其包括具有不同结构尺寸的下堆叠纳米片晶体管和上堆叠纳米片晶体管。
背景技术
对半导体器件的小型化和改善性能的日益增长的需求引入了纳米片晶体管。纳米片晶体管的特征在于由一个或更多个垂直堆叠的纳米片沟道层形成的、桥接在沟道长度方向上的两端形成的源极/漏极区(电极)的沟道结构和围绕纳米片层的栅极结构。这些纳米片沟道层用作用于纳米片晶体管的源极/漏极区之间电流流动的沟道。纳米片晶体管也有各种不同的名称，诸如多桥沟道FET(MBCFET)、纳米束、纳米带、叠加沟道器件等。
近来，3D堆叠或多堆叠半导体器件已开始引起业界关注以实现更高的器件密度。该多堆叠半导体器件可以由形成在衬底上的下堆叠纳米片晶体管和上堆叠纳米片晶体管形成。下堆叠纳米片晶体管和上堆叠纳米片晶体管的每个可以包括作为其沟道结构的多个半导体纳米片沟道层以及围绕沟道结构的栅极结构。
本申请的发明人已经确定，当下堆叠纳米片晶体管和上堆叠纳米片晶体管在沟道结构和栅极结构中具有相同尺寸时，多堆叠半导体器件的器件性能受到限制。
本背景技术部分公开的信息已经为发明人在实现本申请的实施方式的过程之前或过程中已知或获得，或者是在实现本实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
发明内容
本公开提供了一种多堆叠半导体器件，由于下沟道和栅极结构与上沟道和栅极结构之间的不同尺寸，所以具有改善的器件性能和器件密度。
根据一实施方式，提供了一种多堆叠半导体器件，其可以包括：衬底；下堆叠纳米片晶体管，包括被下栅极结构围绕的至少一个下沟道层，所述至少一个下沟道层连接下源极/漏极区；以及上堆叠纳米片晶体管，形成在下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的至少一个上沟道层，所述至少一个上沟道层连接上源极/漏极区，其中所述至少一个下沟道层中的一个与所述至少一个上沟道层中的一个具有不同的厚度。
根据一实施方式，提供了一种多堆叠半导体器件，其可以包括：衬底；下堆叠纳米片晶体管，包括被下栅极结构围绕的两个或更多个下沟道层，下沟道层连接下源极/漏极区；以及上堆叠纳米片晶体管，形成在下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的两个或更多个上沟道层，上沟道层连接上源极/漏极区，其中两个相邻的上沟道层之间的上栅极结构和两个相邻的下沟道层之间的下栅极结构具有不同的厚度。
根据实施方式，提供了一种多堆叠半导体器件，其可以包括：衬底；下堆叠纳米片晶体管，包括被下栅极结构围绕的两个或更多个下沟道层，下沟道层连接下源极/漏极区；以及上堆叠纳米片晶体管，形成在下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的两个或更多个上沟道层，上沟道层连接上源极/漏极区，其中下堆叠纳米片晶体管和上堆叠纳米片晶体管具有以下至少之一：下沟道层中的一个的厚度与上沟道层中的一个的厚度之间的差异；以及两个相邻的下沟道层之间的下栅极结构的厚度与两个相邻的上沟道层之间的上栅极结构的厚度之间的差异。
附图说明
通过结合附图的以下详细描述，将更清楚地理解本发明构思的示例实施方式，其中：
图1A和图1B示出了根据一实施方式的将形成包括下堆叠纳米片晶体管和上堆叠纳米片晶体管的多堆叠半导体器件的多堆叠纳米片结构的沟道宽度视图和沟道长度视图；
图2至图4示出了根据实施方式的多堆叠纳米片结构的沟道宽度视图，每个多堆叠纳米片结构将形成包括下堆叠纳米片晶体管和上堆叠纳米片晶体管的多堆叠半导体器件；
图5A和图5B是示出NMOS的沟道结构和PMOS的沟道结构中根据纳米片晶体管的沟道层厚度的迁移率变化的曲线图；
图6A示出了根据一实施方式的多堆叠纳米片结构和形成在其上的多个虚设栅极结构的沟道宽度截面图，并且图6B示出了根据一实施方式的沿图6A中所示的线I-I'截取的图6A的多堆叠纳米片结构的沟道长度截面图；
图7示出了根据一实施方式的多堆叠纳米片结构的沟道长度截面图，该多堆叠纳米片结构基于虚设栅极结构被分成多个多堆叠纳米片结构，在虚设栅极结构的侧表面和顶表面上具有栅极间隔物和硬掩模图案；
图8示出了根据一实施方式的多个多堆叠纳米片结构的沟道长度截面图，其中隔离结构被去除以用于形成隔离层，并且栅极间隔物下方的牺牲层的侧部被去除以用于形成内间隔物；
图9示出了根据一实施方式的多个多堆叠纳米片结构的沟道长度截面图，其中每个多堆叠纳米片结构中形成有隔离层和内间隔物；
图10示出了根据一实施方式的多个多堆叠纳米片结构的沟道长度截面图，其中源极/漏极区形成在下沟道结构和上沟道结构中的每个的两端；
图11示出了根据一实施方式的由其中形成有源极/漏极区和层间电介质(ILD)结构的多个多堆叠纳米片结构形成的多堆叠半导体器件的沟道长度截面图；
图12示出了根据一实施方式的多堆叠半导体器件的沟道长度截面图，其中去除了其上具有硬掩模图案的虚设栅极结构、牺牲层和与牺牲层具有相同材料的牺牲隔离层以释放多堆叠半导体器件中的沟道层；
图13A示出了根据一实施方式的其中栅极结构形成在沟道层上以围绕沟道层的多堆叠半导体器件的沟道长度截面图，并且图13B示出了根据一实施方式的沿图13A中所示的线I-I'截取的图13A的多堆叠半导体器件的沟道宽度截面图；
图14A示出了根据一实施方式的多堆叠半导体器件，其中下源极/漏极区接触结构和上源极/漏极区接触结构分别连接到下源极/漏极区和上源极/漏极区，并且图14B示出了根据一实施方式的沿图14A中所示的线I-I'截取的图14A的多堆叠半导体器件的沟道宽度截面图；
图15是示出根据一示例实施方式的包括多堆叠半导体器件的电子设备的示意性框图。
具体实施方式
此处描述的实施方式均为示例实施方式，因此，本公开不限于此，并且可以以各种其他形式来实现。以下描述中提供的每个实施方式不排除与也在本文中提供或未在本文中提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项未在与其不同的示例或实施方式中描述，除非在其描述中另有提及，否则这些事项可以被理解为与不同的示例或实施方式相关或结合。此外，应理解，本公开的原理、方面、示例和实施方式的所有描述旨在涵盖其结构和功能等同物。此外，这些等同物应当理解为不仅包括目前众所周知的等同物，还包括将来开发的等同物，也就是为执行相同功能而发明的所有装置而无论其结构如何。例如，这里描述的沟道层和牺牲层可以采用不同的类型或形式，只要本公开能应用于此。
将理解，当半导体器件的元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为在半导体器件的另一元件“之上”、“上方”、“上”、“下面”、“下方”、“之下”、“连接到”或“联接到”半导体器件的另一元件时，它可以直接在所述另一元件之上、上方、上、下面、下方、之下、连接或联接到所述另一元件，或者可以存在(多个)居间元件。相比之下，当半导体器件的元件被称为“直接”在半导体器件的另一元件“之上”、“上方”、“上”、“下面”、“下方”、“之下”、“直接连接到”或“直接联接到”半导体器件的另一元件时，不存在居间元件。贯穿本公开，相同的数字指代相同的元件。
为了描述的容易，空间关系术语，诸如“在……之上”、“在……上方”、“在……上”、“上部”、“在……下面”、“在……下方”、“在……之下”、“下部”等，可以在此被用来描述如图中示出的一个元件的与另外的(多个)元件的关系。将理解，除图中描绘的取向之外，空间关系术语还旨在涵盖半导体器件在使用或在操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”另外的元件“下面”或“之下”的元件将取向“在”所述另外的元件“上方”。因此，术语“在……下面”能涵盖上下两取向。半导体器件可以被另外取向(旋转90度或处于另外的取向)，且此处使用的空间关系描述语被相应地解释。
当在此使用时，诸如“……中的至少一个”的表述，当位于一列元素之后时，修饰整列元素，而不修饰列中的个别元素。例如，表述“a、b和c中的至少一个”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者a、b和c的全部。此处，当使用术语“相同”来比较两个或更多个元件的尺寸时，该术语可以涵盖“基本相同”的尺寸。
将理解，尽管术语第一、第二、第三、第四等可以在本文中用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开来。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。
还将理解，即使制造装置或结构的某个步骤或操作晚于另一步骤或操作被描述，该步骤或操作也可以早于所述另一步骤或操作执行，除非所述另一步骤或操作被描述为在该步骤或操作之前执行。
在此参照作为实施方式(和中间结构)的示意图的截面图描述许多实施方式。因此，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预料到。因此，实施方式不应解释为限于此处示出的区域的特定形状，而是将包括例如由制造导致的形状上的偏差。例如，被示出为矩形的注入区在其边缘处通常将具有圆化或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区和通过其进行注入的表面之间的区域中的一些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状并且不旨在限制本发明构思的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。
为了简洁起见，包括纳米片晶体管的半导体器件的常规元件、结构或层可以或可以不在本文中详细描述。例如，在半导体器件的层或结构上或中形成的蚀刻停止层或阻挡金属图案在此可以被省略。
在下文中，将理解，术语“晶体管”可以指代包括沟道结构、通过沟道结构连接的源极/漏极区和形成在衬底上的栅极结构的半导体器件。
图1A和图1B示出了根据一实施方式的将形成包括下堆叠纳米片晶体管和上堆叠纳米片晶体管的多堆叠半导体器件的多堆叠纳米片结构的沟道宽度视图和沟道长度视图。
参照图1A和图1B，根据一实施方式的多堆叠纳米片结构10由衬底105上的下纳米片堆叠10L和下纳米片堆叠10L上的上纳米片堆叠10U形成，隔离结构10I在下纳米片堆叠10L和上纳米片堆叠10U之间。
下纳米片堆叠10L和上纳米片堆叠10U中的每个可以包括多个半导体纳米片层(下文中称为“纳米片层”)，其包括多个牺牲层和沟道层，如下所述。例如，下纳米片堆叠10L可以包括在衬底105上沿D3方向交替堆叠的三(3)个下牺牲层110S和两(2)个下沟道层110C，并且上纳米片堆叠10U可以包括在下纳米片堆叠10L上沿D3方向交替堆叠的三(3)个上牺牲层120S和三(3)个上沟道层120C，隔离结构10I位于其间。这里将理解，D3方向垂直于作为沟道宽度方向的D1方向，并且作为沟道长度方向的D2方向也垂直于D1方向。
下沟道层110C和上沟道层120C可以分别称为下沟道结构和上沟道结构，因为这些层将分别成为下沟道和上沟道，用于在由多堆叠纳米片结构10形成的多堆叠半导体器件的下堆叠纳米片晶体管和上堆叠纳米片晶体管中的电流流动。此外，下牺牲层1120S和上牺牲层120S这样称呼是因为，在本实施方式的多堆叠半导体器件的制造过程中，与沟道层不同，这些层将被去除并由栅极结构替代。
衬底105可以是硅(Si)衬底，尽管它可以包括其他材料，诸如硅锗(SiGe)、硅碳化物(SiC)，但不限于此。牺牲层110S和120S的每个可以包括硅-锗(SiGe)，并且沟道层110C和120C的每个可以包括硅(Si)。隔离结构10I可以是SiGe层。牺牲SiGe层110S和120S的每个中的Ge浓度可以设定为例如25％，而隔离结构10I中的Ge浓度可以设定为例如50％，但不限于此。
根据一实施方式，多堆叠纳米片结构10具有台阶形状，因为上纳米片堆叠10U在D1方向上具有比下纳米片堆叠10L小的宽度。因此，下牺牲层110S和下沟道层110C中的每个的宽度W1可以大于上牺牲层120S和上沟道层120C中的每个的宽度W2，如图1A所示。因此，当多堆叠纳米片结构10完成为多堆叠半导体器件时，由上沟道层120C形成的上沟道结构也可以具有比由下沟道层110C形成的下沟道结构的沟道宽度(也就是宽度W1)小的沟道宽度(也就是宽度W2)。例如，宽度W1可以是约45nm或更小，宽度W2可以是约25nm或更小，但不限于此。然而，根据一实施方式，当多堆叠纳米片结构20完成为多堆叠半导体器件时，下沟道结构和上沟道结构在它们各自的源极/漏极区之间在D2方向上可以具有相同的长度，其可以是约21nm或更小。该长度将成为多堆叠半导体器件的沟道长度。
将由多堆叠纳米片结构10完成的多堆叠半导体器件可以在下沟道结构和上沟道结构之间具有这种沟道宽度差异，以使下源极/漏极区接触结构(未示出)(其从多堆叠半导体器件上方的后段(BEOL)结构(未示出)向下延伸)能够落在将形成在下沟道结构(参见图14B)的一端的下源极/漏极区(未显示)的顶表面上。或者，当下沟道结构和上沟道结构具有相等的沟道宽度时，分别形成在下沟道结构的两端和上沟道结构的两端的下源极/漏极区和上源极/漏极区(未示出)可以具有相同的宽度，下源极/漏极区接触结构可能需要弯曲并连接到下源极/漏极区的侧表面，其制造过程更加复杂和困难，并且容易出错。
相比之下，上纳米片堆叠10U可以具有比下纳米片堆叠10L更大数量的沟道层。例如，上沟道层120C的数量是三(3)而下沟道层110C的数量是二(2)，但是这些数量不限于此。因此，尽管由于上述原因在D1方向上的宽度在上纳米片堆叠10U和下纳米片堆叠10L之间存在差异，但将要由多堆叠纳米片结构10形成的多堆叠半导体器件中的下堆叠纳米片晶体管和上堆叠纳米片晶体管可以具有不同数量的沟道层，使得多堆叠半导体器件可以在下堆叠纳米片晶体管和上堆叠纳米片晶体管之间具有基本相等的有效沟道宽度(Weff)。然而，本公开可以不限于此，并且根据实施方式，考虑到分别穿过下沟道层110C和上沟道层120C的空穴和电子的迁移率，多堆叠半导体器件的下堆叠纳米片晶体管和上堆叠纳米片晶体管取决于将要由多堆叠纳米片结构10形成的多堆叠半导体器件的类型而可以具有或可以不具有基本上相等的有效沟道宽度。
同时，根据一实施方式，下沟道层110C和上沟道层120C可以各自具有相同的厚度T1，其可以为约7nm，下牺牲层110S和上牺牲层120S可以各自具有相同的厚度T2，其可以为约8nm。下牺牲层110S和上牺牲层120S具有相等厚度表示当多堆叠纳米片结构10完成为多堆叠半导体器件时，分别替代下牺牲层110S和上牺牲层120S的下栅极结构和上栅极结构可以分别在下沟道层110C和上沟道层120C之间具有相同的厚度T2。
根据一实施方式，图1中所示的下纳米片堆叠10L和上纳米片堆叠10U可以通过按以下顺序外延生长和/或沉积纳米片层一层然后生长和/或沉积下一层来形成：下牺牲层110S、下沟道层110C、下牺牲层110S、下沟道层110C、下牺牲层110S、隔离结构10I、上牺牲层120S、上沟道层120C、上牺牲层120S、上沟道层120C、上牺牲层120S和上沟道层120C。外延生长/沉积工艺可以通过以下来执行：例如，通过调节气体暴露时间来施加含硅气体和/或含锗气体以在衬底105上生长和沉积每个纳米片层，使得可以实现纳米片层的期望厚度。该外延工艺可以持续到形成期望数量的沟道层和牺牲层为止。然而，上述纳米片层110S、110C、10I、120S及120C的示例数量并不限制本公开。此外，根据一实施方式，即使上纳米片堆叠10U具有相同数量(即三(3)个)纳米片层用于上牺牲层120S和上沟道层120C，也可以在最上面的牺牲层120C上外延生长另一牺牲层，使得上纳米片堆叠10U可以具有三(3)个上沟道层120C和四(4)个牺牲层120S。同样，下纳米片堆叠10L和上纳米片堆叠10U中的纳米片层的数量不限于以上示例，只要具有比下纳米片堆叠10L小的宽度的上纳米片堆叠10U具有比下纳米片堆叠10L大的数量的纳米片层。
在以上述方式形成纳米片层110S、110C、10I、120S和120C之后，可以在其上执行光刻和蚀刻操作以获得图1A和图1B所示的多堆叠纳米片结构10，如稍后将参照图6A-图6B至图14A-图14B所述。
根据实施方式，在由图1A和图1B的多堆叠纳米片结构10形成的多堆叠半导体器件中，包括下沟道层110C的下堆叠晶体管可以形成p型金属氧化物半导体场效应晶体管(PMOS)和n型金属氧化物半导体场效应晶体管(NMOS)中的一个，包括上沟道层120C的上堆叠晶体管可以形成PMOS和NMOS中的另一个。因此，根据一实施方式，多堆叠半导体器件可以是互补金属氧化物半导体(CMOS)器件。例如，下堆叠晶体管可以是NMOS并且上堆叠晶体管可以是PMOS。然而，作为另一示例，下堆叠晶体管可以是PMOS并且上堆叠晶体管可以是NMOS。根据实施方式，根据设计，下堆叠晶体管和上堆叠晶体管可以是多堆叠半导体器件中的PMOS或NMOS。
在多堆叠纳米片结构10的上述实施方式中，下沟道层110C和上沟道层120C的每个可以具有相同的厚度T1，并且下牺牲层110S和上牺牲层120S的每个可以具有相同的厚度T2。因此，基于多堆叠纳米片结构10的多堆叠半导体器件可以具有拥有相同厚度T1的下沟道层110C和上沟道层120C，以及在它们的分别位于下沟道层110C之间和上沟道层120C之间的部分处具有相同厚度T2的下栅极结构和上栅极结构。
然而，为了提高器件性能并降低由多堆叠纳米片结构10形成的多堆叠半导体器件的制造复杂性，考虑到穿过沟道层110C和120C的空穴和电子的迁移率以及在多堆叠半导体器件中发生的短沟道效应，可以不同地设定这些沟道层和栅极结构厚度。
随着纳米片晶体管中沟道层的厚度增加，空穴和电子的迁移率增加，并且包括接触电容的短沟道效应也在沟道层以及由沟道层连接的源极/漏极区周围增加。例如，图5A和图5B中所示的曲线图示出了NMOS的沟道结构和PMOS的沟道结构中根据纳米片晶体管的沟道层的厚度的迁移率变化。因此，可以调整纳米片晶体管的沟道结构中的沟道层的厚度以及沟道结构的多个沟道层之间的栅极结构的部分的厚度，以实现纳米片晶体管的最佳性能。在调整沟道层厚度和沟道层之间的栅极结构厚度时，也可以在制造多堆叠半导体器件时考虑纳米片晶体管的整个尺寸，因为包括多堆叠半导体器件的集成电路中的器件密度也是半导体工业领域的设计因素。
图2至图4示出了根据实施方式的多堆叠纳米片结构的沟道宽度视图，每个多堆叠纳米片结构将形成包括下堆叠纳米片晶体管和上堆叠纳米片晶体管的多堆叠半导体器件。在下面，图2-图4中所示的每个多堆叠纳米片结构的沟道长度视图(诸如图1B)没有单独提供，因为它们的沟道长度视图将与多堆叠纳米片结构10的沟道长度视图(即图1B)相同或相似，仅除了沟道层和牺牲层的厚度之外，这将在图2-图4的沟道宽度视图中充分显示。
参照图2，多堆叠纳米片结构20可以由衬底205上的下纳米片堆叠20L和在下纳米片堆叠20L上的上纳米片堆叠20U形成，其间具有隔离结构20I。
多堆叠纳米片结构20也可以具有如图1A和图1B所示的多堆叠纳米片结构10的台阶形状，从而为了与上述多堆叠纳米片结构10相同的目的，上纳米片堆叠20U的宽度可以小于下纳米片堆叠20L的宽度。因此，本文省略其重复描述。此外，像在多堆叠纳米片结构10中一样，下纳米片堆叠20L可以包括两(2)个下沟道层210C和三(3)个下牺牲层210S，并且上纳米片堆叠20U可以包括三(3)个上沟道层220C和三(3)个上牺牲层220S。同样，下纳米片堆叠20L和上纳米片堆叠20U中的纳米片层的这些数量可以不限于此，只要上纳米片堆叠20U可以具有比下纳米片堆叠20L更多数量的沟道层。形成多堆叠纳米片结构20的每个元件的材料可以与图1A和图1B所示的多堆叠纳米片结构10的材料相同或相似，因此这里省略其重复描述。
然而，根据实施方式，与多堆叠纳米片结构10不同，每个上沟道层220C的厚度可以不同于每个下沟道层210C的厚度，并且每个上牺牲层220S的厚度可以不同于每个下牺牲层210S的厚度，如下所述。
在多堆叠纳米片结构20中，可以提供下纳米片堆叠20L以在将要由多堆叠纳米片结构20形成的多堆叠半导体器件中形成PMOS的下沟道和栅极结构，并且可以提供上纳米片堆叠20U以形成多堆叠半导体器件中的NMOS的上沟道和栅极结构。
根据一实施方式，每个下沟道层210C可以具有不同于每个上沟道层220C的厚度T4的厚度T3，并且每个下牺牲层210S可以具有不同于每个上牺牲层220S的厚度T6的厚度T5，如图2所示。相比之下，每个下沟道层210C的厚度T3可以等于每个下牺牲层210S的厚度T5，并且每个上沟道层220C的厚度T4可以等于每个上牺牲层220S的厚度T6。
根据一实施方式，提供为形成NMOS沟道结构的每个下沟道层210C的厚度T3可以为约4-5nm，而提供为形成PMOS沟道结构的每个上沟道层220C的厚度T4可以为约6-7nm。根据一实施方式，将被多堆叠半导体器件中的NMOS的下栅极结构的一部分替代的每个下牺牲层210S的厚度T5可以是约4-5nm，而将被多堆叠半导体器件中的PMOS的上栅极结构的一部分替代的每个上牺牲层220S的厚度T6可以是约6-7nm。
如上所述，可以提供多堆叠纳米片结构20的上述尺寸，以实现基于多堆叠纳米片结构20的多堆叠半导体器件在载流子迁移率和短沟道效应方面的最佳性能。此外，由于沟道层210C、220C和牺牲层210S、220S具有比图1A和图1B中所示的实施方式的厚度小的厚度，器件密度也可以相对提高。
参照图3，多堆叠纳米片结构30可以由衬底305上的下纳米片堆叠30L和下纳米片堆叠30L上的上纳米片堆叠30U形成，隔离结构30I位于其间。
多堆叠纳米片结构30也可以具有如图2中所示的多堆叠纳米片结构20的台阶形状，从而为了与上述多堆叠纳米片结构10相同的目的，上纳米片堆叠30U的宽度可以小于下纳米片堆叠30L的宽度。因此，在此省略其重复描述。此外，像在多堆叠纳米片结构10中一样，下纳米片堆叠30L可以包括两(2)个下沟道层310C和三(3)个下牺牲层310S，并且上纳米片堆叠30U可以包括三(3)个上沟道层320C和三(3)个上牺牲层320S。同样，下纳米片堆叠30L和上纳米片堆叠30U中的纳米片层的这些数量可以不限于此，只要上纳米片堆叠30U可以具有比下纳米片堆叠30L更多数量的沟道层。形成多堆叠纳米片结构30的每个元件的材料可以与图2中所示的多堆叠纳米片结构20的材料相同或相似，因此在此省略其重复描述。
根据实施方式，像在多堆叠纳米片结构20中一样，多堆叠纳米片结构30中的每个上沟道层320C的厚度可以不同于每个下沟道层310C的厚度，并且每个上牺牲层320S的厚度可以不同于每个下牺牲层310S的厚度，如下所述。
在多堆叠纳米片结构30中，可以提供下纳米片堆叠30L以在将要由多堆叠纳米片结构30形成的多堆叠半导体器件中形成PMOS的下沟道和栅极结构，并且可以提供上纳米片堆叠30U以形成多堆叠半导体器件中的NMOS纳米片晶体管的上沟道和栅极结构。这可以是与图2中所示的多堆叠纳米片结构20的结构相反的CMOS结构。
根据一实施方式，每个下沟道层310C可以具有不同于每个上沟道层320C的厚度T8的厚度T7，并且每个下牺牲层310S可以具有不同于每个上牺牲层320S的厚度T10的厚度T9，如图3所示。相比之下，每个下沟道层310C的厚度T7可以等于每个下牺牲层310S的厚度T9，并且每个上沟道层320C的厚度T8可以等于每个上牺牲层320S的厚度T10。
根据一实施方式，提供为形成PMOS沟道结构的每个下沟道层310C的厚度T7可以是约6-7nm，而提供为形成NMOS沟道结构的每个上沟道层320C的厚度T8可以为约4-5nm。根据一实施方式，将被多堆叠半导体器件中的PMOS的下栅极结构的一部分替代的每个下牺牲层310S的厚度T9可以为约6-7nm，而将被多堆叠半导体器件中的NMOS的上栅极结构的一部分替代的每个上牺牲层320S的厚度T10也可以是约4-5nm。
如上所述，还可以提供多堆叠纳米片结构30的上述尺寸以实现基于多堆叠纳米片结构30的多堆叠半导体器件在载流子迁移率和短沟道效应方面的最优性能。此外，由于沟道层310C、320C和牺牲层310S、320S具有比图1A和图1B中所示的实施方式的厚度小的厚度，器件密度也可以相对提高。
参照图4，多堆叠纳米片结构40可以由衬底405上的下纳米片堆叠40L和在下纳米片堆叠40L上的上纳米片堆叠40U形成，其间具有隔离结构40I。
多堆叠纳米片结构40也可以具有如图2中所示的多堆叠纳米片结构20的台阶形状，从而为了与上述多堆叠纳米片结构20相同的目的，上纳米片堆叠20U的宽度可以小于下纳米片堆叠20L的宽度。因此，在此省略其重复描述。此外，像在多堆叠纳米片结构20中一样，下纳米片堆叠40L可以包括两(2)个下沟道层410C和三(3)个下牺牲层410S，并且上纳米片堆叠40U可以包括三(3)个上沟道层420C和三(3)个上牺牲层420S。同样，下纳米片堆叠40L和上纳米片堆叠40U中的纳米片层的这些数量可以不限于此，只要上纳米片堆叠40U可以具有比下纳米片堆叠40L更多数量的沟道层。形成多堆叠纳米片结构40的每个元件的材料可以与图2中所示的多堆叠纳米片结构20的材料相同或相似，因此在此省略其重复描述。
根据一实施方式，像在多堆叠纳米片结构20中一样，多堆叠纳米片结构40中的每个上沟道层420C的厚度可以不同于每个下沟道层410C的厚度。然而，根据一实施方式，与多堆叠纳米片结构20中不同但与多堆叠纳米片结构10中相同地，每个上牺牲层420S的厚度可以等于每个下牺牲层410S的厚度，如下所述。
在多堆叠纳米片结构40中，可以提供下纳米片堆叠30L以在将要由多堆叠纳米片结构40形成的多堆叠半导体器件中形成NMOS纳米片晶体管的下沟道和栅极结构，并且可以提供上纳米片堆叠40U以在多堆叠半导体器件中形成PMOS的上沟道和栅极结构。
根据一实施方式，每个下沟道层410C可以具有不同于每个上沟道层420C的厚度T12的厚度T11，但是每个下牺牲层可以具有厚度T13，其等于每个上牺牲层420S的厚度T14，如图4中所示。
根据一实施方式，提供为形成NMOS沟道结构的每个下沟道层410C的厚度T11可以是约4-5nm，而提供为形成PMOS沟道结构的每个上沟道层420C的厚度T12可以是约6-7nm。根据一实施方式，将被多堆叠半导体器件中的NMOS的下栅极结构的一部分替代的每个下牺牲层410S的厚度T13可以为约8nm，而将被多堆叠半导体器件中的PMOS的上栅极结构的一部分替代的每个上牺牲层420S的厚度T14也可以是约8nm。
如上所述，还提供多堆叠纳米片结构40的上述尺寸以实现基于多堆叠纳米片结构40的多堆叠半导体器件在载流子迁移率和短沟道效应方面的最佳性能。此外，由于沟道层410C、420C和牺牲层410S、420S具有比图1中所示的实施方式的厚度小的厚度，因此器件密度也可以相对提高。此外，在多堆叠纳米片结构40中，牺牲层410S、420A的厚度T13、T14大于沟道层410C、420C的厚度T11、T12，因此，形成替代牺牲层410S、420S的栅极结构可以提供比多堆叠纳米片结构10、20和30中大的工艺余量。
在以上参照图2至图4描述的实施方式中，各个多堆叠纳米片结构20-40具有跨过下堆叠和上堆叠具有不同或调整的厚度的沟道层和牺牲层，使得将要由多堆叠纳米片结构20-40形成的多堆叠半导体器件与将要由多堆叠纳米片结构10形成的多堆叠半导体器件相比可以具有更好的性能。这里，所有多堆叠纳米片结构10-40可以具有跨过下堆叠和上堆叠不同的沟道宽度，如图1A-图1B至图4中所示。然而，沟道层和牺牲层的这种厚度差异化和调整也可以适用于跨过下堆叠和上堆叠具有相同宽度的多堆叠纳米片结构，尽管将要由该多堆叠纳米片结构形成的多堆叠半导体器件可能难以形成如上所述的源极/漏极区接触结构。
在下面的描述中，提供了一种制造基于诸如多堆叠纳米片结构10至40的多堆叠纳米片结构的多堆叠半导体器件的方法。
图6A-图6B至图14A-图14B示出了根据一实施方式的制造多堆叠半导体器件的方法，该多堆叠半导体器件在多堆叠半导体器件中的下堆叠纳米片晶体管和上堆叠纳米片晶体管之间具有不同的沟道尺寸和栅极结构尺寸。
将理解，由于从图2至图4中所示的多堆叠纳米片结构20至40中的每个制造多堆叠半导体器件的方法可以彼此相似，下文描述的方法基于图2的多堆叠纳米片结构20。
图6A示出了根据一实施方式的多堆叠纳米片结构和形成在其上的多个虚设栅极结构的沟道宽度截面图。图6B示出了根据一实施方式的沿图6A中所示的线I-I'截取的图6A的多堆叠纳米片结构的沟道长度截面图。
参照图6A和图6B，虚设栅极结构130可以形成为横跨D1方向(其是沟道宽度方向)围绕图2的多堆叠纳米片结构20。此外，可以在虚设栅极结构130的顶表面上形成硬掩模图案140，并且可以在虚设栅极结构130的侧表面上形成栅极间隔物150。
图6B示出了可在多堆叠纳米片结构20上的虚设栅极结构130的侧面处形成两个额外的虚设栅极结构。这两个虚设栅极结构在那里仅以部分结构的形式示出以指示期望数量的虚设栅极结构可以形成为在D2方向上围绕多堆叠纳米片结构20，并且可以在其下方形成相应的下沟道结构和相应的上沟道结构。
在后续步骤中，虚设栅极结构130、硬掩模图案140和栅极间隔物150可以用作掩模结构以将多堆叠纳米片结构20划分为多个多堆叠纳米片结构，并形成由多堆叠纳米片结构20制造的多堆叠半导体器件的下纳米片晶体管和上纳米片晶体管的内间隔物。
硬掩模图案140可以用于从沉积在图2的多堆叠纳米片结构20的整个顶表面上的虚设栅极材料(未示出)获得图6A和图6B中所示的虚设栅极结构130。虚设栅极结构130可以包括非晶硅或非晶碳，但不限于此，硬掩模图案140可以包括硅氮化物(例如SiN)、二氧化硅(例如SiO2)或硅碳化物(SiC)，不限于此。基于硬掩模图案140，可以通过例如光刻和各向异性蚀刻来形成虚设栅极结构130，但不限于此。栅极间隔物150可以包括诸如硅氮化物、硅碳氮化物或硅氧碳氮化物的材料，但不限于此，并且可以通过例如侧壁图像转移(SIT)工艺和诸如反应离子蚀刻(RIE)的干法蚀刻形成在虚设栅极结构130的侧表面上，但不限于此。
图7示出了根据一实施方式的多堆叠纳米片结构的沟道长度截面图，该多堆叠纳米片结构基于虚设栅极结构被分成多个多堆叠纳米片结构，在虚设栅极结构的侧表面和顶表面上具有栅极间隔物和硬掩模图案。
参照图7，图6A和图6B的多堆叠纳米片结构20可以被分成在衬底205上的多个多堆叠纳米片结构70A至70C。这些多堆叠纳米片结构可以通过利用在虚设栅极结构130的侧表面和顶表面上的相应硬掩模图案140和栅极间隔物150从多堆叠纳米片结构20的暴露在虚设栅极结构130之间的顶表面TS蚀刻多堆叠纳米片结构20来获得。例如，反应离子蚀刻(RIE)可以使用其上具有相应硬掩模图案140和栅极间隔物150的虚设栅极结构130作为用于蚀刻操作的掩模结构从多堆叠纳米片结构20的暴露的顶表面TS向下执行到衬底105。
通过该蚀刻操作，可以获得向上暴露衬底205的顶表面的两个沟槽T1和T2。尽管未示出，当在形成图2的多堆叠纳米片结构20时在衬底105的顶表面上形成特定隔离层时，该隔离层的顶表面而不是衬底205的顶表面可以通过沟槽T1和T2暴露。
在沟槽T1和T2中，多堆叠纳米片结构70A至70C中的每个可以暴露从图2的多堆叠纳米片结构20中包括的下纳米片堆叠20L和上纳米片堆叠20U以及位于其间的隔离结构20I获得的对应的下沟道结构和对应的上沟道结构以及位于其间的隔离结构的侧表面。换句话说，沟槽T1和T2可以暴露每个下纳米片堆叠20L中的下沟道层210C和下牺牲层210S的侧表面、隔离结构20I的侧表面以及每个上纳米片堆叠20U中的上沟道层220C和上牺牲层220S的侧表面。
图8示出了根据一实施方式的多个多堆叠纳米片结构的沟道长度截面图，其中隔离结构被去除以用于形成隔离层，并且栅极间隔物下方的牺牲层的侧部被去除以用于形成内间隔物。
参照图8，可以在多堆叠纳米片结构70A至70C的侧表面和隔离结构20I上执行选择性蚀刻操作。这些蚀刻操作可以拉回或蚀刻掉位于多堆叠纳米片结构70A至70C中的每个的栅极间隔物150下方的牺牲层210S和220S的侧部和隔离结构20I。例如，使用例如氯化氢的各向同性蚀刻操作、湿法化学蚀刻和/或干法等离子体蚀刻可以用于这些选择性蚀刻操作。
通过选择性蚀刻操作，可以去除隔离结构20I，并且可以去除位于栅极间隔物150下方的牺牲层210S和220S的每个的侧部。因此，可以在下纳米片堆叠20L和上纳米片堆叠20U之间形成空隙V，并且可以在沟槽T1和T2中的牺牲层210S和220S的侧面形成相应的空腔(或凹槽)160，如图8所示。如后续步骤所述，可以提供空隙V和这些空腔160用于形成隔离层和内间隔物。
由于在该步骤中形成空腔160的选择性蚀刻操作，牺牲层210S和220S中的每个的长度可以在D2方向(也就是，沟道长度方向)上减少栅极间隔物150的宽度。
图9示出了根据一实施方式的多个多堆叠纳米片结构的沟道长度截面图，在每个多堆叠纳米片结构中形成有隔离层和内间隔物。
参照图9，可以用隔离层20I'填充在先前步骤中获得的空隙V，并且可以用内间隔物材料填充图8的多堆叠纳米片结构70A至70C中形成的空腔160以在其中形成内间隔物165。隔离层20I'可以由例如硅氮化物形成，但不限于此。内间隔物材料可以包括一种或更多种材料，包括硅氮化物、硅氧化物、硅氮氧化物、硅氧碳化物、硅硼碳氮化物、硅氧碳氮化物和/或硅碳化物，但不限于此。可以通过例如原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或其组合在空隙V中沉积一种或更多种材料(例如，硅氮化物)以形成隔离层20I')，接着进行各向同性湿法化学蚀刻或干法蚀刻(但不限于此)以去除不垂直位于栅极间隔物150和上沟道层220C下方的(多种)内间隔物材料。此外，可以通过例如ALD、PEALD、CVD、PECVD或其组合将(多种)内间隔物材料共形地沉积在空腔160上以形成内间隔物165，然后进行各向同性湿法化学蚀刻或干法蚀刻(但不限于此)以去除不垂直位于栅极间隔物150、沟道层210C和220C下方的(多种)内间隔物材料。
每个内间隔物165可以具有与相应的牺牲层110S、120S或牺牲隔离层115S的厚度基本上相等的厚度。
由于这些沉积和随后的蚀刻操作，在沟槽T1和T2中暴露的隔离层20I'、内间隔物165、沟道层210C和220C的侧表面可以都垂直共面，如图9中所示。
图10示出了根据一实施方式的多个多堆叠纳米片结构的沟道长度截面图，其中源极/漏极区形成在下沟道结构和上沟道结构中的每个的两端。
如图10所示，下源极/漏极区170S、170D和上源极/漏极区180S、180D分别形成在图9的多堆叠纳米片结构70A至70C的下纳米片堆叠20L的两端和上纳米片堆叠20U的两端。这里，纳米片堆叠20L和20U的两端指的是每个纳米片堆叠在沟道长度方向(也就是，D2方向)上的两个相反端。
例如，下源极/漏极区170S可以从图9的衬底205和多堆叠纳米片结构70A和70B的下沟道层210C外延生长，下源极/漏极区170D可以从图9的衬底205和多堆叠纳米片结构70B和70C的下沟道层210C外延生长。以类似的方式，上源极/漏极区180S可以从多堆叠纳米片结构70A和70B的上沟道层220C外延生长，并且上源极/漏极区180D可以从多堆叠纳米片结构70B和70C的上沟道层220C外延生长。因此，下源极/漏极区170S、170D和上源极/漏极区180S、180D可以包括与沟道层210C和220C中所包括的材料类似的(多种)材料。例如，这些源极/漏极区的(多种)材料可以是Si或SiGe，但不限于此。
下源极/漏极区170S和170D可以掺有一种或更多种n型掺杂剂，诸如砷或磷，并且上源极/漏极区180S和180D可以掺有一种或更多种p型掺杂剂，诸如硼，但不限于此，使得下纳米片堆叠20L和上纳米片堆叠20U可以分别形成PMOS和NMOS。
由于源极/漏极区170S、170D、180S和180D由沟道层210C和220C形成，所以这些源极/漏极区可以分别连接到沟道层210C和220C。然而，这些源极/漏极区可以通过内间隔物165与牺牲层210S和220S隔离。
根据一实施方式，源极区170S、180S和漏极区170D、180D之间的包括沟道层210C和220C的沟道结构的长度L1可以小于由多堆叠纳米片结构10形成的多堆叠半导体器件的相应沟道结构的长度。由于多堆叠纳米片结构20的沟道层210C、220C和牺牲层210S、220S的厚度小于多堆叠纳米片结构10的沟道层110C、120C和牺牲层110S、120S的厚度，可以实现该长度增益。至少出于同样的原因，由多堆叠纳米片结构30和40中的每个形成的多堆叠半导体器件的沟道结构的长度也可以小于由多堆叠纳米片结构10形成的多堆叠半导体器件的沟道结构的长度。例如，由多堆叠纳米片结构20至40中的每个形成的每个多堆叠半导体器件的长度(包括长度L1)可以小于21nm，而由多堆叠纳米片结构10形成的多堆叠半导体器件的长度可以是约21nm。
图11示出了根据一实施方式的由其中形成有源极/漏极区和层间电介质(ILD)结构的多个多堆叠纳米片结构形成的多堆叠半导体器件的沟道长度截面图。
ILD材料可以沉积在多堆叠纳米片结构70A至70C上，其中形成源极/漏极区170S、170D、180S和180D，至少将这些源极/漏极区彼此隔离或与其他电路元件隔离。沉积的ILD材料可以被平坦化，使得其顶表面可以与硬掩模图案140和栅极间隔物150的顶表面共面，从而形成具有ILD结构190的多堆叠半导体器件100，如图11中所示。
用于形成ILD结构190的ILD材料可以包括硅氧化物，但不限于此。
图12示出了根据一实施方式的多堆叠半导体器件的沟道长度截面图，其中去除了其上具有硬掩模图案的虚设栅极结构、牺牲层和与牺牲层具有相同材料的牺牲隔离层以释放多堆叠半导体器件中的沟道层。
根据一实施方式，参照图12，硬掩模图案140可以从图11的多堆叠半导体器件70剥离掉，虚设栅极结构130可以与牺牲层210S和220S一起被去除。该步骤中的去除操作可以包括各向同性和/或各向异性反应离子蚀刻(RIE)、湿法蚀刻和/或化学氧化物去除(COR)工艺，但不限于此。因此，在图12中所示的多堆叠半导体器件200中，沟道层210C和220C可以从图11的多堆叠半导体器件100中分别围绕沟道层210C和220C的牺牲层210S和220S释放。通过该沟道释放操作，沟道层210C和220C可以通过在后续步骤中将要形成栅极结构的开放空间暴露。
图13A示出了根据一实施方式的其中栅极结构形成在沟道层上以围绕沟道层的多堆叠半导体器件的沟道长度截面图。图13B示出了根据一实施方式的沿图13A中所示的线I-I'截取的图13A的多堆叠半导体器件的沟道宽度截面图。
参照图13A和图13B，可以获得多堆叠半导体器件300，其中在如图12所示去除虚设栅极结构130和牺牲层210S、220S的空间中填充下栅极结构200L和上栅极结构200U。由于下栅极结构200L和上栅极结构200U替代了图11中所示的多堆叠半导体器件100中的虚设栅极结构130和牺牲层210S、220S，它们可以被称为替代金属栅极(RMG)。
下栅极结构200L可以包括栅极电介质层210和下栅极金属图案220L，上栅极结构200U可以包括相同的栅极电介质层210和上栅极金属图案220U。
栅极电介质层210可以包括由硅氧化物和/或硅氮氧化物形成的界面层(但不限于此)以及由铪氧化物、铪硅酸盐、铪氮氧化物、铪硅氮氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅酸盐、锆氮氧化物、锆硅氮氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、钽氧化物和/或铅钪钽氧化物形成的高k层，但不限于此。
下栅极金属图案220L和上栅极金属图案220U中的每个可以包括功函数金属层和导体层。功函数金属层可以由钛(Ti)、钽(Ta)或其化合物形成，但不限于此，以调制多堆叠半导体器件300的下栅极结构200L和上栅极结构200U中的每个的期望阈值电压。由于由上纳米片堆叠20U形成的上堆叠纳米片晶体管将是NMOS，因此包括在上栅极金属图案220U中的功函数金属层可以由例如钛氮化物和钛碳化物的组合形成。相比之下，由下纳米片堆叠20L形成的下堆叠纳米片晶体管将是PMOS，包括在下栅极金属图案220L中的功函数金属层可以由例如钛氮化物形成而没有碳。
导体层可以由铜(Cu)、铝(Al)、钨(W)、钼(Mo)、钌(Ru)、钴(Co)或其化合物形成，但不限于此，以接收用于多堆叠半导体器件300或用于多堆叠半导体器件300到相邻电路的内部路由的输入电压。
通过如上所述形成下栅极结构200L和上栅极结构200U，多堆叠半导体器件300可以由下堆叠纳米片晶体管(其可以是PMOS)和上堆叠纳米片晶体管(其可以是NMOS)形成。
同时，由于与去除了上牺牲层220S的空间相比，去除了下牺牲层210S的空间的厚度更小，下栅极金属图案220L的形成在去除了下牺牲层210S的空间中的部分可以仅包括功函数金属层和导体层当中的功函数金属层。
图14A示出了根据一实施方式的多堆叠半导体器件，其中下源极/漏极区接触结构和上源极/漏极区接触结构分别连接到下源极/漏极区和上源极/漏极区。图14B示出了根据一实施方式的沿图14A中所示的线I-I'截取的图14A的多堆叠半导体器件的沟道宽度截面图。
参照图14A和图14B，上源极/漏极区接触结构180SC和180DC分别连接到上源极/漏极区180S和180D，下源极/漏极区接触结构170SC连接到图13A和图13B的多堆叠半导体器件300中的下源极/漏极区170S。尽管未示出，另一下源极/漏极区接触结构可以连接到下源极/漏极区170D。
源极/漏极区接触结构170SC、180SC和180DC可以通过干法蚀刻和/或湿法蚀刻(但不限于此)在多堆叠半导体器件300的ILD结构190上形成。源极/漏极区接触结构170SC、180SC和180DC可以包括导体金属，诸如铜(Cu)、钴(Co)、钨(W)、钌(Ru)或其组合，但不限于此。
图14B示出了上源极/漏极区180S的宽度小于下源极/漏极区170S的宽度。这是因为，如参照图1B和图13B所述，包括上沟道层220C的上沟道结构具有比包括下沟道层210C的下沟道结构小的沟道宽度，因此，上源极/漏极区180S从与下沟道结构(下源极/漏极区170S从其外延生长)相比更小的上沟道结构外延生长。
在上述实施方式中，分别由图1A-图1B至图4中所示的多堆叠纳米片结构10至40形成的多堆叠半导体器件中的每个可以形成不同极性类型(也就是，PMOS和NMOS)的下堆叠纳米片晶体管和上堆叠纳米片晶体管。此外，在上述实施方式中，PMOS在栅极结构、替代牺牲层和沟道层中的至少一个上具有比NMOS更大的厚度，以实现具有最佳性能的CMOS器件。然而，根据一实施方式，该厚度差异也可以应用于由在其上堆叠和下堆叠处具有不同栅极控制阈值电压的相同极性类型的纳米片晶体管形成的多堆叠半导体器件。
图15是示出根据一示例实施方式的包括具有改善的沟道结构和栅极结构的多堆叠半导体器件的电子设备的示意性框图。
参照图15，电子设备4000可以包括至少一个应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和缓冲RAM 4500。根据实施方式，电子设备4000可以是诸如智能手机或平板电脑的移动设备，但不限于此。
应用处理器4100可以控制电子设备4000的操作。通信模块4200被实现为执行与外部设备的无线或有线通信。显示/触摸模块4300被实现为显示由应用处理器4100处理的数据和/或通过触摸面板接收数据。存储装置4400被实现为存储用户数据。存储装置4400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪存(UFS)设备等。存储装置4400可以执行映射数据和用户数据的缓存，如上所述。
缓冲RAM 4500可以临时存储用于电子设备4000的处理操作的数据。例如，缓冲RAM4500可以是易失性存储器，诸如双数据速率(DDR)同步动态随机存取存储器(SDRAM)、低电源双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。
电子设备4000中的至少一个部件可以包括基于以上参照图1A-图1B至图14A和图14B描述的多堆叠纳米片结构10至40中的至少一个制造的多堆叠半导体器件。
前述内容是示例性实施方式的说明并且不应被解释为限制本公开。尽管已经描述了几个示例性实施方式，但是本领域技术人员将容易理解，在不实质上脱离本公开的情况下，可以对上述实施方式进行许多修改。

Claims (20)

1.一种多堆叠半导体器件，包括：
衬底；
下堆叠纳米片晶体管，包括被下栅极结构围绕的至少一个下沟道层，所述至少一个下沟道层连接下源极/漏极区；以及
上堆叠纳米片晶体管，形成在所述下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的至少一个上沟道层，所述至少一个上沟道层连接上源极/漏极区，
其中所述至少一个下沟道层中的一个与所述至少一个上沟道层中的一个具有不同的厚度。
2.如权利要求1所述的多堆叠半导体器件，其中所述至少一个下沟道层具有比所述至少一个上沟道层大的沟道宽度。
3.如权利要求2所述的多堆叠半导体器件，其中所述至少一个上沟道层具有比所述至少一个下沟道层大的厚度。
4.如权利要求3所述的多堆叠半导体器件，其中所述上堆叠纳米片晶体管是p型金属氧化物半导体场效应晶体管(PMOS)，所述下堆叠纳米片晶体管是n型金属氧化物半导体场效应晶体管(NMOS)。
5.如权利要求4所述的多堆叠半导体器件，其中所述至少一个下沟道层包括两个或更多个下沟道层，并且所述至少一个上沟道层包括两个或更多个上沟道层，以及
其中两个相邻的上沟道层之间的所述上栅极结构和两个相邻的下沟道层之间的所述下栅极结构具有不同的厚度。
6.如权利要求5所述的多堆叠半导体器件，其中所述两个相邻的上沟道层之间的所述上栅极结构具有比所述两个相邻的下沟道层之间的所述下栅极结构大的厚度。
7.如权利要求6所述的多堆叠半导体器件，其中所述两个相邻的上沟道层中的一个和所述两个相邻的上沟道层之间的所述上栅极结构具有相等的厚度。
8.如权利要求7所述的多堆叠半导体器件，其中所述两个相邻的下沟道层中的一个和所述两个相邻的下沟道层之间的所述下栅极结构具有相等的厚度。
9.如权利要求4所述的多堆叠半导体器件，其中所述至少一个下沟道层包括两个或更多个下沟道层，并且所述至少一个上沟道层包括两个或更多个上沟道层，以及
其中两个相邻的上沟道层之间的所述上栅极结构和两个相邻的下沟道层之间的所述下栅极结构具有相等的厚度，所述相等的厚度大于所述下沟道层的每个或所述上沟道层的每个的厚度。
10.如权利要求1所述的多堆叠半导体器件，其中所述至少一个下沟道层包括两个或更多个下沟道层，并且所述至少一个上沟道层包括两个或更多个上沟道层，以及
其中两个相邻的上沟道层之间的所述上栅极结构和两个相邻的下沟道层之间的所述下栅极结构具有不同的厚度。
11.如权利要求10所述的多堆叠半导体器件，其中所述两个相邻的上沟道层之间的所述上栅极结构具有比所述两个相邻的下沟道层之间的所述下栅极结构大的厚度。
12.如权利要求2所述的多堆叠半导体器件，所述至少一个下沟道层具有比所述至少一个上沟道层大的厚度。
13.如权利要求12所述的多堆叠半导体器件，其中所述上堆叠纳米片晶体管是n型金属氧化物半导体场效应晶体管(NMOS)，并且所述下堆叠纳米片晶体管是p型金属氧化物半导体场效应晶体管(PMOS)。
14.一种多堆叠半导体器件，包括：
衬底；
下堆叠纳米片晶体管，包括被下栅极结构围绕的两个或更多个下沟道层，所述下沟道层连接下源极/漏极区；以及
上堆叠纳米片晶体管，形成在所述下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的两个或更多个上沟道层，所述上沟道层连接上源极/漏极区，
其中两个相邻的上沟道层之间的所述上栅极结构和两个相邻的下沟道层之间的所述下栅极结构具有不同的厚度。
15.如权利要求14所述的多堆叠半导体器件，其中所述两个相邻的上沟道层之间的所述上栅极结构具有比所述两个相邻的下沟道层之间的所述下栅极结构大的厚度。
16.如权利要求14所述的多堆叠半导体器件，其中所述下沟道层中的一个和所述上沟道层中的一个具有不同的厚度。
17.如权利要求16所述的多堆叠半导体器件，其中所述两个相邻的上沟道层之间的所述上栅极结构具有比所述两个相邻的下沟道层之间的所述下栅极结构大的厚度。
18.如权利要求17所述的多堆叠半导体器件，其中所述上沟道层中的所述一个具有比所述下沟道层中的所述一个大的厚度。
19.如权利要求18所述的多堆叠半导体器件，其中所述下沟道层中的所述一个具有比所述上沟道层中的所述一个大的沟道宽度。
20.如权利要求19所述的多堆叠半导体器件，其中所述上堆叠纳米片晶体管是p型金属氧化物半导体场效应晶体管(PMOS)，并且所述下堆叠纳米片晶体管是n型金属氧化物半导体场效应晶体管(NMOS)。
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