CN116960124A - 多堆叠半导体器件及其制造方法 - Google Patents

多堆叠半导体器件及其制造方法 Download PDF

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Abstract

提供了一种多堆叠半导体器件及其制造方法，该多堆叠半导体器件包括：下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及上纳米片晶体管，堆叠在下纳米片晶体管上并包括被栅极结构围绕的多个上沟道层，其中下沟道层具有比上沟道层小的沟道间隔。

Description

多堆叠半导体器件及其制造方法
技术领域
根据实施方式的装置和方法涉及三维堆叠(3D堆叠)的半导体器件或多堆叠半导体器件，其中下纳米片晶体管和上纳米片晶体管具有不同的沟道层间隔。
背景技术
对具有高器件密度的集成电路的不断增长的需求已经引入了三维(3D)多堆叠半导体器件，其中垂直堆叠两个或更多个场效应晶体管，诸如纳米片晶体管。纳米片晶体管的特征在于垂直堆叠在衬底上的一个或更多个纳米片沟道层以及围绕纳米片沟道层的栅极结构。因此，纳米片晶体管被称为全环绕栅极(GAA)晶体管、多桥沟道场效应晶体管(MBCFET)。
在包括两个垂直堆叠的纳米片晶体管的多堆叠半导体器件中，每个纳米片晶体管的一个或更多个纳米片沟道层用作纳米片晶体管的沟道结构，并且这些沟道层被栅极结构围绕。在多堆叠半导体器件中，对于在下堆叠处的下纳米片晶体管和在上堆叠处的上纳米片晶体管中的每个，栅极结构可以包括栅极电介质层、功函数金属层和栅电极图案。
当需要区分下纳米片晶体管和上纳米片晶体管之间的栅极结构时，可以为两个纳米片晶体管不同地形成功函数金属层。例如，当多堆叠半导体器件要形成包括相反极性的场效应晶体管(FET)(即，p型下纳米片晶体管和n型下纳米片晶体管)的互补金属氧化物晶体管(CMOS)器件时，下纳米片晶体管的栅极结构的功函数金属层(即，下栅极结构的下功函数金属层)和上纳米片晶体管的栅极结构的功函数金属层(即，上栅极结构的上功函数金属层)可以形成为包括不同的材料和/或具有不同的尺寸。因此，下栅极结构和上栅极结构可以能够具有不同的阈值电压以驱动下纳米片晶体管和上纳米片晶体管。
具有彼此不同的下功函数金属层和上功函数金属层的栅极结构可以通过以下来获得：形成围绕用于下纳米片晶体管和上纳米片晶体管的每个纳米片沟道层的栅极电介质层，形成围绕栅极电介质层的功函数金属层，去除在上堆叠处的纳米片沟道层上形成的功函数金属层，仅在下堆叠处的纳米片沟道层上留下功函数金属层(即，下功函数金属层)，形成另一功函数金属层(即，上功函数金属层)以围绕上堆叠处的纳米片沟道层，以及形成栅电极图案以围绕这两个功函数金属层。
然而，形成不同功函数金属层的上述工艺暴露出各种挑战。例如，在通过湿蚀刻去除形成在上堆叠纳米片沟道层上的功函数金属层的操作期间，形成在下堆叠纳米片沟道层上的功函数金属层(即，下功函数金属层)也可能被湿蚀刻蚀刻或损坏。当下堆叠纳米片沟道层和上堆叠纳米片沟道层具有不同的沟道宽度时，这种风险可能增加。此外，由于多堆叠纳米片晶体管结构的高的高宽比以及在垂直堆叠的纳米片沟道层之间的纳米级间隔，功函数金属层及其上的栅电极图案的形成变得复杂且困难。因此，保护下功函数金属层的工艺是必要的，这常常需要额外的复杂图案化和/或沉积步骤。
本背景技术部分中公开的信息已为发明人在实现本申请的实施方式之前或实现过程中已知或推出，或者是在实现实施方式的过程中获得的技术信息。因此，它可能包含不构成公众已知的现有技术的信息。
发明内容
根据实施方式，本公开提供了一种多堆叠半导体器件和制造其的方法，在该多堆叠半导体器件中沟道间隔在下纳米片晶体管和上纳米片晶体管处是不同的。
根据实施方式，提供了一种多堆叠半导体器件，其可以包括：下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及上纳米片晶体管，堆叠在下纳米片晶体管上并包括被栅极结构围绕的多个上沟道层，其中下沟道层具有比上沟道层小的沟道间隔。
根据实施方式，提供了一种多堆叠半导体器件，其可以包括：下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及上纳米片晶体管，堆叠在下纳米片晶体管上并包括被栅极结构围绕的多个上沟道层，其中栅极结构包括形成在下沟道层上的下功函数金属层、形成在上沟道层上的上功函数金属层、以及形成在上功函数金属层上的栅电极图案，以及其中栅电极图案形成在上沟道层之间，并且不形成在下沟道层之间。
根据实施方式，提供了一种多堆叠半导体器件，其可以包括：下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及上纳米片晶体管，堆叠在下纳米片晶体管上并包括被栅极结构围绕的多个上沟道层，其中栅极结构包括形成在下沟道层上的下功函数金属层和形成在上沟道层上的上功函数金属层，上功函数金属层和下功函数金属层分别由不同的材料形成，上功函数金属层形成在下沟道层的侧表面以及下功函数金属层的形成在下沟道层之间的侧表面上。
根据实施方式，提供了一种多堆叠半导体器件，其可以包括：下场效应晶体管，包括被栅极结构围绕的一个或更多个下沟道层；以及上场效应晶体管，堆叠在下场效应晶体管上并包括被栅极结构围绕的一个或更多个上沟道层，其中栅极结构包括形成在下沟道层上的下功函数金属层、形成在上沟道层上的上功函数金属层、以及形成在上功函数金属层上的栅电极图案，以及其中栅电极图案形成在上沟道层之间，并且不形成在下沟道层之间。
根据实施方式，提供了一种制造多堆叠半导体器件的方法。该方法可以包括：提供多堆叠结构，其包括多个下沟道层和堆叠在下沟道层上的多个上沟道层，上沟道层具有比下沟道层小的沟道宽度；形成初始功函数金属层以围绕下沟道层和上沟道层；除了初始功函数金属层的在下沟道层之间的部分以外，去除初始功函数金属层，使得初始功函数金属层的所述部分形成下功函数金属层；用上功函数金属层替代被去除的初始功函数金属层，该上功函数金属层具有不包括在初始功函数金属层中的材料；以及在上功函数金属层上形成栅电极图案。
附图说明
本发明构思的示例实施方式将从以下结合附图的详细描述被更清楚地理解，附图中：
图1A-1E示出了根据实施方式的多堆叠半导体器件，其中下纳米片晶体管和上纳米片晶体管具有不同的沟道层间隔；
图2至图7示出了根据实施方式的在制造图1A-1E中所示的多堆叠半导体器件的方法的各个步骤之后的半导体器件结构；
图8示出了根据实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，下纳米片晶体管和上纳米片晶体管具有不同的沟道层间隔；以及
图9是示出根据示例实施方式的电子设备的示意性框图，该电子设备包括根据实施方式的多堆叠半导体器件，其中沟道层间隔在下纳米片晶体管和上纳米片晶体管处是不同的。
具体实施方式
在此描述的本公开的实施方式是示例实施方式，因此，本公开不限于此，并且可以实现为各种其它形式。不排除以下描述中提供的每个实施方式与也在此提供或未在此提供但与本公开一致的另一示例或另一实施方式的一个或更多个特征相关联。例如，即使在特定示例或实施方式中描述的事项未在与其不同的示例或实施方式中描述，该事项也可以被理解为与该不同的示例或实施方式相关或组合，除非在其描述中另外提及。此外，应理解，本公开的原理、方面、示例和实施方式的所有描述旨在涵盖其结构等同物和功能等同物。此外，这些等同物应被理解为不仅包括目前众所周知的等同物，而且包括未来将开发的等同物，即，被发明出来执行相同功能而无论其结构如何的所有器件。例如，在此描述的沟道层、牺牲层、牺牲隔离层和沟道隔离层可以采用不同的类型或形式，只要本公开可应用于其。
将理解，当半导体器件的一元件、部件、层、图案、结构、区域等(在下文中统称为“元件”)被称为“在”半导体器件的另一元件“之上”、“在”半导体器件的另一元件“上方”、“在”半导体器件的另一元件“上”、“在”半导体器件的另一元件“下方”、“在”半导体器件的另一元件“下面”、“在”半导体器件的另一元件“之下”、“连接到”半导体器件的另一元件或“联接到”半导体器件的另一元件时，它可以直接在该另一元件之上、直接在该另一元件上方、直接在该另一元件上、直接在该另一元件下方、直接在该另一元件下面、直接在该另一元件之下、直接连接到该另一元件或直接联接到该另一元件，或者可以存在(多个)居间的元件。相比之下，当半导体器件的一元件被称为“直接在”半导体器件的另一元件“之上”、“直接在”半导体器件的另一元件“上方”、“直接在”半导体器件的另一元件“上”、“直接在”半导体器件的另一元件“下方”、“直接在”半导体器件的另一元件“下面”、“直接在”半导体器件的另一元件“之下”、“直接连接到”半导体器件的另一元件或“直接联接到”半导体器件的另一元件时，可以不存在居间的元件。贯穿本公开，相同的数字指代相同的元件。
为了易于描述，诸如“在……之上”、“在……上方”、“在……上”、“上”、“在……下方”、“在……下面”、“在……之下”、“下”等的空间关系术语可以在此用于描述一个元件的如图所示的与另外的(多个)元件的关系。将理解，除了图中所绘的取向之外，空间关系术语还旨在涵盖半导体器件在使用或操作中的不同取向。例如，如果图中的半导体器件被翻转，则被描述为“在”另外的元件“下方”或“之下”的元件将取向“在”该另外的元件“上方”。因此，术语“在……下方”可以涵盖上方和下方两种取向。半导体器件可以另行取向(旋转90度或处于另外的取向)，并且这里使用的空间关系描述语被相应地解释。
如这里所使用的，诸如“中的至少一个”的表述当在元素列表之后时，修饰整个元素列表，而不修饰列表的个别元素。例如，表述“a、b和c中的至少一个”应被理解为仅包括a，仅包括b，仅包括c，包括a和b两者，包括a和c两者，包括b和c两者，或者包括a、b和c的全部。这里，当术语“相同”用于比较两个或更多个元件的尺寸时，该术语可以涵盖“基本相同”的尺寸。
将理解，尽管术语第一、第二、第三、第四等可以在此用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，下面讨论的第一元件可以被称为第二元件，而不脱离本公开的教导。
还将理解，即使制造装置或结构的某个步骤或操作晚于另一步骤或操作被描述，该步骤或操作也可以早于该另一步骤或操作执行，除非该另一步骤或操作被描述为在该步骤或操作之前执行。
在此参照作为实施方式(和中间结构)的示意图的剖视图描述许多实施方式。照此，将预期到作为例如制造技术和/或公差的结果的相对于图示的形状的变化。因此，实施方式不应被解释为限于在此示出的区域的特别形状，而是将包括例如由制造导致的形状上的偏离。例如，被示出为矩形的注入区通常将在其边缘处具有圆化或弯曲的特征和/或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可能导致在掩埋区与注入通过其发生的表面之间的区域中的某些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状并且不旨在限制本公开的范围。此外，在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可以被夸大。
为了简洁起见，包括纳米片晶体管的半导体器件的常规元件、结构或层可以在此详细描述或者可以不在此详细描述。例如，当半导体器件的某个隔离层或结构与实施方式的各个方面无关时，该层或结构可以在此被省略。
图1A-1E示出了根据实施方式的多堆叠半导体器件，其中下纳米片晶体管和上纳米片晶体管具有不同的沟道层间隔。
图1E是多堆叠半导体器件10的俯视图，其示出了沟道结构和包围沟道结构的栅极结构，而为了简洁起见没有示出图1A-1D中所示的多个其它结构或元件。图1A-1D分别是沿着图1E中指示的线I-I'、II-II'、III-III'和IV-IV'截取的多堆叠半导体器件10的剖视图。
在此要理解，图1E中所示的线I-I'和II-II'指示多堆叠半导体器件10的沟道长度方向，图1E中所示的线III-III'、IV-IV'指示多堆叠半导体器件10的沟道宽度方向。因此，图1A-1B示出了沟道结构的长度和由沟道结构连接的源极/漏极区的长度，图1C-1D示出了多堆叠半导体器件10中的沟道结构的宽度和源极/漏极区的宽度。
参照图1A-1C，多堆叠半导体器件10可以包括形成在衬底105上的下纳米片晶体管10L和上纳米片晶体管10U。衬底105可以是硅(Si)衬底，但它可以包括其它材料，诸如硅锗(SiGe)、硅碳化物(SiC)，但不限于此。包括硅氮化物或硅氧化物的浅沟槽隔离(STI)结构106可以形成在衬底105上或衬底105周围，以将多堆叠半导体器件10与另一多堆叠半导体器件或包括多堆叠半导体器件10的集成电路中的电路元件隔离。
下纳米片晶体管10L可以包括多个下沟道层110C作为多堆叠半导体器件10的下沟道结构110。下沟道层110C可以是在衬底105上方垂直堆叠且水平延伸以彼此平行的纳米片层。上纳米片晶体管10U也可以包括多个上沟道层120C作为多堆叠半导体器件10的上沟道结构120。与下沟道层110C一样，上沟道层120C也可以是在下沟道层110C上方垂直堆叠且水平延伸以彼此平行的纳米片层。沟道层110C和120C可以包括可从衬底105外延生长的诸如硅的(多种)半导体材料。
根据实施方式，隔离层130可以形成在下沟道层110C中最上面的下沟道层上方，以将下沟道结构110与上沟道结构120隔离。形成隔离层130的一种或更多种材料可以包括例如硅氮化物，但不限于此。
根据实施方式，下沟道层110C和上沟道层120C中的每个可以具有在约4-6nm范围内的相等厚度、以及在约18-24nm范围内的相等长度，但不限于此。然而，根据实施方式，如图1C中所示，每个上沟道层120C可以具有比每个下沟道层110C小的宽度。例如，上沟道层120C可以每个具有约23-27nm的宽度，下沟道层110C可以每个具有约43-47nm的宽度。根据实施方式，如图1D中所示，由于下沟道结构110和上沟道结构120之间的这种沟道宽度差异，形成在下沟道结构110上的下源极/漏极区也可以具有与形成在上沟道结构120上的上源极/漏极区不同的宽度。稍后将进一步描述这种沟道宽度差异。
相比之下，根据实施方式，上沟道结构120可以具有比下沟道结构110更多数量的沟道层。例如，上沟道层120C的数量可以是三(3)个，而下沟道层110C的数量可以是两(2)个，但这些数量不限于此。因此，虽然沟道宽度在下沟道结构110和上沟道结构120之间不同，但这两个沟道结构110和120可以由不同数量的沟道层形成，使得多堆叠半导体器件10可以在下纳米片晶体管10L和上纳米片晶体管10U中具有相等或相似的有效沟道宽度(Weff)。然而，根据实施方式，两个纳米片晶体管10L和10U可以不具有相等或相似的有效沟道宽度。
此外，根据实施方式，下沟道层110C的沟道间隔小于上沟道层120C的沟道间隔。换句话说，两个相邻的下沟道层110C之间的垂直距离小于两个相邻的上沟道层120C之间的垂直距离。例如，下沟道层110C可具有可以是约4-6nm的下沟道间隔INT1，而上沟道层120C可具有可以是约7-9nm的上沟道间隔INT2，但不限于这些具体数字。提供下沟道层110C和上沟道层120C的这种沟道间隔差异以解决之前在背景技术部分中描述的在多堆叠半导体器件中形成下功函数金属层和上功函数金属层的困难。由于这种沟道间隔差异，多堆叠半导体器件10的栅极结构115可以在下沟道层110C之间的空间处比在上沟道层120C之间的空间处具有更小的厚度，如稍后将描述的。
参照图1A-1C，下源极/漏极区112可以在沟道长度方向上形成在包括下沟道层110C的下沟道结构110的两端。下源极/漏极区112也可以是从下沟道层110C和/或衬底105生长的外延结构，因此，可以包括下沟道层110C和衬底105的相同或相似的(多种)材料。每个下沟道层110C在其两端可以连接到下源极/漏极区112。类似地，上源极/漏极区122可以在沟道长度方向上形成在包括上沟道层120C的上沟道结构的两端。上源极/漏极区122可以是从上沟道层120C生长的外延结构，因此，可以包括上沟道层120C的相同或相似的(多种)材料。每个上沟道层120C在其两端可以连接到上源极/漏极区122。
取决于将分别由下源极/漏极区112和上源极/漏极区122形成的场效应晶体管(FET)的类型，下源极/漏极区112和上源极/漏极区122可以掺有p型或n型掺杂剂。例如，下源极/漏极区112可以掺有或注入有诸如硼(B)、镓(Ga)等的p型掺杂剂，以将下纳米片晶体管10L形成为p型FET(PFET),上源极/漏极区122可以掺有或注入有诸如磷(P)、砷(As)、铟(In)等的n型掺杂剂，以将上纳米片晶体管10U形成为n型FET(NFET)。然而，实施方式不限于此。下源极/漏极区112可以包括n型掺杂剂，而上源极/漏极区122可以包括p型掺杂剂。此外，下源极/漏极区112和上源极/漏极区122可以都包括n型掺杂剂或p型掺杂剂。
如图1A中所示，层间电介质(ILD)结构160可以在下沟道结构110和下源极/漏极区112分别与上沟道结构120和上源极/漏极区122垂直重叠的区域(在下文中称为“重叠区域”)处形成在上源极/漏极区122上方以及在上源极/漏极区122和下源极/漏极区112之间。如图1A所示，重叠区域包括多堆叠半导体器件沿着图1E中所示的线I-I'的截面(图1A)。ILD结构160也可以在下沟道结构110和下源极/漏极区112分别不与上沟道结构120和上源极/漏极区122垂直重叠的区域(在下文中称为“非重叠区域”)处形成在下源极/漏极区112上方。非重叠区域包括多堆叠半导体器件沿着图1E中所示的线II-II'的截面(图1B)。由于如上所述的在下沟道结构110和上沟道结构120之间的沟道宽度差异，多堆叠半导体器件10可以具有重叠区域和非重叠区域。ILD结构160可以将下源极/漏极区112与上源极/漏极区122隔离，并且还可以将下源极/漏极区112和上源极/漏极区122与多堆叠半导体器件10中的其它电路元件隔离。
图1A-1C还示出了第一隔离结构150-1和第二隔离结构150-2可以形成在多堆叠半导体器件10的侧部。根据实施方式，第一隔离结构150-1可以是扩散中断结构，其将下源极/漏极区112和上源极/漏极区122与包括多堆叠半导体器件10的集成电路中的其它源极/漏极区隔离。根据实施方式，第二隔离结构150-2可以是栅极切割隔离结构，其将多堆叠半导体器件10的栅极结构115与其它多堆叠半导体器件的栅极结构在沟道宽度方向上隔离。第一隔离结构150-1和第二隔离结构150-2可以每个包括硅氧化物或硅氮化物，但不限于此。
图1D示出了上源极/漏极区122可在沟道宽度方向上具有比下源极/漏极区112小的宽度。这是因为上源极/漏极区122从包括上沟道层120C的上沟道结构120生长，上沟道结构120具有比包括下沟道层110C的下沟道结构110小的宽度，如上所述以及如图1C中所示。由于这种沟道宽度差异，下沟道结构110的一部分如图1C所示可以不与上沟道结构120垂直重叠，因此，在多堆叠半导体器件10中该非重叠区域与重叠区域区分开。
多堆叠半导体器件10可以具有上述沟道宽度差异以使从多堆叠半导体器件上方的前段(FEOL)结构(未示出)向下延伸的下源极/漏极区接触结构(未示出)能够落在图1D中所示的下源极/漏极区112的顶表面上。否则，如果下沟道结构110和上沟道结构120具有相等的沟道宽度，则下源极/漏极区112和上源极/漏极区122可以具有相等的宽度，于是，下源极/漏极区接触结构可能不得不弯曲并连接到下源极/漏极区112的侧表面，其形成是困难的且容易出错。
虽然下源极/漏极区112连接到下沟道结构110，但它们可以通过下内间隔物117与栅极结构115隔离，如图1A中所示。类似地，连接到上沟道结构120的上源极/漏极区122可以通过上内间隔物127与栅极结构115隔离，同样如图1A中所示。内间隔物117和127可以由一种或更多种材料形成，包括硅氮化物、硅氧化物、硅氮氧化物、硅碳氧化物、硅硼碳氮化物、硅氧碳氮化物等，但不限于此。
参照图1A-1C，栅极结构115可以包括栅极电介质层115D、下功函数金属层115F、上功函数金属层125F和栅电极图案115E。
栅极电介质层115D可以围绕下沟道层110C、上沟道层120C和隔离层130。
栅极电介质层115D也可以形成在衬底105的顶表面上，并且可以在STI结构106上在沟道长度方向上向外延伸到第一隔离结构150-1并在沟道宽度方向上向外延伸到第二隔离结构150-2。此外，栅极电介质层115D可以沿着第一隔离结构150-1和第二隔离结构150-2的侧壁向上延伸到这些隔离结构150-1和150-2的顶表面。此外，围绕下沟道层110C和上沟道层120C的栅极电介质层115D可以沿着ILD结构160的侧壁延伸以形成在ILD结构160的顶表面上。
栅极电介质层115D可以包括界面层和高k层，界面层由硅氧化物和/或硅氮氧化物形成，但不限于此，高k层由铪氧化物、铪硅酸盐、铪氮氧化物、铪硅氮氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅酸盐、锆氮氧化物、锆硅氮氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、钽氧化物和/或铅钪钽氧化物形成，但不限于此。可以提供界面层以保护沟道层110C和120C，促进高k层在其上生长，并为高k层提供与沟道层110C和120C的必要的特性界面。可以提供高k层以允许增大的栅极电容，而没有在沟道层110C和120C处的相关电流泄漏。
在栅极电介质层115D上，下功函数金属层115F和上功函数金属层125F形成为将下纳米片晶体管10L和上纳米片晶体管10U的极性类型限定为p型或n型和/或控制用于这两个纳米片晶体管10L和10U的相应栅极阈值电压。
根据实施方式，下功函数金属层115F可以形成在衬底105与下沟道层110C中最下面的下沟道层之间、在下沟道层110C之间以及在下沟道层110C中最上面的下沟道层与隔离层130之间。根据实施方式，因为下沟道层110C和隔离层130中的每个被栅极电介质层115D围绕，所以下功函数金属层115F可以插置在栅极电介质层115D的形成在衬底105的顶表面、下沟道层110C的顶表面和底表面以及隔离层130的底表面上的部分之间。
相比之下，上功函数金属层125F可以形成在围绕每个上沟道层120C的栅极电介质层115D上。此外，根据实施方式，如图1C所示，上功函数金属层125F还可以形成在下沟道层110C和隔离层130的侧表面以及隔离层130的顶表面上。此外，根据实施方式，上功函数金属层125F可以形成在STI结构106的顶表面以及隔离结构150-1、150-2和ILD结构160的侧壁上，栅极电介质层115D在其间。
下功函数金属层115F和上功函数金属层125F可以每个由钛(Ti)、钽(Ta)或其化合物诸如TiN、TiAl、TiAlN、TaN、TiC、TaC、TiAlC、TaCN、TaSiN形成，但不限于此。然而，当两个纳米片晶体管10L和10U将分别形成NFET和PFET时，下功函数金属层115F和上功函数金属层125F可以由不同的材料或材料化合物形成。例如，为了形成NFET，上功函数金属层125F中可以包括TiN和TiC的组合，而为了形成PFET，下功函数金属层115F中可以包括无TiC或无碳的TiN。然而，实施方式不限于此。下功函数金属层115F可以用于NFET，而上功函数金属层125F可以用于PFET，或者功函数金属层115F和125F两者可以是NFET和PFET之一。
可选地或附加地，根据实施方式，下功函数金属层115F和上功函数金属层125F可以具有不同的厚度以限定相同或不同的栅极阈值电压或控制分别用于下纳米片晶体管10L和上纳米片晶体管10U的电流量。
多堆叠半导体器件10的栅极结构115可以进一步包括栅电极图案115E作为由下纳米片晶体管10L和上纳米片晶体管10U共用的栅电极。栅电极图案115E可以形成在上功函数金属层125F上。
根据实施方式，栅电极图案115E可以形成在上沟道层120C之间，而栅电极图案115E可以不形成在下沟道层110C之间，如图1A-1C所示。这是因为，如前所述，上沟道层120C具有比下沟道层110C大的沟道间隔。
根据实施方式，因为每个上沟道层120C被其上具有上功函数金属层125F的栅极电介质层115D围绕，所以栅电极图案115E可以提供在每个上沟道层120C的底表面上的栅极电介质层115D上形成的上功函数金属层125F与在紧接在每个上沟道层下方的上沟道层120C的顶表面上的栅极电介质层115D上形成的上功函数金属层125F之间。因此，当上沟道层120C的上沟道间隔INT2如上述示例为约7-9nm时，垂直相邻的上沟道层之间的包括栅电极图案115E的栅极结构115的厚度TH2也可以为约7-9nm。
此外，栅电极图案115E还可以形成在最下面的上沟道层120C的底表面上的栅极电介质层115D上形成的上功函数金属层125F与隔离层130的顶表面上的栅极电介质层115D上形成的上功函数金属层125F之间。根据实施方式，在最下面的上沟道层120C和隔离层130之间的包括栅电极图案115E的栅极结构115的厚度也可以为约7-9nm。
相比之下，在下沟道层110C之间，每个下沟道层的底表面上的栅极电介质层115D、在该栅极电介质层115D上的下功函数金属层115F、以及紧接在每个下沟道下方的下沟道层的顶表面上的栅极电介质层115D可以提供为没有栅电极图案115E。因此，当下沟道层110C的下沟道间隔INT1如上述示例为约4-6nm时，下沟道层110C之间的没有栅电极图案115E的栅极结构115的厚度TH1也可以为约4-6nm。
此外，在隔离层130与下沟道层110C中最上面的下沟道层之间，隔离层130的底表面上的栅极电介质层115D、其上的下功函数金属层115F、以及在下沟道层110C中最上面的下沟道层的顶表面上的栅极电介质层115D可以提供为没有栅电极图案115E。根据实施方式，在隔离层130和最上面的下沟道层之间的没有栅电极图案115E的栅极结构115的厚度也可以为约4-6nm。此外，在最下面的下沟道层和衬底105之间，在最下面的沟道层的底表面上的栅极电介质层115D、在其上的下功函数金属层115F、以及在衬底105上的栅极电介质层115D可以提供为没有栅电极图案115E。根据实施方式，在最下面的下沟道层和衬底105之间的没有栅电极图案115E的栅极结构115的厚度也可以为约4-6nm。
根据实施方式，栅电极图案115E可以是下纳米片晶体管10L和上纳米片晶体管10U的公共电极。栅电极图案115E可以包括钨(W)、钌(Ru)、钼(Mo)、钴(Co)、铝(Al)、铜(Cu)、多晶硅、掺杂的多晶硅或其化合物，但不限于此，以接收用于多堆叠半导体器件10或用于多堆叠半导体器件10到包括多堆叠半导体器件10的集成电路中的相邻电路的内部路由的输入电压。例如，多堆叠半导体器件10可以是CMOS反相器，其中两个晶体管通过公共的栅电极共用相同的栅极输入信号。
同时，当上功函数金属层125F如图1C中所示围绕至少下沟道层110C的侧表面或形成在至少下沟道层110C的侧表面上且栅极电介质层115D在其间时，被定制以形成用于上纳米片晶体管10U的NFET或PFET的上功函数金属层125F可以影响相反极性的下纳米片晶体管10L。然而，下功函数金属层115F沿着下沟道层110C的整个宽度形成在下沟道层110C的顶表面和底表面上，形成在下沟道层110C的侧表面处的上功函数金属层125F的影响可以忽略不计或最小化。
因此，图1A-1E中所示的多堆叠半导体器件10可以能够提供下功函数金属层115F，其在制造多堆叠半导体器件10的过程中在形成上功函数金属层125F期间可以不经受可能的蚀刻或损坏。
在下文中，描述制造图1A-1E中所示的多堆叠半导体器件10的方法。
图2-7示出了根据实施方式的在制造图1A-1E中所示的多堆叠半导体器件10的方法的各个步骤之后的多堆叠结构。在下文中，参照图2-7描述制造多堆叠半导体器件10的方法，为简洁起见，图2-7仅示出了中间多堆叠结构的沟道宽度方向。
图2-7中所示的多堆叠结构对应于图1A-1D中所示的多堆叠半导体器件10。形成多堆叠半导体器件10的各种结构和元件可以在其结构特性、功能特性和材料特性方面与图2-7所示的多堆叠结构的各种结构和元件相同或相似。因此，在下文中可以省略相同或对应的结构或元件的重复描述。当提到相同的结构或元件时，在下文中可以使用用于描述图1A-1D中的多堆叠半导体器件10的相同的附图标记和参考字符。
参照图2，根据实施方式，在衬底105上提供由虚设栅极结构115'包围的多堆叠结构10'。STI结构106也可以形成在衬底105上或衬底105周围。多堆叠结构10'可以包括按所述顺序在衬底105上的下纳米片堆叠110'、隔离牺牲堆叠130'和上纳米片堆叠120'，并且下纳米片堆叠110'和上纳米片堆叠120'中的每个可以由多个半导体纳米片层(在下文中称为“纳米片层”)形成，所述多个半导体纳米片层如下所述包括至少一个牺牲层和至少一个沟道层。
在多堆叠结构10'中，上纳米片堆叠120'可以具有比下纳米片堆叠110'短的宽度，使得将从上沟道结构120生长以从上纳米片堆叠120'形成的上源极/漏极区122可以具有比将在下沟道结构110上生长以从下纳米片堆叠110'形成的下源极/漏极区112短的宽度。通过具有较短宽度的上源极/漏极区122，将下源极/漏极区112中的至少一个连接到FEOL结构的接触结构可以从FEOL结构穿过下源极/漏极区112上方的空间笔直向下延伸，不与下源极/漏极区112上方的上源极/漏极区122之一垂直重叠。
下纳米片堆叠110'可以包括交替堆叠在衬底105上的下牺牲层110S和下沟道层110C。此外，上纳米片堆叠120'可以包括也交替堆叠在下纳米片堆叠110'上的上牺牲层120S和上沟道层120C。尽管未示出，但隔离牺牲结构130'也可以包括多个纳米片层。
在这里呈现的实施方式中，虚设栅极结构115'被如此称呼是因为该结构不用作将形成的多堆叠半导体器件10的栅极结构，而是可以在制造方法的稍后步骤中在支持形成多堆叠半导体器件10的其它结构之后由替代栅极结构替代。类似地，牺牲层110S和120S以及隔离牺牲结构130'被如此称呼是因为这些层和结构在制造方法的稍后步骤中在支持形成其它结构之后也将被去除。
根据实施方式，纳米片堆叠110'和120'可以通过外延生长一层纳米片层然后接下来按以下顺序生长如下这些层而形成：下牺牲层、下沟道层、下牺牲层、下沟道层、下牺牲层、用于隔离牺牲结构的一个或更多个层、上牺牲层、上沟道层、上牺牲层、上沟道层、上牺牲层、上沟道层、以及上牺牲层。然而，这些层的上述示例数量不限制本公开。此外，外延生长工艺可以通过例如以下来执行：通过调节气体暴露时间，施加含硅气体和/或含锗气体以在衬底105上生长和沉积每个纳米片层，使得可实现用于纳米片层的期望厚度。该外延工艺可以持续直到形成期望数量的沟道层和牺牲层。
如稍后将描述的，在将由多堆叠结构10'形成的多堆叠半导体器件10中，提供下沟道层110C以形成用于下纳米片晶体管10L的下源极/漏极区112之间的电流流动的下沟道，并且提供上沟道层120C以形成用于上堆叠纳米片晶体管10U的上源极/漏极区122之间的电流流动的上沟道。
根据实施方式，沟道层110C和120C每个可以外延生长为具有约4-6nm的厚度TH3，但不限于此。根据实施方式，下牺牲层110S每个可以外延生长为具有约4-6nm的厚度TH1，但不限于此，上牺牲层120S每个可以外延生长为具有约7-9nm的厚度TH2，但不限于此。隔离牺牲结构130'可以具有与沟道层110C和120C之一类似的厚度。如将在稍后的步骤中描述的，下牺牲层110S的厚度TH1可以等于下沟道层110C之间的不包括栅电极图案115E的栅极结构115的厚度TH1，上牺牲层120S的厚度TH2可以等于上沟道层120C之间的包括栅电极图案115E的栅极结构115的厚度TH2。
分别包括沟道层110C和120C的纳米片堆叠110'和120'可以被虚设栅极结构115'包围。该虚设栅极结构115'、牺牲层110S和120S以及隔离牺牲结构130'可以至少用于支持形成图1A-1D中所示的源极/漏极区112和122、内间隔物117和127、第一隔离结构150-1、第二隔离结构150-2和ILD结构160。因此，尽管未示出，但在执行制造方法的下一步骤之前，基于虚设栅极结构115'和牺牲层110S和120S以及隔离牺牲结构130'，图2的沟道宽度方向视图所示的多堆叠结构10'可以包括源极/漏极区112和122、内间隔物117和127、隔离结构150-1、隔离结构150-1和150-2以及形成在其中的ILD结构160。这里，根据实施方式，第一隔离结构150-1可以是扩散中断结构，第二隔离结构150-2可以是栅极切割结构。
参照图3，根据实施方式，在多堆叠结构10'中，可以去除虚设栅极结构115'、牺牲层110S和120S以及隔离牺牲结构130'，并且去除的隔离牺牲结构130'可以由隔离层130替代。
在之前的步骤中形成源极/漏极区112和122、内间隔物117和127、隔离结构150-1和150-2以及ILD结构160之后，可以去除多堆叠结构10'的这些结构。因此，可以从去除的结构释放沟道层110C和120C。
该步骤中的沟道释放操作可以通过例如对之前的步骤中提供的多堆叠结构10'应用各向同性和/或各向异性反应离子刻蚀(RIE)、湿刻蚀和/或化学氧化物去除(COR)工艺来执行，但不限于此。隔离层130可以形成为通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或其组合来替代隔离牺牲结构130'，但不限于此。
根据实施方式，在该沟道释放操作之后，下纳米片堆叠110'和上纳米片堆叠120'分别成为下沟道结构110和上沟道结构120，其中下沟道间隔INT1和上沟道间隔INT2可以被确保。如前所述，沟道间隔INT1和INT2可以分别等于去除的牺牲层110S和120S的厚度TH1和TH2。可以是约4-6nm的下沟道间隔INT1(TH1)小于可以是约7-9nm的上沟道间隔INT2(TH2)，但不限于此。
此外，在沟道释放操作之后，可以在释放了沟道层110C和120C的多堆叠结构10'上形成栅极电介质层115D，并且形成隔离层130以将两个沟道结构110和120彼此隔离。栅极电介质层115D可以形成为围绕沟道层110C、120C和隔离层130中的每个。栅极电介质层115D还可以形成在衬底105上，在STI结构106上向外延伸到第二隔离结构150-2，并形成在第二隔离结构150-2的侧壁上，如图3中所示。尽管未在图3中示出，但栅极电介质层115D还可以形成在第一隔离结构150-1和ILD结构160(如图1A-1D中所示)的侧壁上。在该步骤中，栅极电介质层115D可以通过例如原子层沉积(ALD)形成，但不限于此。
尽管未单独示出，但是在虚设栅极结构115'、牺牲层110S和120S以及隔离牺牲结构130'可在该步骤中被去除之前，可以对之前的步骤中获得的多堆叠结构10'执行鳍切割操作和栅极切割操作，使得第一隔离结构150-1和第二隔离结构150-2可以分别在沟道长度方向和沟道宽度方向上形成在多堆叠结构10'的侧部。第一隔离结构150-1可以是扩散中断结构，第二隔离结构150-2可以是栅极切割结构。
参照图4，根据实施方式，可以在之前步骤中形成在多堆叠结构10'上的栅极电介质层115D上形成初始功函数金属层115F'。
因此，初始功函数金属层115F'可以形成为围绕下沟道层110C、上沟道层120C和隔离层130，并形成在隔离结构150-1、150-2的侧壁和ILD结构160的侧壁以及STI结构106上，栅极电介质层115D在其下方。初始功函数金属层115F'的形成也可以通过原子层沉积(ALD)来执行，但不限于此。
如前所述，由于下沟道间隔INT1小于上沟道间隔INT2，初始功函数金属层115F'连同栅极电介质层115D可以填充下沟道层110C之间的空间。此外，初始功函数金属层115F'和栅极电介质层115D还可以填充衬底105与下层沟道层110C中最下面的下沟道层之间的空间以及下沟道层110C中最上面的下沟道层与隔离层130之间的空间。然而，在形成初始功函数金属层115F'之后，在上沟道层120C之间以及在隔离层130与上沟道层120C中最下面的上沟道层之间的空间保持空白。
在该步骤中形成的初始功函数金属层115F'是为了形成下功函数金属层115F，因此，初始功函数金属层115F'可以包括下功函数金属层115F中包括的相同的材料或材料化合物。可以使用TiN和TiC的组合作为初始功函数金属层115F'的材料来形成NFET，可以使用无TiC或碳的TiN来形成PFET。
参照图5，根据实施方式，除了其形成在下沟道层110C之间、在衬底105与下沟道层110C中最下面的下沟道层之间、以及在下沟道层110C中最上面的下沟道层与隔离层130之间的部分以外，可以从在之前的步骤中获得的多堆叠结构10'去除初始功函数金属层115F'。
因此，可以从上沟道层120C、隔离层130的顶表面和侧表面、包括下沟道层110C的下堆叠的侧表面、STI结构106的顶表面、以及隔离结构150-1、150-2的侧壁和ILD结构160的侧壁去除初始功函数金属层115F'，在其下方留下栅极电介质层115D。
在该步骤中，初始功函数金属层115F'可以通过例如使用包括例如过氧化氢的湿蚀刻剂的湿蚀刻来去除，但不限于此，该湿蚀刻可以相对于形成栅极电介质层115D的材料选择性地侵蚀形成初始功函数金属层115F'的材料，诸如TiN和/或TiC。因此，除了其在上述选定空间处的部分以外，栅极电介质层115D可以不受去除初始功函数金属层115F'的湿蚀刻影响。这些蚀刻剂可以在由厚度TH1限定的窄间隙中经历“夹断”效应，但在由厚度TH2限定的间隙中则不会，使得初始功函数金属115F'不在具有厚度TH1的空间中被蚀刻。
在该步骤中的去除操作之后，保留在下沟道层110C之间、在衬底105与下沟道层110C中最下面的下沟道层之间以及在下沟道层110C中最上面的下沟道层与隔离层130之间的初始功函数金属层115F'成为多堆叠半导体器件10的下功函数金属层115F。此外，在两个相邻的下沟道层110C之间在其顶表面和底表面上具有栅极电介质层115D的该下功函数金属层115F具有厚度TH1。
参照图6，根据实施方式，可以在之前的步骤中获得的多堆叠结构10'上形成上功函数金属层125F。
在该步骤中，根据实施方式，上功函数金属层125F可以替代从之前的步骤去除的初始功函数金属层115F'。因此，根据实施方式，上功函数金属层125F可以形成为围绕在上沟道层120C上的栅极电介质层115D、在隔离层130的顶表面和侧表面上的栅极电介质层115D、以及在下沟道层110C的侧表面上的栅极电介质层115D。上功函数金属层125F还可以形成在下功函数金属层115F的侧表面上。
尽管限定极性或栅极阈值电压的上功函数金属层125F形成在下沟道层110C的侧表面处，但是上功函数金属层125F对下沟道层110C的影响可以忽略不计或最小化。这是因为，如参照图1A-1D所述，下功函数金属层115F沿着下沟道层110C的整个宽度形成在下沟道层110C的顶表面和底表面上。
上功函数金属层125F的形成也可以通过ALD技术来执行。
可选地和/或附加地，根据实施方式，替代初始功函数金属层115F'的上功函数金属层125F可以形成为足够厚，使得上沟道层120C之间的空间和/或上沟道层120C中最下面的上沟道层与隔离层130之间的空间可以被上功函数金属层125F填充。
参照图7，根据实施方式，可以在之前的步骤中获得的多堆叠结构10'上形成栅电极图案115E，并平坦化栅电极图案115E，以完成多堆叠半导体器件10的栅极结构115。
因此，栅电极图案115E可以形成为围绕上功函数金属层125F。该步骤中栅电极图案115E的形成可以通过例如物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或其组合来形成，但不限于此。栅电极图案115E的平坦化可以通过例如化学机械平坦化(CMP)技术来执行，但不限于此，使得栅电极图案115E的顶表面可以与形成在隔离结构150-1、150-2和ILD结构160的侧壁上的上功函数金属层125F共面。
在该步骤中形成的栅电极图案115E可以由多堆叠半导体器件10中的下纳米片晶体管10L的下功函数金属层115F和上纳米片晶体管10U的上功函数金属层125F共用，以接收相同的栅极输入信号。
尽管未示出，但是根据实施方式，当栅电极图案115E被彼此隔离的下栅电极图案和上栅电极图案分开时，下纳米片晶体管10L和上纳米片晶体管10U可以不共用相同的栅极输入信号。
通过上述方法，可以制造多堆叠半导体器件10而无需复杂的图案化和/或沉积步骤，这些步骤可能是保护较早形成的下功函数金属层以形成上功函数金属层所需要的。
图8示出了根据实施方式的制造多堆叠半导体器件的方法的流程图，在该多堆叠半导体器件中，下纳米片晶体管和上纳米片晶体管具有不同的沟道层间隔。
在操作S10中，在衬底105上提供由虚设栅极结构包围的多堆叠结构，其中包括多个交替堆叠的上牺牲层和沟道层的上纳米片堆叠具有比包括多个交替堆叠的下牺牲层和沟道层的下纳米片堆叠短的宽度，并且上牺牲层具有比下牺牲层大的厚度(如图2所示)。
在下纳米片堆叠和上纳米片堆叠之间可以形成有隔离牺牲结构。
在操作S20中，在基于虚设栅极结构、下牺牲层和上牺牲层分别在下沟道层和上沟道层上形成下源极/漏极区和上源极/漏极区之后，通过去除虚设栅极结构以及下牺牲层和上牺牲层来释放下沟道层和上沟道层(如图3中所示)。
在沟道释放操作之后，因为上牺牲层具有比下牺牲层大的厚度，所以上沟道层可以具有更大的沟道间隔。在该沟道释放操作中，隔离牺牲结构也可以被去除，并被隔离层替代。
在操作S30中，形成栅极电介质层以围绕下沟道层和上沟道层(如图3中所示)。
在该操作中，栅极电介质层还可以形成为围绕隔离层。
在操作S40中，形成初始功函数金属层以围绕下沟道层和上沟道层，由此初始功函数金属层连同栅极电介质层填充下沟道层之间的空间，而上沟道层之间的空间由于沟道间隔差异而保持空白。
初始功函数金属层还可以填充在衬底与最下面的沟道层之间以及在最上面的沟道层与隔离层之间的空间。
在操作S50中，除了初始功函数金属层的形成在下沟道层之间的部分以外，从下沟道层的侧表面和上沟道层去除初始功函数金属层，初始功函数金属层的所述部分成为用于多堆叠半导体器件的下纳米片晶体管的下功函数金属层(如图5中所示)。
初始功函数金属层也可以从隔离层的顶表面和侧表面被去除。
在该操作之后保留在多堆叠结构中的初始功函数金属层成为将由多堆叠结构形成的多堆叠半导体器件的下功函数金属层。
在操作S60中，用于多堆叠半导体器件的上纳米片晶体管的上功函数金属层替代在之前的操作中去除的初始功函数金属层(如图6中所示)。
因此，上功函数金属层可以形成为围绕上沟道层上的栅极电介质层，并且还可以形成在下沟道层的侧表面上。此外，上功函数金属层还可以形成在隔离层的顶表面和侧表面上。
在操作S70中，形成栅电极图案以围绕上功函数金属层从而完成多堆叠半导体器件的栅极结构(如图7中所示)。
由于栅电极图案形成为围绕上功函数金属层，因此上沟道层之间的空间可以被栅电极图案填充，尽管栅电极图案可以不形成在下沟道层之间的空间中，下沟道层之间的空间由于如上所述的沟道间隔差异而被下功函数金属层填充。
在多堆叠半导体器件中，在该操作中形成的栅电极图案可以由用于下纳米片晶体管的下功函数金属层和用于上纳米片晶体管的上功函数金属层共用。
至此，实施方式已经针对由具有不同沟道宽度的下纳米片晶体管和上纳米片晶体管形成的多堆叠半导体器件，根据实施方式，本公开还可以应用于这样的多堆叠半导体器件，其中下纳米片晶体管的沟道结构和用于上纳米片晶体管的沟道结构具有相等的沟道宽度。
此外，根据实施方式，本公开可以应用于包括纳米片晶体管和鳍式场效应晶体管(FinFET)分别作为下场效应晶体管和上场效应晶体管的混合多堆叠半导体器件。FinFET可以具有一个或更多个垂直鳍结构作为晶体管的沟道层。在这种情况下，下纳米片晶体管可以具有与上述多堆叠半导体器件10的下纳米片晶体管10L相同的结构。
图9是示出根据实施方式的包括多堆叠半导体器件的电子设备的示意性框图，在该多堆叠半导体器件中，沟道层间隔在下纳米片晶体管和上纳米片晶体管处是不同的。
参照图9，电子设备4000可以包括至少一个应用处理器4100、通信模块4200、显示/触摸模块4300、存储器件4400和缓冲RAM 4500。根据实施方式，电子设备4000可以是移动设备，诸如智能电话或平板计算机，但不限于此。
应用处理器4100可以控制电子设备4000的操作。通信模块4200实现为执行与外部设备的无线或有线通信。显示/触摸模块4300实现为显示由应用处理器4100处理的数据和/或通过触摸面板接收数据。存储器件4400实现为存储用户数据。存储器件4400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪存(UFS)器件等。存储器件4400可以执行如上所述的用户数据和映射数据的缓存。
缓冲RAM 4500可以临时存储用于电子设备4000的处理操作的数据。例如，缓冲RAM4500可以是易失性存储器，诸如双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)、低功耗双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。
电子设备4000中的至少一个部件可以包括上面参照图1A-1E至图8描述的多堆叠半导体器件。
前述内容是对示例性实施方式的说明并且将不被解释为限制本公开。尽管已经描述了几个示例性实施方式，但是本领域技术人员将容易理解，在不实质上脱离本公开的情况下，可以在上述实施方式中进行许多修改。
本申请基于在美国专利商标局于2022年4月27日提交的第63/335,417号美国临时申请和于2022年6月10日提交的第63/351,168号美国临时申请并要求其优先权，这些申请的公开内容通过引用整体合并于此。

Claims (26)

1.一种多堆叠半导体器件，包括：
下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及
上纳米片晶体管，堆叠在所述下纳米片晶体管上并包括被所述栅极结构围绕的多个上沟道层，
其中所述下沟道层具有比所述上沟道层小的沟道间隔。
2.根据权利要求1所述的多堆叠半导体器件，其中所述栅极结构包括：
下功函数金属层，形成在所述下沟道层上；以及
栅电极图案，配置为接收栅极输入信号，
其中所述下功函数金属层形成在所述下沟道层之间，所述栅电极图案不形成在所述下沟道层之间。
3.根据权利要求2所述的多堆叠半导体器件，其中所述栅极结构进一步包括形成在所述上沟道层上的上功函数金属层，以及
其中所述上功函数金属层和所述下功函数金属层分别具有不同的厚度。
4.根据权利要求2所述的多堆叠半导体器件，其中所述栅极结构进一步包括形成在所述上沟道层上的上功函数金属层，
其中所述上功函数金属层和所述下功函数金属层分别由不同的材料形成，以及
其中所述上功函数金属层进一步形成在所述下沟道层的侧表面上。
5.根据权利要求4所述的多堆叠半导体器件，其中所述上功函数金属层进一步形成在所述下功函数金属层的形成在所述下沟道层之间的侧表面上。
6.根据权利要求5所述的多堆叠半导体器件，其中所述栅电极图案形成在所述上沟道层之间。
7.根据权利要求1所述的多堆叠半导体器件，其中所述上沟道层具有比所述下沟道层小的宽度。
8.根据权利要求7所述的多堆叠半导体器件，其中所述上沟道层的数量大于所述下沟道层的数量。
9.根据权利要求1所述的多堆叠半导体器件，其中所述下沟道层和所述上沟道层中的每个具有相等的厚度。
10.一种多堆叠半导体器件，包括：
下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及
上纳米片晶体管，堆叠在所述下纳米片晶体管上并包括被所述栅极结构围绕的多个上沟道层，
其中所述栅极结构包括形成在所述下沟道层上的下功函数金属层、形成在所述上沟道层上的上功函数金属层、以及形成在所述上功函数金属层上的栅电极图案，以及
其中所述栅电极图案形成在所述上沟道层之间，并且不形成在所述下沟道层之间。
11.根据权利要求10所述的多堆叠半导体器件，其中所述上功函数金属层和所述下功函数金属层分别由不同的材料形成。
12.根据权利要求10所述的多堆叠半导体器件，其中所述上功函数金属层和所述下功函数金属层分别具有不同的厚度。
13.根据权利要求10所述的多堆叠半导体器件，其中所述上功函数金属层形成在所述下沟道层的侧表面以及所述下功函数金属层的形成在所述下沟道层之间的侧表面上。
14.根据权利要求10所述的多堆叠半导体器件，其中所述下沟道层和所述上沟道层中的每个具有相等的厚度。
15.根据权利要求10所述的多堆叠半导体器件，其中所述下沟道层具有比所述上沟道层小的沟道间隔。
16.根据权利要求10所述的多堆叠半导体器件，其中所述上沟道层具有比所述下沟道层小的宽度，以及
其中所述上沟道层的数量大于所述下沟道层的数量。
17.一种多堆叠半导体器件，包括：
下纳米片晶体管，包括被栅极结构围绕的多个下沟道层；以及
上纳米片晶体管，堆叠在所述下纳米片晶体管上并包括被所述栅极结构围绕的多个上沟道层，
其中所述栅极结构包括形成在所述下沟道层上的下功函数金属层和形成在所述上沟道层上的上功函数金属层，
其中所述上功函数金属层和所述下功函数金属层分别由不同的材料形成，以及
其中所述上功函数金属层形成在下沟道层的侧表面以及所述下功函数金属层的形成在所述下沟道层之间的侧表面上。
18.根据权利要求17所述的多堆叠半导体器件，其中所述上沟道层具有比所述下沟道层小的宽度。
19.根据权利要求17所述的多堆叠半导体器件，其中所述上沟道层的数量大于所述下沟道层的数量。
20.一种多堆叠半导体器件，包括：
下场效应晶体管，包括被栅极结构围绕的一个或更多个下沟道层；以及
上场效应晶体管，堆叠在所述下场效应晶体管上并包括被所述栅极结构围绕的一个或更多个上沟道层，
其中所述栅极结构包括形成在所述下沟道层上的下功函数金属层、形成在所述上沟道层上的上功函数金属层、以及形成在所述上功函数金属层上的栅电极图案，以及
其中所述栅电极图案形成在所述上沟道层之间，并且不形成在所述下沟道层之间。
21.根据权利要求20所述的多堆叠半导体器件，其中所述下沟道层包括垂直堆叠并水平延伸以彼此平行的多个纳米片沟道层。
22.根据权利要求21所述的多堆叠半导体器件，其中所述上功函数金属层进一步形成在所述下沟道层的侧表面以及所述下功函数金属层的形成在所述下沟道层之间的侧表面上。
23.一种制造多堆叠半导体器件的方法，所述方法包括：
提供多堆叠结构，所述多堆叠结构包括多个下沟道层和堆叠在所述下沟道层上的多个上沟道层，所述上沟道层具有比所述下沟道层小的沟道宽度；
形成初始功函数金属层以围绕所述下沟道层和所述上沟道层；
除了所述初始功函数金属层的在所述下沟道层之间的部分以外，去除所述初始功函数金属层，使得所述初始功函数金属层的所述部分形成下功函数金属层；
用上功函数金属层替代被去除的所述初始功函数金属层，所述上功函数金属层具有不包括在所述初始功函数金属层中的材料；以及
在所述上功函数金属层上形成栅电极图案。
24.根据权利要求23所述的方法，其中所述栅电极图案形成在所述上功函数金属层上，使得所述栅电极图案形成在所述上沟道层之间，并且所述栅电极图案不形成在所述下沟道层之间。
25.根据权利要求24所述的方法，其中被去除的所述初始功函数金属层被所述上功函数金属层替代，使得所述上功函数金属层形成在所述下沟道层的侧表面上。
26.根据权利要求23所述的方法，其中所述上沟道层具有比所述下沟道层小的宽度。
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