CN112018179A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法。所述半导体器件包括：沟道图案，所述沟道图案包括堆叠在衬底上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖沟道图案的顶表面和侧表面并沿第一方向延伸，并且包括位于第一半导体图案与第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖栅电极的侧表面，并且包括暴露沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案位于栅极间隔物的侧部，并且通过开口与沟道图案接触，所述第一源极/漏极图案包括：在第一栅极段的高度处并且在开口的中心处的侧壁中心厚度；以及在第一栅极段的高度处并且在开口的边缘处的侧壁边缘厚度，侧壁边缘厚度为侧壁中心厚度的约0.7至1倍。

Description

半导体器件及其制造方法
相关申请的交叉引用
通过引用的方式，将于2019年5月28日在韩国知识产权局提交的、标题为“Semiconductor Device and Method of Fabricating the Same”(半导体器件及其制造方法)的韩国专利申请No.10-2019-0062553的全部内容合并于此。
技术领域
实施例涉及半导体器件及其制造方法。
背景技术
半导体器件由于其尺寸小、多功能性和/或制造成本低而在电子工业中是有益的。半导体器件可以包括存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件以及具有存储元件和逻辑元件的混合半导体器件。期望半导体器件随着电子工业的先进发展而表现出高度集成。例如，越来越期望半导体器件表现出高可靠性、高速度和/或多功能性。为了满足要求的这些特性，半导体器件的复杂性和集成度已经变得更高。
发明内容
实施例涉及一种半导体器件，包括：沟道图案，所述沟道图案包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案位于所述栅极间隔物的侧部，并且通过所述开口与所述沟道图案接触，所述第一源极/漏极图案包括：在所述第一栅极段的高度处并且在所述开口的中心处的侧壁中心厚度；以及在所述第一栅极段的所述高度处并且在所述开口的边缘处的侧壁边缘厚度，其中，所述侧壁边缘厚度为所述侧壁中心厚度的约0.7至1倍。
实施例还涉及一种半导体器件，包括：有源图案，所述有源图案从衬底突出；沟道图案，所述沟道图案包括顺序地堆叠在所述有源图案上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案位于所述栅极间隔物的侧部，所述第一源极/漏极图案通过所述开口与所述沟道图案接触，并且同时与所述有源图案接触，所述第一源极/漏极图案包括在所述沟道图案的侧表面处的第一厚度以及在所述有源图案的顶表面处的第二厚度，其中，所述第二厚度大于所述第二厚度。
实施例还涉及一种半导体器件，包括：沟道图案，所述沟道图案包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及第一源极/漏极图案，所述第一源极/漏极图案与所述栅极间隔物的侧表面接触并与所述沟道图案间隔开，所述第一源极/漏极图案的一部分插入到所述开口中。
实施例还涉及一种制造半导体器件的方法，所述方法包括：形成包括交替堆叠在半导体衬底上的多个半导体图案和多个牺牲图案的堆叠结构；形成跨过所述堆叠结构延伸的伪栅电极和覆盖所述伪栅电极的侧壁的栅极间隔物，其中，所述堆叠结构的一部分暴露在所述栅极间隔物的外部；去除暴露在所述栅极间隔物的外部的所述堆叠结构的所述一部分，以形成暴露位于所述伪栅电极下方的所述堆叠结构的间隔物开口；以及形成覆盖所述堆叠结构的暴露于所述间隔物开口的侧表面的第一源极/漏极图案，形成所述第一源极/漏极图案包括：执行选择性外延生长工艺，以形成具有第一侧壁轮廓的所述第一源极/漏极图案；以及执行回流工艺，以使所述第一源极/漏极图案的所述第一侧壁轮廓变成第二侧壁轮廓。
附图说明
通过参照附图详细描述示例实施例，对于本领域技术人员而言，特征将变得显而易见，在附图中：
图1示出了根据示例实施例的半导体器件的平面图。
图2示出了图1的单元晶体管的透视图。
图3示出了沿图1中的线A-A’、B-B’和C-C’截取的截面图。
图4A至图4C示出了沿图3中的线D-D’截取的平面图。
图4D示出了图4A的部分X1的放大图。
图5示出了沿图1中的线A-A’，B-B’和C-C’截取的截面图。
图6A和图6B示出了沿图5中的线D-D’截取的平面图。
图7A至图13A示出了制造图2的半导体器件的方法的各阶段的透视图。
图7B至图13B示出了制造图3的半导体器件的方法的各阶段的截面图。
图7C至图13C示出了分别沿图7B至图13B中的线D-D’截取的平面图。
图9D示出了沿图9B中的线D-D’截取的平面图。
具体实施方式
现在将在下文中参照附图更全面地描述示例实施例。
图1示出了根据示例实施例的半导体器件的平面图。图2示出了图1的单元晶体管UT的透视图。
详细地，图1示出了根据示例实施例的沿第一方向D1和第二方向D2布置的多个单元晶体管UT的平面图。图2示出了一个单元晶体管UT的透视图。图3示出了根据示例实施例的沿图1中的线A-A’、B-B’和C-C’截取的截面图。图4A至图4C示出了根据示例实施例的沿图3中的线D-D’截取的平面图。
参照图1至图3，提供了衬底100。衬底100可以是单晶硅衬底或绝缘体上硅(SOI)衬底。衬底100可以是半导体衬底。有源图案AP可以从衬底100沿第三方向D3突出。有源图案AP可以均具有在第一方向D1上延伸的条形或线形。有源图案AP可以在与第一方向D1和第三方向D3相交的第二方向D2上彼此间隔开。器件隔离层ST可以设置在衬底100上的有源图案AP的侧表面上。器件隔离层ST可以由包括氧化硅层、氮化硅层和氧氮化硅层中的一种或更多种的单层或多层形成。如图2所示，器件隔离层ST的顶表面的高度可以与有源图案AP的顶表面的高度相同或更低。
多个栅电极GE可以在第二方向D2上延伸以与有源图案AP交叉。栅电极GE可以在第一方向D1上彼此间隔开。
栅电极GE可以包括功函数图案和金属线图案。功函数图案可以是N型功函数图案或P型功函数图案。N型功函数图案可以包括镧(La)、氧化镧(LaO)、钽(Ta)、氮化钽(TaN)、铌(Nb)和氮化钛(TiN)中的一种或更多种。P型功函数图案可以包括铝(Al)、氧化铝(Al2O3)、氮化钛(TiN)、氮化钨(WN)和氧化钌(RuO2)中的一种或更多种。金属线图案可以包括钨、铜和铝中的一种或更多种。栅电极GE还可以包括位于功函数图案与金属线图案之间的扩散中断图案。扩散中断图案可以包括金属氮化物层，例如，氮化钛层、氮化钽层和氮化钨层中的一种或更多种。
栅极覆盖图案GP可以设置在栅电极GE上。栅极覆盖图案GP可以由例如氮化硅层形成。栅极间隔物GS可以覆盖栅电极GE的侧壁和栅极覆盖图案GP的侧壁。栅极间隔物GS可以具有由氮化硅层、氧化硅层和氮氧化硅层中的一种或更多种形成的单层或多层结构。
如图3所示，沟道图案CH可以设置在栅电极GE与有源图案AP之间。沟道图案CH可以包括例如堆叠在有源图案AP上的第一半导体图案CP1、第二半导体图案CP2和第三半导体图案CP3。第一半导体图案CP1、第二半导体图案CP2和第三半导体图案CP3可以在第三方向D3上彼此间隔开。第一半导体图案CP1、第二半导体图案CP2和第三半导体图案CP3可以包括硅。栅电极GE可以覆盖沟道图案CH的顶表面和侧表面。
栅电极GE可以包括例如彼此一体地连接并且在第三方向D3上与第一半导体图案CP1、第二半导体图案CP2和第三半导体图案CP3交错排列的第一栅极段G1、第二栅极段G2、第三栅极段G3和第四栅极段G4。第一栅极段G1可以位于有源图案AP与第一半导体图案CP1之间。第二栅极段G2可以位于第一半导体图案CP1与第二半导体图案CP2之间。第三栅极段G3可以位于第二半导体图案CP2与第三半导体图案CP3之间。
栅极介电层Gox可以插入在栅电极GE与沟道图案CH之间以及栅电极GE与有源图案AP之间。栅极介电层Gox可以例如在第二方向D2和第三方向D3上延伸，以插入在栅电极GE与栅极间隔物GS之间。栅极介电层Gox可以包括氧化硅层和介电常数大于氧化硅层的介电常数的高k介电层中的一种或更多种。高k介电层可以由包括例如以下一种或更多种的材料形成：氧化铪(HfO2)、硅酸铪(HfSiO)、氧氮化铪(HfON)、氧氮化铪硅(HfSiON)、氧化铪铝(HfAlO3)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氧氮化锆(ZrON)、氧氮化锆硅(ZrSiON)、氧化钛(TiO2)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(Al2O3)、氧化钽(Ta2O3)和氧化铅钪钽(PbScTaO)。
参照图2、图3和图4A，沟道图案CH可以具有未被栅极间隔物GS覆盖的侧壁，使得沟道图案CH的侧壁的一部分被暴露。栅极间隔物GS可以包括暴露沟道图案CH的间隔物开口GSO。栅极间隔物GS可以具有当从第一方向D1观察时暴露的第一间隔物侧壁GSw1，并且还可以具有当从第二方向D2观察时暴露的并且相当于间隔物开口GSO的内侧壁的第二间隔物侧壁GSw2。
参照图2、图3和图4A，间隔物开口GSO可以暴露沟道图案CH的侧壁和栅极介电层Gox的与沟道图案CH相邻的侧壁。凹陷区域R1可以形成在与间隔物开口GSO的一侧相邻的有源图案AP上。凹陷区域R1的内侧壁可以由沟道图案CH的侧壁和栅极介电层Gox的与沟道图案CH相邻的侧壁限定，这些侧壁暴露于间隔物开口GSO。
源极/漏极图案SD可以设置在凹陷区域Rl中。源极/漏极图案SD可以包括第一源极/漏极图案SP1和第二源极/漏极图案SP2。第一源极/漏极图案SP1和第二源极/漏极图案SP2可以均包含锗。第一源极/漏极图案SP1和第二源极/漏极图案SP2可以包括例如硅锗。第一源极/漏极图案SP1的锗含量可以小于第二源极/漏极图案SP2的锗含量。第一源极/漏极图案SP1和第二源极/漏极图案SP2还可以包括P型杂质，例如，硼，并且单元晶体管UT可以是PMOS晶体管。单元晶体管UT可以是环栅(gate-all-around)型晶体管。单元晶体管UT也可以是多桥沟道场效应晶体管(MBCFET)。
参照沿图3中的线A-A’的截面，第一源极/漏极图案SP1可以覆盖凹陷区域R1的内侧壁和底表面。例如，第一源极/漏极图案SP1可以接触沟道图案CH的侧壁、栅极介电层Gox的与沟道图案CH相邻的侧壁以及有源图案AP的顶表面。第一源极/漏极图案SP1可以在凹陷区域R1的侧壁处具有第一侧壁厚度Tsc。第一源极/漏极图案SP1可以在凹陷区域R1的底表面处具有底部厚度Tb。第一侧壁厚度Tsc可以小于底部厚度Tb。第一侧壁厚度Tsc可以随着距有源图案AP或衬底100的距离减小(即，更靠近有源图案AP或衬底100)而增大。例如，第一源极/漏极图案SP1可以在相对于衬底的第一高度处具有第一厚度Tsc，并且可以变厚以在凹陷区域R1的底表面处具有底部厚度Tb。
参照图3和图4A，第二源极/漏极图案SP2可以例如通过第一源极/漏极图案SP1与沟道图案CH的侧壁、栅极介电层Gox的与沟道图案CH相邻的侧壁和有源图案AP的顶表面间隔开。第二源极/漏极图案SP2可以填充凹陷区域R1。参照沿着图3中的线A-A’的截面，第二源极/漏极图案SP2的一部分可以例如从凹陷区域R1沿第三方向D3向外突出，并且可以与栅极间隔物GS的侧壁接触。第二源极/漏极图案SP2的一部分可以接触暴露在间隔物开口GSO中的栅极间隔物GS的底表面。参照沿图3中的线C-C’的截面，第二源极/漏极图案SP2可以具有菱形或钻石形截面。
参照图2和图3，栅电极GE之间的空间可以被层间介电层IL填充。层间介电层IL可以包括氧化硅层、氮化硅层、氮氧化硅层和多孔层中的一种或更多种。层间介电层IL可以具有与栅极覆盖图案GP的顶表面共面的顶表面。层间介电层IL可以覆盖第二源极/漏极图案SP2的上侧。层间介电层IL可以覆盖第二源极/漏极图案SP2的下侧和器件隔离层ST的顶表面。尽管未示出，但是接触插塞可以穿透层间介电层IL并且接触第二源极/漏极图案SP2。
参照图3和图4A至图4C，在栅电极GE的第一栅极段G1、第二栅极段G2和第三栅极段G3之一的高度处，第一源极/漏极图案SP1可以与栅极介电层Gox的侧壁接触，该侧壁通过间隔物开口GSO暴露，并且还与栅极间隔物GS的第二间隔物侧壁GSw2接触。在特定高度处，不管位置如何，第一源极/漏极图案SP1都可以具有基本上恒定的厚度。例如，如图3和图4A所示，在第二栅极段G2的高度处并且在间隔物开口GSO的中心处，第一源极/漏极图案SP1可以具有第一侧壁厚度Tsc。在间隔物开口GSO的相同高度并且在边缘处，第一源极/漏极图案SP1可以具有第二侧壁厚度Tse。第二侧壁厚度Tse可以是第一侧壁厚度Tsc的约0.7至1倍。第二侧壁厚度Tse可以是3nm或更大。第二侧壁厚度Tse的范围可以为3nm至7nm。
例如，第一栅极段G1、第二栅极段G2和第三栅极段G3中的某个栅极段的高度可以表示该栅极段的中心处的高度。在这种情况下，第二栅极段G2的高度可以对应于第二栅极段G2的中心处的高度。对于另一示例，第一栅极段G1、第二栅极段G2和第三栅极段G3中的某个栅极段的高度可以表示该栅极段的顶表面或底表面处的高度。在这种情况下，第二栅极段G2的高度可以对应于第二栅极段G2的顶表面或底表面的高度。第二栅极段G2的高度可以指示在第一半导体图案CP1的顶表面与第二半导体图案CP2的底表面之间的特定位置处的高度。第一栅极段G1的高度可以指示在有源图案AP的顶表面与第一半导体图案CP1的底表面之间的特定位置处的高度。第三栅极段G3的高度可以指示在第二半导体图案CP2的顶表面与第三半导体图案CP3的底表面之间的特定位置处的高度。
第一侧壁厚度Tsc可以是侧壁中心厚度。第二侧壁厚度Tse可以是侧壁边缘厚度。虽然图4A至图4C分别以示例的方式示出了在第二栅极段G2的高度处的平面图，但是在第一栅极段G1和第三栅极段G3中的一个栅极段的高度处的平面图可以类似于在第二栅极段G2的高度处的平面图，并且上述说明可以相同地或相似地应用于在第一栅极段G1和第三栅极段G3中的一个栅极段的高度处的第一侧壁厚度Tsc与第二侧壁厚度Tse之间的关系。
在特定高度处(例如，在第二栅极段G2的高度处)的第一侧壁厚度Tsc可以对应于第二源极/漏极图案SP2与栅极介电层Gox之间在间隔物开口GSO的中心处的间隔。在同一特定高度处(例如，在第二栅极段G2的高度处)的第二侧壁厚度Tse可以对应于第二源极/漏极图案SP2与栅极介电层Gox之间在间隔物开口GSO的边缘处的间隔。
如图4A所示，第一源极/漏极图案SP1在与栅极介电层Gox的界面处可以是平坦的，在与第二源极/漏极图案SP2的界面处可以是凸出的，从而使得第二侧壁厚度Tse小于第一侧壁厚度Tsc。
在另一种实现方式中，如图4B所示，第一源极/漏极图案SP1在栅极介电层Gox和第二源极/漏极图案SP2两者上可以是平坦的，从而使得第二侧壁厚度Tse可以与第一侧壁厚度Tsc相同或大约相同。
在另一种实现方式中，如图4C所示，栅极介电层Gox与间隔物开口GSO相邻的侧表面可以是凹陷的，和/或栅电极GE与间隔物开口GSO相邻的侧表面可以是凹陷的。在这种情况下，第一源极/漏极图案SP1在栅极介电层Gox和第二源极/漏极图案SP2两者上可以是凸出的。在这种情况下，第二侧壁厚度Tse可以小于第一侧壁厚度Tsc。
如图4A所示，第二源极/漏极图案SP2的一部分可以插入到间隔物开口GSO中。第二源极/漏极图案SP2可以与栅极间隔物GS的第二间隔物侧壁GSw2接触。第二源极/漏极图案SP2在相邻的栅极间隔物GS之间可以具有第一宽度WT1，在相邻的第一源极/漏极图案SP1之间可以具有第二宽度WT2。第二宽度WT2可以大于第一宽度WT1。
图4D示出了示出图4A的截面X1的放大图。
参照图4D，栅极间隔物GS可以包括暴露于间隔物开口GSO并且彼此面对的第21侧壁间隔物GSw21和第22侧壁间隔物GSw22。第一源极/漏极图案SP1可以具有包括第一点C1和第二点C2的外侧壁SP1s(面对第二源极/漏极图案SP2)，外侧壁SP1s与第21侧壁间隔物GSw21在第一点C1相交，外侧壁SP1s与第22侧壁间隔物GSw22在第二点C2相交。经过第一点C1的第一切线L1和经过第二点C2的第二切线L2可以彼此形成第一角度θ1，第一角度θ1的范围例如为150°至180°。
根据示例实施例的半导体器件可以包括第一源极/漏极图案SP1，该第一源极/漏极图案SP1在特定高度处的厚度基本上恒定并且至少为3nm，因此，可以减少制造半导体器件时的缺陷，从而提高半导体器件的可靠性。
图5示出了根据示例实施例的沿图1中的线A-A’、B-B’和C-C’截取的截面图。图6A和图6B示出了根据示例实施例的沿图5中的线D-D’截取的平面图。
参照图5，第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb可以插入在第一源极/漏极图案SP1与第二源极/漏极图案SP2之间。第一辅助源极/漏极图案SPa可以覆盖第一源极/漏极图案SP1的表面。第二辅助源极/漏极图案SPb可以覆盖第一辅助源极/漏极图案SPa的表面。第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb可以均包含锗。第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb可以包括例如硅锗。第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb可以具有彼此不同的各自的锗含量。第一辅助源极/漏极图案SPa的锗含量可以大于第一源极/漏极图案SP1的锗含量，并且小于第二辅助源极/漏极图案SPb的锗含量。第二辅助源极/漏极图案SPb的锗含量可以大于第一辅助源极/漏极图案SPa的锗含量，并且小于第二源极/漏极图案SP2的锗含量。虽然图5、图6A和图6B示出了两个辅助源极/漏极图案，或者第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb插入在第一源极/漏极图案SP1与第二源极/漏极图案SP2之间，但是可以只在第一源极/漏极图案SP1与第二源极/漏极图案SP2之间插入第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb中的一个辅助源极/漏极图案。在另一种实现方式中，可以在第一源极/漏极图案SP1与第二源极/漏极图案SP2之间插入三个或更多个辅助源极/漏极图案。
图6A和图6B示出了第一源极/漏极图案SP1、第二源极/漏极图案SP2、第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb位于特定高度的结构。如图6A所示，第一源极/漏极图案SP1、第一辅助源极/漏极图案SPa和第二辅助源极/漏极图案SPb都可以朝向第二源极/漏极图案SP2凸出。图6A示出了第二侧壁厚度Tse可以小于第一侧壁厚度Tsc。图6A还示出了第二源极/漏极图案SP2可以与第一源极/漏极图案SP1和第一辅助源极/漏极图案SPa两者间隔开。
在另一种实现方式中，如图6B所示，第一源极/漏极图案SP1和第一辅助源极/漏极图案SPa可以朝向栅电极GE凸出，并且第二辅助源极/漏极图案SPb可以朝向第二源极/漏极图案SP2凸出。在这种情况下，第二侧壁厚度Tse可以与第一侧壁厚度Tsc几乎相同。如图6B所示，第二源极/漏极图案SP2可以与第一源极/漏极图案SP1的边缘以及与第一辅助源极/漏极图案SPa的边缘接触。
图7A至图13A示出了制造图2的半导体存储器件的方法的各阶段的透视图。图7B至图13B示出了制造图3的半导体器件的方法的各阶段的截面图。图7C至图13C示出了分别沿图7B至图13B中的线D-D’截取的平面图。图9D示出了根据示例实施例的沿图9B中的线D-D’截取的平面图。
参照图7A至图7C，可以在衬底100上交替地堆叠牺牲层103和半导体层105。衬底100可以是例如单晶硅衬底或绝缘体上硅(SOI)衬底。牺牲层103可以由相对于半导体层105具有蚀刻选择性的材料形成。牺牲层103可以由例如硅锗层形成。当牺牲层103由硅锗(其晶格常数大于硅的晶格常数)形成时，可以向半导体层105施加压应力。半导体层105随后可以变为沟道图案(参见图3的CH)，并且由于提高了电荷迁移率，所以可以提高半导体器件的操作速度。
可以对半导体层105、牺牲层103以及衬底100的一部分进行蚀刻以在衬底100中形成沟槽TH，并且同时形成有源图案AP和位于有源图案AP上的从衬底100突出的堆叠结构150。堆叠结构150可以包括交替堆叠的牺牲层103和半导体层105。有源图案AP和堆叠结构150可以形成为具有在第一方向D1上的纵向长度。另外，有源图案AP和堆叠结构150均可以形成为多个并且在第二方向D2上彼此间隔开。可以在衬底100上形成介电层，然后回蚀该介电层以形成填充沟槽TH的器件隔离层ST。器件隔离层ST可以形成为具有比有源图案AP的顶表面低的顶表面。
参照图8A至图8C，可以在衬底100的整个表面上形成伪栅极层和伪覆盖层，然后将其图案化以形成与堆叠结构150和有源图案AP交叉的伪栅电极DGE和伪覆盖图案DGP。伪栅电极DGE可以由相对于堆叠结构150和有源图案AP具有蚀刻选择性的材料形成。伪栅电极DGE可以包括例如多晶硅。伪覆盖图案DGP可以包括介电层，例如，氮化硅层。可以在衬底100的整个表面上堆叠间隔物层，然后各向异性地蚀刻该间隔物层以形成覆盖伪栅电极DGE的侧壁和伪覆盖图案DGP的侧壁的栅极间隔物GS。栅极间隔物GS可以具有由氮化硅层、氧化硅层和氮氧化硅层中的一种或更多种形成的单层或多层结构。在形成栅极间隔物GS之后，可以暴露堆叠结构150的顶表面。尽管未示出，但是栅极间隔物GS可以形成为覆盖堆叠结构150的从伪栅电极DGE的一侧横向突出的侧表面，但是单独的或后续的工艺可以去除形成在堆叠结构150的侧表面上的栅极间隔物GS。因此，堆叠结构150的从伪栅电极DGE的一侧横向突出的侧表面可以被暴露而不被栅极间隔物GS覆盖。栅极间隔物GS可以具有第一间隔物侧壁GSwl和第二间隔物侧壁GSw2，第一间隔物侧壁GSwl在第一方向D1上被暴露，第二间隔物侧壁GSw2与堆叠结构150的牺牲层103和半导体层105接触。
参照图9A至图9C，可以对在栅极间隔物GS的一侧暴露的堆叠结构150进行蚀刻以形成暴露有源图案AP的凹陷区域R1。堆叠结构150的蚀刻可以包括各向异性蚀刻工艺和各向同性蚀刻工艺。蚀刻工艺可以部分地去除有源图案AP的上部。蚀刻工艺可以暴露第二间隔物侧壁GSw2。间隔物开口GSO可以被定义为是指栅极间隔物GS的第二间隔物侧壁GSw2之间的空间。间隔物开口GSO可以暴露设置在伪覆盖图案DGP下方的堆叠结构150。蚀刻工艺的进度可以改变堆叠结构150的蚀刻程度，并且还可以改变堆叠结构150的侧壁轮廓。因此，堆叠结构150的牺牲层103的侧壁轮廓可以如图9C所示是平坦的，或者可以如图9D所示是横向凹陷的。在图9D的情况下，可以执行后续工艺以最终形成图4C或图6B所示的结构。
参照图10A至图10C，可以形成第一源极/漏极图案SP1以覆盖凹陷区域R1的侧壁和底部。第一源极/漏极图案SP1可以形成为包含锗。第一源极/漏极图案SP1可以是例如硅锗层。第一源极/漏极图案SP1的锗含量可以与牺牲层103的锗含量不同。第一源极/漏极图案SP1的锗含量可以小于牺牲层103的锗含量。
第一源极/漏极图案SP1的形成可以包括：第一步，执行选择性外延生长(SEG)工艺；以及第二步，执行回流工艺。第一步SEG工艺可以在第一压力、第一温度下用供应的硅源气体和锗源气体进行。硅源气体可以是例如SiH4。锗源气体可以是例如GeH4。第一温度的范围可以是例如600℃至700℃。第一压力的范围可以是例如250Torr至350Torr。第一温度可以是例如630℃，第一压力可以是例如300Torr。还可以在第一步SEG工艺中供应氢气。如图10C所示，在第一步SEG工艺之后形成的第一源极/漏极图案SP1可以在特定高度处具有诸如由虚线P1表示的侧壁轮廓。例如，第一源极/漏极图案SP1在间隔物开口GSO的中心处可以非常厚，而在间隔物开口GSO的边缘处可以非常薄。
可以执行第二步回流工艺。第二步回流工艺可以在第二压力、第二温度下用供应的氢气进行。第二温度可以与第一温度相同。第二压力可以小于第一压力。第二压力可以是第一压力的九分之一至十一分之一。第二压力可以是例如30Torr。氢气可以用于解决第二步回流工艺中的缺陷。第二步回流工艺可以对通过第一步SEG工艺形成的第一源极/漏极图案SP1中包含的原子之间的晶体结构(或晶格)进行重新排列，并且如图10C所示，第一源极/漏极图案SP1的侧壁轮廓可以变为诸如由在特定高度处的实线P2表示的新的轮廓。因此，第一源极/漏极图案SP1在间隔物开口GSO的中心和边缘处的厚度都可以基本恒定。
在一个实施例中，第二步回流工艺可以使处于特定高度的第一源极/漏极图案SP1在间隔物开口GSO的中心处具有第一侧壁厚度Tsc，在间隔物开口GSO的边缘处具有第二侧壁厚度Tse。优选地，第二侧壁厚度Tse可以是第一侧壁厚度Tsc的约0.7至1倍。第二侧壁厚度Tse可以是例如3nm或更大。例如，第二侧壁厚度Tse的范围可以为3nm至7nm。
另外，第二步回流工艺可以使第一源极/漏极图案SP1在凹陷区域R1的底部的底部厚度Tb大于第一侧壁厚度Tsc。
参照图11A至图11C，可以执行选择性外延生长(SEG)工艺以在第一源极/漏极图案SP1上形成第二源极/漏极图案SP2。第二源极/漏极图案SP2可以填充凹陷区域R1。第二源极/漏极图案SP2的锗含量可以大于第一源极/漏极图案SP1的锗含量。例如，第二源极/漏极图案SP2可以具有与牺牲层103相同或相似的锗含量。在形成第二源极/漏极图案SP2之后，可以在衬底100的整个表面上形成层间介电层IL，然后可以对该层间介电层进行平坦化蚀刻工艺以暴露伪覆盖图案DGP。
当形成第一源极/漏极图案SP1和第二源极/漏极图案SP2时，可以掺杂诸如硼的P型杂质。当执行选择性外延生长(SEG)工艺以形成第一源极/漏极图案SP1和第二源极/漏极图案SP2中的每一者时，可以例如原位掺杂硼。
参照图12A至图12C，可以去除伪覆盖图案DGP和伪栅电极DGE以形成暴露堆叠结构150的顶表面和侧表面的沟槽GR。此外，沟槽GR还可以暴露栅极间隔物GS的内侧表面和器件隔离层ST的与栅极间隔物GS相邻的顶表面。堆叠结构150的侧表面的暴露可以露出构成堆叠结构150的牺牲层103的侧表面。
参照图13A至图13C，可以执行各向同性蚀刻工艺以去除由凹槽GR暴露的牺牲层103。因此，可以在存在牺牲层103的位置处形成空的空间ER。构成堆叠结构150的半导体层105可以被称为半导体图案CP。空的空间ER可以暴露半导体图案CP的顶表面和底表面以及有源图案AP的顶表面。空的空间ER还可以暴露第一源极/漏极图案SP1的内侧壁。
在该阶段，根据本示例实施例的侧壁轮廓可以帮助减少或消除工艺故障。详细地，如果第二源极/漏极图案SP2具有与牺牲层103相同或相似的锗含量，则第二源极/漏极图案SP2相对于牺牲层103可能没有明显的蚀刻选择性。在这种情况下，如果第一源极/漏极图案SP1具有由图10C中的虚线P1表示的侧壁轮廓，则去除牺牲层103的蚀刻剂可能通过间隔物开口GSO的边缘朝向第二源极/漏极图案SP2迁移，从而可以完全去除第二源极/漏极图案SP2，从而增加了发生工艺故障的可能性。然而，根据本示例实施例，因为第二步回流工艺使得第一源极/漏极图案SP1具有由图10C中的实线P2表示的侧壁轮廓，从而在特定高度上具有基本恒定的厚度，或者由于第二步回流工艺使得第一源极/漏极图案SP1在间隔物开口GSO的边缘处具有至少3nm的厚度，所以去除牺牲层103的蚀刻剂不会穿过间隔物开口GSO的边缘处的第一源极/漏极图案SP1。因此，在去除牺牲层103期间不会去除第二源极/漏极图案SP2，然后可以避免工艺故障。结果，可以提高制造半导体器件的成品率和可靠性。
随后，参照图1至图3，可以执行沉积工艺或热氧化工艺以形成栅极介电层Gox。栅极介电层Gox可以共形地形成在半导体图案CP的表面、有源图案AP的表面以及栅极间隔物GS的内侧壁上。可以沉积导电层以填充空的空间ER和凹槽GR，然后使导电层部分地凹陷以形成栅电极GE。栅极覆盖图案GP可以形成在栅电极GE上。
如上所述，实施例涉及包括环栅型晶体管的半导体器件及其制造方法。实施例可以提供具有提高的可靠性的半导体器件。制造半导体器件的方法可以减少工艺故障并提高成品率。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅在一般性和描述性意义上使用和解释这些术语，而不是出于限制的目的。在某些情况下，对于在提交本申请时本领域普通技术人员而言显而易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (25)

1.一种半导体器件，包括：
沟道图案，所述沟道图案包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；
栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；
栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及
第一源极/漏极图案，所述第一源极/漏极图案位于所述栅极间隔物的侧部，并且通过所述开口与所述沟道图案接触，所述第一源极/漏极图案包括：
在所述第一栅极段的高度处并且在所述开口的中心处的侧壁中心厚度；以及
在所述第一栅极段的所述高度处并且在所述开口的边缘处的侧壁边缘厚度，
其中，所述侧壁边缘厚度为所述侧壁中心厚度的0.7至1倍。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括有源图案，所述有源图案从所述衬底突出，并且位于所述沟道图案和所述第一源极/漏极图案下方，其中：
所述第一源极/漏极图案延伸为与所述有源图案接触，
所述第一源极/漏极图案在所述第一源极/漏极图案与所述有源图案接触的位置处具有底部厚度，并且
所述底部厚度大于所述侧壁中心厚度。
3.根据权利要求1所述的半导体器件，其中，所述侧壁中心厚度随着距所述衬底的距离减小而增大。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括第二源极/漏极图案，所述第二源极/漏极图案位于所述第一源极/漏极图案上，并且与所述沟道图案间隔开，
其中，所述第二源极/漏极图案的一部分插入到所述开口中。
5.根据权利要求4所述的半导体器件，其中，所述第一源极/漏极图案和所述第二源极/漏极图案均包含锗，所述第一源极/漏极图案的锗含量小于所述第二源极/漏极图案的锗含量。
6.根据权利要求4所述的半导体器件，所述半导体器件还包括位于所述第一源极/漏极图案与所述第二源极/漏极图案之间的至少一个辅助源极/漏极图案，其中，
所述第一源极/漏极图案、所述第二源极/漏极图案和所述辅助源极/漏极图案包含锗，所述辅助源极/漏极图案的锗含量大于所述第一源极/漏极图案的锗含量并且小于所述第二源极/漏极图案的锗含量。
7.根据权利要求4所述的半导体器件，其中，所述栅极间隔物包括：
第一间隔物侧壁，所述第一间隔物侧壁位于所述开口外部；以及
第二间隔物侧壁，所述第二间隔物侧壁相当于所述开口的内侧壁，
其中，所述第二源极/漏极图案与所述第一间隔物侧壁和所述第二间隔物侧壁接触。
8.根据权利要求1所述的半导体器件，其中，所述侧壁边缘厚度的范围为3nm至7nm。
9.根据权利要求1所述的半导体器件，所述半导体器件还包括栅极介电层，所述栅极介电层插入在所述栅电极与所述栅极间隔物之间，并且通过所述开口暴露，其中，
所述第一源极/漏极图案具有与所述栅极介电层间隔开的外侧壁，
所述栅极间隔物包括暴露于所述开口并且彼此面对的第一侧壁间隔物和第二侧壁间隔物，
所述第一源极/漏极图案的所述外侧壁与所述第一侧壁间隔物在位于所述第一栅极段的所述高度的第一位置处相交，
所述第一源极/漏极图案的所述外侧壁与所述第二侧壁间隔物在位于所述第一栅极段的所述高度的第二位置处相交，并且
经过所述第一位置的第一切线与经过所述第二位置的第二切线之间的第一角度的范围为150°至180°。
10.一种半导体器件，包括：
有源图案，所述有源图案从衬底突出；
沟道图案，所述沟道图案包括顺序地堆叠在所述有源图案上的第一半导体图案和第二半导体图案；
栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；
栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及
第一源极/漏极图案，所述第一源极/漏极图案位于所述栅极间隔物的侧部，所述第一源极/漏极图案通过所述开口与所述沟道图案接触，并且同时与所述有源图案接触，所述第一源极/漏极图案包括：
在所述沟道图案的侧表面处的第一厚度；以及
在所述有源图案的顶表面处的第二厚度，
其中，所述第二厚度大于所述第一厚度。
11.根据权利要求10所述的半导体器件，其中，所述第一栅极段的侧壁具有凹陷轮廓。
12.根据权利要求10所述的半导体器件，所述半导体器件还包括第二源极/漏极图案，所述第二源极/漏极图案位于所述第一源极/漏极图案上，并与所述沟道图案间隔开，
其中，所述第二源极/漏极图案的一部分插入到所述开口中。
13.根据权利要求12所述的半导体器件，其中，所述栅极间隔物包括：
第一间隔物侧壁，所述第一间隔物侧壁位于所述开口外部；以及
第二间隔物侧壁，所述第二间隔物侧壁相当于所述开口的内侧壁，
其中，所述第二源极/漏极图案与所述第一间隔物侧壁和所述第二间隔物侧壁接触。
14.根据权利要求10所述的半导体器件，其中，所述第一源极/漏极图案具有：
在所述第一栅极段的高度处并且在所述开口的中心处的所述第一厚度，以及
在所述第一栅极段的所述高度处并且在所述开口的边缘处的第三厚度，
其中，所述第三厚度为所述第一厚度的0.7至1倍。
15.一种半导体器件，包括：
沟道图案，所述沟道图案包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；
栅电极，所述栅电极覆盖所述沟道图案的顶表面和侧表面并沿第一方向延伸，所述栅电极包括位于所述第一半导体图案与所述第二半导体图案之间的第一栅极段；
栅极间隔物，所述栅极间隔物覆盖所述栅电极的侧表面，并且包括暴露所述沟道图案的开口；以及
第一源极/漏极图案，所述第一源极/漏极图案与所述栅极间隔物的侧表面接触并与所述沟道图案间隔开，所述第一源极/漏极图案的一部分插入到所述开口中。
16.根据权利要求15所述的半导体器件，所述半导体器件还包括栅极介电层，所述栅极介电层插入在所述第一栅极段与所述栅极间隔物之间，并且通过所述开口暴露，其中，
所述第一源极/漏极图案在所述第一栅极段的高度处并且在所述开口的中心处与所述栅极介电层的侧壁间隔开第一距离，
所述第一源极/漏极图案在所述第一栅极段的所述高度处并且在所述开口的边缘处与所述栅极介电层的侧壁间隔开第二距离，
其中，所述第二距离为所述第一距离的0.7至1倍。
17.根据权利要求15所述的半导体器件，所述半导体器件还包括插入在所述第一源极/漏极图案与所述沟道图案之间的第二源极/漏极图案，
其中，所述第二源极/漏极图案的厚度朝向所述衬底而增大。
18.根据权利要求17所述的半导体器件，其中，所述第一源极/漏极图案和所述第二源极/漏极图案包含锗，所述第二源极/漏极图案的锗含量小于所述第一源极/漏极图案的锗含量。
19.根据权利要求17所述的半导体器件，所述半导体器件还包括位于所述第一源极/漏极图案与所述第二源极/漏极图案之间的至少一个辅助源极/漏极图案，其中，
所述第一源极/漏极图案、所述第二源极/漏极图案和所述辅助源极/漏极图案包含锗，所述辅助源极/漏极图案的锗含量大于所述第二源极/漏极图案的锗含量并且小于所述第一源极/漏极图案的锗含量。
20.根据权利要求15所述的半导体器件，其中，所述栅极间隔物包括：
第一间隔物侧壁，所述第一间隔物侧壁位于所述开口外部；以及
第二间隔物侧壁，所述第二间隔物侧壁相当于所述开口的内侧壁，
其中，所述第一源极/漏极图案与所述第一间隔物侧壁和所述第二间隔物侧壁接触。
21.一种制造半导体器件的方法，所述方法包括：
形成包括交替堆叠在半导体衬底上的多个半导体图案和多个牺牲图案的堆叠结构；
形成跨过所述堆叠结构延伸的伪栅电极和覆盖所述伪栅电极的侧壁的栅极间隔物，其中，所述堆叠结构的一部分暴露在所述栅极间隔物的外部；
去除暴露在所述栅极间隔物的外部的所述堆叠结构的所述一部分，以形成暴露位于所述伪栅电极下方的所述堆叠结构的间隔物开口；以及
形成覆盖所述堆叠结构的暴露于所述间隔物开口的侧表面的第一源极/漏极图案，形成所述第一源极/漏极图案包括：
执行选择性外延生长工艺，以形成具有第一侧壁轮廓的所述第一源极/漏极图案；以及
执行回流工艺，以使所述第一源极/漏极图案的所述第一侧壁轮廓变成第二侧壁轮廓。
22.根据权利要求21所述的方法，其中，在执行所述回流工艺之后，所述第一源极/漏极图案具有：
在一个所述牺牲图案的高度处并且在所述开口的中心处的侧壁中心厚度；以及
在一个所述牺牲图案的所述高度处并且在所述开口的边缘处的侧壁边缘厚度，
其中，所述侧壁边缘厚度为所述侧壁中心厚度的0.7至1倍。
23.根据权利要求21所述的方法，所述方法还包括：
在所述第一源极/漏极图案上形成第二源极/漏极图案；
形成覆盖所述第二源极/漏极图案的层间介电层；
去除所述伪栅电极以暴露所述牺牲图案；以及
去除所述牺牲图案以暴露所述第一源极/漏极图案的内侧壁。
24.根据权利要求21所述的方法，其中，
所述选择性外延生长工艺是在第一压力、第一温度下执行的，
所述回流工艺是在第二压力、第二温度下执行的，
所述第二温度与所述第一温度相同，并且
所述第二压力小于所述第一压力。
25.根据权利要求21所述的方法，其中，执行所述回流工艺包括供应氢气。
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