CN108695256A - 制造半导体装置的方法以及半导体装置 - Google Patents

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Abstract

本申请提供了一种制造半导体装置的方法以及半导体装置。该制造半导体装置的方法包括：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成连接至第一源极/漏极区的第一接触图案。第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素。

Description

制造半导体装置的方法以及半导体装置
相关申请的交叉引用
本申请要求于2017年4月3日在韩国知识产权局提交的韩国专利申请No.10-2017-0043122的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本公开涉及一种制造半导体装置的方法，并且具体地说，涉及一种制造包括场效应晶体管的半导体装置的方法。
背景技术
由于其小尺寸、多功能和/或低成本特性，半导体装置被认为是电子工业中的重要元件。半导体装置可分为用于存储数据的存储器装置、用于处理数据的逻辑装置和包括存储器和逻辑元件二者的混合装置。为了符合对具有快速度和/或低功耗的电子装置的增加的需求，重要的是实现具有高可靠性、高性能和/或多功能的半导体装置。为了满足这些技术标准，半导体装置的复杂性和/或集成密度正在增大。
发明内容
本公开的一些实施例提供了一种制造设置有具有改进的电特性的场效应晶体管的半导体装置的方法。
根据本公开的一些实施例，一种制造半导体装置的方法可包括以下步骤：将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；在第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成耦接至第一源极/漏极区的第一接触图案。第一源极/漏极区可包括具有大于第一晶格常数的第二晶格常数的半导体元素。
根据本公开的一些实施例，一种制造半导体装置的方法可包括以下步骤：在衬底的PMOSFET区上形成第一器件隔离层以限定第一有源图案，第一有源图案的上部竖直地突出于第一器件隔离层上；形成栅电极，以与第一有源图案交叉；在邻近于栅电极的一侧的第一有源图案上执行选择性外延生长工艺，以形成第一源极/漏极区；为第一源极/漏极区掺杂镓；在掺有镓的第一源极/漏极区上执行退火工艺；以及形成耦接至第一源极/漏极区的第一接触图案。
根据本公开的一些实施例，一种半导体装置可包括：衬底的PMOSFET区上的第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；栅电极，其与第一有源图案交叉，并且在第一方向上延伸；第一源极/漏极区，其在栅电极的一侧设置在第一有源图案中；以及耦接至第一源极/漏极区的第一接触图案。第一源极/漏极区可包括具有大于第一晶格常数的第二晶格常数的半导体元素，第一源极/漏极区的上部可包括作为杂质的镓(Ga)，并且第一源极/漏极区中的镓的浓度可在从第一接触图案朝着第一源极/漏极区的下部的方向上减小。
附图说明
从下面结合附图的简单描述中将更加清楚地理解示例实施例。附图代表如本文所述的非限制性示例实施例。
图1是示出根据本公开的一些实施例的半导体装置的平面图。
图2A至图2D分别是沿着图1的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。
图3是图2A的部分M的放大的剖视图。
图4、图6、图8、图10、图12、图14、图16和图18是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。
图5A、图7A、图9A、图11A、图13A、图15A、图17A和图19A分别是沿着图4、图6、图8、图10、图12、图14、图16和图18的线A-A'截取的剖视图。
图5B、图7B、图9B、图11B、图13B、图15B、图17B和图19B分别是沿着图4、图6、图8、图10、图12、图14、图16和图18的线B-B'截取的剖视图。
图7C、图9C、图11C、图13C、图15C、图17C和图19C分别是沿着图6、图8、图10、图12、图14、图16和图18的线C-C'截取的剖视图。
图9D、图11D、图13D、图15D、图17D和图19D分别是沿着图8、图10、图12、图14、图16和图18的线C-C'截取的剖视图。
图20是根据本公开的一些实施例的镓掺杂工艺的流程图。
图21是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。
图22A至图22D分别是沿着图21的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。
图23是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。
图24A至图24D分别是沿着图21的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。
具体实施方式
现在，将在下文中参照其中示出了各个示例性实施例的附图更完全地描述本公开。然而，本发明可按照许多不同形式实现，并且不应被理解为限于本文阐述的示例性实施例。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征以及补充下面提供的书面说明。然而，这些附图不一定按照比例，并且可以并非精确地反映任何给出的实施例的精确结构或性能特征，并且不应被解释为局限或限制通过示例实施例包含的值或特性的范围。例如，为了清楚，可缩小或夸大分子、层、区和/或结构性元件的相对厚度和定位。在各个附图中使用相似或相同的标号旨在指示存在相似或相同的元件或特征。
可将诸如“第一”、“第二”、“第三”等的序数词简单地用作特定元件、步骤等的标签，以将这些元件、步骤等彼此区分。说明书中的未利用“第一”、“第二”、“第三”等描述的术语在权利要求书中也可被称作“第一”或“第二”。另外，用特定序数词(例如，特定权利要求中的“第一”)引用的术语在其它地方可用不同的序数词(例如，说明书或另一权利要求中的“第二”)进行描述。
例如，为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述诸如附图中所示的位置关系。应该理解，空间相对术语涵盖了装置的除图中所示的取向之外的不同取向。
本文使用的诸如“相同”、“等同”、“平坦的”或“共面的”这些术语涵盖了包括可由于例如制造工艺导致的变化的同一性和近同一性。除非上下文或其它陈述另有说明，否则本文可使用术语“基本上”来强调这种含义。
图1是示出根据本公开的一些实施例的半导体装置的平面图。图2A至图2D分别是沿着图1的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。图3是图2A的部分M的放大剖视图。
如本文所用，半导体装置可指诸如半导体芯片(例如，形成在晶片上的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠件、包括堆叠在封装体衬底上的一个或多个半导体芯片的半导体封装体或者包括多个封装体的封装体叠层装置的装置。这些装置可利用球栅阵列、引线键合、穿通衬底过孔或其它电连接元件形成，并且可包括诸如易失性存储器装置或非易失性存储器装置的存储器装置。
参照图1、图2A至图2D和图3，可在衬底100的上部设置器件隔离层ST。器件隔离层ST可包括位于PMOSFET区PR中的部分和位于NMOSFET区NR中的部分。衬底100可为或可包括由硅、锗、硅锗或者半导体化合物中的至少一个制成的半导体晶圆。作为示例，衬底100可为硅晶圆。器件隔离层ST可由绝缘材料(例如，氧化硅)形成或可包括所述绝缘材料。在一些实施例中，衬底100可仅包括硅。
PMOSFET区PR和NMOSFET区NR可在平行于衬底100的顶表面的第一方向D1上彼此间隔开，并且器件隔离层ST可介于PMOSFET区PR与NMOSFET区NR之间。PMOSFET区PR和NMOSFET区NR可在与第一方向D1交叉的第二方向D2上延伸。虽然未示出，但是PMOSFET区PR与NMOSFET区NR之间的器件隔离层ST的底部水平在与衬底100的顶表面垂直的向下的方向上可比邻近的有源图案AP1之间和/或邻近的有源图案AP2之间的器件隔离层ST的底部水平更深。
PMOSFET区PR和NMOSFET区NR可为其上将形成用于半导体装置的逻辑电路的逻辑晶体管的逻辑单元区。作为示例，可在衬底100的逻辑单元区上设置构成处理器核的逻辑晶体管或I/O端子。逻辑晶体管中的一些可设置在PMOSFET区PR和NMOSFET区NR上。
在特定实施例中，PMOSFET区PR和NMOSFET区NR可为其上设有用于存储数据的存储器单元晶体管的存储器单元区。例如，可在衬底100的存储器单元区上设置构成多个静态随机存取存储器(SRAM)单元的存储器单元晶体管。存储器单元晶体管中的一些可设置在PMOSFET区PR和NMOSFET区NR上。但是本公开不限于此。
可在PMOSFET区PR和NMOSFET区NR上设置在第二方向D2上延伸的多个有源图案AP1和AP2。有源图案AP1和AP2可包括PMOSFET区PR上的第一有源图案AP1和NMOSFET区NR上的第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可为衬底100的一部分，并且可具有在与衬底100的顶表面垂直的向上的方向上突出的突出形状。第一有源图案AP1和第二有源图案AP2可在第一方向D1上彼此间隔开地排列。
每一对邻近的第一有源图案AP1可设置为限定第一沟槽TR1，并且每一对邻近的第二有源图案AP2可设置为限定第二沟槽TR2。对应的器件隔离层ST可设置为填充第一沟槽TR1和第二沟槽TR2中的每一个。例如，第一有源图案AP1和第二有源图案AP2的形状可通过对应的器件隔离层ST来限定。器件隔离层ST可覆盖第一有源图案AP1和第二有源图案AP2中的每一个的下侧表面。如图中所示，示出了可在PMOSFET区PR上设置三个第一有源图案AP1，并且可在NMOSFET区NR上设置三个第二有源图案AP2，但是本公开不限于此。
第一有源图案AP1和第二有源图案AP2可包括在垂直于衬底100的顶表面的方向上比器件隔离层ST的顶表面位于更高的水平的上部。第一有源图案AP1和第二有源图案AP2的上部可具有在器件隔离层ST的顶表面上方竖直突出的结构。第一有源图案AP1和第二有源图案AP2的上部中的每一个在各对器件隔离层ST之间可具有突出的鳍形。
可在第一有源图案AP1的上部中设置第一沟道区CH1和第一源极/漏极区SD1。第一源极/漏极区SD1可为p型掺杂区。第一沟道区CH1中的每一个可介于一对第一源极/漏极区SD1之间。可在第二有源图案AP2的上部中设置第二沟道区CH2和第二源极/漏极区SD2。第二源极/漏极区SD2可为n型掺杂区。第二沟道区CH2中的每一个可介于一对第二源极/漏极区SD2之间。
第一源极/漏极区SD1和第二源极/漏极区SD2可为通过选择性外延生长工艺形成的外延图案。第一源极/漏极区SD1和第二源极/漏极区SD2可具有比第一沟道区CH1和第二沟道区CH2的顶表面位于更高水平的顶表面。第一源极/漏极区SD1和第二源极/漏极区SD2可包括与衬底100不同的半导体元素。作为示例，第一源极/漏极区SD1可包括晶格常数大于衬底100的晶格常数的半导体材料。因此，根据示例性实施例，第一源极/漏极区SD1可将压应力施加至第一沟道区CH1。作为示例，第二源极/漏极区SD2可包括晶格常数等于或小于衬底100的晶格常数的半导体材料。因此，根据示例性实施例，第二源极/漏极区SD2可将张应力施加至第二沟道区CH2。作为示例，第二源极/漏极区SD2可包括与衬底100的半导体元素相同的半导体元素(例如，硅)。
栅电极GE可设为与第一有源图案AP1和第二有源图案AP2交叉，并且在第一方向D1上延伸。栅电极GE可在第二方向D2上彼此间隔开。当在平面图中观看时，栅电极GE中的每一个可与第一沟道区CH1和第二沟道区CH2重叠。可将栅电极GE中的每一个设为包围第一沟道区CH1和第二沟道区CH2中的每一个的顶表面和两个相对的侧表面(例如，见图2C)。作为示例，栅电极GE可由导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，钛、钽、钨、铜或铝)中的至少一个形成，或者包括它们中的至少一个。
可分别在栅电极GE中的每一个的相对的侧表面上设置一对栅极间隔件GS。栅极间隔件GS可沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS的顶表面可高于栅电极GE的顶表面。栅极间隔件GS的顶表面可与将在下面描述的第一层间绝缘层140的顶表面共面。例如，栅极间隔件GS可包括SiCN、SiCON或SiN中的至少一个。在特定实施例中，栅极间隔件GS可为包括SiCN、SiCON或SiN中的至少两个的多层结构。
栅极电介质图案GI可介于栅电极GE与第一有源图案AP1和第二有源图案AP2之间。栅极电介质图案GI中的每一个可沿着栅电极GE中的每一个的底表面延伸，以使得栅电极GE中的每一个的最下面的表面可在垂直于衬底100的顶表面的方向上设在比栅极电介质图案的最下面的表面更高的水平。栅极电介质图案GI中的每一个可设为覆盖第一沟道区CH1和第二沟道区CH2中的每一个的顶表面和两个侧表面。栅极电介质图案GI可由至少一种高k介电材料形成，或者包括至少一种高k介电材料。作为示例，所述高k介电材料可由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的至少一个形成，或者包括它们中的至少一个。
可在栅电极GE中的每一个上设置栅极封盖图案GP。栅极封盖图案GP可沿着栅电极GE在第一方向D1上延伸。栅极封盖图案GP可由选择为相对于将在下面描述的第一层间绝缘层140和第二层间绝缘层150具有蚀刻选择性的材料形成，或者包括所述材料。例如，栅极封盖图案GP可由SiON、SiCN、SiCON或SiN中的至少一个形成，或者包括它们中的至少一个。
第一层间绝缘层140可设置在衬底100上。第一层间绝缘层140可设为覆盖栅极间隔件GS以及第一源极/漏极区SD1和第二源极/漏极区SD2。第一层间绝缘层140可具有与栅极封盖图案GP和栅极间隔件GS的顶表面基本共面的顶表面。蚀刻停止层ESL可介于栅极间隔件GS与第一层间绝缘层140之间。第二层间绝缘层150可形成在第一层间绝缘层140上，以覆盖栅极封盖图案GP。作为示例，第一层间绝缘层140和第二层间绝缘层150可由氧化硅层形成，或者包括氧化硅层。蚀刻停止层ESL可由氮化硅层形成，或者包括氮化硅层。
另外，可将穿过第一层间绝缘层140和第二层间绝缘层150并且电连接至第一源极/漏极区SD1和第二源极/漏极区SD2的至少一个接触图案AC设置在一对栅电极GE之间。作为示例，接触图案AC中的每一个可连接至多个源极/漏极区SD1和SD2。作为另一示例，虽然未示出，但是至少一个接触图案AC可连接至源极/漏极区SD1和SD2之一，但是本公开不限于此。
接触图案AC中的每一个可包括导电柱165和设为包围导电柱165的阻挡层160。阻挡层160可设为覆盖导电柱165的侧表面和底表面。导电柱165可包括金属材料(例如，铝、铜、钨、钼和钴)中的至少一个。阻挡层160可包括金属层和金属氮化物层。金属层可包括钛、钽、钨、镍、钴或铂中的至少一个。金属氮化物层可包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)或氮化铂(PtN)中的至少一个。
金属硅化物层SC可介于第一源极/漏极区SD1和第二源极/漏极区SD2与接触图案AC之间。接触图案AC可通过金属硅化物层SC电连接至第一源极/漏极区SD1和第二源极/漏极区SD2。金属硅化物层SC可由金属硅化物(例如，硅化钛、硅化钽、硅化钨、硅化镍或硅化钴)中的至少一个形成，或者包括它们中的至少一个。
接触间隔件CS可介于接触图案AC与第一层间绝缘层140和第二层间绝缘层150之间。接触间隔件CS中的每一个可设为覆盖接触图案AC中的每一个的侧表面。接触间隔件CS的顶表面可与第二层间绝缘层150的顶表面和接触图案AC的顶表面基本共面。接触间隔件CS的底表面可高于接触图案AC的底表面。作为示例，接触间隔件CS的底表面可接触第一源极/漏极区SD1和第二源极/漏极区SD2的顶表面。
将参照图2A、图2D和图3更详细地描述第一源极/漏极区SD1。第一源极/漏极区SD1可设为填充形成在第一有源图案AP1的上部中的凹陷区RS。当在第一方向D1上测量时，第一源极/漏极区SD1在第一沟道区CH1的顶表面与第一源极/漏极区SD1的底表面之间的第一水平LV1处可具有最大宽度W1。
第一源极/漏极区SD1中的每一个可包括第一半导体图案SP1、第二半导体图案SP2、第三半导体图案SP3和第四半导体图案SP4。第一半导体图案SP1可设为覆盖凹陷区RS的内侧表面。当在第二方向D2上观看时，第一半导体图案SP1可具有“U”形竖直截面。作为示例，第一半导体图案SP1可在凹陷区RS的内侧表面上共形地形成为具有均匀的厚度。
第二半导体图案SP2可设在第一半导体图案SP1上。第二半导体图案SP2可设为覆盖第一半导体图案SP1的内侧表面。当在第二方向D2上观看时，第二半导体图案SP2可具有“U”形竖直截面。邻近于凹陷区RS的底部的第二半导体图案SP2的厚度可大于第一半导体图案SP1的厚度。在一些实施例中，当在第一方向D1上观看时，第二半导体图案SP2的厚度从凹陷区RS的底部至凹陷区RS的上部逐渐减小。例如，如图3所示，邻近于凹陷区RS的底部的第二半导体图案SP2的厚度t1可大于邻近于凹陷区RS的上部的第二半导体图案SP2的厚度t2。
第三半导体图案SP3可设在第二半导体图案SP2上。第三半导体图案SP3可设为填充凹陷区RS。与第一半导体图案SP1、第二半导体图案SP2和第四半导体图案SP4中的每一个相比，第三半导体图案SP3可具有更大的体积。
第四半导体图案SP4可设在第三半导体图案SP3上。第四半导体图案SP4可设为共形地覆盖第三半导体图案SP3的暴露表面。
第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可包括晶格常数大于衬底100的晶格常数的半导体材料。例如，在一些实施例中，衬底100可包括硅(Si)，并且第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可包括硅锗(SiGe)。锗(Ge)的晶格常数可大于硅(Si)的晶格常数。
第一半导体图案SP1可介于衬底100与第二半导体图案SP2之间，并且可用作缓冲层。第一半导体图案SP1可包含相对低浓度的锗(Ge)，第三半导体图案SP3可包含相对高浓度的锗(Ge)，并且第二半导体图案SP2可包含浓度在第一半导体图案SP1的锗(Ge)的浓度与第三半导体图案SP3的锗(Ge)的浓度之间的锗(Ge)。作为示例，第一半导体图案SP1中的锗(Ge)的含量(例如，原子百分数或浓度)可在15at％至25at％的范围内。第二半导体图案SP2中的锗(Ge)的含量(例如，原子百分数或浓度)可高于第一半导体图案SP1中的锗(Ge)的含量。作为示例，第二半导体图案SP2中的锗(Ge)的含量(例如，原子百分数或浓度)可在25at％至50at％的范围内。第三半导体图案SP3中的锗(Ge)的含量(例如，原子百分数或浓度)可高于第二半导体图案SP2中的锗(Ge)的含量。作为示例，第三半导体图案SP3中的锗(Ge)的含量(例如，原子百分数或浓度)可在50at％至75at％的范围内。
第四半导体图案SP4可用作用于保护第三半导体图案SP3的封盖层。第四半导体图案SP4可包括与衬底100的半导体元素相同的半导体元素。在一些实施例中，第四半导体图案SP4可包括单晶体结构的硅图案。第四半导体图案SP4中的硅(Si)的含量(例如，原子百分数或浓度)可在95at％至100at％的范围内。
可在第三半导体图案SP3中形成第一接触孔ACH1。第一接触孔ACH1的底部可位于第二水平LV2。当在第三方向D3上测量时，第二水平LV2可高于第一水平LV1。可在第三半导体图案SP3中设置金属硅化物层SC。金属硅化物层SC可位于第一接触孔ACH1下方。
接触图案AC可设置在第一接触孔ACH1中。接触图案AC的侧表面可接触第三半导体图案SP3的内侧表面。接触图案AC的底表面可接触金属硅化物层SC的顶表面。例如，接触图案AC的阻挡层160的侧表面可接触第三半导体图案SP3的内侧表面，并且接触图案AC的阻挡层160的底表面可接触金属硅化物层SC的顶表面。接触图案AC的底表面(例如，阻挡层160的底表面)可位于第二水平LV2。接触图案AC的底表面可位于比栅极电介质图案GI的水平更低的水平。接触图案AC的底表面可位于比第一沟道区CH1的顶表面的水平更低的水平。接触图案AC可与第一半导体图案SP1和第二半导体图案SP2间隔开。
第三半导体图案SP3可包含作为杂质的镓(Ga)。第三半导体图案SP3中的镓(Ga)的浓度可在从接触图案AC和金属硅化物层SC朝着第二半导体图案SP2的方向上减小。在一些实施例中，可由于金属硅化物层SC而发生镓(Ga)的偏析，并且镓(Ga)的浓度可在朝着金属硅化物层SC的方向上增大。作为示例，第三半导体图案SP3中的镓(Ga)的浓度可在1.0E20/cm3至1.0E22/cm3的范围内。
在硅锗(SiGe)层中，镓(Ga)可具有相对高的溶度。作为示例，在硅锗(SiGe)中，镓(Ga)的溶度可高于硼(B)的溶度。此外，如上所述，在第三半导体图案SP3中可发生镓(Ga)的偏析。在一些实施例中，由于与接触图案AC接触的第三半导体图案SP3包含相对高掺杂浓度的镓(Ga)，因此接触图案AC与第一源极/漏极区SD1之间的电阻可降低。
根据其中接触图案AC形成为其底表面位于第一水平LV1下方(例如，位于源极/漏极区SD1在第一方向D1上具有最大宽度的水平下方)的常规半导体装置，第一源极/漏极区SD1的体积可减小。这可导致难以将足够大的压应力施加至第一沟道区CH1。相反，根据本公开的一些实施例，由于接触图案AC的底表面形成在高于第一水平LV1的第二水平LV2(例如，高于源极/漏极区SD1在第一方向D1上具有最大宽度的水平)，因此可将足够大的压应力施加至第一沟道区CH1。
在一些实施例中，接触图案AC的底表面可设置得邻近第一水平LV1。由于第一水平LV1的第一源极/漏极区SD1(例如，在D1方向上)具有最大宽度W1，因此接触图案AC与第一源极/漏极区SD1之间的接触面积可相对增大。因此，接触图案AC与第一源极/漏极区SD1之间的电阻可减小。
图4、图6、图8、图10、图12、图14、图16和图18是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。图5A、图7A、图9A、图11A、图13A、图15A、图17A和图19A分别是沿着图4、图6、图8、图10、图12、图14、图16和图18的线A-A'截取的剖视图。图5B、图7B、图9B、图11B、图13B、图15B、图17B和图19B分别是沿着图4、图6、图8、图10、图12、图14、图16和图18的线B-B'截取的剖视图。图7C、图9C、图11C、图13C、图15C、图17C和图19C分别是沿着图6、图8、图10、图12、图14、图16和图18的线C-C'截取的剖视图。图9D、图11D、图13D、图15D、图17D和图19D分别是沿着图8、图10、图12、图14、图16和图18的线C-C'截取的剖视图。图20是根据本公开的一些实施例的镓掺杂工艺的流程图。
参照图4、图5A和图5B，可将衬底100图案化以形成第一有源图案AP1和第二有源图案AP2。例如，第一有源图案AP1和第二有源图案AP2的形成可包括在衬底100上形成掩模图案，并且利用掩模图案作为蚀刻掩模各向异性地蚀刻衬底100。第一沟槽TR1可形成在第一有源图案AP1之间。第二沟槽TR2可形成在第二有源图案AP2之间。衬底100可为由硅、锗、硅锗或半导体化合物中的至少一个制成的半导体晶圆，或者可包括所述半导体晶圆。作为示例，衬底100可为硅晶圆。
可形成器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。例如，可形成绝缘层(例如，氧化硅层)以填充所有第一沟槽TR1和第二沟槽TR2。然后，可使绝缘层凹陷以暴露第一有源图案AP1和第二有源图案AP2的上部。第一有源图案AP1可构成PMOSFET区PR，并且第二有源图案AP2可构成NMOSFET区NR。
参照图6和图7A至图7C，牺牲图案PP可形成为与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP中的每一个可为在第一方向D1上延伸的线形结构或条形结构。例如，牺牲图案PP的形成可包括：在衬底100上形成牺牲层；在牺牲层上形成硬掩模图案145；以及利用硬掩模图案145作为蚀刻掩模将牺牲层图案化。牺牲层可由多晶硅层形成或包括多晶硅层。
可在牺牲图案PP中的每一个的相对的侧表面上形成一对栅极间隔件GS。栅极间隔件GS的形成可包括：在衬底100上共形地形成间隔件层；以及各向异性地蚀刻所述间隔件层。间隔件层可由SiCN、SiCON或SiN中的至少一个形成，或者包括它们中的至少一个。在特定实施例中，间隔件层可为包括SiCN、SiCON或SiN中的至少两个的多层结构。
参照图8和图9A至图9C，第一源极/漏极区SD1可形成在PMOSFET区PR上的牺牲图案PP中的每一个的两侧。详细地说，可通过蚀刻第一有源图案AP1的上部形成凹陷区RS，并且在形成凹陷区RS的过程中，可将硬掩模图案145和栅极间隔件GS用作蚀刻掩模。可执行选择性外延生长工艺来形成第一源极/漏极区SD1，并且在选择性外延生长工艺中可将第一有源图案AP1的凹陷区RS的内侧表面用作种层。作为形成第一源极/漏极区SD1的结果，可在一对第一源极/漏极区SD1之间限定第一沟道区CH1。作为示例，选择性外延生长工艺可包括化学气相沉积(CVD)工艺或者分子束外延(MBE)工艺。
第一源极/漏极区SD1可包括晶格常数大于衬底100的第一半导体元素的晶格常数的第二半导体元素。例如，第一半导体元素可为硅，第二半导体元素可为锗。第一源极/漏极区SD1中的每一个可为包括多个半导体层的多层结构。
第一源极/漏极区SD1中的每一个可包括按次序形成在衬底100上的第一半导体图案SP1至第四半导体图案SP4。可通过第一选择性外延生长工艺形成第一半导体图案SP1，在第一选择性外延生长工艺中将第一有源图案AP1的凹陷区RS的内侧表面用作种层。第一半导体图案SP1可包含低浓度的第二半导体元素。第一半导体图案SP1可按照原位掺杂方式掺有低浓度的杂质。可替换地，在形成第一半导体图案SP1之后，第一半导体图案SP1可掺有低浓度的杂质。在一些实施例中，第一半导体图案SP1可包括掺有硼的硅锗(SiGe)。第一半导体图案SP1中的锗(Ge)的原子百分数可在15at％至25at％的范围内。
第一选择性外延生长工艺可在比第二选择性外延生长工艺和第三选择性外延生长工艺的压强更高的压强下执行。作为示例，可在50托至250托的压强下执行第一选择性外延生长工艺。因此，第一半导体图案SP1可共形地形成在凹陷区RS的内侧表面上。
可通过将第一半导体图案SP1用作种层的第二选择性外延生长工艺形成第二半导体图案SP2。第二半导体图案SP2包含的第二半导体元素的浓度可高于第一半导体图案SP1包含的第二半导体元素的浓度。第二半导体图案SP2可按照原位掺杂方式(例如，不破坏真空,并且位于形成第一半导体图案SP1的同一腔室中)掺有高浓度的杂质。可替换地，在形成第一半导体图案SP1之后，可为第二半导体图案SP2掺有高浓度的杂质(例如，按照非原位工艺)。作为示例，第二半导体图案SP2可包括掺有硼(B)的硅锗(SiGe)。第二半导体图案SP2中的锗(Ge)的原子百分数可在25at％至50at％的范围内。
第二选择性外延生长工艺可在比第一选择性外延生长工艺的压强更低的压强下执行。作为示例，可在10托至50托的压强下执行第二选择性外延生长工艺。因此，第二半导体图案SP2在第一半导体图案SP1的内表面的侧部上的厚度可小于在第一半导体图案SP1的内表面的底部上的厚度。第二半导体图案SP2在第一半导体图案SP1的内底表面上的厚度可大于第一半导体图案SP1的厚度。
第三半导体图案SP3可通过将第二半导体图案SP2用作种层的第三选择性外延生长工艺形成。第三半导体图案SP3包含的第二半导体元素的浓度可高于第二半导体图案SP2包含的第二半导体元素的浓度。第三半导体图案SP3可按照原位方式掺杂，并且其杂质浓度可低于第二半导体图案SP2的杂质浓度。作为示例，第三半导体图案SP3可包括按照原位方式掺有硼的硅锗(SiGe)。第三半导体图案SP3中的锗(Ge)的原子百分数可在50at％至75at％的范围内。
第三选择性外延生长工艺可在比第一选择性外延生长工艺的压强更低的压强下执行。作为示例，可在10托至50托的压强下执行第三选择性外延生长工艺。
第四半导体图案SP4可通过将第三半导体图案SP3用作种层的第四选择性外延生长工艺形成。第四半导体图案SP4可包含与衬底100中的第一半导体元素的类型相同的第一半导体元素。作为示例，第四半导体图案SP4可包括具有单晶体结构的硅图案。可在相同的腔室中按次序执行第一选择性外延生长工艺至第四选择性外延生长工艺。
第二源极/漏极区SD2可形成在NMOSFET区NR上的牺牲图案PP中的每一个的两侧(例如，相对两侧)上。详细地说，可通过蚀刻第二有源图案AP2的上部形成凹陷区，并且在形成凹陷区的过程中，可将硬掩模图案145和栅极间隔件GS用作蚀刻掩模。可执行将第二有源图案AP2的凹陷区的内侧表面用作种层的选择性外延生长工艺以形成第二源极/漏极区SD2。作为形成第二源极/漏极区SD2的结果，可在一对第二源极/漏极区SD2之间限定第二沟道区CH2。作为示例，第二源极/漏极区SD2可包括硅。
可通过不同工艺按次序形成第一源极/漏极区SD1和第二源极/漏极区SD2。例如，第一源极/漏极区SD1和第二源极/漏极区SD2可不同时形成。
蚀刻停止层ESL可共形地形成在衬底100上。蚀刻停止层ESL可覆盖第一源极/漏极区SD1和第二源极/漏极区SD2。蚀刻停止层ESL可由氮化硅层形成，或者包括氮化硅层。
参照图10和图11A至图11D，第一层间绝缘层140可形成为覆盖第一源极/漏极区SD1和第二源极/漏极区SD2、硬掩模图案145和栅极间隔件GS。作为示例，第一层间绝缘层140可由氧化硅层形成，或者包括氧化硅层。
然后，可将第一层间绝缘层140平面化，以暴露牺牲图案PP的顶表面。可利用回蚀或化学机械抛光(CMP)工艺执行第一层间绝缘层140的平面化。在平面化工艺中，可去除所有硬掩模图案145。结果，第一层间绝缘层140可具有与牺牲图案PP和栅极间隔件GS的顶表面共面的顶表面。在一些实施例中，可选择性地去除暴露的牺牲图案PP。作为去除牺牲图案PP的结果，可形成空的空间ES。
参照图12和图13A至图13D，可在空的空间ES中的每一个中形成栅极电介质图案GI、栅电极GE和栅极封盖图案GP。栅极电介质图案GI可共形地形成，因此，空的空间ES的整个区可不被栅极电介质图案GI填充。栅极电介质图案GI可通过原子层沉积(ALD)工艺或化学氧化工艺形成。栅极电介质图案GI可由高k介电材料形成，或者包括高k介电材料。例如，高k介电材料可由氧化铪、铪硅氧化物、氧化镧、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化锂、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的至少一个形成，或者包括它们中的至少一个。
栅电极GE的形成可包括：形成栅电极层以完全填充空的空间ES；以及随后将栅电极层平面化。作为示例，栅电极层可由导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，钛、钽、钨、铜或铝)中的至少一个形成，或者包括它们中的至少一个。
然后，可使栅电极GE的上部凹陷。栅极封盖图案GP可形成在栅电极GE上。栅极封盖图案GP可形成为完全填充栅电极GE的凹陷区。栅极封盖图案GP可由SiON，SiCN、SiCON或SiN中的至少一个形成，或者包括它们中的至少一个。
参照图14和图15A至图15D，第二层间绝缘层150可形成在第一层间绝缘层140和栅极封盖图案GP上。第二层间绝缘层150可由氧化硅层或低k氧化物层形成，或者包括氧化硅层或低k氧化物层。例如，低k氧化物层可包括掺碳硅氧化物层，诸如SiCOH。第二层间绝缘层150可通过CVD工艺形成。
第一接触孔ACH1和第二接触孔ACH2可形成为穿过第二层间绝缘层150和第一层间绝缘层140，并且分别暴露出第一源极/漏极区SD1和第二源极/漏极区SD2。在一些实施例中，第一接触孔ACH1和第二接触孔ACH2可通过仅选择性地蚀刻第一层间绝缘层140和第二层间绝缘层150而形成。在蚀刻工艺中，可使用蚀刻停止层ESL来保护第一源极/漏极区SD1和第二源极/漏极区SD2。在蚀刻工艺中，可去除覆盖第一源极/漏极区SD1和第二源极/漏极区SD2的蚀刻停止层ESL。
第一接触孔ACH1可形成为暴露出第一源极/漏极区SD1的上部，并且第二接触孔ACH2可形成为暴露出第二源极/漏极区SD2的上部。作为示例，第一接触孔ACH1和第二接触孔ACH2可为通过栅极封盖图案GP和栅极间隔件GS按照自对齐方式形成的自对齐接触孔。
参照图16、图17A至图17D和图20，可在衬底100上共形地形成接触间隔件层CSL。接触间隔件层CSL可形成为覆盖第一接触孔ACH1和第二接触孔ACH2的侧表面和底表面。作为示例，接触间隔件层CSL可由SiCN、SiCON或SiN中的至少一个形成，或者包括它们中的至少一个。掩模图案MP可形成为覆盖NMOSFET区NR。掩模图案MP可形成为选择性地暴露出PMOSFET区PR。
可执行离子注入工艺IIP来为衬底100的整个顶表面掺杂镓(Ga)(在S100中)。作为离子注入工艺IIP的结果，第一源极/漏极区SD1的上部可掺有镓(Ga)。详细地说，第一源极/漏极区SD1的第三半导体图案SP3可掺有镓(Ga)。同时，可通过掩模图案MP防止第二源极/漏极区SD2掺有镓(Ga)。例如，第二源极/漏极区SD2可为无镓区。
作为示例，可按照在1.0E14/cm2至1.0E16/cm2的范围内的剂量和在1keV至10keV的范围内的功率下执行离子注入工艺IIP。可在低温(例如，-100℃至0℃)、中温(例如，0℃至100℃)或高温(例如，100℃至500℃)下执行离子注入工艺IIP。可不将离子注入工艺IIP的工艺条件特别限于特定条件，而是可由本领域技术人员适当地选择所述条件。在硅锗(SiGe)层中，镓(Ga)可具有相对高的溶解度。因此，第一源极/漏极区SD1的第三半导体图案SP3可包含相对高浓度的镓(Ga)。
可在掺有镓(Ga)的第一源极/漏极区SD1上执行第一退火工艺(在S200中)。通过离子注入工艺IIP掺杂的镓(Ga)可扩散至第一源极/漏极区SD1中。详细地说，可在几毫秒或几纳秒的时间段内执行第一退火工艺。作为示例，第一退火工艺可为低温浸泡退火工艺、闪光灯退火工艺、激光退火工艺或者尖峰退火工艺。同时，可使用接触间隔件层CSL来防止可由第一退火工艺导致的第一源极/漏极区SD1的非晶化，以及防止掺杂的镓(Ga)损失。
参照图18和图19A至图19D，可去除掩模图案MP。可各向异性地蚀刻接触间隔件层CSL，以形成接触间隔件CS。在各向异性蚀刻工艺中，可将第一源极/漏极区SD1和第二源极/漏极区SD2的上部过度蚀刻。例如，可去除第一源极/漏极区SD1和第二源极/漏极区SD2上的接触间隔件层CSL，随后，可蚀刻第一源极/漏极区SD1和第二源极/漏极区SD2的上部。因此，第一接触孔ACH1和第二接触孔ACH2可朝着衬底100的底表面进一步延伸。第一接触孔ACH1和第二接触孔ACH2的底表面可高于第一源极/漏极区SD1具有最大宽度W1的第一水平LV1(例如，见图2D和图3)。
返回参照图1和图2A至图2D，接触图案AC可形成在第一接触孔ACH1和第二接触孔ACH2中，以接触第一源极/漏极区SD1和第二源极/漏极区SD2。金属硅化物层SC可形成在接触图案AC与第一源极/漏极区SD1和第二源极/漏极区SD2之间。接触图案AC中的每一个可包括导电柱165和包围导电柱165的阻挡层160。
详细地说，阻挡层160可形成为部分地填充第一接触孔ACH1和第二接触孔ACH2。阻挡层160可包括金属层和金属氮化物层。金属层可包括钛、钽、钨、镍、钴或铂中的至少一个。金属氮化物层可包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)或者氮化铂(PtN)中的至少一个。然后，可在衬底100上执行第二退火工艺，以形成金属硅化物层SC。在第二退火工艺中，阻挡层160的金属元素和第一源极/漏极区SD1和第二源极/漏极区SD2的半导体元素可互相反应，从而形成金属硅化物层SC。与第一退火工艺相比，可长时间执行第二退火工艺，并且在特定实施例中，第二退火工艺可为快速热退火工艺。金属硅化物层SC可由金属硅化物(例如，硅化钛、硅化钽、硅化钨、硅化镍或硅化钴)中的至少一个形成，或者包括它们中的至少一个。
在形成金属硅化物层SC的过程中，可在与金属硅化物层SC接触的第三半导体图案SP3中发生镓(Ga)的偏析。因此，第三半导体图案SP3可包含相对高浓度的镓(Ga)。
可形成导电层以完全填充第一接触孔ACH1和第二接触孔ACH2。可将导电层平面化，以暴露出第二层间绝缘层150的顶表面，并且作为平面化工艺的结果，可形成导电柱165。导电柱165可包括金属材料(例如，铝、铜、钨、钼和钴)中的至少一个。
在一些实施例中，接触图案AC可形成为与包含相对高浓度的镓(Ga)的第三半导体图案SP3接触。因此，接触图案AC与第一源极/漏极区SD1之间的电阻可减小。
在特定实施例中，可在形成阻挡层160之后执行第一退火工艺S200。例如，可在形成阻挡层160之后按次序执行第一退火工艺和第二退火工艺。
图21是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。图22A至图22D分别是沿着图21的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。为了简单描述，可由相似或相同的标号指代先前参照图4至图20描述的元件或步骤，而不用重复对其的重复描述。
参照图20、图21和图22A至图22D，掩模图案MP可形成在图8和图9A至图9D的结构上，以覆盖NMOSFET区NR。掩模图案MP可形成为选择性地暴露PMOSFET区PR。可执行离子注入工艺IIP来为衬底100的整个顶表面掺杂镓(Ga)(在S100中)。作为离子注入工艺IIP的结果，第一源极/漏极区SD1的第三半导体图案SP3可掺杂了镓(Ga)。在该示例性实施例中，可在形成栅电极GE之前执行将镓(Ga)掺杂至第一源极/漏极区SD1中。
图23是示出根据本公开的一些实施例的制造半导体装置的方法的平面图。图24A至图24D分别是沿着图21的线A-A’、线B-B’、线C-C’和线D-D’截取的剖视图。为了简单描述，可由相似或相同的标号指代先前参照图4至图20描述的元件或步骤，而不用重复对其的重复描述。
参照图20、图23和图24A至图24D，如先前参照图8和图9A至图9D描述的，第二源极/漏极区SD2可形成在第二有源图案AP2的上部中。掩模图案MP可形成为覆盖NMOSFET区NR。第一源极/漏极区SD1可形成在通过掩模图案MP暴露的PMOSFET区PR上。
在形成第一源极/漏极区SD1的过程中，可按照原位方式执行离子注入工艺IIP(在S100中)。在一些实施例中，可执行离子注入工艺IIP来为第三半导体图案SP3均匀地掺杂镓(Ga)。根据该示例性实施例，第一源极/漏极区SD1可在其形成过程中被原位掺杂镓(Ga)。
根据本公开的一些实施例，制造半导体装置的方法用于减小接触图案与源极/漏极区之间的电阻。因此，可改进半导体装置的速度和电特性。
虽然已经具体示出和描述了本公开的示例实施例，但是本领域普通技术人员之一应该理解，在不脱离权利要求的精神和范围的情况下，可在其中作出形式和细节上的改变。

Claims (23)

1.一种制造半导体装置的方法，包括以下步骤：
将衬底的上部图案化，以形成第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；
在所述第一有源图案的上部上执行选择性外延生长工艺，以形成第一源极/漏极区；
为所述第一源极/漏极区掺杂镓；
在掺有镓的所述第一源极/漏极区上执行退火工艺；以及
形成耦接至所述第一源极/漏极区的第一接触图案，
其中，所述第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素。
2.根据权利要求1所述的方法，其中，为所述第一源极/漏极区掺杂的步骤包括：按照1.0E14/cm2至1.0E16/cm2的范围内的剂量和在1keV至10keV的范围内的功率下执行离子注入工艺。
3.根据权利要求2所述的方法，其中，在从-100℃至0℃的范围内的温度下执行所述离子注入工艺。
4.根据权利要求1所述的方法，其中，所述衬底包括硅(Si)，并且
所述第一源极/漏极区包括硅锗(SiGe)。
5.根据权利要求4所述的方法，其中，形成所述第一源极/漏极区的步骤包括：形成第一半导体图案、在所述第一半导体图案上形成第二半导体图案和在所述第二半导体图案上形成第三半导体图案，
所述第二半导体图案中的锗的原子百分数高于所述第一半导体图案中的锗的原子百分数，
所述第三半导体图案中的锗的原子百分数高于所述第二半导体图案中的锗的原子百分数，并且
在所述第三半导体图案中掺杂镓。
6.根据权利要求5所述的方法，其中，所述第一接触图案形成为接触所述第三半导体图案并且与所述第一半导体图案和所述第二半导体图案间隔开。
7.根据权利要求1所述的方法，其中，形成所述第一接触图案的步骤包括：
在所述衬底上形成层间绝缘层，以覆盖所述第一源极/漏极区；
形成接触孔，以穿过所述层间绝缘层并暴露出所述第一源极/漏极区；
在所述接触孔中形成阻挡层；以及
在所述接触孔中形成导电层。
8.根据权利要求7所述的方法，其中，形成所述第一接触图案的步骤还包括形成接触间隔件层以填充接触孔的一部分，并且
在所述接触间隔件层上执行为所述第一源极/漏极区掺杂镓的步骤。
9.根据权利要求1所述的方法，还包括以下步骤：
将所述衬底的上部图案化，以形成第二有源图案；
在所述第二有源图案的上部上执行选择性外延生长工艺，以形成第二源极/漏极区；以及
形成耦接至所述第二源极/漏极区的第二接触图案，
其中所述第二源极/漏极区中包括的半导体元素与所述衬底中包括的半导体元素相同，并且
除所述第二源极/漏极区之外，将镓选择性地掺杂在所述第一源极/漏极区中。
10.根据权利要求1所述的方法，其中，退火工艺是低温浸泡退火工艺、闪光灯退火工艺、激光退火工艺或尖峰退火工艺。
11.根据权利要求1所述的方法，还包括：
在所述衬底上形成牺牲图案以与所述第一有源图案交叉；以及
将所述牺牲图案替换为栅电极，
其中，所述第一源极/漏极区形成为与所述牺牲图案的一侧邻近。
12.一种制造半导体装置的方法，包括以下步骤：
在衬底的PMOSFET区上形成第一器件隔离层以限定第一有源图案，所述第一有源图案的上部竖直地突出于所述第一器件隔离层上；
形成栅电极，以与所述第一有源图案交叉；
在邻近于所述栅电极的一侧的第一有源图案上执行选择性外延生长工艺，以形成第一源极/漏极区；
为所述第一源极/漏极区掺杂镓；
在掺有镓的所述第一源极/漏极区上执行退火工艺；以及
形成耦接至所述第一源极/漏极区的第一接触图案。
13.根据权利要求12所述的方法，其中，所述衬底包括硅(Si)，并且
所述第一源极/漏极区包括硅锗(SiGe)。
14.根据权利要求12所述的方法，还包括：选择性地蚀刻邻近于所述栅电极的所述一侧的第一有源图案以形成凹陷区，
其中，利用所述凹陷区作为种层执行所述选择性外延生长工艺，并且
将所述第一源极/漏极区形成为填充所述凹陷区。
15.根据权利要求12所述的方法，其中，在形成所述第一源极/漏极区之后执行为所述第一源极/漏极区掺杂镓的步骤。
16.根据权利要求12所述的方法，其中，在形成所述第一源极/漏极区的过程中按照原位方式执行为所述第一源极/漏极区掺杂镓的步骤。
17.根据权利要求12所述的方法，还包括：在所述第一有源图案与所述栅电极之间形成栅极电介质图案，
其中，将所述第一接触图案形成为具有低于所述栅极电介质图案的底表面。
18.根据权利要求12所述的方法，还包括以下步骤：
在所述衬底的NMOSFET区上形成第二器件隔离层以限定第二有源图案，所述第二有源图案的上部竖直地突出于所述第二器件隔离层上；
在邻近于所述栅电极的一侧的所述第二有源图案上执行选择性外延生长工艺，以形成第二源极/漏极区；以及
形成耦接至所述第二源极/漏极区的第二接触图案，
其中，除所述第二源极/漏极区之外，在所述第一源极/漏极区中选择性地掺杂镓。
19.一种半导体装置，包括：
衬底的PMOSFET区上的第一有源图案，所述衬底包括具有第一晶格常数的半导体元素；
栅电极，其与所述第一有源图案交叉，并且在第一方向上延伸；
所述第一源极/漏极区，其在所述栅电极的一侧设置在所述第一有源图案中；以及
耦接至所述第一源极/漏极区的第一接触图案，
其中，所述第一源极/漏极区包括具有大于第一晶格常数的第二晶格常数的半导体元素，
所述第一源极/漏极区的上部包括作为杂质的镓(Ga)，并且
所述第一源极/漏极区中的镓的浓度在从所述第一接触图案朝着所述第一源极/漏极区的下部的方向上减小。
20.根据权利要求19所述的半导体装置，还包括：
位于所述衬底的NMOSFET区上的第二有源图案；
第二源极/漏极区，其在所述栅电极的一侧设置在所述第二有源图案的上部中；以及
耦接至所述第二源极/漏极区的第二接触图案，
其中，所述第二源极/漏极区是无镓区。
21.根据权利要求19所述的半导体装置，其中，所述第一源极/漏极区的上部中的镓的浓度在1.0E20/cm3至1.0E22/cm3的范围内。
22.根据权利要求19所述的半导体装置，其中，所述衬底包括硅(Si)，
所述第一源极/漏极区包括硅锗(SiGe)，
所述第一源极/漏极区包括第一半导体图案、所述第一半导体图案上的第二半导体图案和所述第二半导体图案上的第三半导体图案，
所述第二半导体图案中的锗(Ge)的原子百分数高于所述第一半导体图案中的锗(Ge)的原子百分数，
所述第三半导体图案中的锗(Ge)的原子百分数高于所述第二半导体图案中的锗(Ge)的原子百分数，并且
所述第一接触图案接触所述第三半导体图案并且与所述第一半导体图案和所述第二半导体图案间隔开。
23.根据权利要求19所述的半导体装置，其中，所述第一源极/漏极区在第一水平处具有在所述第一方向上测量时的最大宽度，并且
所述第一接触图案的底表面位于高于所述第一水平并且低于所述栅电极的水平处。
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