KR102446403B1 - 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법 - Google Patents

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법 Download PDF

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Abstract

간소화된 공정으로 문턱 전압이 조절되며 전류 특성이 우수한 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법이 제공된다. 반도체 장치는, 제1 도전형으로 도핑된 기판 내에, 활성 영역을 정의하는 소자 분리막, 활성 영역 상에, 제1 방향으로 연장되는 게이트 전극, 및 게이트 전극의 측벽 상의 활성 영역 내에, 제1 방향으로 연장되며 제1 도전형과 다른 제2 도전형으로 도핑된 고농도 불순물 영역, 및 활성 영역 내에, 고농도 불순물 영역을 둘러싸며 제2 도전형으로 도핑된 저농도 불순물 영역을 포함하고, 활성 영역은, 게이트 전극 아래에, 저농도 불순물 영역으로부터 돌출되어 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 연결부를 포함하고, 소자 분리막은, 게이트 전극 아래에 복수의 분리부를 포함하고, 복수의 연결부와 복수의 분리부는 제1 방향을 따라 교대로 배열된다.

Description

반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법{SEMICONDUCTOR DEVICE, METHOD FOR FABRICATING THE SAME AND LAYOUT DESIGN METHOD FOR THE SAME}
본 발명은 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법에 관한 것이다. 보다 구체적으로, 본 발명은 고전압 트랜지스터를 포함하는 반도체 장치, 반도체 장치의 제조 방법 및 반도체 장치의 레이아웃 디자인 방법에 관한 것이다.
반도체 소자는 다양한 전압에서 구동되는 다양한 사이즈의 트랜지스터들을 포함할 수 있다. 다양한 트랜지스터들 중 고전압에서 구동되는 고전압 트랜지스터는 두꺼운 게이트 유전막을 필요로 할 수 있다. 또한, 고전압 트랜지스터의 소오스/드레인은, 펀치 쓰루(punchthrough)를 방지하고 브레이크 다운(breakdown) 전압 특성을 강화하기 위하여, 저농도 불순물 영역과 고농도 불순물 영역으로 구성되는 LDD(Lightly Doped Drain) 구조 또는 DDD(Double Doped Drain) 구조로 형성될 수 있다.
예를 들어, 고전압 트랜지스터의 소오스/드레인은, FLDD(Field drift Lightly Doped Drain) 구조 또는 MLDD(Modified Lightly Doped Drain) 구조로 형성될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 간소화된 공정으로 문턱 전압이 조절되며 전류 특성이 우수한 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 간소화된 공정으로 문턱 전압이 조절되며 전류 특성이 우수한 반도체 장치를 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 간소화된 공정으로 문턱 전압이 조절되며 전류 특성이 우수한 반도체 장치를 제조할 수 있는 반도체 장치의 레이아웃 디자인 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 도전형으로 도핑된 기판 내에, 활성 영역을 정의하는 소자 분리막, 활성 영역 상에, 제1 방향으로 연장되는 게이트 전극, 및 게이트 전극의 측벽 상의 활성 영역 내에, 제1 방향으로 연장되며 제1 도전형과 다른 제2 도전형으로 도핑된 고농도 불순물 영역, 및 활성 영역 내에, 고농도 불순물 영역을 둘러싸며 제2 도전형으로 도핑된 저농도 불순물 영역을 포함하고, 활성 영역은, 게이트 전극 아래에, 저농도 불순물 영역으로부터 돌출되어 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 연결부를 포함하고, 소자 분리막은, 게이트 전극 아래에 복수의 분리부를 포함하고, 복수의 연결부와 복수의 분리부는 제1 방향을 따라 교대로 배열된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 내의 활성 영역을 정의하는 소자 분리막, 활성 영역 상에, 제1 방향으로 연장되는 게이트 전극, 및 게이트 전극의 일측 상의 활성 영역 내에, 제1 방향으로 연장되는 제1 소오스/드레인 영역, 및 게이트 전극의 타측 상의 활성 영역 내에, 제1 방향으로 연장되는 제2 소오스/드레인 영역을 포함하고, 활성 영역은, 제1 소오스/드레인 영역과 제2 소오스/드레인 영역을 연결하며 소자 분리막에 의해 서로 이격되는 복수의 연결부를 포함하고, 게이트 전극에 5 V 내지 100 V의 전압이 인가되고, 각각의 연결부의 제1 방향으로의 폭은 10 μm 이하이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판 내의 활성 영역을 정의하는 소자 분리막, 제1 영역 상의 제1 트랜지스터, 및 제2 영역 상에, 제1 트랜지스터와 동일한 도전형의 제2 트랜지스터를 포함하고, 제1 트랜지스터는, 활성 영역 상에, 제1 방향으로 연장되는 제1 게이트 전극을 포함하고, 제2 트랜지스터는, 활성 영역 상에, 제2 방향으로 연장되는 제2 게이트 전극을 포함하고, 제1 영역의 활성 영역은, 제1 게이트 전극 아래에, 소자 분리막에 의해 서로 이격되는 복수의 제1 연결부를 포함하고, 제2 영역의 활성 영역은, 제2 게이트 전극 아래에, 소자 분리막에 의해 서로 이격되는 복수의 제2 연결부를 포함하고, 각각의 제1 연결부의 제1 방향으로의 제1 폭은, 각각의 제2 연결부의 제2 방향으로의 제2 폭보다 작고, 제1 트랜지스터의 제1 문턱 전압은 제2 트랜지스터의 제2 문턱 전압보다 낮다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 내에, 활성 영역을 정의하는 소자 분리막을 형성하고, 활성 영역 상에, 제1 방향으로 연장되는 게이트 전극을 형성하고, 게이트 전극의 측벽 상의 활성 영역 내에, 제1 방향으로 연장되는 저농도 불순물 영역을 형성하고, 저농도 불순물 영역 내에, 저농도 불순물 영역과 동일한 도전형의 고농도 불순물 영역을 형성하는 것을 포함하고, 고농도 불순물 영역의 도핑 농도는 저농도 불순물 영역의 도핑 농도보다 크고, 활성 영역을 정의하는 것은, 게이트 전극 아래에, 저농도 불순물 영역으로부터 돌출되어 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 연결부를 정의하는 것을 포함하고, 소자 분리막을 형성하는 것은, 게이트 전극 아래에 복수의 분리부를 형성하는 것을 포함하고, 복수의 연결부와 복수의 분리부는 제1 방향을 따라 교대로 배열된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법은, 기판 내의 활성 영역을 포함하는 트랜지스터의 문턱 전압을 결정하고, 문턱 전압에 기초하여, 트랜지스터의 채널 폭을 결정하고, 트랜지스터가 채널 폭을 갖는 복수의 채널을 갖도록, 활성 영역 내에 복수의 소자 분리막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다.
도 2는 도 1의 A-A'을 따라 절단한 단면도이다.
도 3은 도 1의 B-B'을 따라 절단한 단면도이다.
도 4는 도 1의 C-C'을 따라 절단한 단면도이다.
도 5 및 도 6은 도 1의 활성 영역을 설명하기 위한 도면들이다.
도 7은 몇몇 실시예에 따른 반도체 장치의 채널 폭에 따른 문턱 전압의 변화를 설명하기 위한 그래프이다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 내지 도 13을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃도이다. 도 2는 도 1의 A-A'을 따라 절단한 단면도이다. 도 3은 도 1의 B-B'을 따라 절단한 단면도이다. 도 4는 도 1의 C-C'을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 소자 분리막(110), 게이트 유전막(132), 제1 게이트 전극(134), 게이트 스페이서(136), 층간 절연막(150), 제1 컨택(142) 및 제2 컨택(144)을 포함한다.
기판(100)은 베이스 기판과, 베이스 기판 상에 성장된 에피층을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 기판(100)은 에피층 없이 베이스 기판만을 포함할 수도 있다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 이하에서는, 예시적으로 기판(100)은 실리콘 기판인 것으로 설명한다.
몇몇 실시예에서, 기판(100)은 제1 도전형으로 도핑될 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 n형 트랜지스터인 경우에, 기판(100)은 p형 불순물로 도핑될 수 있다. 도시되지 않았으나, 기판(100)은 상기 제1 도전형으로 도핑된 웰을 포함할 수도 있다.
소자 분리막(110)은 기판(100) 내에 활성 영역(105)을 정의할 수 있다. 도 2 내지 도 4에서, 소자 분리막(110)의 측벽은 경사를 갖는 것으로 도시되었으나, 이는 소자 분리막(110)을 형성하는 공정 상의 특징일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
소자 분리막(110)은 절연 물질을 포함할 수 있다. 예를 들어, 소자 분리막(110)은 실리콘 산화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 유전막(132)은 기판(100) 상에 형성될 수 있다. 예를 들어, 게이트 유전막(132)은 활성 영역(105) 및 소자 분리막(110) 상에 형성될 수 있다. 또한, 게이트 유전막(132)은 제1 방향(Y1)으로 연장될 수 있다.
게이트 유전막(132)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 상기 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 장치는 고전압 트랜지스터일 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치는 200 Å 이상의 두꺼운 게이트 유전막(132)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(134)은 게이트 유전막(132) 상에 형성될 수 있다. 또한, 제1 게이트 전극(134)은 제1 방향(Y1)으로 연장될 수 있다. 이에 따라, 게이트 유전막(132)은 활성 영역(105)과 제1 게이트 전극(134) 사이에 개재될 수 있다.
제1 게이트 전극(134)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(134)은 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al), 텅스텐(W) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 이하에서는, 예시적으로 제1 게이트 전극(134)은 다결정 실리콘을 포함하는 것으로 설명한다.
몇몇 실시예에 따른 반도체 장치는 고전압 트랜지스터일 수 있다. 예를 들어, 제1 게이트 전극(134)에는 5 V 내지 100 V의 전압이 인가될 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(136)는 게이트 유전막(132)의 양 측벽 및 제1 게이트 전극(134)의 양 측벽 상에 형성될 수 있다. 게이트 유전막(132) 및 제1 게이트 전극(134)과 마찬가지로, 게이트 스페이서(136)는 제1 방향(Y1)으로 연장될 수 있다. 예를 들어, 게이트 유전막(132) 및 제1 게이트 전극(134)은, 기판(100)의 상면과 게이트 스페이서(136)의 내측벽이 형성하는 트렌치를 채우도록 형성될 수 있다.
몇몇 실시예에서, 게이트 유전막(132)은 제1 게이트 전극(134)과 게이트 스페이서(136) 사이에 개재되지 않을 수 있다. 예를 들어, 게이트 유전막(132)은 게이트 스페이서(136)의 측벽을 따라 연장되지 않을 수 있다.
기판(100)은 소자 분리막(110)에 의해 정의되는 활성 영역(105)을 포함할 수 있다. 예를 들어, 활성 영역(105)은 제1 게이트 전극(134)의 양 측벽 상에 각각 형성되는 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B)을 포함할 수 있다.
제1 소오스/드레인 영역(120A)은 제1 게이트 전극(134)의 일측 상의 활성 영역(105) 내에 형성될 수 있다. 제1 소오스/드레인 영역(120A)은 제2 도전형으로 도핑될 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 n형 트랜지스터인 경우에, 제1 소오스/드레인 영역(120A)은 n형 불순물로 도핑될 수 있다.
제1 소오스/드레인 영역(120A)은 제1 저농도 불순물 영역(122A) 및 제1 고농도 불순물 영역(124A)을 포함할 수 있다. 제1 고농도 불순물 영역(124A)은 제1 저농도 불순물 영역(122A) 내에 형성될 수 있다. 또한, 제1 저농도 불순물 영역(122A)은 제1 고농도 불순물 영역(124A)을 둘러쌀 수 있다.
예를 들어, 제1 저농도 불순물 영역(122A)은 제1 게이트 전극(134)의 측벽에 인접할 수 있고, 제1 고농도 불순물 영역(124A)은 게이트 스페이서(136)의 측벽에 인접할 수 있다. 이에 따라, 제1 저농도 불순물 영역(122A)은 제1 고농도 불순물 영역(124A)과 제1 게이트 전극(134) 사이에 개재될 수 있다. 몇몇 실시예에서, 제1 고농도 불순물 영역(124A)은 게이트 스페이서(136)의 두께만큼 제1 게이트 전극(134)과 이격될 수 있다.
제1 저농도 불순물 영역(122A) 및 제1 고농도 불순물 영역(124A)은 상기 제2 도전형으로 도핑될 수 있다. 그러나, 제1 고농도 불순물 영역(124A)의 도핑 농도는 제1 저농도 불순물 영역(122A)의 도핑 농도보다 높을 수 있다.
제2 소오스/드레인 영역(120B)은 제1 게이트 전극(134)의 타측 상의 활성 영역(105) 내에 형성될 수 있다. 제2 소오스/드레인 영역(120B)은 상기 제2 도전형으로 도핑될 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 n형 트랜지스터인 경우에, 제2 소오스/드레인 영역(120B)은 n형 불순물로 도핑될 수 있다.
제2 소오스/드레인 영역(120B)은 제2 저농도 불순물 영역(122B) 및 제2 고농도 불순물 영역(124B)을 포함할 수 있다. 제2 고농도 불순물 영역(124B)은 제2 저농도 불순물 영역(122B) 내에 형성될 수 있다. 즉, 제2 저농도 불순물 영역(122B)은 제2 고농도 불순물 영역(124B)을 둘러쌀 수 있다.
예를 들어, 제2 저농도 불순물 영역(122B)은 제1 게이트 전극(134)의 측벽에 인접할 수 있고, 제2 고농도 불순물 영역(124B)은 게이트 스페이서(136)의 측벽에 인접할 수 있다. 이에 따라, 제2 저농도 불순물 영역(122B)은 제2 고농도 불순물 영역(124B)과 제1 게이트 전극(134) 사이에 개재될 수 있다. 몇몇 실시예에서, 제2 고농도 불순물 영역(124B)은 게이트 스페이서(136)의 두께만큼 제1 게이트 전극(134)과 이격될 수 있다.
제2 저농도 불순물 영역(122B) 및 제2 고농도 불순물 영역(124B)은 상기 제2 도전형으로 도핑될 수 있다. 그러나, 제2 고농도 불순물 영역(124B)의 도핑 농도는 제2 저농도 불순물 영역(122B)의 도핑 농도보다 높을 수 있다.
제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B)은 제1 방향(Y1)으로 연장될 수 있다. 예를 들어, 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)은 제1 방향(Y1)으로 연장될 수 있다. 이에 따라, 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B)은, 제1 게이트 전극(134)을 사이에 두고 제1 게이트 전극(134)과 나란히 연장될 수 있다. 또한, 제1 소오스/드레인 영역(120A), 제1 게이트 전극(134) 및 제2 소오스/드레인 영역(120B)은, 제1 방향(Y1)과 교차하는 제2 방향(X1)을 따라 차례로 배열될 수 있다.
몇몇 실시예에서, 제1 소오스/드레인 영역(120A)과 제2 소오스/드레인 영역(120B)은 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다. 예를 들어, 제1 저농도 불순물 영역(122A)과 제2 저농도 불순물 영역(122B)은 실질적으로 동일한 물질을 포함할 수 있다. 또한, 제1 고농도 불순물 영역(124A)과 제2 고농도 불순물 영역(124B)은 실질적으로 동일한 물질을 포함할 수 있다.
활성 영역(105)은 제1 소오스/드레인 영역(120A)과 제2 소오스/드레인 영역(120B)을 연결하는 복수의 제1 연결부(107)를 포함할 수 있다. 복수의 제1 연결부(107)는 소자 분리막(110)에 의해 서로 이격될 수 있다. 예를 들어, 소자 분리막(110)은, 활성 영역(105) 내에서 복수의 제1 연결부(107)를 서로 분리하는 복수의 제1 분리부(112)를 포함할 수 있다. 제1 연결부(107) 및 제1 분리부(112)에 관하여는, 도 5 및 도 6에 관한 설명에서 자세히 후술한다.
층간 절연막(150)은 기판(100) 상에 형성될 수 있다. 예를 들어, 층간 절연막(150)은 활성 영역(105), 소자 분리막(110), 제1 게이트 전극(134), 게이트 스페이서(136)를 덮을 수 있다.
층간 절연막(150)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 컨택(142)은 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B) 상에 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 컨택(142)은 층간 절연막(150)을 관통하여, 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B)과 전기적으로 연결될 수 있다.
도 1에서, 제1 컨택(142)은 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B) 상에 각각 5개가 형성되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제1 컨택(142)은 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B) 상에 각각 4개 이하 또는 6개 이상의 개수로 형성될 수도 있다. 또한, 예를 들어, 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B) 상에 서로 다른 개수의 제1 컨택(142)이 형성될 수도 있다.
몇몇 실시예에 따른 반도체 장치는 제1 실리사이드막(126)을 더 포함할 수 있다. 제1 실리사이드막(126)은 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B) 상에 형성될 수 있다. 예를 들어, 제1 컨택(142)은 제1 실리사이드막(126)과 직접(directly) 접촉할 수 있다.
제1 실리사이드막(126)은 금속 실리사이드를 포함할 수 있다. 예를 들어, 제1 실리사이드막(126)은 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 컨택(144)은 제1 게이트 전극(134) 상에 형성될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제2 컨택(144)은 층간 절연막(150)을 관통하여, 제1 게이트 전극(134)과 전기적으로 연결될 수 있다.
도 1에서, 제2 컨택(144)은 1개인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 필요에 따라, 제2 컨택(144)은 2개 이상의 개수로 형성될 수도 있다.
몇몇 실시예에 따른 반도체 장치는 제2 실리사이드막(138)을 더 포함할 수 있다. 제2 실리사이드막(138)은 제1 게이트 전극(134) 상에 형성될 수 있다. 예를 들어, 제2 컨택(144)은 제2 실리사이드막(138)과 직접(directly) 접촉할 수 있다.
제2 실리사이드막(138)은 금속 실리사이드를 포함할 수 있다. 예를 들어, 제2 실리사이드막(138)은 티타늄 실리사이드, 탄탈륨 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 제1 실리사이드막(126)과 제2 실리사이드막(138)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제1 실리사이드막(126)과 제2 실리사이드막(138)은 실질적으로 동일한 물질을 포함할 수 있다.
이하에서, 도 1 내지 도 7을 참조하여, 도 1의 활성 영역(105)을 보다 구체적으로 설명한다.
도 5 및 도 6은 도 1의 활성 영역을 설명하기 위한 도면들이다. 도 7은 몇몇 실시예에 따른 반도체 장치의 채널 폭에 따른 문턱 전압의 변화를 설명하기 위한 그래프이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 및 도 6을 참조하면, 활성 영역(105)은 제1 방향(Y1)으로 각각 연장되는 제1 활성 영역(AR1), 제2 활성 영역(AR2) 및 브리지 영역(BR)을 포함한다.
브리지 영역(BR)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 사이에 개재될 수 있다. 예를 들어, 제1 활성 영역(AR1), 브리지 영역(BR), 제2 활성 영역(AR2)은 제2 방향(X1)을 따라 차례로 배열될 수 있다.
제1 활성 영역(AR1)은 제1 소오스/드레인 영역(120A)이 형성되는 영역일 수 있고, 제2 활성 영역(AR2)은 제2 소오스/드레인 영역(120B)이 형성되는 영역일 수 있다.
브리지 영역(BR)에는 복수의 제1 연결부(107)가 형성될 수 있다. 복수의 제1 연결부(107)는 제1 방향(Y1)을 따라 배열될 수 있다. 각각의 제1 연결부(107)는 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 연결할 수 있다.
예를 들어, 각각의 제1 연결부(107)는 제2 방향(X1)으로 연장되어 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 연결할 수 있다. 이에 따라, 각각의 제1 연결부(107)는, 제1 소오스/드레인 영역(120A)과 제2 소오스/드레인 영역(120B)을 연결 수 있다. 또한, 각각의 제1 연결부(107)는, 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B)으로부터 돌출되어, 제2 방향(X1)으로 연장되는 형상을 가질 수 있다. 몇몇 실시예에서, 각각의 제1 연결부(107)는, 제1 저농도 불순물 영역(122A)과 제2 저농도 불순물 영역(122B)을 직접(directly) 연결할 수 있다.
복수의 제1 연결부(107)는 소자 분리막(110)에 의해 서로 이격될 수 있다. 예를 들어, 소자 분리막(110)은, 활성 영역(105) 내에서 복수의 제1 연결부(107)를 서로 분리하는 복수의 제1 분리부(112)를 포함할 수 있다. 복수의 제1 분리부(112)는 제1 방향(Y1)을 따라 배열될 수 있다. 즉, 복수의 제1 연결부(107) 및 복수의 제1 분리부(112)는 제1 방향(Y1)을 따라 교대로 배열될 수 있다.
도 5에서, 제1 연결부(107)의 개수는 제1 분리부(112)의 개수보다 많은 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도 6에 도시된 것처럼, 제1 분리부(112)의 개수가 제1 연결부(107)의 개수보다 많을 수도 있다. 또는 예를 들어, 제1 분리부(112)의 개수와 제1 연결부(107)의 개수는 서로 동일할 수도 있다.
복수의 제1 연결부(107) 및 복수의 제1 분리부(112)는 제1 게이트 전극(134) 아래에 형성될 수 있다. 구체적으로, 제1 게이트 전극(134)은 복수의 제1 연결부(107) 및 복수의 제1 분리부(112)와 중첩되도록 형성될 수 있다. 여기서, "중첩"이란 기판(100)의 상면에 수직하는 방향에서 중첩됨을 의미한다. 예를 들어, 도 5 및 도 6에 도시된 것처럼, 제1 게이트 전극(134)은 복수의 제1 연결부(107) 및 복수의 제1 분리부(112) 상에서 제1 방향(Y1)으로 연장될 수 있다. 이에 따라, 복수의 제1 연결부(107)는 트랜지스터의 채널을 구성할 수 있다.
몇몇 실시예에서, 각각의 제1 연결부(107)의 제1 폭(W1)은 약 10 μm 이하일 수 있다. 제1 폭(W1)은 각각의 제1 연결부(107)의 제1 방향(Y1)으로의 폭을 나타낸다. 각각의 제1 연결부(107)의 제1 폭(W1)이 약 10 μm 이하인 경우에, 고전압 트랜지스터의 문턱 전압이 조절될 수 있다. 예를 들어, 제1 게이트 전극(134)에 고전압(예를 들어, 5 V 내지 100 V의 전압)이 인가되며 제1 폭(W1)이 10 μm 이하인 경우에, 몇몇 실시예에 따른 반도체 장치는 감소된 문턱 전압을 제공할 수 있다.
몇몇 실시예에서, 각각의 제1 분리부(112)의 제2 폭(W2)은 반도체 장치의 제조 공정의 공정 능력에 의해 결정될 수 있다. 제2 폭(W2)은 각각의 제1 분리부(112)의 제1 방향(Y1)으로의 폭을 나타낸다. 제2 폭(W2)이 감소할수록 제1 연결부(107)의 개수는 증가할 수 있으므로, 몇몇 실시예에 따른 반도체 장치의 전류 특성이 향상될 수 있다. 예를 들어, 각각의 제1 분리부(112)의 제2 폭(W2)은 약 0.1 μm 내지 약 1 μm일 수 있다.
몇몇 실시예에서, 제1 게이트 전극(134)의 제3 폭(W3)은 각각의 제1 연결부(107)의 제1 길이(L1; 또는 각각의 제1 분리부(112)의 제1 길이)와 다를 수 있다. 제3 폭(W3)은 제1 게이트 전극(134)의 제2 방향(X1)으로의 폭을 나타낸다. 제1 길이(L1)는 각각의 제1 연결부(107; 또는 각각의 제1 분리부(112))의 제2 방향(X1)으로의 길이를 나타낸다. 예를 들어, 도 5에 도시된 것처럼, 제3 폭(W3)은 제1 길이(L1)보다 클 수 있다. 이에 따라, 몇몇 실시예에서, 복수의 제1 연결부(107) 및 복수의 제1 분리부(112)는, 제1 게이트 전극(134)에 의해 완전히 덮일 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 채널 폭이 감소함에 따라 문턱 전압이 감소함을 알 수 있다.
도 7은, 고전압 트랜지스터의 채널 폭에 따라 변화하는 상기 고전압 트랜지스터의 문턱 전압을 측정한 것이다. 도 7의 가로축은 측정되는 고전압 트랜지스터의 채널 폭(Wch)을 의미한다. 예를 들어, 도 7의 가로축은 도 1 내지 도 6의 각각의 제1 연결부(107)의 제1 폭(W1)을 의미할 수 있다. 도 7의 세로축은 측정되는 고전압 트랜지스터의 문턱 전압(Vth)을 의미한다. 도 7의 세로축은 채널 폭(Wch)에 따라 변화하는 고전압 트랜지스터의 선형 문턱 전압(linear threshold voltage)을 측정한 것이다.
도 7에 도시된 것처럼, 약 10 μm 이하의 채널 폭(Wch)에서, 고전압 트랜지스터의 문턱 전압(Vth)이 감소됨을 알 수 있다. 이는 고전압 트랜지스터에서 발생되는 기생 트랜지스터(parasitic transistor)의 영향으로 이해될 수 있다. 예를 들어, 고전압 트랜지스터 구조에서는 채널의 낮은 도핑 농도에 기인하여, 채널 폭 방향으로 기생 트랜지스터가 형성될 수 있다. 이러한 기생 트랜지스터의 영향성은 채널 폭이 감소함에 따라 증가할 수 있고, 결과적으로 문턱 전압의 감소를 야기할 수 있다.
몇몇 실시예에 따른 반도체 장치는, 브리지 영역(BR) 내의 소자 분리막(110)에 의해 정의되는 제1 연결부(107)를 이용하여 트랜지스터의 채널을 구성할 수 있다. 예를 들어, 각각의 제1 연결부(107)의 제1 폭(W1)은 약 10 μm 이하일 수 있다. 이에 따라, 문턱 전압이 조절된 반도체 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는, 복수의 제1 연결부(107)를 이용하여 트랜지스터의 채널을 구성할 수 있다. 예를 들어, 제1 연결부(107)의 개수가 증가할수록 반도체 장치의 전류 특성이 향상될 수 있다. 이에 따라, 문턱 전압이 조절되며 전류 특성이 우수한 반도체 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는, 제1 분리부(112)의 크기에 의해 정의되는 제1 연결부(107)를 이용하여 트랜지스터의 채널을 구성할 수 있다. 즉, 제1 연결부(107)의 제1 폭(W1)은, 브리지 영역(BR) 내에 형성되는 소자 분리막(110)에 의해 정의될 수 있다. 이에 따라, 간소화된 공정으로 문턱 전압이 조절된 반도체 장치가 제공될 수 있다.
도 8은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 저농도 불순물 영역(122A)의 일부 및 제2 저농도 불순물 영역(122B)의 일부는 제1 게이트 전극(134)과 중첩된다.
여기서, "중첩"이란 기판(100)의 상면에 수직하는 방향에서 중첩됨을 의미한다. 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)은 예를 들어, 이온 주입(ion implantion) 공정에 의해 형성될 수 있다.
예를 들어, 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)에 주입되는 불순물이 확산되어, 일부가 제1 게이트 전극(134)과 중첩되는 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)이 형성될 수 있다.
또는 예를 들어, 제1 게이트 전극(134)이 형성되기 전에, 활성 영역(105) 내에 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)이 형성될 수 있다. 이어서, 제1 저농도 불순물 영역(122A)의 일부 및 제2 저농도 불순물 영역(122B)의 일부와 중첩되는 제1 게이트 전극(134)이 형성될 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)은 게이트 스페이서(136)와 이격된다.
예를 들어, 제1 고농도 불순물 영역(124A)은 제1 게이트 전극(134)과 제1 거리(D1)로 이격될 수 있다. 제1 거리(D1)는 게이트 스페이서(136)의 두께보다 클 수 있다. 여기서, "두께"란, 제2 방향(X1)으로의 두께를 의미한다. 이에 따라, 제1 고농도 불순물 영역(124A)은, 제1 게이트 전극(134)뿐만 아니라 게이트 스페이서(136)와도 이격될 수 있다.
몇몇 실시예에서, 제1 거리(D1)는, 트랜지스터의 소오스 영역과 드레인 영역 사이의 펀치 쓰루(punchthrough)와 누설 전류를 방지하며, 브레이크 다운(breakdown) 전압 특성 향상 등을 위해 유지될 수 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(134)의 제3 폭(W3)은 각각의 제1 연결부(107)의 제2 길이(L2; 또는 각각의 제1 분리부(112)의 제2 길이)보다 작다.
제3 폭(W3)은 제1 게이트 전극(134)의 제2 방향(X1)으로의 폭을 나타낸다. 제2 길이(L2)는 각각의 제1 연결부(107; 또는 각각의 제1 분리부(112))의 제2 방향(X1)으로의 길이를 나타낸다. 예를 들어, 제3 폭(W3)은 제2 길이(L2)보다 작을 수 있다. 이에 따라, 몇몇 실시예에서, 각각의 제1 연결부(107)의 일부 및 각각의 제1 분리부(112)의 일부는, 제1 게이트 전극(134)에 의해 노출될 수 있다.
몇몇 실시예에서, 각각의 제1 연결부(107)의 일부는 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)을 포함할 수 있다. 예를 들어, 도 1 내지 도 4에 관한 설명에서 상술한 것처럼, 제1 저농도 불순물 영역(122A)은 제1 게이트 전극(134)의 측벽에 인접할 수 있다. 이에 따라, 몇몇 실시예에서, 제1 게이트 전극(134)에 의해 노출된 각각의 제1 연결부(107)의 일부는 상기 제2 도전형으로 도핑될 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(134)은 복수의 도전 패턴을 포함한다. 도 11에서, 3개의 도전 패턴만이 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 필요에 따라, 제1 게이트 전극(134)은 2개 또는 4개 이상의 도전 패턴을 포함할 수도 있다.
예를 들어, 제1 게이트 전극(134)은 제1 도전 패턴(134A), 제2 도전 패턴(134B) 및 제3 도전 패턴(134C)을 포함할 수 있다. 제1 도전 패턴(134A), 제2 도전 패턴(134B) 및 제3 도전 패턴(134C)은 제1 방향(Y1)으로 연장될 수 있다. 또한, 제1 도전 패턴(134A), 제2 도전 패턴(134B) 및 제3 도전 패턴(134C)은 제2 방향(X1)을 따라 차례로 배열될 수 있다.
몇몇 실시예에서, 제1 도전 패턴(134A), 제2 도전 패턴(134B) 및 제3 도전 패턴(134C)에는 서로 동일한 전압이 인가될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 도전 패턴(134A), 제2 도전 패턴(134B) 및 제3 도전 패턴(134C)에는 서로 다른 전압이 인가될 수도 있다.
몇몇 실시예에서, 제1 도전 패턴(134A), 제2 도전 패턴(134B) 및 제3 도전 패턴(134C) 중 적어도 일부는 더미 도전 패턴일 수 있다. 예를 들어, 제2 도전 패턴(134B)에는 전압이 인가될 수 있고, 제1 도전 패턴(134A) 및 제3 도전 패턴(134C)에는 전압이 인가되지 않을 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 게이트 전극(134)은 각각의 제1 연결부(107)에 대해 비대칭일 수 있다.
예를 들어, 도시된 것처럼, 각각의 제1 연결부(107; 또는 각각의 제1 분리부(112))의 중심을 지나며 제1 방향(Y1)으로 연장되는 중심선(CL)이 정의될 수 있다. 이 때, 중심선(CL)으로부터 제1 게이트 전극(134)의 일측까지의 제2 거리(D2)는, 중심선(CL)으로부터 제1 게이트 전극(134)의 타측까지의 제3 거리(D3)와 다를 수 있다.
몇몇 실시예에서, 제2 거리(D2) 또는 제3 거리(D3)가 조절되어, 문턱 전압 또는 전류 특성이 조절된 반도체 장치가 제공될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 반도체 장치는, 기판(100) 상의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)을 포함한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I) 및 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 트랜지스터(TR1)는 제1 영역(I) 상에 형성될 수 있고, 제2 트랜지스터(TR2)는 제2 영역(II) 상에 형성될 수 있다.
몇몇 실시예에서, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 서로 동일한 도전형의 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 모두 상기 제2 도전형의 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 모두 n형 트랜지스터일 수 있다.
제1 트랜지스터(TR1)는 도 1 내지 도 4를 참조하여 상술한 반도체 장치와 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
제2 트랜지스터(TR2)는 제2 게이트 전극(234)을 포함할 수 있다.
제2 게이트 전극(234)은 제3 방향(Y2)으로 연장될 수 있다. 제3 방향(Y2)은 제1 방향(Y1)과 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 방향(Y2)은 제1 방향(Y1)과 다른 방향일 수도 있다.
몇몇 실시예에서, 제1 게이트 전극(134)과 제2 게이트 전극(234)은 동일 레벨에서 형성될 수 있다. 예를 들어, 제2 게이트 전극(234)은 제1 게이트 전극(134)과 실질적으로 동일한 물질을 포함할 수 있다.
몇몇 실시예에서, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)는 고전압 트랜지스터일 수 있다. 예를 들어, 제1 게이트 전극(134) 및 제2 게이트 전극(234)에는 5 V 내지 100 V의 전압이 인가될 수 있으나, 이에 제한되는 것은 아니다.
기판(100)의 제2 영역(II)은 소자 분리막(110)에 의해 정의되는 활성 영역(105)을 포함할 수 있다. 예를 들어, 제2 영역(II)의 활성 영역(105)은 제2 게이트 전극(234)의 양 측벽 상에 각각 형성되는 제3 소오스/드레인 영역(220A) 및 제4 소오스/드레인 영역(220B)을 포함할 수 있다.
제3 소오스/드레인 영역(220A)은 제2 게이트 전극(234)의 일측 상의 활성 영역(105) 내에 형성될 수 있다. 몇몇 실시예에서, 제3 소오스/드레인 영역(220A)은 상기 제2 도전형으로 도핑될 수 있다. 예를 들어, 제2 트랜지스터(TR2)가 n형 트랜지스터인 경우에, 제3 소오스/드레인 영역(220A)은 n형 불순물로 도핑될 수 있다.
제3 소오스/드레인 영역(220A)은 제3 저농도 불순물 영역(222A) 및 제3 고농도 불순물 영역(224A)을 포함할 수 있다. 제3 고농도 불순물 영역(224A)은 제3 저농도 불순물 영역(222A) 내에 형성될 수 있다. 또한, 제3 저농도 불순물 영역(222A)은 제3 고농도 불순물 영역(224A)을 둘러쌀 수 있다. 몇몇 실시예에서, 제3 저농도 불순물 영역(222A)은 제3 고농도 불순물 영역(224A)과 제2 게이트 전극(234) 사이에 개재될 수 있다.
제3 저농도 불순물 영역(222A) 및 제3 고농도 불순물 영역(224A)은 상기 제2 도전형으로 도핑될 수 있다. 그러나, 제3 고농도 불순물 영역(224A)의 도핑 농도는 제3 저농도 불순물 영역(222A)의 도핑 농도보다 높을 수 있다.
제4 소오스/드레인 영역(220B)은 제2 게이트 전극(234)의 타측 상의 활성 영역(105) 내에 형성될 수 있다. 몇몇 실시예에서, 제4 소오스/드레인 영역(220B)은 상기 제2 도전형으로 도핑될 수 있다. 예를 들어, 제2 트랜지스터(TR2)가 n형 트랜지스터인 경우에, 제4 소오스/드레인 영역(220B)은 n형 불순물로 도핑될 수 있다.
제4 소오스/드레인 영역(220B)은 제4 저농도 불순물 영역(222B) 및 제4 고농도 불순물 영역(224B)을 포함할 수 있다. 제4 고농도 불순물 영역(224B)은 제4 저농도 불순물 영역(222B) 내에 형성될 수 있다. 즉, 제4 저농도 불순물 영역(222B)은 제4 고농도 불순물 영역(224B)을 둘러쌀 수 있다. 몇몇 실시예에서, 제4 저농도 불순물 영역(222B)은 제4 고농도 불순물 영역(224B)과 제2 게이트 전극(234) 사이에 개재될 수 있다.
제4 저농도 불순물 영역(222B) 및 제4 고농도 불순물 영역(224B)은 상기 제2 도전형으로 도핑될 수 있다. 그러나, 제4 고농도 불순물 영역(224B)의 도핑 농도는 제4 저농도 불순물 영역(222B)의 도핑 농도보다 높을 수 있다.
제3 소오스/드레인 영역(220A) 및 제4 소오스/드레인 영역(220B)은 제3 방향(Y2)으로 연장될 수 있다. 예를 들어, 제3 고농도 불순물 영역(224A) 및 제4 고농도 불순물 영역(224B)은 제1 방향(Y1)으로 연장될 수 있다. 또한, 제3 소오스/드레인 영역(220A), 제2 게이트 전극(234) 및 제4 소오스/드레인 영역(220B)은, 제3 방향(Y2)과 교차하는 제4 방향(X2)을 따라 차례로 배열될 수 있다.
제2 영역(II)의 활성 영역(105)은 제3 소오스/드레인 영역(220A)과 제4 소오스/드레인 영역(220B)을 연결하는 복수의 제2 연결부(207)를 포함할 수 있다. 복수의 제2 연결부(207)는 소자 분리막(110)에 의해 서로 이격될 수 있다. 예를 들어, 소자 분리막(110)은, 제2 영역(II)의 활성 영역(105) 내에서 복수의 제2 연결부(207)를 서로 분리하는 복수의 제2 분리부(212)를 포함할 수 있다. 제2 연결부(207) 및 제2 분리부(212)는, 도 5 및 도 6에 관한 설명에서 상술한 제1 연결부(107) 및 제1 분리부(112)와 유사하므로, 이하에서 자세한 설명은 생략한다.
몇몇 실시예에서, 각각의 제1 연결부(107)의 제1 폭(W1)은, 각각의 제2 연결부(207)의 제4 폭(W4)과 다를 수 있다. 제4 폭(W4)은 각각의 제2 연결부(207)의 제3 방향(Y2)으로의 폭을 나타낸다. 이러한 경우에, 제1 트랜지스터(TR1)의 제1 문턱 전압은 제2 트랜지스터(TR2)의 제2 문턱 전압과 다를 수 있다. 예를 들어, 도시된 것처럼, 제1 폭(W1)은 제4 폭(W4)보다 작을 수 있다. 이러한 경우에, 제1 트랜지스터(TR1)의 상기 제1 문턱 전압은 제2 트랜지스터(TR2)의 상기 제2 문턱 전압보다 낮을 수 있다.
몇몇 실시예에서, 제1 폭(W1) 및 제4 폭(W4)은 모두 약 10 μm 이하일 수 있다.
몇몇 실시예에서, 각각의 제1 분리부(112)의 제2 폭(W2)과 각각의 제2 분리부(212)의 제5 폭(W5)은 실질적으로 동일할 수 있다. 제5 폭(W5)은 각각의 제2 분리부(212)의 제3 방향(Y2)으로의 폭을 나타낸다. 예를 들어, 제2 폭(W2) 및 제5 폭(W5)은 반도체 장치의 제조 공정의 공정 능력에 의해 결정될 수 있다. 예를 들어, 제2 폭(W2) 및 제5 폭(W5)은 약 0.1 μm 내지 약 1 μm에서 서로 동일할 수 있다.
이하에서, 도 1 내지 도 26을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 14 내지 도 25는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14 내지 도 17을 참조하면, 기판(100) 내에 소자 분리막(110)을 형성한다. 참고적으로, 도 15는 도 14의 A-A'을 따라 절단한 단면도이다. 도 16은 도 14의 B-B'을 따라 절단한 단면도이다. 도 17는 도 14의 C-C'을 따라 절단한 단면도이다.
예를 들어, 기판(100) 내에 활성 영역(105)을 정의하는 트렌치를 형성할 수 있다. 이어서, 상기 트렌치를 채우는 절연 물질을 형성할 수 있다. 이에 따라, 활성 영역(105)을 정의하는 소자 분리막(110)이 형성될 수 있다.
몇몇 실시예에서, 기판(100)은 제1 도전형으로 도핑될 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 n형 트랜지스터인 경우에, 기판(100)은 p형 불순물로 도핑될 수 있다. 도시되지 않았으나, 기판(100)은 상기 제1 도전형으로 도핑된 웰을 포함할 수도 있다.
소자 분리막(110)은 복수의 제1 분리부(112)를 포함하도록 형성될 수 있다. 복수의 제1 분리부(112)는 브리지 영역(BR) 내에서 제1 방향(Y1)을 따라 배열되도록 형성될 수 있다. 이에 따라, 브리지 영역(BR) 내에, 소자 분리막(110)에 의해 서로 이격되는 복수의 제1 연결부(107)가 형성될 수 있다. 복수의 제1 연결부(107) 및 복수의 제1 분리부(112)는 제1 방향(Y1)을 따라 교대로 배열될 수 있다.
몇몇 실시예에서, 각각의 제1 연결부(107)의 제1 폭(W1)은 소정의 크기로 형성될 수 있다. 예를 들어, 복수의 제1 분리부(112)의 크기 또는 개수가 조절될 수 있다. 이에 따라, 각각의 제1 연결부(107)의 제1 폭(W1)이 조절된 활성 영역(105)이 형성될 수 있다.
도 18 내지 도 21을 참조하면, 기판(100) 상에 게이트 유전막(132) 및 제1 게이트 전극(134)을 형성한다. 이어서, 기판(100) 내에 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)을 형성한다. 참고적으로, 도 19는 도 18의 A-A'을 따라 절단한 단면도이다. 도 20은 도 18의 B-B'을 따라 절단한 단면도이다. 도 21은 도 18의 C-C'을 따라 절단한 단면도이다.
예를 들어, 기판(100) 상에 유전막 및 도전막을 차례로 형성할 수 있다. 이어서, 상기 유전막 및 상기 도전막을 패터닝하여, 제1 방향(Y1)으로 연장되는 게이트 유전막(132) 및 제1 게이트 전극(134)을 형성할 수 있다.
이어서, 활성 영역(105) 내에 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)을 형성할 수 있다. 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)은 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 제1 게이트 전극(134)을 마스크로 이용하는 이온 주입 공정이 수행될 수 있다.
제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)은 제2 도전형으로 도핑될 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 n형 트랜지스터인 경우에, 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B)은 n형 불순물로 도핑될 수 있다.
도 22 내지 도 25를 참조하면, 제1 게이트 전극(134)의 측벽 상에 게이트 스페이서(136)를 형성한다. 이어서, 기판(100) 내에 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)을 형성한다. 참고적으로, 도 23은 도 22의 A-A'을 따라 절단한 단면도이다. 도 24은 도 22의 B-B'을 따라 절단한 단면도이다. 도 25는 도 22의 C-C'을 따라 절단한 단면도이다.
예를 들어, 기판(100), 게이트 유전막(132) 및 제1 게이트 전극(134)의 프로파일을 따라 연장되는 절연막을 형성할 수 있다. 이어서, 상기 절연막에 대한 식각 공정을 수행하여, 게이트 유전막(132)의 측벽 및 제1 게이트 전극(134)의 측벽을 따라 연장되는 게이트 스페이서(136)가 형성될 수 있다.
이어서, 제1 저농도 불순물 영역(122A) 및 제2 저농도 불순물 영역(122B) 내에, 각각 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)을 형성할 수 있다. 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)은 기판(100) 내에 불순물이 도핑되어 형성될 수 있다. 예를 들어, 제1 게이트 전극(134) 및 게이트 스페이서(136)를 마스크로 이용하는 이온 주입 공정이 수행될 수 있다.
제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)은 제2 도전형으로 도핑될 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 n형 트랜지스터인 경우에, 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)은 n형 불순물로 도핑될 수 있다. 그러나, 제1 고농도 불순물 영역(124A)의 도핑 농도는 제1 저농도 불순물 영역(122A)의 도핑 농도보다 높을 수 있다. 또한, 제2 고농도 불순물 영역(124B)의 도핑 농도는 제2 저농도 불순물 영역(122B)의 도핑 농도보다 높을 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법은, 마스크 패턴(M)을 이용하여 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)을 형성하는 것을 포함할 수 있다. 예를 들어, 제1 게이트 전극(134), 게이트 스페이서(136) 및 마스크 패턴(M)을 마스크로 이용하는 이온 주입 공정이 수행될 수 있다.
마스크 패턴(M)은 제1 저농도 불순물 영역(122A)의 일부 및 제2 저농도 불순물 영역(122B)의 일부와 중첩되도록 형성될 수 있다. 이에 따라, 제1 저농도 불순물 영역(122A)에 의해 둘러싸이는 제1 고농도 불순물 영역(124A)이 형성될 수 있고, 제2 저농도 불순물 영역(122B)에 의해 둘러싸이는 제2 고농도 불순물 영역(124B)이 형성될 수 있다.
제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)이 형성된 후에, 마스크 패턴(M)는 제거될 수 있다.
이어서, 도 1 내지 도 4를 참조하면, 기판(100) 상에 층간 절연막(150)을 형성한다. 이어서, 층간 절연막(150)을 관통하는 제1 컨택(142) 및 제2 컨택(144)을 형성한다.
예를 들어, 활성 영역(105), 소자 분리막(110), 제1 게이트 전극(134), 게이트 스페이서(136)를 덮는 층간 절연막(150)을 형성할 수 있다. 이어서, 층간 절연막(150)을 관통하여, 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B)과 연결되는 제1 컨택(142)을 형성할 수 있다. 또한, 층간 절연막(150)을 관통하여, 제1 게이트 전극(134)과 연결되는 제2 컨택(144)을 형성할 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제1 실리사이드막(126)을 형성하는 것을 더 포함할 수 있다. 제1 실리사이드막(126)은 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B) 상에 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(120A) 및 제2 소오스/드레인 영역(120B) 상에, 금속막을 형성하고 실리사이드화 공정을 수행할 수 있다. 이에 따라, 제1 컨택(142)은 제1 실리사이드막(126)과 직접(directly) 접촉할 수 있다.
몇몇 실시예에 따른 반도체 장치의 제조 방법은, 제2 실리사이드막(138)을 형성하는 것을 더 포함할 수 있다. 제2 실리사이드막(138)은 제1 게이트 전극(134) 상에 형성될 수 있다. 예를 들어, 제1 게이트 전극(134) 상에, 금속막을 형성하고 실리사이드화 공정을 수행할 수 있다. 이에 따라, 제2 컨택(144)은 제2 실리사이드막(138)과 직접(directly) 접촉할 수 있다.
이에 따라, 간소화된 공정으로 문턱 전압이 조절되며 전류 특성이 우수한 반도체 장치가 제조될 수 있다.
도 26은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법을 설명하기 위한 순서도이다. 설명의 편의를 위해, 도 1 내지 도 25를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 26은 도 19 이후의 단계를 설명하기 위한 도면이다.
도 25를 참조하면, 제1 게이트 전극(134)의 측벽 상에 게이트 스페이서(136)를 형성한다. 이어서, 기판(100) 내에, 게이트 스페이서(136)와 이격되는 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)을 형성한다.
게이트 스페이서(136)를 형성하는 것은, 도 22 내지 도 25에 관한 설명에서 상술한 것과 실질적으로 동일하므로 이하에서 자세한 설명은 생략한다.
이어서, 마스크 패턴(M)을 이용하여 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)을 형성할 수 있다. 예를 들어, 마스크 패턴(M)을 마스크로 이용하는 이온 주입 공정이 수행될 수 있다.
마스크 패턴(M)은 제1 저농도 불순물 영역(122A)의 일부 및 제2 저농도 불순물 영역(122B)의 일부와 중첩되도록 형성될 수 있다. 또한, 마스크 패턴(M)는 제1 게이트 전극(134) 및 게이트 스페이서(136)를 덮도록 형성될 수 있다. 이에 따라, 게이트 스페이서(136)와 이격되는 제1 고농도 불순물 영역(124A) 및 제2 고농도 불순물 영역(124B)이 형성될 수 있다.
몇몇 실시예에서, 제1 게이트 전극(134) 및 게이트 스페이서(136)를 덮는 마스크 패턴(M)의 측벽은, 제1 게이트 전극(134)의 측벽과 제1 거리(D1)로 이격되도록 형성될 수 있다. 이에 따라, 예를 들어, 제1 게이트 전극(134)과 제1 거리(D1)로 이격되는 제1 고농도 불순물 영역(122A)이 형성될 수 있다.
이하에서, 도 27을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법을 설명한다.
도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법을 설명하기 위한 순서도이다. 설명의 편의를 위해, 도 1 내지 도 26을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 27을 참조하면, 트랜지스터의 문턱 전압을 결정한다(S10).
예를 들어, 제품 적용을 위해, 반도체 소자는 다양한 전압에서 구동되는 다양한 사이즈의 고전압 트랜지스터들을 포함할 수 있다. 또한, 다양한 고전압 트랜지스터들은 서로 다른 문턱 전압을 요구할 수 있다. 이 때, 요구되는 고전압 트랜지스터에 따라, 고전압 트랜지스터의 문턱 전압을 결정할 수 있다.
이어서, 상기 결정된 문턱 전압에 기초하여, 트랜지스터의 채널 폭을 결정한다(S20).
예를 들어, 도 7에 도시된 것처럼, 고전압 트랜지스터의 채널 폭에 따라 변화하는 고전압 트랜지스터의 문턱 전압을 측정할 수 있다. 이어서, 상기 결정된 문턱 전압에 기초하여, 대응되는 고전압 트랜지스터의 채널 폭을 결정할 수 있다.
예를 들어, 결정된 고전압 트랜지스터의 선형 문턱 전압이 약 1.10 V인 경우에, 약 10 μm의 채널 폭을 고전압 트랜지스터의 채널 폭으로 결정할 수 있다. 예를 들어, 결정된 고전압 트랜지스터의 선형 문턱 전압이 약 0.80 V인 경우에, 약 1 μm의 채널 폭을 고전압 트랜지스터의 채널 폭으로 결정할 수 있다.
이어서, 상기 결정된 채널 폭에 기초하여, 활성 영역 내에 소자 분리막을 형성한다(S30).
예를 들어, 고전압 트랜지스터가 상기 결정된 채널 폭을 갖는 복수의 채널을 갖도록, 활성 영역 내에 복수의 소자 분리막을 형성할 수 있다. 예를 들어, 도 14 내지 도 17에 관한 설명에서 상술한 것처럼, 활성 영역(105) 내에 소자 분리막(110)을 형성할 수 있다.
이에 따라, 간소화된 공정으로 문턱 전압이 조절되며 전류 특성이 우수한 반도체 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 활성 영역
107: 제1 연결부 110: 소자 분리막
112: 제1 분리부 120A, 120B: 소오스/드레인 영역
122A, 122B: 저농도 도핑 영역 124A, 124B: 고농도 도핑 영역
126: 제1 실리사이드막 132: 게이트 유전막
134: 제1 게이트 전극 136: 게이트 스페이서
138: 제2 실리사이드막 142: 제1 컨택
144: 제2 컨택

Claims (10)

  1. 제1 도전형으로 도핑된 기판 내에, 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 상에, 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극의 측벽 상의 상기 활성 영역 내에, 상기 제1 방향으로 연장되며 상기 제1 도전형과 다른 제2 도전형으로 도핑된 고농도 불순물 영역; 및
    상기 활성 영역 내에, 상기 고농도 불순물 영역을 둘러싸며 상기 제2 도전형으로 도핑된 저농도 불순물 영역을 포함하고,
    상기 활성 영역은, 상기 게이트 전극 아래에, 상기 저농도 불순물 영역으로부터 돌출되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 연결부를 포함하고,
    상기 소자 분리막은, 상기 게이트 전극 아래에 복수의 분리부를 포함하고,
    복수의 상기 연결부와 복수의 상기 분리부는 상기 제1 방향을 따라 교대로 배열되는 반도체 장치.
  2. 제 1항에 있어서,
    각각의 상기 연결부 및 각각의 상기 분리부는, 상기 게이트 전극과 중첩되는 반도체 장치.
  3. 제 1항에 있어서,
    각각의 상기 연결부의 상기 제1 방향으로의 폭은 10 μm 이하인 반도체 장치.
  4. 제 1항에 있어서,
    각각의 상기 분리부의 상기 제1 방향으로의 폭은 1 μm 이하인 반도체 장치.
  5. 제 1항에 있어서,
    상기 활성 영역과 상기 게이트 전극 사이의 게이트 유전막을 더 포함하고,
    상기 게이트 유전막의 두께는 200 Å이상인 반도체 장치.
  6. 제 1항에 있어서,
    상기 게이트 전극은, 서로 이격되어 상기 제1 방향으로 연장되는 복수의 도전 패턴을 포함하는 반도체 장치.
  7. 제 1항에 있어서,
    각각의 상기 연결부의 중심을 지나며 상기 제1 방향으로 연장되는 중심선이 정의되고,
    상기 중심선으로부터 상기 게이트 전극의 일측까지의 제1 거리는, 상기 중심선으로부터 상기 게이트 전극의 타측까지의 제2 거리와 다른 반도체 장치.
  8. 기판 내의 활성 영역을 정의하는 소자 분리막;
    상기 활성 영역 상에, 제1 방향으로 연장되는 게이트 전극; 및
    상기 게이트 전극의 일측 상의 상기 활성 영역 내에, 상기 제1 방향으로 연장되는 제1 소오스/드레인 영역; 및
    상기 게이트 전극의 타측 상의 상기 활성 영역 내에, 상기 제1 방향으로 연장되는 제2 소오스/드레인 영역을 포함하고,
    상기 활성 영역은, 상기 제1 소오스/드레인 영역과 상기 제2 소오스/드레인 영역을 연결하며 상기 소자 분리막에 의해 서로 이격되는 복수의 연결부를 포함하고,
    상기 게이트 전극에 5 V 내지 100 V의 전압이 인가되고,
    각각의 상기 연결부의 상기 제1 방향으로의 폭은 10 μm 이하인 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 소오스/드레인 영역과 상기 제2 소오스/드레인 영역은 실질적으로 동일한 물질을 포함하는 반도체 장치.
  10. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 내의 활성 영역을 정의하는 소자 분리막;
    상기 제1 영역 상의 제1 트랜지스터; 및
    상기 제2 영역 상에, 상기 제1 트랜지스터와 동일한 도전형의 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는, 상기 활성 영역 상에, 제1 방향으로 연장되는 제1 게이트 전극을 포함하고,
    상기 제2 트랜지스터는, 상기 활성 영역 상에, 제2 방향으로 연장되는 제2 게이트 전극을 포함하고,
    상기 제1 영역의 상기 활성 영역은, 상기 제1 게이트 전극 아래에, 상기 소자 분리막에 의해 서로 이격되는 복수의 제1 연결부를 포함하고,
    상기 제2 영역의 상기 활성 영역은, 상기 제2 게이트 전극 아래에, 상기 소자 분리막에 의해 서로 이격되는 복수의 제2 연결부를 포함하고,
    각각의 상기 제1 연결부의 상기 제1 방향으로의 제1 폭은, 각각의 상기 제2 연결부의 상기 제2 방향으로의 제2 폭보다 작고,
    상기 제1 트랜지스터의 제1 문턱 전압은 상기 제2 트랜지스터의 제2 문턱 전압보다 낮은 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220037316A1 (en) * 2020-08-03 2022-02-03 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN113506743A (zh) * 2021-06-21 2021-10-15 上海华力集成电路制造有限公司 一种提高双扩散漏器件击穿电压的方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4149644B2 (ja) * 2000-08-11 2008-09-10 株式会社東芝 不揮発性半導体記憶装置
KR100343147B1 (ko) 2000-11-08 2002-07-06 윤종용 에스오아이 모스 트랜지스터를 구비한 반도체 소자 및신호 처리 장치
JP3383652B2 (ja) * 2001-06-19 2003-03-04 沖電気工業株式会社 増幅回路および発振回路
JP4596729B2 (ja) * 2001-12-26 2010-12-15 ルネサスエレクトロニクス株式会社 半導体記憶装置及び書き込みと読み出しの制御方法
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR100713327B1 (ko) 2002-12-30 2007-05-04 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 형성방법
KR100688753B1 (ko) 2002-12-31 2007-02-28 동부일렉트로닉스 주식회사 트랜지스터 제조 방법
US7648881B2 (en) * 2003-01-10 2010-01-19 Samsung Electronics Co., Ltd. Non-volatile memory devices with charge storage insulators and methods of fabricating such devices
KR100531960B1 (ko) 2003-01-30 2005-11-30 동부아남반도체 주식회사 좁은 폭 트랜지스터 폴리실리콘 저항 모니터링 패턴
KR100541656B1 (ko) 2004-08-03 2006-01-11 삼성전자주식회사 성능이 향상된 ｃｍｏｓ 소자 및 그 제조 방법
KR100598108B1 (ko) * 2004-09-23 2006-07-07 삼성전자주식회사 측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그제조방법
JP2006100412A (ja) * 2004-09-28 2006-04-13 Toshiba Corp 半導体装置の製造方法及び半導体装置
US7679129B1 (en) * 2005-05-13 2010-03-16 Spansion Llc System and method for improving oxide-nitride-oxide (ONO) coupling in a semiconductor device
US7619277B2 (en) * 2005-06-15 2009-11-17 Macronix International Co., Ltd. Flash memory with a trench common source line
US7309626B2 (en) 2005-11-15 2007-12-18 International Business Machines Corporation Quasi self-aligned source/drain FinFET process
KR100654053B1 (ko) 2005-12-29 2006-12-05 동부일렉트로닉스 주식회사 부가 게이트 도체 패턴을 갖는 협채널 금속 산화물 반도체트랜지스터
KR100650867B1 (ko) 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 협채널 금속 산화물 반도체 트랜지스터
KR101243890B1 (ko) 2006-04-10 2013-03-20 삼성전자주식회사 유효 채널 길이를 증가시키기 위한 ｃｍｏｓ 인버터 레이아웃
KR100729364B1 (ko) * 2006-05-18 2007-06-15 삼성전자주식회사 리세스된 채널 영역을 갖는 반도체 장치 및 그 제조 방법
US8058161B2 (en) * 2006-09-29 2011-11-15 Texas Instruments Incorporated Recessed STI for wide transistors
US8928077B2 (en) * 2007-09-21 2015-01-06 Fairchild Semiconductor Corporation Superjunction structures for power devices
KR100984699B1 (ko) * 2007-12-12 2010-10-01 주식회사 동부하이텍 상호 연결 게이트를 갖는 증폭기 회로 소자 및 그 제조방법
US8716786B2 (en) 2008-06-17 2014-05-06 Infineon Technologies Ag Semiconductor device having different fin widths
US8258602B2 (en) * 2009-01-28 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Bipolar junction transistors having a fin
JP5554973B2 (ja) * 2009-12-01 2014-07-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR101559345B1 (ko) * 2010-08-26 2015-10-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR101857729B1 (ko) * 2011-06-17 2018-06-20 삼성전자주식회사 반도체 장치
KR101902486B1 (ko) * 2012-05-16 2018-11-13 삼성전자주식회사 Ｍｏｓ 트랜지스터
KR20140029027A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치
US9331204B2 (en) 2014-03-13 2016-05-03 Macronix International Co., Ltd. High voltage field effect transistors and circuits utilizing the same
US10217754B2 (en) * 2014-05-15 2019-02-26 Macronix International Co., Ltd. Semiconductor device and method of fabricating the same
WO2015195134A1 (en) 2014-06-20 2015-12-23 Intel Corporation Monolithic integration of high voltage transistors & low voltage non-planar transistors
KR102088200B1 (ko) * 2014-07-01 2020-03-13 삼성전자주식회사 반도체 소자 및 그 제조방법
US9704862B2 (en) * 2014-09-18 2017-07-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods for manufacturing the same
US9666716B2 (en) * 2014-12-15 2017-05-30 Sang U. Kim FinFET transistor
KR20160114907A (ko) * 2015-03-25 2016-10-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102365305B1 (ko) * 2015-03-27 2022-02-22 삼성전자주식회사 반도체 소자
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
KR102495452B1 (ko) * 2016-06-29 2023-02-02 삼성전자주식회사 반도체 장치
KR102276650B1 (ko) * 2017-04-03 2021-07-15 삼성전자주식회사 반도체 소자의 제조 방법
US10418484B1 (en) * 2018-03-14 2019-09-17 Globalfoundries Inc. Vertical field effect transistors incorporating U-shaped semiconductor bodies and methods

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