KR100688753B1 - 트랜지스터 제조 방법 - Google Patents

트랜지스터 제조 방법 Download PDF

Info

Publication number
KR100688753B1
KR100688753B1 KR1020020087717A KR20020087717A KR100688753B1 KR 100688753 B1 KR100688753 B1 KR 100688753B1 KR 1020020087717 A KR1020020087717 A KR 1020020087717A KR 20020087717 A KR20020087717 A KR 20020087717A KR 100688753 B1 KR100688753 B1 KR 100688753B1
Authority
KR
South Korea
Prior art keywords
gate electrode
gate
forming
film
oxide film
Prior art date
Application number
KR1020020087717A
Other languages
English (en)
Other versions
KR20040061450A (ko
Inventor
박철수
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020020087717A priority Critical patent/KR100688753B1/ko
Publication of KR20040061450A publication Critical patent/KR20040061450A/ko
Application granted granted Critical
Publication of KR100688753B1 publication Critical patent/KR100688753B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 게이트(gate) 절연막 및 게이트 전극 형성 후 STI(Shallow Trench Isolation)를 적용하고 하드 마스크(hard mask)를 이용하여 게이트를 미세 패턴(pattern)하여 트랜지스터(transistor)를 제조하는 방법에 관한 것이다. 종래의 트랜지스터 형성시 STI 방식에 의해 소자간 격리를 하고 게이트 전극, 소오스(source), 드레인(drain)을 형성함에 따라 필연적으로 STI의 디보트(devoit) 현상을 피하기 어려웠으며 내로우 폭 트랜지스터(narrow width transistor)의 리버스 내로우 폭 효과(reverse narrow width effect)를 초래할뿐만아니라 액티브 영역 에지(active region edge)에 게이트 산화막의 시닝(thinning) 현상을 초래했다. 본 발명에서는 게이트 절연막 및 게이트 전극 형성 후 STI를 적용하여 디버트 프리(divot free)를 실현함으로써 쇼트 채널 효과(short channel effect)를 최소화하고 하드 마스크를 이용하여 게이트를 미세 패턴해서 리소그래피 버든(lithography burden) 및 우수한 공정 제어를 실현한다. 따라서, 트랜지스터의 질이 더욱 향상되는 효과가 있다.

Description

트랜지스터 제조 방법{METHOD FOR MANUFACTURING TRANSISTOR}
도 1은 본 발명에 따른 트랜지스터 제조 방법을 나타낸 평면도,
도 2a 내지 도 2b는 본 발명에 따른 트랜지스터의 제조 방법을 공정별로 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 게이트 절연막
3 : 게이트 전극 4, 9, 12 : 제 1, 제 2, 제 3 질화막
5, 7 : 제 1, 제 2 하드 마스크용 산화막
6 : 소자 분리용 산화막 8 : LDD
10a : 소오스 10b : 드레인
11 : 실리사이드 13 : 평탄화 절연막
14a : 게이트 인터커넥션용 플러그
14b : 소오스 플러그 14c : 드레인 플러그
100 : 소자 분리용 마스크
200 : 게이트 전극용 마스크 300a : 게이트 인터커넥션용 마스크
300b : 소오스 플러그 마스크 300c : 드레인 플러그 마스크
본 발명은 트랜지스터(transistor) 제조 방법에 관한 것으로, 특히, 게이트(gate) 절연막 및 게이트 전극 형성 후 STI(Shallow Trench Isolation)를 적용하고 하드 마스크(hard mask)를 이용하여 게이트를 미세 패턴(pattern)하여 트랜지스터를 제조하는 방법에 관한 것이다.
근래에 반도체 집적도가 고집적화 함에 따라 소자간 격리 방식으로 STI가 많이 사용되고 있다. 특히, 0.25㎛ 이하의 기술에서는 STI 방법에 의한 소자간 격리 방식이 일반화 되었다.
종래의 트랜지스터 형성시 STI 방식에 의해 소자간 격리를 하고 게이트 전극, 소오스(source), 드레인(drain)을 형성함에 따라 필연적으로 STI의 디보트(devoit) 현상을 피하기 어려웠으며 내로우 폭 트랜지스터(narrow width transistor)의 리버스 내로우 폭 효과(reverse narrow width effect)를 초래할뿐만아니라 액티브 영역 에지(active region edge)에 게이트 산화막의 시닝(thinning) 현상을 초래했다.
본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, 게이트 절연막 및 게이트 전극 형성 후 STI를 적용하여 디버트 프리(divot free)를 실현함으로써 쇼트 채널 효과(short channel effect)를 최소화하고 하드 마스크를 이용하여 게이트를 미세 패턴해서 리소그래피 버든(lithography burden) 및 우수한 공정 제어를 실 현하는 트랜지스터 제조 방법을 제공하는 데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 트랜지스터 제조 방법을 나타낸 평면도로, 실리콘 기판(1) 위에 소자 분리용 마스크(100), 게이트 전극용 마스크(200), 게이트 인터커넥션용 플러그 마스크(300a), 소오스 플러그 마스크(300b), 및 드레인 플러그 마스크(300c)가 형성되어 있다.
도 2a 내지 도 2b는 본 발명에 따른 트랜지스터의 제조 방법을 공정별로 나타낸 단면도이다.
먼저, 도 2a와 같이 크리닝한 실리콘 기판(1) 위에 게이트 절연막(2), 게이트 전극(폴리 실리콘)(3), 제 1 질화막(4)을 순차적으로 적층한다. 표면에 소자 분리용 마스크(100)를 선택적으로 형성한다. 소자 분리용 마스크(100) 영역을 제외한 영역의 제 1 질화막(4)을 건식 식각하여 제거한다. 소자 분리용 마스크(100) 영역을 제외한 영역의 게이트 전극(3)을 일정 깊이 제거한다. 이때, 제 1 질화막(4)을 적층하고 제거하는 공정은 생략 가능하다.
도 2b와 같이 소자 분리용 마스크(100)를 제거한다. 표면에 제 1 하드 마스크용 산화막(5)을 적층하고 제 1 질화막(4)의 표면까지 화학적 기계적 연마한다. 이때, 제 1 질화막(4)을 형성하지 않았을 경우 게이트 전극(3)의 높은 쪽 표면까지 화학적 기계적 연마한다.
도 2c와 같이 산화막과 폴리실리콘 사이의 건식 식각 선택비를 1:50 이상으로 하여 제 1 하드 마스크용 산화막(5)을 마스크로 하여 제 1 하드 마스크용 산화막(5)의 영역을 제외한 영역의 제 1 질화막(4) 및 게이트 전극(3)을 건식 식각한다. 제 1 하드 마스크용 산화막(5)의 영역을 제외한 영역의 게이트 절연막(2)을 제거한다. 제 1 하드 마스크용 산화막(5)의 영역을 제외한 영역의 실리콘 기판(1)을 수천 Å 정도의 깊이만큼 제거하여 게이트 절연막(2) 및 게이트 전극(3)이 액티브 영역에만 남도록 한다.
도 2d와 같이 제 1 하드 마스크용 산화막(5)을 제거한다. 전표면에 소자 분리용 산화막(6)을 덮고 화학적 기계적 연마하여 게이트 전극(3)의 표면까지 평탄화한다. 표면에 게이트 전극용 마스크(200)를 선택적으로 형성한다. 노출된 게이트 전극(3)을 소정의 깊이 예로, 수백 Å 정도 제거하고 게이트 전극용 마스크(200)를 제거한다. 전표면에 제 2 하드 마스크용 산화막(7)을 증착하고 화학적 기계적 연마나 에치백하여 게이트 전극(3) 표면까지를 평탄화 한다.
도 2e와 같이 폴리실리콘과 산화막의 건식 식각 선택비를 50:1 이상으로 하고 제 2 하드 마스크용 산화막(7)을 마스크로 하여 노출된 게이트 전극(3)을 건식 식각해서 액티브 영역 위에 고립된 게이트 전극(3)을 형성한다. 게이트 영역의 양측 실리콘 기판(1) 상측에 LDD(8)를 형성한다. 표면에 LPCVD 방법으로 제 2 질화막(9)을 형성하고 블랭킷 에치백하여 게이트 전극(3) 양측 및 돌출된 소자 분리용 산화막(6)의 양측에 제 2 질화막(9)을 형성한다. 게이트 영역의 양측 실리콘 기판(1) 상측에 소오스(10a)와 드레인(10b)을 각각 형성한다. 게이트 전극(3), 소 오스(10a), 및 드레인(10b) 영역의 표면에 실리사이드(11)를 형성한다.
도 2f와 같이 전표면에 제 3 질화막(12)을 LPCVD 방법으로 형성한다.
도 2g와 같이 전표면에 평탄화 절연막(13)을 두껍게 적층하고 화학적 기계적 연마하여 평탄화 한다. 게이트, 소오스(10a), 및 드레인(10b) 영역 중 특정 영역의 불필요한 부분을 제거하고 그 제거된 부분에 게이트 인터커넥션용 플러그(14a), 소오스 플러그(14b), 및 드레인 플러그(14c)를 각기 형성한다.
여기서, 상기 하드 마스크 대신 공정을 약간 변경하여 감광막을 사용할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 게이트 절연막 및 게이트 전극형성 후 STI를 적용하여 디버트 프리를 실현함으로써 쇼트 채널 효과를 최소화하고 하드 마스크를 이용하여 게이트를 미세 패턴해서 리소그래피 버든 및 우수한 공정 제어를 실현한다. 따라서, 트랜지스터의 질이 더욱 향상되는 효과가 있다.

Claims (5)

  1. 반도체 기판 상에 게이트 절연막, 게이트 전극 및 소자 분리막을 포함하는 트랜지스터를 제조하는 방법으로서,
    상기 반도체 기판 상에 상기 게이트 절연막, 게이트 전극 및 제 1 질화막을 순차 형성하는 제 1 단계와,
    상기 기판 상부 표면에 선택 형성된 소자 분리용 마스크를 통해 소자 분리 영역을 형성하는 제 2 단계와,
    상기 소자 분리용 마스크를 제거한 후 그 상부 표면에 제 1 하드 마스크용 산화막을 형성하고, 상기 제 1 질화막 표면까지 평탄화한 후 상기 제 1 하드 마스크용 산화막을 마스크로 그 영역을 제외한 영역의 상기 제 1 질화막, 게이트 전극 및 게이트 절연막을 식각하여 액티브 영역을 형성하는 제 3 단계와,
    상기 제 1 하드 마스크용 산화막을 제거한 후 그 상부 전면에 소자 분리용 산화막을 적층하고, 이를 평탄화하여 상기 소자 분리막을 형성하는 제 4 단계와,
    상기 소자 분리막이 형성된 기판 상부 표면에 선택 형성된 게이트 전극용 마스크에 따라 노출된 상기 게이트 전극을 제거한 후, 상기 게이트 전극용 마스크를 제거하고, 그 상부에 제 2 하드 마스크용 산화막을 선택 형성한 후에 상기 게이트 전극 표면까지 평탄화하며, 상기 제 2 하드 마스크용 산화막을 마스크로 노출된 상기 게이트 전극을 식각하여 상기 액티브 영역에 고립된 게이트 전극을 형성하는 제 5 단계
    를 포함하는 트랜지스터 제조 방법.
  2. 제 1 항에 있어서,
    상기 트랜지스터 제조 방법은,
    상기 제 5 단계 이후에, 상기 게이트 전극이 형성된 영역 양측에 LDD를 형성하는 단계와,
    상기 LDD가 형성된 기판 상부 표면에 형성된 제 2 질화막을 통해 블랭킹 에치백하여 상기 소자 분리막의 양측에 제 2 질화막을 형성하는 단계와,
    상기 게이트 전극 영역 양측에 소오스 및 드레인을 각각 형성하는 단계와,
    상기 게이트 전극, 소오스 및 드레인 영역의 표면에 실리사이드를 형성하는 단계와,
    상기 게이트 전극, 소오스 및 드레인 영역의 특정 부분에 게이트 인터커넥션용 플러그, 소오스 플러그 및 드레인 플러그를 각각 형성하는 단계
    를 더 포함하는 트랜지스터 제조 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 트랜지스터 제조 방법은, 상기 제 1 단계에서의 상기 제 1 질화막을 형성하지 않을 경우 상기 제 3 단계에서 상기 제 1 하드 마스크용 산화막을 형성한 후 상기 게이트 전극의 높은 쪽 표면까지 평탄화하는 것을 특징으로 하는 트랜지스터 제조 방법.
  5. 제 2 항에 있어서,
    상기 트랜지스터 제조 방법은, 상기 실리사이드를 형성한 이후에 상기 반도체 기판 상부 표면에 제 3 질화막 및 평탄화 절연막을 형성한 후 이를 평탄화하는 것을 특징으로 하는 트랜지스터 제조 방법.
KR1020020087717A 2002-12-31 2002-12-31 트랜지스터 제조 방법 KR100688753B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020087717A KR100688753B1 (ko) 2002-12-31 2002-12-31 트랜지스터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020087717A KR100688753B1 (ko) 2002-12-31 2002-12-31 트랜지스터 제조 방법

Publications (2)

Publication Number Publication Date
KR20040061450A KR20040061450A (ko) 2004-07-07
KR100688753B1 true KR100688753B1 (ko) 2007-02-28

Family

ID=37352993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020087717A KR100688753B1 (ko) 2002-12-31 2002-12-31 트랜지스터 제조 방법

Country Status (1)

Country Link
KR (1) KR100688753B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748998B2 (en) 2018-06-22 2020-08-18 Samsung Electronics Co., Ltd. Semiconductor devices having alternating connecting and separating sections below the gate electrode

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI307171B (en) * 2006-07-03 2009-03-01 Au Optronics Corp Method for manufacturing bottom substrate of liquid crystal display device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274419B1 (en) * 1996-06-12 2001-08-14 Advanced Micro Devices, Inc. Trench isolation of field effect transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274419B1 (en) * 1996-06-12 2001-08-14 Advanced Micro Devices, Inc. Trench isolation of field effect transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748998B2 (en) 2018-06-22 2020-08-18 Samsung Electronics Co., Ltd. Semiconductor devices having alternating connecting and separating sections below the gate electrode

Also Published As

Publication number Publication date
KR20040061450A (ko) 2004-07-07

Similar Documents

Publication Publication Date Title
KR20030096563A (ko) 반도체 장치의 미세 패턴 형성 방법
JP2005150403A (ja) 半導体装置の製造方法
JP2887788B2 (ja) 半導体デバイスの製造方法
KR100895943B1 (ko) 반도체 고전압 소자 제조 방법
KR100688753B1 (ko) 트랜지스터 제조 방법
CN106816369B (zh) 间隔件结构及其制造方法
JP2910536B2 (ja) 半導体装置の製造方法
US6979651B1 (en) Method for forming alignment features and back-side contacts with fewer lithography and etch steps
US20080299729A1 (en) Method of fabricating high voltage mos transistor device
KR19990002942A (ko) 에스오 아이(soi) 소자의 제조방법
US7001815B2 (en) Method of manufacturing semiconductor device with triple gate insulating layers
JP2004296754A (ja) 半導体装置および半導体装置の製造方法
KR100641495B1 (ko) 반도체 소자 제조방법
KR100641496B1 (ko) 트랜지스터 제조 방법
KR100796515B1 (ko) 반도체 소자 형성방법
KR100313960B1 (ko) 반도체소자의 커패시터 제조방법
KR100466026B1 (ko) 고집적 반도체 소자의 도전체 패턴 제조 방법
KR100344825B1 (ko) 반도체소자의 제조방법
KR100455730B1 (ko) 반도체소자의 이중 게이트절연막 형성방법
US20050090084A1 (en) Method of forming a gate structure
KR20020068693A (ko) 반도체 소자의 제조방법
KR100477786B1 (ko) 반도체소자의 콘택 형성 방법
JP3688860B2 (ja) 半導体集積回路の製造方法
KR100632039B1 (ko) 트랜지스터 제조 방법
KR100941876B1 (ko) 아날로그 반도체 소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120119

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee