KR100641496B1 - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 더미 게이트 패턴(dummy gate pattern)을 이용하여 트랜지스터(transistor)를 제조하는 방법에 관한 것으로, 더미 게이트 패턴을 이용하여 로컬 채널 임플란트(local channel implant)를 함으로써 쇼트 채널 효과(short channel effect)를 최소화하고 리버스 쇼트 채널 효과(reverse short channel effect)를 줄일 수 있도록 소오스/드레인(source/drain)을 형성한 후 채널을 형성한다.
Description
도 1a 내지 도 1g는 본 발명에 따른 트랜지스터 제조 방법의 일 실시예를 공정별로 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2, 4 : 제 1, 제 2 산화막
3, 5, 11, 13 : 제 1, 제 2, 제 3, 제 4 질화막
6 : 감광막 7 : 트렌치
8, 14, 17, 19 : 제 1, 제 2, 제 3, 제 4 절연막
9 : LDD 12a : 소오스
12b : 드레인
12b : 드레인
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본 발명은 트랜지스터(transistor) 제조 방법에 관한 것으로, 특히, 더미 게이트 패턴(dummy gate pattern)을 이용하여 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로 반도체 장치의 집적도가 증가할수록 트랜지스터 형성시 2 가지 장애 요인이 있다. 그중 하나는 트랜지스터 형성시 폭(width)이 작은 좁은 폭 트랜지스터(narrow width transistor) 특성에 영향을 주는 STI(Shallow Trench Isolation)의 디보트(devoit)이고, 다른 하나는 CoO 측변에서 리소그래피(Lithography) 능력이다.
본 발명은 상술한 결점을 해결하기 위하여 안출한 것으로, 더미 게이트 패턴을 이용하여 로컬 채널 임플란트(local channel implant)를 함으로써 쇼트 채널 효과(short channel effect)를 최소화하고 리버스 쇼트 채널 효과(reverse short channel effect)를 줄일 수 있도록 소오스/드레인(source/drain)을 형성한 후 채널을 형성하는 트랜지스터를 제조하는 방법을 제공하는 데 그 목적이 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명에 따른 트랜지스터 제조 방법의 일 실시예를 공정별로 나타낸 단면도이다.
먼저, 도 1a와 같이 실리콘 기판(1) 위에 제 1 산화막(2), 제 1 질화막(3), 제 2 산화막(4), 및 제 2 질화막(5)을 차례로 적층한다. 제 2 질화막(5) 표면에 감광막(6)을 선택적으로 형성한다. 감광막(6) 영역을 제외한 제 1, 제 2 산화막(2, 4) 및 제 1, 제 2 질화막(3, 5) 전부와 실리콘 기판(1)의 특정 깊이 까지를 건식 식각하여 실리콘 기판(1) 위 STI 영역에 트렌치(trench)(7)를 형성한다.
도 1b와 같이 감광막(6)을 제거한다. 전 표면에 제 1 절연막(산화막)(8)을 덮는다. 화학적 기계적 연마(CMP) 공정을 수행하여 제 2 질화막(5) 표면에서 평탄화되도록 한다. 이때, 제 2 질화막(5)이 화학적 기계적 연마의 스토퍼(stopper) 기능을 수행한다. 표면에 게이트 전극 형성을 위해 감광막을 패터닝(patterning)한다. 패터닝된 감광막 영역 이외의 제 1, 제 2 산화막(2, 4) 및 제 1, 제 2 질화막(3, 5)을 건식 식각한다. 이때, 잔존된 제 2 산화막(4)이 더미 게이트 전극이 되는 것이다. 게이트 영역의 양측 실리콘 기판(1) 상측에 LDD(9)를 형성한다.
도 1c와 같이 게이트의 양 측면에 측벽용 제 3 질화막(11)을 형성한다. 게이트 양측 실리콘 기판(1) 상측에 소오스(12a)와 드레인(12b)을 각각 형성한다. 전표면에 제 4 질화막(13)을 수백 Å두께로 형성한다. 전표면에 제 2 절연막을 덮는다. 화학적 기계적 연마 공정을 게이트 영역의 제 4 질화막(13) 표면까지 수행한다.
도 1d와 같이 게이트 영역의 노출된 제 4 질화막(13)을 제거한다. 게이트 영역의 제 2 산화막(4)을 습식 식각한다. 이 때, 제 2 산화막(4)과 제 2 절연막(14)의 습식 식각 선택비가 20 : 1 정도 되도록 하여 제 2 산화막(4)이 모두 제거되는 동안 제 2 절연막(14)은 이의 1/20 정도만 제거되도록 한다.
도 1e와 같이 게이트 영역의 노출된 제 1 질화막(3)을 에치백하여 제거한다.
도 1f와 같이 로컬 채널 임플란테이션(15)을 수행하여 게이트 영역의 실리콘 기판(1) 상측에 로컬 채널 영역(16)을 형성한다. 이때, 소오스/드레인의 래터럴 확산(lateral diffusion)을 줄일 수 있기 때문에, 소오스/드레인의 접합 깊이(Junction Depth)를 줄일 수 있다. 또한, 게이트 에지의 접합을 더 얕게 하게 하여 n+/p, p+/n의 접합 리키지(leakage)를 현저히 줄일 수 있을 뿐만아니라 SCE(Short Channel Effect)도 개선시킬 수 있다.
도 1g와 같이 게이트 영역의 제 1 산화막(2)을 제거하고 그 자리에 제 3 절연막(17)을 성장시킨다. 게이트 영역에 게이트 전극(18)을 제 2 절연막(14) 표면까지 형성한다. 전표면에 제 4 절연막(19)을 형성하고 평탄화한다. 게이트 플러그(20a), 소오스 플러그(20b), 및 드레인 플러그(20c)를 형성한다.
이와 같은 본 발명은 제 1 질화막(3)을 사용하지 않아도 된다.
이상에서 설명한 바와 같이, 본 발명은 더미 게이트 패턴을 이용하여 로컬 채널 임플란트를 함으로써 쇼트 채널 효과를 최소화하고 리버스 쇼트 채널 효과를 줄일 수 있도록 소오스/드레인을 형성한 후 채널을 형성한다.
Claims (5)
- 기판 위에 제 1 산화막, 제 1 질화막, 제 2 산화막, 및 제 2 질화막을 차례로 적층하고 상기 제 2 질화막 표면에 감광막을 선택적으로 형성하는 제 1 단계;상기 감광막 영역을 제외한 상기 제 1, 제 2 산화막 및 상기 제 1, 제 2 질화막 전부와 상기 기판의 특정 깊이 까지를 건식 식각하여 상기 기판 위 STI 영역에 트렌치를 형성하는 제 2 단계;상기 감광막을 제거하고 전 표면에 제 1 절연막을 덮는 제 3 단계;연마 공정을 수행하여 상기 제 2 질화막 표면에서 평탄화하는 제 4 단계;표면에 게이트 전극 형성을 위해 감광막을 패터닝하는 제 5 단계;상기 패터닝된 감광막 영역 이외의 상기 제 1, 제 2 산화막 및 상기 제 1, 제 2 질화막을 제거하는 제 6 단계;게이트 영역의 양측 상기 기판 상측에 LDD를 형성하고 게이트의 양 측면에 제 3 질화막을 형성하는 제 7 단계;게이트 양측 상기 기판 상측에 소오스와 드레인을 각각 형성하는 제 8 단계;전표면에 제 4 질화막을 형성하고 전표면에 제 2 절연막을 덮는 제 9 단계;연마 공정을 게이트 영역의 제 4 질화막 표면까지 수행하는 제 10 단계;게이트 영역의 노출된 상기 제 4 질화막을 제거하는 제 11 단계;게이트 영역의 상기 제 2 산화막을 제거하는 제 12 단계;게이트 영역의 노출된 상기 제 1 질화막을 제거하는 제 13 단계;로컬 채널 임플란테이션을 수행하여 게이트 영역의 상기 기판 상측에 로컬 채널 영역을 형성하는 제 14 단계;게이트 영역의 상기 제 1 산화막을 제거하고 그 자리에 제 3 절연막을 성장시키는 제 15 단계;게이트 영역에 게이트 전극을 상기 제 2 절연막 표면까지 형성하는 제 16 단계;전표면에 제 4 절연막을 형성하고 평탄화하는 제 17 단계; 및게이트 플러그, 소오스 플러그, 및 드레인 플러그를 형성하는 제 18 단계를 포함하는 트랜지스터 제조 방법.
- 기판 위에 제 1 산화막, 제 2 산화막, 및 제 1 질화막을 차례로 적층하고 상기 제 1 질화막 표면에 감광막을 선택적으로 형성하는 제 1 단계;상기 감광막 영역을 제외한 상기 제 1, 제 2 산화막 및 상기 제 1 질화막 전부와 상기 기판의 특정 깊이 까지를 건식 식각하여 상기 기판 위 STI 영역에 트렌치를 형성하는 제 2 단계;상기 감광막을 제거하고 전 표면에 제 1 절연막을 덮는 제 3 단계;연마 공정을 수행하여 상기 제 1 질화막 표면에서 평탄화하는 제 4 단계;표면에 게이트 전극 형성을 위해 감광막을 패터닝하는 제 5 단계;상기 패터닝된 감광막 영역 이외의 상기 제 1, 제 2 산화막 및 상기 제 1 질화막을 제거하는 제 6 단계;게이트 영역의 양측 상기 기판 상측에 LDD를 형성하고 게이트의 양 측면에 제 2 질화막을 형성하는 제 7 단계;게이트 양측 상기 기판 상측에 소오스와 드레인을 각각 형성하는 제 8 단계;전표면에 제 3 질화막을 형성하고 전표면에 제 2 절연막을 덮는 제 9 단계;연마 공정을 게이트 영역의 제 3 질화막 표면까지 수행하는 제 10 단계;게이트 영역의 노출된 상기 제 3 질화막을 제거하는 제 11 단계;게이트 영역의 상기 제 2 산화막을 제거하는 제 12 단계;로컬 채널 임플란테이션을 수행하여 게이트 영역의 상기 기판 상측에 로컬 채널 영역을 형성하는 제 14 단계;게이트 영역의 상기 제 1 산화막을 제거하고 그 자리에 제 3 절연막을 성장시키는 제 15 단계;게이트 영역에 게이트 전극을 상기 제 2 절연막 표면까지 형성하는 제 16 단계;전표면에 제 4 절연막을 형성하고 평탄화하는 제 17 단계; 및게이트 플러그, 소오스 플러그, 및 드레인 플러그를 형성하는 제 18 단계를 포함하는 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 기판은 실리콘 기판인 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 연마는 화학적 기계적 연마인 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 게이트 영역의 상기 제 2 산화막을 제거할 때 습식 식각으로 제거하는 것을 특징으로 하는 트랜지스터 제조 방법.
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