JP4102606B2 - Ｍｏｓトランジスタ形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタ構造及びその形成方法に係り、より詳細にはゲートポリ酸化膜が半導体基板上に選択的に所定厚さに成長したＭＯＳトランジスタ及びその形成方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化及び大容量化するにつれてＭＯＳトランジスタが小さくなっている。ＭＯＳトランジスタが小さくなることによってゲート酸化膜及びゲートポリ酸化膜が薄くなり、ソース及びドレイン領域の接合深さも浅くなっている。
【０００３】
図１ないし図４は、従来の技術によるＭＯＳトランジスタ製造方法を説明するために示す断面図である。
図１を参照すれば、シャロートレンチ素子分離領域（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）２０がある半導体基板１０上にゲート酸化膜パターン３０及びゲート導電膜パターン３５を形成させる。
次いで、図２のように半導体基板１０の全面にゲートポリ酸化膜４０を蒸着させ、半導体基板１０にはソース及びドレイン領域４５を形成させる。上記ゲートポリ酸化膜４０はＭＯＳトランジスタの小型化につれて薄く蒸着されつつある。しかし、上記ゲートポリ酸化膜４０が薄過ぎればゲートポリ酸化膜本来の機能を失って半導体基板が損傷され、ピッチング（ｐｉｔｔｉｎｇ）及び接合リーク電流が増加する。
【０００４】
次いで、図３のように上記ゲートポリ酸化膜４０上にＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜５０及びスペーサ用膜６０を順次蒸着させる。上記ＭＴＯ膜５０はゲートスペーサ形成時にエッチングマージンを与えるために形成させた膜である。上記ＭＴＯ膜５０が厚いほどエッチングマージンは良くなるが、上記ＭＴＯ膜５０が厚くなればトランジスタが大きくなるためＭＴＯ膜を厚くするには限界がある。次いで、上記スペーサ用膜６０、上記ＭＴＯ膜５０及び上記ゲートポリ酸化膜４０を異方性エッチングしてスペーサを形成させる。
【０００５】
【発明が解決しようとする課題】
ところが、上記工程によって形成されたＭＯＳトランジスタは図４のように半導体基板１０の表面にピッチング７０が生じる。これは、トランジスタが縮小されるにつれてゲートポリ酸化膜４０及びＭＴＯ膜５０が薄く形成され、薄いゲートポリ酸化膜４０及びＭＴＯ膜５０は本来の機能を行えなくなるからである。特に、半導体基板１０と直接的に接しているゲートポリ酸化膜４０が薄く形成されたため、ゲートスペーサを形成させる異方性エッチング工程でスペーサ用膜６０との選択比が足りなくて半導体基板１０が損傷される。したがって半導体基板１０にはピッチング７０が生じ、それが接合リーク電流の増加につながって素子の不良原因となる。したがって、スペーサ形成のためのエッチング工程時には上記ゲートポリ酸化膜４０が厚く形成されなければならない。
【０００６】
本発明は上記の点に鑑みなされたもので、その目的は、スペーサエッチング時による半導体基板の損傷及び接合リーク電流の増加を防止できるＭＯＳトランジスタ形成方法を提供することにある。
さらに、本発明は、上記方法により形成されたＭＯＳトランジスタを提供することを他の目的とする。
【０００７】
【課題を解決するための手段】
本発明の一形態によるトランジスタ形成方法は、まず半導体基板上にゲート酸化膜パターン及びゲート導電膜パターンを形成する。次いで、上記半導体基板及び上記ゲート導電膜パターン上に上記ゲート導電膜パターンを完全に覆うマスク膜パターンを形成し、上記マスク膜パターンを利用して上記半導体基板を非晶質化させる。次いで、上記マスク膜パターンが除去された上記半導体基板の全面にゲートポリ酸化膜を蒸着する。次いで、上記ゲートポリ酸化膜上にゲートスペーサ膜を蒸着した後、異方性エッチングしてゲートスペーサを形成する。そして、上記半導体基板にソース及びドレイン領域を形成する。
【０００８】
上記ゲート導電膜パターンの側壁と上記マスク膜パターンの側壁との間隔は６０Åないし１４０Åであることが望ましい。
また、上記第３段階は上記マスク膜パターンをイオン注入マスクとして半導体基板にＳｉまたはＧｅをイオン注入して行うことが望ましい。
上記ゲートポリ酸化膜は選択的に相異なる第１厚さ及び第２厚さを有するように成長することが望ましく、上記第２厚さを有するゲートポリ酸化膜は非晶質化した上記半導体基板上に限定されることが望ましい。
また、上記ゲートポリ酸化膜の第１厚さは１０Åないし５０Åであることが望ましく、上記ゲートポリ酸化膜の第２厚さは第１厚さの２倍ないし６倍で形成されることが望ましい。
【０００９】
本発明の他の一形態によるトランジスタ形成方法は、まず半導体基板上にゲート酸化膜パターン及びゲート導電膜パターンを形成する。次いで、上記ゲート導電膜パターン上に上記ゲート導電膜パターンの上面より広いマスク膜パターンを形成し、上記マスク膜パターンを利用して上記半導体基板を非晶質化させる。次いで、上記マスク膜パターンが除去された上記半導体基板の全面にゲートポリ酸化膜を蒸着する。次いで、上記ゲートポリ酸化膜上にゲートスペーサ膜を蒸着した後、異方性エッチングしてゲートスペーサを形成する。そして、上記半導体基板にソース及びドレイン領域を形成する。
【００１０】
上記第２段階は、上記ゲート導電膜パターン上にＡＲＣ膜パターンを形成する段階と、上記ＡＲＣ膜パターンの上面より狭くなるように上記ゲート酸化膜パターン及び上記ゲート導電膜パターンをスキューエッチングしてパターニングする段階とを含むことが望ましい。
また、上記第３段階は上記マスク膜パターンをイオン注入マスクとして半導体基板にＳｉまたはＧｅをイオン注入して行うことが望ましい。
上記ゲートポリ酸化膜は選択的に相異なる第１厚さ及び第２厚さを有するように成長することが望ましい。
また、上記第４段階実施後に上記ゲートポリ酸化膜上にＭＴＯ膜を形成する段階をさらに含むことが望ましい。
【００１１】
本発明によるトランジスタは、半導体基板上に形成されたゲート酸化膜パターン及びゲート導電膜パターンと、上記ゲート導電膜パターンの側壁に形成されたゲートスペーサ膜と、上記半導体基板と上記ゲートスペーサ膜の下面との間で選択的に相異なる第１厚さ及び第２厚さを有するゲートポリ酸化膜と、上記半導体基板に形成されたソース及びドレイン領域とを具備する。
【００１２】
上記ゲートポリ酸化膜の第２厚さは上記ゲートスペーサ膜の外壁方向に形成された厚さであることが望ましく、上記ゲートポリ酸化膜の第２厚さは第１厚さよりさらに大きいことが望ましい。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下開示される実施形態に限定されるものではない。本発明は多様な形態で具現され、単に下記の実施形態は本発明の開示を完全にし、通常の知識を有する者に本発明の範囲を完全に知らせるために提供されるものである。また、図面での要素の形状はより明確な説明を強調するために誇張して表現された部分がありえ、図面上で同一符号で表示された要素は同一要素を意味する。
【００１４】
図５ないし図１２は、本発明の一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図であり、図１２は、上記一実施形態の方法によって形成されたＭＯＳトランジスタの構造を示す断面図でもある。まず、図５ないし図１２を参照してＭＯＳトランジスタの形成方法を説明し、次いで図１２を参照してＭＯＳトランジスタの構造を説明する。
【００１５】
図５はゲート酸化膜パターン及びゲート導電膜パターンを形成する段階を説明するために示す断面図であって、ＳＴＩ １１０がある半導体基板１００上にゲート酸化膜パターン２１０及びゲート導電膜パターン２２０を形成する。
【００１６】
次いで、図６及び図７のように、半導体基板１００及びゲート導電膜パターン２２０上にマスク膜パターン２３５を形成する。図６は、上記ゲート酸化膜パターン２１０及びゲート導電膜パターン２２０を完全に覆うように半導体基板１００の全面にフォトレジスト２３０を蒸着する段階を示したものである。このフォトレジスト２３０は半導体基板１００の一部分にＳｉまたはＧｅをイオン注入するためのマスク膜パターン２３５の形成に必要である。次いで、上記フォトレジスト２３０をパターニングして図７に示したようなマスク膜パターン２３５を形成する。このマスク膜パターン２３５は上記ゲート導電膜パターン２２０の上面より広くて該ゲート導電膜パターン２２０を完全に覆う。望ましい一実施形態によれば、上記マスク膜パターン２３５としてフォトレジストが使われる。また、上記ゲート導電膜パターン２２０の側壁と上記マスク膜パターン２３５の側壁との間隔Ｍ（図８に示す）は６０Åないし１４０Åの範囲であることが望ましい。
【００１７】
次いで、上記マスク膜パターン２３５を利用して上記半導体基板１００の一部分、すなわち上記マスク膜パターン２３５の側壁より外側の部分を非晶質化させる。図８は、上記マスク膜パターン２３５をイオン注入マスクとして半導体基板１００の一部分を非晶質化させる工程を示したものであって、半導体基板１００の一部にだけＳｉまたはＧｅをイオン注入することによって、半導体基板１００の一部２３７を非晶質化させる。すなわち、マスク膜パターン２３５下の半導体基板１００にはＳｉまたはＧｅがイオン注入されず、上部にマスク膜パターン２３５がない半導体基板１００部分にはＳｉまたはＧｅがイオン注入される。
【００１８】
上記半導体基板１００の一部分の非晶質化工程が終わった後に、上記マスク膜パターン２３５を除去する。そして、上記マスク膜パターン２３５が除去された後に図９のように上記半導体基板１００の全面にゲートポリ酸化膜２４０を成長させる。その上記ゲートポリ酸化膜２４０は上記半導体基板１００上に選択的に相異なる第１厚さＴ１及び第２厚さＴ２で成長することが望ましい。上記第１厚さＴ１は非晶質化しない半導体基板１００上に成長したゲートポリ酸化膜２４０の厚さ及びゲート導電膜パターン２２０の上部に成長したゲートポリ酸化膜２４０の厚さである。上記第２厚さＴ２は非晶質化した半導体基板１００上に成長したゲートポリ酸化膜２４０の厚さである。上記ゲートポリ酸化膜２４０の第１厚さＴ１は１０Åないし５０Åであることが望ましい。また、上記ゲートポリ酸化膜２４０の第２厚さＴ２は第１厚さＴ１より２倍ないし６倍厚く形成されることが望ましい。
【００１９】
次いで、図１０のように上記ゲートポリ酸化膜２４０上にＭＴＯ膜２５０を蒸着する。そのＭＴＯ膜２５０はゲートスペーサ形成時にエッチングマージンを与えるために形成した膜である。上記ＭＴＯ膜２５０が厚いほどエッチングマージンは良くなるが、上記ＭＴＯ膜２５０が厚くなればトランジスタが大きくなるのでＭＴＯ膜２５０を厚くするのに限界がある。
【００２０】
ついで、図１１のように上記ＭＴＯ膜２５０上にゲートスペーサ膜２６０を蒸着する。そのゲートスペーサ膜２６０としては窒化膜または酸化膜であることが望ましい。次いで、上記ゲートスペーサ膜２６０、上記ＭＴＯ膜２５０及び上記ゲートポリ酸化膜２４０を異方性エッチングして図１２のようにゲートスペーサを形成する。この時、異方性エッチングによる半導体基板１００の損傷は生じない。すなわち、上記異方性エッチング時に半導体基板１００上にあるゲートポリ酸化膜２４０の第２厚さＴ２が十分に厚いために半導体基板１００の表面にピッチングが生じなくて半導体基板１００が保護される。非晶質化した半導体基板１００上に形成されたゲートポリ酸化膜２４０は、非晶質化していない半導体基板１００上に形成されたゲートポリ酸化膜２４０の厚さが３０Å以下の場合にその効果が大きい。
【００２１】
次いで、図１２のように上記半導体基板１００にソース及びドレイン領域３００を形成する。
【００２２】
図１２は、上記一実施形態によって形成されたＭＯＳトランジスタの構造を示す断面図である。
図１２を参照すれば、上記ＭＯＳトランジスタはゲート酸化膜パターン２１０、ゲート導電膜パターン２２０、該ゲート導電膜パターン２２０の側壁に形成されたゲートスペーサ膜２６０、半導体基板１００と上記ゲートスペーサ膜２６０の下面との間で選択的に相異なる第１厚さＴ１及び第２厚さＴ２を有する（より詳細にはゲートスペーサ膜２６０の外壁部下部とそれよりゲート側の基板表面とで第２厚さＴ２と第１厚さＴ１とに厚さが異なる）ゲートポリ酸化膜２４０、そのゲートポリ酸化膜２４０と上記ゲートスペーサ膜２６０との間にあるＭＴＯ膜２５０及び上記半導体基板１００に形成されたソース及びドレイン領域３００とを具備する。
【００２３】
上記ゲートポリ酸化膜２４０の第２厚さＴ２は上記ゲートスペーサ膜２６０の外壁方向に形成された厚さである。ゲートスペーサ膜２６０と半導体基板１００との間に形成されたゲートポリ酸化膜２４０の上記第２厚さＴ２が厚いほどゲートスペーサ形成のためのエッチング工程で半導体基板１００の損傷を防止できる。上記ゲートポリ酸化膜２４０の第１厚さＴ１は１０Åないし５０Åであることが望ましく、上記ゲートポリ酸化膜２４０の第２厚さＴ２は第１厚さＴ１より厚いことが望ましい。また、上記ゲートポリ酸化膜２４０の第２厚さＴ２は第１厚さＴ１より２倍ないし６倍であることが望ましい。
上記ゲートスペーサ膜２６０は窒化膜または酸化膜であることが望ましい。
【００２４】
図１３ないし図１５は、本発明の他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。本発明による他の実施形態は上述した一実施形態と比較してみる時、半導体基板の一部を非晶質化させる工程に利用されるマスク膜パターンを形成する方法だけが異なり、他の工程は一実施形態の工程と同一である。また、各部の構造、寸法、材質も上記一実施形態と同一であり、それらは上述した一実施形態を参照することとする。
【００２５】
図１３は、ゲート酸化膜パターン１２１０、ゲート導電膜パターン１２２０及びＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜１２３０を形成する段階を説明するために示す断面図であって、ＳＴＩ １１１０がある半導体基板１１００上にゲート酸化膜パターン１２１０、ゲート導電膜パターン１２２０及びＡＲＣ膜１２３０を形成する。
【００２６】
次いで、図１４のようにゲート酸化膜パターン１２１０及びゲート導電膜パターン１２２０をスキューエッチングしてマスク膜パターン１２３５を形成する。すなわち、マスク膜パターン１２３５が上記ゲート導電膜パターン１２２０の上面より広がるように上記ゲート酸化膜パターン１２１０及びゲート導電膜パターン１２２０の側壁をエッチングする。その結果としての、上記ゲート導電膜パターン１２２０の側壁と上記マスク膜パターン１２３５の側壁との間隔は６０Åないし１４０Åであることが望ましい。
【００２７】
次いで、上記マスク膜パターン１２３５を利用して上記半導体基板１１００の一部分、すなわちマスク膜パターン１２３５の側壁より外側の部分を非晶質化させる。図１５は、上記マスク膜パターン１２３５をイオン注入マスクとして半導体基板１１００の一部分を非晶質化させる工程を示したものであって、半導体基板１１００の一部にだけＳｉまたはＧｅをイオン注入することによって、半導体基板１１００の一部１２３７を非晶質化させる。この半導体基板１１００の一部分の非晶質化工程が終わった後に、上記マスク膜パターン１２３５を除去する。
【００２８】
次いで、上述した本発明の一実施形態によるＭＯＳトランジスタ形成方法によって工程を実施する。すなわち、図１５のように半導体基板１１００の一部分を非晶質化させた後に、図９に示すゲートポリ酸化膜２４０を成長させる段階から図１２に示すソース及びドレイン領域３００を形成する段階まで工程を実施する。
【００２９】
【発明の効果】
以上述べたように、本発明は、ゲートスペーサエッチング工程時に半導体基板が露出される部位を非晶質化させることによって、その非晶質化した半導体基板上部のゲートポリ酸化膜を厚くすることができる。したがって、ゲートスペーサ形成時に半導体基板表面にピッチングが生じる半導体基板の損傷を防止でき、ピッチングの発生による接合リーク電流の増加も減らしうる。また、非晶質化しない半導体基板上のゲートポリ酸化膜を薄くし、低いエネルギのイオン注入を行って浅い接合を形成できるので、トランジスタの性能を向上させうる。
【図面の簡単な説明】
【図１】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図２】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図３】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図４】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図５】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図６】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図７】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図８】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図９】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１０】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１１】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１２】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明し、同時にその一実施形態の方法によって形成されたＭＯＳトランジスタの構造を示す断面図である。
【図１３】本発明の望ましい他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１４】本発明の望ましい他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１５】本発明の望ましい他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【符号の説明】
１００，１１００ 半導体基板
２１０，１２１０ ゲート酸化膜パターン
２２０，１２２０ ゲート導電膜パターン
２３０ フォトレジスト
１２３０ ＡＲＣ膜
２３５，１２３５ マスク膜パターン
２４０ ゲートポリ酸化膜
２５０ ＭＴＯ膜
２６０ ゲートスペーサ膜
３００ ソース及びドレイン領域
【発明の属する技術分野】
本発明はＭＯＳトランジスタ構造及びその形成方法に係り、より詳細にはゲートポリ酸化膜が半導体基板上に選択的に所定厚さに成長したＭＯＳトランジスタ及びその形成方法に関する。
【０００２】
【従来の技術】
半導体素子が高集積化及び大容量化するにつれてＭＯＳトランジスタが小さくなっている。ＭＯＳトランジスタが小さくなることによってゲート酸化膜及びゲートポリ酸化膜が薄くなり、ソース及びドレイン領域の接合深さも浅くなっている。
【０００３】
図１ないし図４は、従来の技術によるＭＯＳトランジスタ製造方法を説明するために示す断面図である。
図１を参照すれば、シャロートレンチ素子分離領域（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）２０がある半導体基板１０上にゲート酸化膜パターン３０及びゲート導電膜パターン３５を形成させる。
次いで、図２のように半導体基板１０の全面にゲートポリ酸化膜４０を蒸着させ、半導体基板１０にはソース及びドレイン領域４５を形成させる。上記ゲートポリ酸化膜４０はＭＯＳトランジスタの小型化につれて薄く蒸着されつつある。しかし、上記ゲートポリ酸化膜４０が薄過ぎればゲートポリ酸化膜本来の機能を失って半導体基板が損傷され、ピッチング（ｐｉｔｔｉｎｇ）及び接合リーク電流が増加する。
【０００４】
次いで、図３のように上記ゲートポリ酸化膜４０上にＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜５０及びスペーサ用膜６０を順次蒸着させる。上記ＭＴＯ膜５０はゲートスペーサ形成時にエッチングマージンを与えるために形成させた膜である。上記ＭＴＯ膜５０が厚いほどエッチングマージンは良くなるが、上記ＭＴＯ膜５０が厚くなればトランジスタが大きくなるためＭＴＯ膜を厚くするには限界がある。次いで、上記スペーサ用膜６０、上記ＭＴＯ膜５０及び上記ゲートポリ酸化膜４０を異方性エッチングしてスペーサを形成させる。
【０００５】
【発明が解決しようとする課題】
ところが、上記工程によって形成されたＭＯＳトランジスタは図４のように半導体基板１０の表面にピッチング７０が生じる。これは、トランジスタが縮小されるにつれてゲートポリ酸化膜４０及びＭＴＯ膜５０が薄く形成され、薄いゲートポリ酸化膜４０及びＭＴＯ膜５０は本来の機能を行えなくなるからである。特に、半導体基板１０と直接的に接しているゲートポリ酸化膜４０が薄く形成されたため、ゲートスペーサを形成させる異方性エッチング工程でスペーサ用膜６０との選択比が足りなくて半導体基板１０が損傷される。したがって半導体基板１０にはピッチング７０が生じ、それが接合リーク電流の増加につながって素子の不良原因となる。したがって、スペーサ形成のためのエッチング工程時には上記ゲートポリ酸化膜４０が厚く形成されなければならない。
【０００６】
本発明は上記の点に鑑みなされたもので、その目的は、スペーサエッチング時による半導体基板の損傷及び接合リーク電流の増加を防止できるＭＯＳトランジスタ形成方法を提供することにある。
さらに、本発明は、上記方法により形成されたＭＯＳトランジスタを提供することを他の目的とする。
【０００７】
【課題を解決するための手段】
本発明の一形態によるトランジスタ形成方法は、まず半導体基板上にゲート酸化膜パターン及びゲート導電膜パターンを形成する。次いで、上記半導体基板及び上記ゲート導電膜パターン上に上記ゲート導電膜パターンを完全に覆うマスク膜パターンを形成し、上記マスク膜パターンを利用して上記半導体基板を非晶質化させる。次いで、上記マスク膜パターンが除去された上記半導体基板の全面にゲートポリ酸化膜を蒸着する。次いで、上記ゲートポリ酸化膜上にゲートスペーサ膜を蒸着した後、異方性エッチングしてゲートスペーサを形成する。そして、上記半導体基板にソース及びドレイン領域を形成する。
【０００８】
上記ゲート導電膜パターンの側壁と上記マスク膜パターンの側壁との間隔は６０Åないし１４０Åであることが望ましい。
また、上記第３段階は上記マスク膜パターンをイオン注入マスクとして半導体基板にＳｉまたはＧｅをイオン注入して行うことが望ましい。
上記ゲートポリ酸化膜は選択的に相異なる第１厚さ及び第２厚さを有するように成長することが望ましく、上記第２厚さを有するゲートポリ酸化膜は非晶質化した上記半導体基板上に限定されることが望ましい。
また、上記ゲートポリ酸化膜の第１厚さは１０Åないし５０Åであることが望ましく、上記ゲートポリ酸化膜の第２厚さは第１厚さの２倍ないし６倍で形成されることが望ましい。
【０００９】
本発明の他の一形態によるトランジスタ形成方法は、まず半導体基板上にゲート酸化膜パターン及びゲート導電膜パターンを形成する。次いで、上記ゲート導電膜パターン上に上記ゲート導電膜パターンの上面より広いマスク膜パターンを形成し、上記マスク膜パターンを利用して上記半導体基板を非晶質化させる。次いで、上記マスク膜パターンが除去された上記半導体基板の全面にゲートポリ酸化膜を蒸着する。次いで、上記ゲートポリ酸化膜上にゲートスペーサ膜を蒸着した後、異方性エッチングしてゲートスペーサを形成する。そして、上記半導体基板にソース及びドレイン領域を形成する。
【００１０】
上記第２段階は、上記ゲート導電膜パターン上にＡＲＣ膜パターンを形成する段階と、上記ＡＲＣ膜パターンの上面より狭くなるように上記ゲート酸化膜パターン及び上記ゲート導電膜パターンをスキューエッチングしてパターニングする段階とを含むことが望ましい。
また、上記第３段階は上記マスク膜パターンをイオン注入マスクとして半導体基板にＳｉまたはＧｅをイオン注入して行うことが望ましい。
上記ゲートポリ酸化膜は選択的に相異なる第１厚さ及び第２厚さを有するように成長することが望ましい。
また、上記第４段階実施後に上記ゲートポリ酸化膜上にＭＴＯ膜を形成する段階をさらに含むことが望ましい。
【００１１】
本発明によるトランジスタは、半導体基板上に形成されたゲート酸化膜パターン及びゲート導電膜パターンと、上記ゲート導電膜パターンの側壁に形成されたゲートスペーサ膜と、上記半導体基板と上記ゲートスペーサ膜の下面との間で選択的に相異なる第１厚さ及び第２厚さを有するゲートポリ酸化膜と、上記半導体基板に形成されたソース及びドレイン領域とを具備する。
【００１２】
上記ゲートポリ酸化膜の第２厚さは上記ゲートスペーサ膜の外壁方向に形成された厚さであることが望ましく、上記ゲートポリ酸化膜の第２厚さは第１厚さよりさらに大きいことが望ましい。
【００１３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下開示される実施形態に限定されるものではない。本発明は多様な形態で具現され、単に下記の実施形態は本発明の開示を完全にし、通常の知識を有する者に本発明の範囲を完全に知らせるために提供されるものである。また、図面での要素の形状はより明確な説明を強調するために誇張して表現された部分がありえ、図面上で同一符号で表示された要素は同一要素を意味する。
【００１４】
図５ないし図１２は、本発明の一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図であり、図１２は、上記一実施形態の方法によって形成されたＭＯＳトランジスタの構造を示す断面図でもある。まず、図５ないし図１２を参照してＭＯＳトランジスタの形成方法を説明し、次いで図１２を参照してＭＯＳトランジスタの構造を説明する。
【００１５】
図５はゲート酸化膜パターン及びゲート導電膜パターンを形成する段階を説明するために示す断面図であって、ＳＴＩ １１０がある半導体基板１００上にゲート酸化膜パターン２１０及びゲート導電膜パターン２２０を形成する。
【００１６】
次いで、図６及び図７のように、半導体基板１００及びゲート導電膜パターン２２０上にマスク膜パターン２３５を形成する。図６は、上記ゲート酸化膜パターン２１０及びゲート導電膜パターン２２０を完全に覆うように半導体基板１００の全面にフォトレジスト２３０を蒸着する段階を示したものである。このフォトレジスト２３０は半導体基板１００の一部分にＳｉまたはＧｅをイオン注入するためのマスク膜パターン２３５の形成に必要である。次いで、上記フォトレジスト２３０をパターニングして図７に示したようなマスク膜パターン２３５を形成する。このマスク膜パターン２３５は上記ゲート導電膜パターン２２０の上面より広くて該ゲート導電膜パターン２２０を完全に覆う。望ましい一実施形態によれば、上記マスク膜パターン２３５としてフォトレジストが使われる。また、上記ゲート導電膜パターン２２０の側壁と上記マスク膜パターン２３５の側壁との間隔Ｍ（図８に示す）は６０Åないし１４０Åの範囲であることが望ましい。
【００１７】
次いで、上記マスク膜パターン２３５を利用して上記半導体基板１００の一部分、すなわち上記マスク膜パターン２３５の側壁より外側の部分を非晶質化させる。図８は、上記マスク膜パターン２３５をイオン注入マスクとして半導体基板１００の一部分を非晶質化させる工程を示したものであって、半導体基板１００の一部にだけＳｉまたはＧｅをイオン注入することによって、半導体基板１００の一部２３７を非晶質化させる。すなわち、マスク膜パターン２３５下の半導体基板１００にはＳｉまたはＧｅがイオン注入されず、上部にマスク膜パターン２３５がない半導体基板１００部分にはＳｉまたはＧｅがイオン注入される。
【００１８】
上記半導体基板１００の一部分の非晶質化工程が終わった後に、上記マスク膜パターン２３５を除去する。そして、上記マスク膜パターン２３５が除去された後に図９のように上記半導体基板１００の全面にゲートポリ酸化膜２４０を成長させる。その上記ゲートポリ酸化膜２４０は上記半導体基板１００上に選択的に相異なる第１厚さＴ１及び第２厚さＴ２で成長することが望ましい。上記第１厚さＴ１は非晶質化しない半導体基板１００上に成長したゲートポリ酸化膜２４０の厚さ及びゲート導電膜パターン２２０の上部に成長したゲートポリ酸化膜２４０の厚さである。上記第２厚さＴ２は非晶質化した半導体基板１００上に成長したゲートポリ酸化膜２４０の厚さである。上記ゲートポリ酸化膜２４０の第１厚さＴ１は１０Åないし５０Åであることが望ましい。また、上記ゲートポリ酸化膜２４０の第２厚さＴ２は第１厚さＴ１より２倍ないし６倍厚く形成されることが望ましい。
【００１９】
次いで、図１０のように上記ゲートポリ酸化膜２４０上にＭＴＯ膜２５０を蒸着する。そのＭＴＯ膜２５０はゲートスペーサ形成時にエッチングマージンを与えるために形成した膜である。上記ＭＴＯ膜２５０が厚いほどエッチングマージンは良くなるが、上記ＭＴＯ膜２５０が厚くなればトランジスタが大きくなるのでＭＴＯ膜２５０を厚くするのに限界がある。
【００２０】
ついで、図１１のように上記ＭＴＯ膜２５０上にゲートスペーサ膜２６０を蒸着する。そのゲートスペーサ膜２６０としては窒化膜または酸化膜であることが望ましい。次いで、上記ゲートスペーサ膜２６０、上記ＭＴＯ膜２５０及び上記ゲートポリ酸化膜２４０を異方性エッチングして図１２のようにゲートスペーサを形成する。この時、異方性エッチングによる半導体基板１００の損傷は生じない。すなわち、上記異方性エッチング時に半導体基板１００上にあるゲートポリ酸化膜２４０の第２厚さＴ２が十分に厚いために半導体基板１００の表面にピッチングが生じなくて半導体基板１００が保護される。非晶質化した半導体基板１００上に形成されたゲートポリ酸化膜２４０は、非晶質化していない半導体基板１００上に形成されたゲートポリ酸化膜２４０の厚さが３０Å以下の場合にその効果が大きい。
【００２１】
次いで、図１２のように上記半導体基板１００にソース及びドレイン領域３００を形成する。
【００２２】
図１２は、上記一実施形態によって形成されたＭＯＳトランジスタの構造を示す断面図である。
図１２を参照すれば、上記ＭＯＳトランジスタはゲート酸化膜パターン２１０、ゲート導電膜パターン２２０、該ゲート導電膜パターン２２０の側壁に形成されたゲートスペーサ膜２６０、半導体基板１００と上記ゲートスペーサ膜２６０の下面との間で選択的に相異なる第１厚さＴ１及び第２厚さＴ２を有する（より詳細にはゲートスペーサ膜２６０の外壁部下部とそれよりゲート側の基板表面とで第２厚さＴ２と第１厚さＴ１とに厚さが異なる）ゲートポリ酸化膜２４０、そのゲートポリ酸化膜２４０と上記ゲートスペーサ膜２６０との間にあるＭＴＯ膜２５０及び上記半導体基板１００に形成されたソース及びドレイン領域３００とを具備する。
【００２３】
上記ゲートポリ酸化膜２４０の第２厚さＴ２は上記ゲートスペーサ膜２６０の外壁方向に形成された厚さである。ゲートスペーサ膜２６０と半導体基板１００との間に形成されたゲートポリ酸化膜２４０の上記第２厚さＴ２が厚いほどゲートスペーサ形成のためのエッチング工程で半導体基板１００の損傷を防止できる。上記ゲートポリ酸化膜２４０の第１厚さＴ１は１０Åないし５０Åであることが望ましく、上記ゲートポリ酸化膜２４０の第２厚さＴ２は第１厚さＴ１より厚いことが望ましい。また、上記ゲートポリ酸化膜２４０の第２厚さＴ２は第１厚さＴ１より２倍ないし６倍であることが望ましい。
上記ゲートスペーサ膜２６０は窒化膜または酸化膜であることが望ましい。
【００２４】
図１３ないし図１５は、本発明の他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。本発明による他の実施形態は上述した一実施形態と比較してみる時、半導体基板の一部を非晶質化させる工程に利用されるマスク膜パターンを形成する方法だけが異なり、他の工程は一実施形態の工程と同一である。また、各部の構造、寸法、材質も上記一実施形態と同一であり、それらは上述した一実施形態を参照することとする。
【００２５】
図１３は、ゲート酸化膜パターン１２１０、ゲート導電膜パターン１２２０及びＡＲＣ（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜１２３０を形成する段階を説明するために示す断面図であって、ＳＴＩ １１１０がある半導体基板１１００上にゲート酸化膜パターン１２１０、ゲート導電膜パターン１２２０及びＡＲＣ膜１２３０を形成する。
【００２６】
次いで、図１４のようにゲート酸化膜パターン１２１０及びゲート導電膜パターン１２２０をスキューエッチングしてマスク膜パターン１２３５を形成する。すなわち、マスク膜パターン１２３５が上記ゲート導電膜パターン１２２０の上面より広がるように上記ゲート酸化膜パターン１２１０及びゲート導電膜パターン１２２０の側壁をエッチングする。その結果としての、上記ゲート導電膜パターン１２２０の側壁と上記マスク膜パターン１２３５の側壁との間隔は６０Åないし１４０Åであることが望ましい。
【００２７】
次いで、上記マスク膜パターン１２３５を利用して上記半導体基板１１００の一部分、すなわちマスク膜パターン１２３５の側壁より外側の部分を非晶質化させる。図１５は、上記マスク膜パターン１２３５をイオン注入マスクとして半導体基板１１００の一部分を非晶質化させる工程を示したものであって、半導体基板１１００の一部にだけＳｉまたはＧｅをイオン注入することによって、半導体基板１１００の一部１２３７を非晶質化させる。この半導体基板１１００の一部分の非晶質化工程が終わった後に、上記マスク膜パターン１２３５を除去する。
【００２８】
次いで、上述した本発明の一実施形態によるＭＯＳトランジスタ形成方法によって工程を実施する。すなわち、図１５のように半導体基板１１００の一部分を非晶質化させた後に、図９に示すゲートポリ酸化膜２４０を成長させる段階から図１２に示すソース及びドレイン領域３００を形成する段階まで工程を実施する。
【００２９】
【発明の効果】
以上述べたように、本発明は、ゲートスペーサエッチング工程時に半導体基板が露出される部位を非晶質化させることによって、その非晶質化した半導体基板上部のゲートポリ酸化膜を厚くすることができる。したがって、ゲートスペーサ形成時に半導体基板表面にピッチングが生じる半導体基板の損傷を防止でき、ピッチングの発生による接合リーク電流の増加も減らしうる。また、非晶質化しない半導体基板上のゲートポリ酸化膜を薄くし、低いエネルギのイオン注入を行って浅い接合を形成できるので、トランジスタの性能を向上させうる。
【図面の簡単な説明】
【図１】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図２】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図３】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図４】従来の技術によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図５】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図６】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図７】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図８】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図９】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１０】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１１】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１２】本発明の望ましい一実施形態によるＭＯＳトランジスタ形成方法を説明し、同時にその一実施形態の方法によって形成されたＭＯＳトランジスタの構造を示す断面図である。
【図１３】本発明の望ましい他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１４】本発明の望ましい他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【図１５】本発明の望ましい他の実施形態によるＭＯＳトランジスタ形成方法を説明するために示す断面図である。
【符号の説明】
１００，１１００ 半導体基板
２１０，１２１０ ゲート酸化膜パターン
２２０，１２２０ ゲート導電膜パターン
２３０ フォトレジスト
１２３０ ＡＲＣ膜
２３５，１２３５ マスク膜パターン
２４０ ゲートポリ酸化膜
２５０ ＭＴＯ膜
２６０ ゲートスペーサ膜
３００ ソース及びドレイン領域
Claims (13)
- 半導体基板上にゲート酸化膜パターン及びゲート導電膜パターンを形成する第１段階と、
前記ゲート導電膜パターンの上部及び側面を完全に覆うマスク膜パターンを形成する第２段階と、
前記マスク膜パターンをイオン注入マスクとして前記半導体基板にＳｉまたはＧｅをイオン注入することにより、ＳｉまたはＧｅがイオン注入された、前記マスク膜パターンより外側の半導体基板部分を非晶質化させる第３段階と、
前記マスク膜パターンを除去した後、前記ゲート導電膜パターンの上面及び側面及び半導体基板の表面の全面に酸化膜を成長させ、その際、半導体基板の非晶質化部分では酸化膜が厚く成長するので、除去された前記マスク膜パターンより外側の前記半導体基板非晶質化部分には厚く酸化膜を成長させる第４段階と、
前記酸化膜上の全面にゲートスペーサ膜を形成した後、該ゲートスペーサ膜と前記酸化膜を異方性エッチングすることにより、残存ゲートスペーサ膜からなるゲートスペーサを前記ゲート導電膜パターンの側壁に形成し、その際、ゲートスペーサの外壁下部においては、前記酸化膜の厚く成長した部分で該酸化膜のエッチングを行う第５段階と、
前記半導体基板にソース及びドレイン領域を形成する第６段階とを含むことを特徴とするＭＯＳトランジスタ形成方法。 - 前記ゲート導電膜パターンの側壁と前記マスク膜パターンの側壁との間隔は６０Åないし１４０Åであることを特徴とする請求項１に記載のＭＯＳトランジスタ形成方法。
- 前記マスク膜パターンはフォトレジストパターンであることを特徴とする請求項１に記載のＭＯＳトランジスタ形成方法。
- 前記酸化膜の厚く成長した部分以外の薄い部分の厚さは１０Åないし５０Åであることを特徴とする請求項１に記載のＭＯＳトランジスタ形成方法。
- 前記酸化膜の厚く成長した部分の厚さは薄い部分の厚さの２倍ないし６倍であることを特徴とする請求項４に記載のＭＯＳトランジスタ形成方法。
- 前記第４段階実施後に前記酸化膜上にＭＴＯ膜を形成する段階をさらに含み、前記第５段階の異方性エッチングでは、前記ゲートスペーサ膜、前記酸化膜に加えて前記ＭＴＯ膜がエッチングされることを特徴とする請求項１に記載のＭＯＳトランジスタ形成方法。
- 前記ゲートスペーサ膜は窒化膜または酸化膜であることを特徴とする請求項１に記載のＭＯＳトランジスタ形成方法。
- 半導体基板上にゲート酸化膜パターン及びゲート導電膜パターンを形成する第１段階と、
前記ゲート導電膜パターン上に前記ゲート導電膜パターンの上面より広いマスク膜パターンを形成する第２段階と、
前記マスク膜パターンをイオン注入マスクとして前記半導体基板にＳｉまたはＧｅをイオン注入することにより、ＳｉまたはＧｅがイオン注入された、前記マスク膜パターンより外側の半導体基板部分を非晶質化させる第３段階と、
前記マスク膜パターンを除去した後、前記ゲート導電膜パターンの上面及び側面及び半導体基板の表面の全面に酸化膜を成長させ、その際、半導体基板の非晶質化部分では酸化膜が厚く成長するので、除去された前記マスク膜パターンより外側の前記半導体基板非晶質化部分には厚く酸化膜を成長させる第４段階と、
前記酸化膜上の全面にゲートスペーサ膜を形成した後、該ゲートスペーサ膜と前記酸化膜を異方性エッチングすることにより、残存ゲートスペーサ膜からなるゲートスペーサを前記ゲート導電膜パターンの側壁に形成し、その際、ゲートスペーサの外壁下部においては、前記酸化膜の厚く成長した部分で該酸化膜のエッチングを行う第５段階と、
前記半導体基板にソース及びドレイン領域を形成する第６段階とを含むことを特徴とするＭＯＳトランジスタ形成方法。 - 前記ゲート導電膜パターンの側壁と前記マスク膜パターンの側壁との間隔は６０Åないし１４０Åであることを特徴とする請求項８に記載のＭＯＳトランジスタ形成方法。
- 前記第２段階は、
前記ゲート導電膜パターン上にＡＲＣ膜パターンを形成する段階と、
前記ＡＲＣ膜パターンの上面より狭くなるように前記ゲート酸化膜パターン及び前記ゲート導電膜パターンをスキューエッチングしてパターニングする段階とを含むことを特徴とする請求項８に記載のＭＯＳトランジスタ形成方法。 - 前記酸化膜の厚く成長した部分以外の薄い部分の厚さは１０Åないし５０Åであることを特徴とする請求項８に記載のＭＯＳトランジスタ形成方法。
- 前記酸化膜の厚く成長した部分の厚さは薄い部分の厚さの２倍ないし６倍であることを特徴とする請求項１１に記載のＭＯＳトランジスタ形成方法。
- 前記第４段階実施後に前記酸化膜上にＭＴＯ膜を形成する段階をさらに含み、前記第５段階の異方性エッチングでは、前記ゲートスペーサ膜、前記酸化膜に加えて前記ＭＴＯ膜がエッチングされることを特徴とする請求項８に記載のＭＯＳトランジスタ形成方法。
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