DE10213082B4 - MOS-Transistor und Verfahren zu seiner Herstellung - Google Patents

MOS-Transistor und Verfahren zu seiner Herstellung Download PDF

Info

Publication number
DE10213082B4
DE10213082B4 DE10213082A DE10213082A DE10213082B4 DE 10213082 B4 DE10213082 B4 DE 10213082B4 DE 10213082 A DE10213082 A DE 10213082A DE 10213082 A DE10213082 A DE 10213082A DE 10213082 B4 DE10213082 B4 DE 10213082B4
Authority
DE
Germany
Prior art keywords
layer
thickness
gate
oxide layer
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE10213082A
Other languages
English (en)
Other versions
DE10213082A1 (de
Inventor
Dong-hun Anyang Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE10213082A1 publication Critical patent/DE10213082A1/de
Application granted granted Critical
Publication of DE10213082B4 publication Critical patent/DE10213082B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

Verfahren zur Herstellung eines MOS-Transistors mit der Schrittfolge:
a) Bilden eines Gate-Oxidschichtmusters (210) und darauf angeordnet eines leitfähigen Gate-Schichtmusters (220) auf einem Halbleitersubstrat (100),
b) Bilden einer Maskenschichtstruktur (235) auf dem Halbleitersubstrat und dem leitfähigen Gate-Schichtmuster, so dass ersteres teilweise und letzteres vollständig von der Maskenschichtstruktur bedeckt wird,
c) Behandeln des Halbleitersubstrats unter Verwendung der Maskenschichtstruktur derart, dass es an den nicht von der Maskenschichtstruktur bedeckten Oberflächenbereichen amorph wird,
d) Entfernen der Maskenschichtstruktur und ganzflächiges Erzeugen einer Oxidschicht (240) auf dem Halbleitersubstrat und dem leitfähigen Gate-Schichtmuster, wobei die Oxidschicht auf den zuvor von der Maskenschicht bedeckten Bereichen mit einer ersten Dicke (T1) und auf den zuvor von der Maskenschicht nicht bedeckten Bereichen mit einer zweiten Dicke (T2) gebildet wird und wobei die zweite Dicke größer als die erste Dicke ist,
e) Abscheiden einer Gate-Abstandshalterschicht (260) über der Oxidschicht und Erzeugen von Gate-Abstandshaltern durch anisotropes...

Description

  • Die Erfindung bezieht sich auf einen MOS-Transistor nach dem Oberbegriff des Anspruchs 10 und auf ein Verfahren zu seiner Herstellung.
  • Mit anwachsender Integrationsdichte und Speicherkapazität von Halbleiterbauelementen nimmt die Abmessung von MOS-Transistoren weiterhin ab. Dementsprechend verringern sich Dicken einer Gate-Oxidschicht und einer Oxidschicht, insbesondere einer Polyoxidschicht, d.h. polykristallinen Oxidschicht z.B. aus Silizium, sowie die Tiefe eines Übergangsbereichs, wie eines Source/Drain-Bereichs, der MOS-Transistorstruktur.
  • In den 1 bis 4 ist in Querschnittsansichten ein herkömmliches Verfahren zur Herstellung eines MOS-Transistors in aufeinanderfolgenden Herstellungsstufen veranschaulicht. Gemäß 1 werden zunächst ein Gate-Oxidschichtmuster 30 und ein leitfähiges Gate-Schichtmuster 35 nacheinander auf einem Halbleitersubstrat 10 erzeugt, in welchem eine flache Grabenisolation (STI) 20 ausgebildet ist.
  • Danach wird, wie in 2 dargestellt, ganzflächig auf dem Halbleitersubstrat 10 eine Polyoxidschicht 40 gebildet, und im Halbleitersubstrat 10 wird ein Source/Drain-Bereich 45 erzeugt. Mit abnehmender Abmessung von MOS-Transistoren nimmt die Dicke der Polyoxidschicht 40 weiterhin ab. Wenn jedoch die Dicke der Polyoxidschicht 40 zu gering wird, können sich ihre Eigenschaften verschlechtern, das Halbleitersubstrat 10 kann geschädigt werden, eine Löcherbildung des Substrats kann auftreten und ein Leckstrom des Übergangs kann anwachsen.
  • Gemäß 3 werden dann nacheinander auf der Polyoxidschicht 40 eine Mitteltemperaturoxid(MTO)-Schicht 50 und eine Abstandshalterschicht 60 abgeschieden. Die MTO-Schicht 50 dient dazu, Ätztoleranzen zu erzielen, die für die Bildung von Gate-Abstandshaltern benötigt werden. Mit zunehmender Dicke der MTO-Schicht 50 wird eine größere Ätztoleranz erreicht. Da jedoch die Abmessung des MOS-Transistors mit zunehmender Dicke der MTO-Schicht 50 anwächst, gibt es eine Grenze für die maximal praktikable Dicke der MTO-Schicht 50. Als nächstes werden die Abstandshalterschicht 60, die MTO-Schicht 50 und die Polyoxidschicht 40 anisotrop geätzt, um Gate-Abstandshalter zu erzeugen.
  • Jedoch kann, wie in 4 dargestellt, bei einem auf diese Weise hergestellten MOS-Transistor eine Löcherbildung 70 an der Oberfläche des Halbleitersubstrats 10 auftreten. Dies geschieht, wenn die Polyoxidschicht 40 und die MTO-Schicht 50 wegen der Verringerung der Abmessung des MOS-Transistors zu dünn gebildet werden und daher ihre Funktionen nicht mehr ausreichend erfüllen können. Da die Polyoxidschicht 40, die in direktem Berührkontakt mit dem Halbleitersubstrat 10 steht, dünn gebildet wird, ist es insbesondere schwierig, ein ausreichendes Ätzselektionsverhältnis der Polyoxidschicht 40 bezüglich der Abstandshalterschicht 60 während des anisotropen Ätzens zur Bildung der Gate-Abstandshalter aufrechtzuerhalten, so dass das Halbleitersubstrat 10 der Gefahr von Schädigungen durch den anisotropen Ätzvorgang ausgesetzt ist. Dadurch kann die Löcherbildung 70 an der Oberfläche des Halbleitersubstrats 10 auftreten, was ein Anwachsen des Übergangs-Leckstroms verursachen und ein Bauelement insgesamt defekt machen kann.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines MOS-Transistors der eingangs genannten Art und eines zugehörigen Herstellungsverfahrens zugrunde, bei denen eine Schädigung eines Halbleitersubstrats und vom Ätzvorgang zur Abstandshalterbildung verursachte Übergangs-Leckströme weitestgehend verhindert werden können.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 1 sowie eines MOS-Transistors mit den Merkmalen des Anspruchs 10.
  • Erfindungsgemäß ist es möglich, eine Oxidschicht, insbesondere eine Polyoxidschicht, z.B. aus Silizium, auf einem Halbleitersubstrat relativ dick zu bilden, indem freiliegende Bereiche des Halbleitersubstrats während eines Prozesses zum Ätzen von Gate-Abstandshaltern amorph gemacht werden. Dementsprechend ist es möglich, eine Schädigung des Halbleitersubstrats, wie eine Löcherbildung desselben, zu verhindern und ein Anwachsen von durch derartige Löcherbildung verursachten Übergangs-Leckströmen zu verhindern oder jedenfalls abzuschwächen. Außerdem ist es möglich, einen Übergangsbereich durch Implantation von Ionen mit einer niedrigen Energie dünn auszubilden, so dass das Leistungsvermögen eines solchen MOS-Transistors verbessert werden kann.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 bis 4 Querschnittansichten eines herkömmlichen MOS-Transistors in aufeinanderfolgen Stufen seiner Herstellung durch ein herkömmliches Verfahren,
  • 5 bis 12 Querschnittansichten eines ertindungsgemäßen MOS-Transistors in aufeinanderfolgenden Stufen seiner Herstellung gemäß eines erfindungsgemäßen Verfahrens und
  • 13 bis 15 Querschnittansichten zur Veranschaulichung eines weiteren erfindungsgemäßen Verfahrens zur Herstellung eines MOS-Transistors.
  • Anhand der 5 bis 12 wird nachfolgend ein erstes erfindungsgemäßes Verfahren zur Herstellung eines MOS-Transistors erläutert, wobei anschließend auf die Struktur des so hergestellten MOS-Transistors unter Bezugnahme auf 12 eingegangen wird.
  • 5 veranschaulicht einen Schritt zur Bildung eines Gate-Oxidmusters und eines leitfähigen Gate-Schichtmusters. Dazu werden auf einem Halbleitersubstrat 100, in welchem eine flache Grabenisolation (STI) 110 gebildet ist, ein Gate-Oxidschichtmuster 210 und ein leitfähiges Gate-Schichtmuster 220 erzeugt.
  • Danach wird, wie in den 6 und 7 veranschaulicht, eine Maskenschichtstruktur 235 auf vorgegebenen Bereichen des Halbleitersubstrats 100 und des leitfähigen Gate-Schichtmusters 220 gebildet. Dabei veranschaulicht 6 im Querschnitt einen Schritt zur Abscheidung einer Fotoresistschicht 230 ganzflächig auf dem Halbleitersubstrat 100, so dass das Gate-Oxidschichtmuster 210 und das leitfähige Gate-Schichtmuster 220 vollständig durch die Fotoresistschicht 230 bedeckt sind. Die Fotoresistschicht 230 wird zur Bildung der Maskenschichtstruktur 235 benutzt. Als nächstes wird die Fotoresistschicht 230 strukturiert, um die Maskenschichtstruktur 235 zu bilden, wie in 7 gezeigt. Die Maskenschichtstruktur 235 ist mit einer Abmessung größer als diejenige des Musters 220 für die leitfähige Gate-Schicht gebildet, so dass die Maskenschichtstruktur 235 das Muster 220 für die leitfähige Gate-Schicht vollständig bedeckt. Vorzugsweise ist die Maskenschichtstruktur 235 eine Fotoresiststruktur. Bevorzugt beträgt der Abstand M zwischen den Seitenwänden des leitfähigen Gate-Schichtmusters 220 einerseits und der Maskenschichtstruktur 235 andererseits 6nm bis 14nm, siehe 8.
  • 8 veranschaulicht einen Schritt, in welchem das Halbleitersubstrat 100 unter Verwendung der Maskenschichtstruktur 235 als Ionenimplantationsmaske amorph gemacht wird. Speziell wird ein vorgegebener Bereich 237 des Halbleitersubstrats 100 dadurch amorph gemacht, dass Si- oder Ge-Ionen in diesen Bereich 237 implantiert werden. Mit anderen Worten werden Si- oder Ge-Ionen ganzflächig in das Halbleitersubstrat 100 mit Ausnahme des unter der Maskenschichtstruktur 235 befindlichen Teils des Halbleitersubstrats 100 implantiert.
  • Als nächstes wird die Maskenschichtstruktur 235 entfernt, wonach eine Oxidschicht 240 ganzflächig auf dem Halbleitersubstrat 100 aufgewachsen wird, wie in 9 gezeigt. Die Oxidschicht 240 wird so gebildet, dass ihre Dicke an verschiedenen Bereichen des Halbleitersubstrats 100 variiert. Genauer gesagt wird die Oxidschicht 240 über denjenigen Bereichen des Halbleitersubstrats 100, die nicht amorph gemacht wurden, und über dem leitfähigen Gate-Schichtmuster 220 mit einer ersten Dicke T1 gebildet und über den anderen Bereichen des Halbleitersubstrats, die amorph gemacht wurden, mit einer zweiten Dicke T2 gebildet. Vorzugsweise beträgt die erste Dicke T1 zwischen 1 nm und 5nm, während die zweite Dicke T2 bevorzugt um den Faktor sechs größer als die erste Dicke T1 ist.
  • Als nächstes wird, wie in 10 dargestellt, eine Mitteltemperaturoxid(MTO)-Schicht 250 auf der Oxidschicht 240 abgeschieden. Die MTO-Schicht 250 dient dazu, eine Ätztoleranz zu erzielen, die für die Bildung von Gate-Abstandshaltern benötigt wird. Mit zunehmender Dicke der MTO-Schicht 250 wird eine größere Ätztoleranz erreicht. Wenn jedoch die MTO-Schicht 250 zu dick ist, erhöht sich die Abmessung des Transistors, so dass es eine Grenze für die Steigerung der Dicke der MTO-Schicht 250 gibt.
  • Daraufhin wird, wie in 11 dargestellt, auf der MTO-Schicht 250 eine Gate-Abstandshalterschicht 260 abgeschieden, die vorzugsweise aus einer Nitridschicht oder einer Oxidschicht besteht. Dann werden die Gate-Abstandshalterschicht 260, die MTO-Schicht 250 und die Oxidschicht 240 anisotrop geätzt, um Gate-Abstandshalter zu bilden. Während des anisotropen Ätzens tritt keine Schädigung des Halbleitersubstrats auf. Mit anderen Worten wird das Halbleitersubstrat 100, da die Oxidschicht 240 mit der zweiten Dicke T2 auf dem Halbleitersubstrat 100 ausreichend dick gebildet ist, gegenüber dem anisotropen Ätzvorgang geschützt, so dass verhindert werden kann, dass Löcherbildung auf dem Halbleitersubstrat auftritt. Wenn die Oxidschicht 240, die auf den Bereichen des Halbleitersubstrats 100 gebildet wurde, die nicht amorph gemacht worden sind, nicht mehr als 3nm dick ist, kann das Halbleitersubstrat 100 noch effizienter geschützt werden, so dass das Auftreten von Löcherbildung komplett verhindert wird.
  • Daraufhin wird im Halbleitersubstrat 100 ein Source/Drain-Bereich 300 gebildet, wie in 12 gezeigt.
  • Die Querschnittansicht von 12 veranschaulicht die Struktur des durch das geschilderte Verfahren gemäß einer ersten erfindungsgemäßen Realisierung hergestellten MOS-Transistors. Wie daraus ersichtlich, beinhaltet der MOS-Transistor das Gate-Oxidschichtmuster 210, das leitfähige Gate-Schichtmuster 220, die an den Seitenwänden des leitfähigen Gate-Schichtmusters 220 gebildete Gate-Abstandshalterschicht 260, die in unterschiedlichen Dicken, d.h. mit einer ersten Dicke T1 und einer zweiten Dicke T2 auf verschiedenen Bereichen des Halbleitersubstrats 100 gebildete Oxidschicht 240, die MTO-Schicht 250 zwischen der Oxidschicht 240 und der Gate-Abstandshalterschicht 260 und den im Halbleitersubstrat 100 gebildeten Source/Drain-Bereich 300.
  • Die zweite Dicke T2 bezeichnet die Dicke der Oxidschicht 240 im Bereich der Seitenwand der Gate-Abstandshalterschicht 260. Mit zunehmender zweiter Dicke T2 der Oxidschicht 240, die zwischen der Gate-Abstandshalterschicht 260 und dem Halbleitersubstrat 100 gebildet ist, wird es leichter, eine Schädigung des Halbleitersubstrats 100 zu verhindern, die durch das Ätzen zur Erzeugung der Gate-Abstandshalter verursacht werden kann. Die zweite Dicke T2 der Oxidschicht 240 ist vorzugsweise größer als die erste Dicke T1 der Oxidschicht 240. Die zweite Dicke T2 der Oxidschicht 240 beträgt etwa das Sechsfache der ersten Dicke T1 dieser Schicht. Die Gate-Abstandshalterschicht 260 ist vorzugsweise von einer Nitridschicht oder einer Oxidschicht gebildet.
  • Die 13 bis 15 veranschaulichen in Querschnittsansichten eine zweite erfindungsgemäße Realisierung eines Verfahrens zur Herstellung eines MOS-Transistors, wobei dieses Beispiel dem vorigen mit der Ausnahme eines Schrittes zur Bildung einer Maskenschichtstruktur entspricht, die für den Schritt benutzt wird, in welchem ein vorgegebener Teil des Halbleitersubstrats amorph gemacht wird.
  • 13 veranschaulicht einen Schritt zur Bildung eines Gate-Oxidschichtmusters 1210, eines leitfähigen Gate-Schichtmusters 1220 und einer Antireflexbeschichtung(ARC)-Schicht 1230. Wie aus 13 zu erkennen, sind das Gate-Oxidschichtmuster 1210, das leitfähige Gate-Schichtmuster 1220 und die ARC-Schicht 1230 auf einem Halbleitersubstrat 1100 gebildet, in der eine flache Grabenisolation (STI) 1110 ausgebildet ist.
  • Gemäß 14 werden dann das Gate-Oxidschichtmuster 1210 und das leitfähige Gate-Schichtmuster 1220 schräg geätzt, um eine Maskenschichtstruktur 1235 zu erzeugen. Die Seitenwände des Gate-Oxidschichtmusters 1210 und des leitfähigen Gate-Schichtmusters 1220 werden so geätzt, dass die Maskenschichtstruktur 1235 die Oberseite des leitfähigen Gate-Schichtmusters 1220 vollständig bedeckt. Vorzugsweise ist die Seitenwand des leitfähigen Gate-Schichtmusters 1220 von der Seitenwand der Maskenschichtstruktur 1235 um etwa 6nm bis 14nm isoliert.
  • 15 veranschaulicht einen Schritt, in welchem vorgegebene Bereiche des Halbleitersubstrats 1100 unter Verwendung der Maskenschichtstruktur 1235 als Ionenimplantationsmaske amorph gemacht werden. Wie in 15 dargestellt, werden die vorgegebenen Bereiche des Halbleitersubstrats 1100 dadurch amorph gemacht, dass Si- oder Ge-Ionen in diese Bereiche des Halbleitersubstrats 1100 implantiert werden. Danach wird die Maskenschichtstruktur 1235 entfernt.
  • Nach der Entfernung der Maskenschichtstruktur 1235 werden dieselben Prozesse wie beim ersten erfindungsgemäßen Ausführungsbeispiel durchgeführt. Mit anderen Worten werden die Schritte vom Schritt des Abscheidens der Oxidschicht 240 gemäß 9 bis zum Schritt der Erzeugung des Source/Drain-Bereichs 300 gemäß 12 direkt auch beim zweiten erfindungsgemäßen Ausführungsbeispiel angewendet.

Claims (14)

  1. Verfahren zur Herstellung eines MOS-Transistors mit der Schrittfolge: a) Bilden eines Gate-Oxidschichtmusters (210) und darauf angeordnet eines leitfähigen Gate-Schichtmusters (220) auf einem Halbleitersubstrat (100), b) Bilden einer Maskenschichtstruktur (235) auf dem Halbleitersubstrat und dem leitfähigen Gate-Schichtmuster, so dass ersteres teilweise und letzteres vollständig von der Maskenschichtstruktur bedeckt wird, c) Behandeln des Halbleitersubstrats unter Verwendung der Maskenschichtstruktur derart, dass es an den nicht von der Maskenschichtstruktur bedeckten Oberflächenbereichen amorph wird, d) Entfernen der Maskenschichtstruktur und ganzflächiges Erzeugen einer Oxidschicht (240) auf dem Halbleitersubstrat und dem leitfähigen Gate-Schichtmuster, wobei die Oxidschicht auf den zuvor von der Maskenschicht bedeckten Bereichen mit einer ersten Dicke (T1) und auf den zuvor von der Maskenschicht nicht bedeckten Bereichen mit einer zweiten Dicke (T2) gebildet wird und wobei die zweite Dicke größer als die erste Dicke ist, e) Abscheiden einer Gate-Abstandshalterschicht (260) über der Oxidschicht und Erzeugen von Gate-Abstandshaltern durch anisotropes Ätzen der Gate-Abstandshalterschicht und der Oxidschicht und f) Erzeugen eines Source/Drain-Bereichs (300) auf dem Halbleitersubstrat.
  2. Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Maskenschichtstruktur durch eine Fotoresiststruktur gebildet wird.
  3. Verfahren nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Gate-Abstandshalterschicht aus einer Nitrid- oder einer Oxidschicht gebildet wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Seitenwand des leitfähigen Gate-Schichtmusters von der Seitenwand der Maskenschichtstruktur um einen Abstand zwischen 6nm und 14nm isoliert wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Bildung der Maskenschichtstruktur mit einer Abmessung größer als diejenige des leitfähigen Gate-Schichtmusters über dem leitfähigen Gate-Schichtmuster folgende Schritte umfasst: – Bilden einer Antireflexbeschichtungs(ARC)-Schicht (1230) auf dem leitfähigen Gate-Schichtmuster (1220) und – Strukturieren des Gate-Oxidschichtmusters (1210) und des leitfähigen Gate-Schichtmusters durch Schrägätzen derart, dass das Gate-Oxidschichtmuster und das leitfähige Gate-Schichtmuster eine kleinere Abmessung als die Oberseite des ARC-Schichtmusters aufweisen.
  6. Verfahren nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass der Schritt c) durch Implantieren von Si- und/oder Ge-Ionen in Bereichen des Halbleitersubstrats unter Verwendung der Maskenschichtstruktur als Ionenimplantationsmaske durchgeführt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, dass die erste Dicke der im Schritt d) gebildeten Oxidschicht zwischen 1 nm und 5nm liegt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, weiter dadurch gekennzeichnet, dass die zweite Dicke der im Schritt d) gebildeten Oxidschicht um den Faktor zwei bis sechs größer als die erste Dicke der Oxidschicht gewählt wird.
  9. Verfahren nach einem der Ansprüche 1 bis 8, weiter gekennzeichnet durch das Bilden einer Mitteltemperaturoxid(MTO)-Schicht (250) auf der im Schritt d) gebildeten Oxidschicht nach dem Schritt d)
  10. MOS-Transistor mit – einem Gate-Oxidschichtmuster (210) und darauf angeordnet einem leitfähigen Gate-Schichtmuster (220) auf einem Halbleitersubstrat (100), – einer Gate-Abstandshalterschicht (260) an den Seitenwänden des leitfähigen Gate-Schichtmusters, – einer Oxidschicht (240), die wenigstens zwischen dem Halbleitersubstrat und der Gate-Abstandshalterschicht gebildet ist, und – einem Source/Drain-Bereich (300) an der Oberseite des Halbleitersubstrats, dadurch gekennzeichnet, dass – die Oxidschicht (240) zwischen dem Halbleitersubstrat (100) und der Gate-Abstandshalterschicht (260) mit unterschiedlichen Dicken ein schließlich einer ersten Dicke (T1) und einer zweiten Dicke (T2) gebildet ist, wobei die zweite Dicke größer als die erste Dicke ist.
  11. MOS-Transistor nach Anspruch 10, weiter dadurch gekennzeichnet, dass die zweite Dicke (T2) die Dicke der Oxidschicht im Bereich unterhalb einer äußeren Seitenwand der Gate-Abstandshalterschicht ist.
  12. MOS-Transistor nach Anspruch 10 oder 11, weiter dadurch gekennzeichnet, dass die erste Dicke (T1) der Oxidschicht zwischen 1 nm und 5nm beträgt.
  13. MOS-Transistor nach einem der Ansprüche 10 bis 12, weiter dadurch gekennzeichnet, dass die zweite Dicke der Oxidschicht um den Faktor zwei bis sechs größer als die erste Dicke der Oxidschicht ist.
  14. MOS-Transistor nach einem der Ansprüche 10 bis 13, weiter gekennzeichnet durch eine MTO-Schicht (250) zwischen der Oxidschicht (240) und der Gate-Abstandshalterschicht (260).
DE10213082A 2001-07-19 2002-03-20 MOS-Transistor und Verfahren zu seiner Herstellung Expired - Lifetime DE10213082B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0043506A KR100429873B1 (ko) 2001-07-19 2001-07-19 모스 트랜지스터 및 그 형성방법
KR2001-43506 2001-07-19

Publications (2)

Publication Number Publication Date
DE10213082A1 DE10213082A1 (de) 2003-02-13
DE10213082B4 true DE10213082B4 (de) 2006-08-03

Family

ID=19712306

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10213082A Expired - Lifetime DE10213082B4 (de) 2001-07-19 2002-03-20 MOS-Transistor und Verfahren zu seiner Herstellung

Country Status (5)

Country Link
US (1) US6670250B2 (de)
JP (1) JP4102606B2 (de)
KR (1) KR100429873B1 (de)
CN (1) CN1270361C (de)
DE (1) DE10213082B4 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100864048B1 (ko) * 2002-06-26 2008-10-17 세미이큅, 인코포레이티드 이온 소스
US6686595B2 (en) 2002-06-26 2004-02-03 Semequip Inc. Electron impact ion source
US7112479B2 (en) * 2004-08-27 2006-09-26 Micron Technology, Inc. Methods of forming gatelines and transistor devices
JP4410222B2 (ja) * 2006-06-21 2010-02-03 株式会社東芝 半導体装置及びその製造方法
CN102810480B (zh) * 2011-06-02 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656523A (en) * 1994-02-16 1997-08-12 Micron Technology, Inc. Photoresist flow during the formation of a semiconductor device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03272146A (ja) * 1990-03-22 1991-12-03 Mitsubishi Electric Corp 半導体装置の製造方法
KR0146525B1 (ko) * 1995-05-09 1998-11-02 김주용 반도체 소자의 트랜지스터 제조방법
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
US5811342A (en) * 1998-01-26 1998-09-22 Texas Instruments - Acer Incorporated Method for forming a semiconductor device with a graded lightly-doped drain structure
US6093594A (en) * 1998-04-29 2000-07-25 Advanced Micro Devices, Inc. CMOS optimization method utilizing sacrificial sidewall spacer
KR100310173B1 (ko) * 1999-10-25 2001-11-02 황인길 엘디디형 상보형 모스 트랜지스터 제조 방법
KR20010058392A (ko) * 1999-12-27 2001-07-05 윤종용 트랜지스터 제조방법
US6361874B1 (en) * 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656523A (en) * 1994-02-16 1997-08-12 Micron Technology, Inc. Photoresist flow during the formation of a semiconductor device

Also Published As

Publication number Publication date
JP4102606B2 (ja) 2008-06-18
KR20030008666A (ko) 2003-01-29
DE10213082A1 (de) 2003-02-13
JP2003046078A (ja) 2003-02-14
CN1270361C (zh) 2006-08-16
US20030015739A1 (en) 2003-01-23
KR100429873B1 (ko) 2004-05-04
CN1399319A (zh) 2003-02-26
US6670250B2 (en) 2003-12-30

Similar Documents

Publication Publication Date Title
DE69632567T2 (de) MOS-Transistor und Verfahren zur Herstellung desselben
DE60124369T2 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einer STI-Struktur
DE19516339B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit niederohmiger Gateelektrode
DE102006015087B4 (de) Verfahren zur Herstellung von Transistoren
DE4235534C2 (de) Verfahren zum Isolieren von Feldeffekttransistoren
DE112004001441B4 (de) Verfahren zur Herstellung Asymmetrischer Seitenwand-Abstandshalter eines Halbleiterbauelements
DE3437512C2 (de) Integrierte Halbleiterschaltung mit Isolationsbereichen und Verfahren zu ihrer Herstellung
DE4420365C2 (de) Halbleiterbauelement-Isolierverfahren und integrierte Schaltungen für eine Speicheranordnung
DE19857095B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit unterschiedlich dicken Gateoxidschichten
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE69627975T2 (de) MOS-Transistor und Verfahren zu seiner Herstellung
DE102008007671A1 (de) Verfahren zur Bildung feiner Strukturen eines Halbleiterbauelements
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
DE10208577B4 (de) Flash-Speicher mit geteilter Gate-Elektrode und Verfahren zu seiner Herstellung
DE2539073B2 (de) Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE19541496A1 (de) Verfahren zur Herstellung der Gateelektrode einer CMOS-Einrichtung
DE10235793B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung (MOS-Transistor)
DE10351008A1 (de) Verbesserte Technik zur Herstellung von Transistoren mit erhöhten Drain- und Sourcegebieten mit unterschiedlicher Höhe
DE10351006A1 (de) Technik zur Herstellung eines Transistors mit erhöhten Drain- und Source-Gebieten, wobei eine reduzierte Anzahl von Prozessschritten erforderlich ist
EP0656651A2 (de) Verfahren zur Herstellung einer integrierten Schaltungsanordnung
DE102013112137A1 (de) Verfahren zum Verarbeiten eines Dies
DE4446850C2 (de) Verfahren zur Herstellung eines Transistors für eine Halbleitervorrichtung
DE19829862C2 (de) Herstellungsverfahren einer Halbleitervorrichtung mit Grabentrennung
DE60224712T2 (de) Cmos-prozess mit einer integrierten sehr leistungsfähigen silizidagglomerationsschmelzverbindung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R071 Expiry of right