DE69632567T2 - MOS-Transistor und Verfahren zur Herstellung desselben - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft einen MOS-Transistor und ein Herstellungsverfahren hierfür. Insbesondere betrifft die Erfindung einen MOS-Transistor für einen Silicium-LSI-Schaltkreis und ein Herstellungsverfahren hierfür.
  • 2. Beschreibung des Stands der Technik
  • In der führenden Silicium-MOS-LSI-Technologie ist die Gate-Länge eines Transistors alle drei Jahre um circa 70% vermindert worden, um die Leistung des Transistors zu verbessern. Der Integrationswert von Transistoren pro Chip wird erhöht, was die Herstellung von LSI-Schaltkreisen mit einer höheren Geschwindigkeit und besseren Funktion ermöglicht.
  • Es ist in einem Entwicklungsstadium bestätigt worden, dass MOS-Transistoren, die eine viel kleinere Größe haben als derzeit hergestellt LSI-Schaltkreise, gut funktionieren. Insbesondere wurde die Funktion eines Transistors mit einer Gate-Länge von nicht mehr als 0,1 μm bereits bestätigt, wie mit der Herstellung der LSI-Schaltkreise unter Verwendung von Transistoren, die jeweils eine Gate-Länge von 0,35 μm bis 0,4 μm aufweisen, begonnen wurde.
  • Die Herstellung von kleineren Versuchstransistoren, insbesondere das Mustern von Gate-Elektroden wird nicht durch das Verwenden von Belichtungseinrichtungen für die Herstellung herkömmlicher LSI-Schaltkreise erreicht, sondern durch die Verwendung von Einrichtungen zu Entwicklungszwecken, wie eine Elektronenstrahlbelichtungsvorrichtung mit einem geringen Durchsatz, welche im Allgemeinen nicht für die LSI-Schaltkreis-Massenproduktion eingesetzt wird. Somit ist es ziemlich schwierig, die Massenproduktion der Produkte durch Verwenden solcher Einrichtungen zu Entwicklungszwecken zu beginnen.
  • Eine Verminderung des Stromverbrauchs von Chips ist wesentlich, um tragbare Hochleistungsgeräte herzustellen. Für diesen Zweck ist eine Reduktion der Betriebsspannung die wirksamste Maßnahme. Insbesondere erzielt eine Reduktion der Betriebsspannung um die Hälfte eine Reduktion im Stromverbrauch um ein Viertel. Jedoch führt die Verminderung der Betriebsspannung zu einem merklichen Abnehmen der Funktionsrate eines LSI-Schaltkreises. Beispielsweise ist es fast unmöglich, dass ein LSI-Schaltkreis bei einer geringen Spannung von 1,5 V bis 1,0 V mit der gleichen Funktionsrate wie bei 3,3 V bei der gleichen Gestaltungsregel funktioniert. Für die Reduktion der Betriebsspannung ist es notwendig, die Größe der Transistoren zu vermindern, um die Leistungsfähigkeit des LSI-Schaltkreises zu verbessern.
  • Es sind Versuche unternommen worden, äußerst kleine Transistoren, die nun in Entwicklung sind, in Masse herzustellen, ohne auf die Einschränkungen einer mikrolithografischen Technik für deren Massenproduktion eingeschränkt zu sein.
  • Bei einem der Versuche wird ein Resist-Muster mit der geringstmöglichen Breite der Belichtungsgrenze einer praktischen Belichtungsvor richtung zunächst gebildet und dann durch isotropes Sauerstoffplasmaätzen oder dergleichen zur Bildung eines Mikromusters (Resist-Aschprozess) verkleinert. Beispielsweise wird ein Muster mit einer Linienbreite von 0,35 μm durch die I-Linien-Belichtungstechnik gebildet, und dann um 0,1 μm zur Bildung eines Gate-Musters mit einer Linienbreite von circa 0,15 μm geätzt.
  • Um eine Hochgeschwindigkeitsfunktion mit einer geringen Spannung zu erreichen, ist eine Verminderung der parasitären Kapazität, insbesondere die Verminderung von Source-Drain-Kapazität wesentlich.
  • Für die Verminderung der Source-Drain-Kapazität ist ein Verfahren vorgeschlagen wurden, in dem Verunreinigungsionen nur in einen Teil eines Transistorbildungsbereich implantiert werden, indem eine Resist-Maske zum Verteilen der Verunreinigung in einer hohen Konzentration nur in Kanalabschnitten und in einer niedrigen Konzentration unter Source-Drain-Bereichen verwendet wird. Bei einem weiteren Verfahren zum Reduzieren der Source-Drain-Kapazität wird ein SOI(silicon on insulator)-Substrat verwendet.
  • Um gleichzeitig die Reduktion der Gate-Länge und die Reduktion der Source-Drain-Kapazität zu erzielen, ist ein Verfahren zum Herstellen von MOS-Transistoren vom gestapelten Diffusionsschichttyp vorgeschlagen worden, wie in den 21(a) bis 21(d) gezeigt ist (Applied Physics, Vol. 61, Nr. 11 (1992), S. 1143–1146).
  • Bezug nehmend auf 21(a) werden Vorrichtungsisolierfilme 62 auf einer Oberfläche eines Substrats 61 geformt und ein Polysiliciumfilm 63 und ein Oxidfilm 64 werden auf der gesamten Oberfläche des resultierenden Substrats 61 geformt.
  • Eine Unreinheit wird in dem Polysiliciumfilm 63 verteilt und dann werden der Polysiliciumfilm 63 und der Oxidfilm 64 gemustert, so dass Abschnitte hiervon, die als Diffusionsschichten dienen sollen, übrig bleiben, wie in 21(b) gezeigt ist. Dies bewirkt eine Oberflächenschicht des Substrats 61, die als ein Kanalbereich 65 dienen soll, der aufgrund seines äußerst niedrigen selektiven Ätzverhältnisses in Bezug auf Polysilicium weggeätzt werden soll, wohingegen der Vorrichtungsisolierfilm 62, auf dem der Polysiliciumfilm 63 und der Oxidfilm 64 weggeätzt werden, im Wesentlichen nicht geätzt wird.
  • Dann, wie in 21(c) gezeigt ist, wird ein Oxidfilm auf der gesamten Oberfläche des resultierenden Substrats 61 einschließlich des Polysiliciumfilms 63 und des Oxidfilms 64 geformt und dann rückgeätzt, um einen Seitenwand-Abstandshalter 66 auf den Seitenwänden des Polysiliciumfilms 63 und des Oxidfilms 64 zu formen. Der Kanalbereich 65 wird in der Größe durch den Seitenwand-Abstandshalter 66 vermindert. Verunreinigungsionen werden unter Verwenden des Polysiliciumfilms 63, des Oxidfilms 64 und des Seitenwand-Abstandshalters 66 als eine Maske implantiert, um eine Transistorschwellspannung zu kontrollieren und einen Kurzkanaleffekt zu hemmen. Die Ionenimplantation wird nur auf einem Kanalbereichöffnungsabschnitt 67 durchgeführt, um es zu ermöglichen, dass die Verunreinigungskonzentration unter der Diffusionsschicht relativ niedrig gehalten wird, wodurch die Source-Drain-Kapazität vermindert wird. Eine Wärmebehandlung wird durchgeführt, um die Verunreinigung in das Substrat 61 von dem Polysiliciumfilm 63 her zu diffundieren.
  • Wie in 21(d) gezeigt ist, wird ein Gate-Isolierfilm 68 auf dem Öffnungsabschnitt 67 geformt. Wiederum wird ein Polysiliciumfilm auf dem Gate-Isolierfilm 68 geformt, und dann in einer gewünschten Konfiguration gemustert, um eine Gate-Elektrode 69 zu formen. Ein zwischenliegender Isolierfilm 70 und ein Aluminiumdraht 71 werden geformt. Somit ist der Transistor fertig.
  • Der oben beschriebene Resist-Aschprozess ist wirksam, um eine kleine Anzahl von Transistoren in einem Entwicklungsstadium zu formen, hat jedoch die folgenden Nachteile.
    • (a) Schwierigkeit eine einheitliche Ätzrate in allen Bereichen innerhalb der Waferoberfläche zu gewährleisten, bewirkt eine Tendenz hin zu einer Variation in der Linienbreite des Resistmusters.
    • (b) Der Umfang des Ätzens kann nur durch die Ätzzeit kontrolliert werden. Dies schafft die Schwierigkeit, die Reproduzierbarkeit des Ätzumfangs aufgrund einer Variation in der Ätzrate sicherzustellen.
    • (c) Eine nicht einheitliche Lichtaussetzung aufgrund eines geringen Höhenunterschieds an der Grenze des Geräteisolationsbereichs, wie ein LOCOS-Film, und ein Unterschied in den optischen Eigenschaften kann zu einer verengten Linienbreite führen. Eine solche Linienbreitenvariation bleibt immer noch nach der Linienbreitenreduktion übrig. Somit stellt sogar eine Linienbreitenvariation innerhalb eines zulässigen Bereichs vor der anschließenden Linienbreitenreduktion ein wesentliches Problem dar. Beispielsweise stellt eine 0,03 μm-Variation bezüglich einer 0,25 μm-Linienbreite weniger als 10% dar, was innerhalb des zulässigen Bereichs liegt. Nachdem die Linienbreite durch Ätzen des Resist-Musters um 0,1 μm vermindert ist, beträgt die Linienbreite jedoch 0,15 μm. Die 0,03 μm-Variation in Bezug auf die 0,15 μm-Linienbreite beträgt dann 20%, was außerhalb des zulässigen Bereichs ist.
    • (d) Da die Gate-Elektrode eine sehr kleine Linienbreite von 0,1 μm bis 0,2 μm hat, ist der Anschlusswiderstand der Gate-Elektrode erhöht. Um die Zunahme in dem Anschlusswiderstand der Gate-Elektrode zu vermeiden, kann die Gate-Elektrode verdickt wer den, oder aus einem Material, wie CoSi2, das einen geringen Widerstand hat, gefertigt werden. Jedoch führt die Zunahme in der Dicke der Gate-Elektrode zu einer merklich unebenen Oberfläche des Substrats, wodurch Schwierigkeiten beim darauf folgenden Schritt des Formens des Metallanschlusses verursacht werden. Wenn insbesondere die Gate-Elektrode mit einer Linienbreite von 0,35 μm geformt wird, indem ein 0,1 μm dicker WSi-Film/0,1 μm dicker Polysiliciumfilm verwendet werden, macht die Linienbreitenreduktion um 0,1 μm auf jeder Seite 43% aus, um eine 0,15 μm breite Gate-Elektrode herzustellen, was jedoch den Widerstand der Gate-Elektrode um das circa 2,3 fache erhöht. Um die Zunahme in dem Anschlusswiderstand zu vermeiden, muss die Gate-Elektrode um das circa 2,3 fache verdickt werden, wenn der verdickte Abschnitt der Gate-Elektrode aus Polysilicium geformt werden soll. Da es schwierig ist, nur den WSi-Film in der Gate-Elektrode unter Verwenden des WSi-Films/Polysiliciumfilms zu verdicken, muss die Dicke der Gate-Elektrode fast verdoppelt werden, d. h. circa 0,4 μm, um den Anschlusswiderstand auf einen gewünschten Wert zu vermindern. Andererseits ist bekannt, dass, wenn ein TiSi2-Salicid mit einem niedrigen Widerstand verwendet wird, der Abfall in der Linienbreite der Gate-Elektrode plötzlich den Widerstand erhöht, was zu einer ineffektiven Verwendung von Salicid führt.
  • Das Verfahren zum Reduzieren der Source-Drain-Kapazität schafft die folgenden Probleme.
    • (e) Implantation von Verunreinigungsionen in einen Teil des Transistorformungsbereich erfordert einen speziellen Maskierungsschritt, wodurch die Anzahl von Herstellungsprozessschritten und die Herstellungskosten erhöht werden.
    • (f) Die Verwendung des SOI-Substrats hat eine große Wirkung beim Vermindern der Source-Drain-Kapazität, jedoch sind die Kosten des SOI-Substrats circa 3 bis 10 mal so groß wie jene des herkömmlichen Siliciumsubstrats. Zudem ist das SOI-Substrat oftmals schlechter in der Qualität als das herkömmliche Siliciumsubstrat.
  • Ferner schafft das Verfahren zum Herstellen des MOS-Transistors vom gestapelten Diffusionsschichttyp die folgenden Probleme.
    • (g) Die Bildung eines CMOS-Transistors erfordert wenigstens elf fotolithografische Schritte, da sie die Bildung eines Vorrichtungsisolierfilms, eines N-Wallbereichs, eines P-Wallbereichs, einer Diffusionsschicht aus Polysilicium, eines N+-Bereichs aus Polysilicium, eine P+-Bereichs aus Polysilicium, eines NMOS-Kanalbereichs (Implantation einer Verunreinigung in einen Kanalöffnungsabschnitt eines NMOS-Transistors), eines PMOS-Kanalbereichs, einer Gate-Elektrode, eines Kontaktlochs und eines Aluminiumanschlusses beinhaltet. Das heißt, die Bildung des MOS-Transistors vom gestapelten Diffusionsschichttyp erfordert drei zusätzliche fotolithografische Schritte gegenüber der herkömmlichen CMOS-Bildung. Insbesondere sind zwei der drei zusätzlichen fotolithografischen Schritte erforderlich, wenn die Gate-Elektroden der PMOS- und NMOS-Transistoren durch einen P+-Polysiliciumfilm bzw. einen N+-Polysiliciumfilm geformt werden (eine sog. Dual-Gate-Struktur, welche wesentlich ist, um den PMOS-Kurzkanaleffekt zu hemmen, und als unerlässlich angesehen wird, wenn die Gate-Länge nicht größer als 0,25 μm ist). Der restliche der drei zusätzlichen fotolithografischen Schritte ist zu dem Mustern der Diffusionsschicht aus Polysilicium erforderlich.
    • (h) Während des Schritts des Ätzens des Polysiliciumfilms und des Oxidfilms, die auf dem Siliciumsubstrat zum Mustern der Diffusionsschicht geformt sind, wird ein Oberflächenabschnitt des Siliciumsubstrats, welcher als der Kanalbereich dienen soll, geätzt und einer Oxidfilm-Ätzatmosphäre ausgesetzt, wenn der Seitenwand-Abstandshalter geformt wird. Dies beschädigt den Gate-Isolierfilm und vermindert den Transistorstrom aufgrund einer Abnahme der Mobilität der Elektroden oder Löcher.
    • (i) Der fotolithographische Schritt zum Mustern der Diffusionsschicht sowie zum Bestimmen der Gate-Länge wird durchgeführt, nachdem der Vorrichtungsisolierbereich geformt ist. Der geringe Höhenunterschied und der Unterschied in den optischen Eigenschaften erzeugt eine lokal verengte Linienbreite in dem Resist-Muster während der Belichtung, was zu einer Variation in der Linienbreite des Resist-Musters führt.
    • (j) Der Polysiliciumfilm, welcher als Diffusionsschicht dienen soll, wird aufgrund der Notwendigkeit, die Gate-Elektrode und die Diffusionsschicht voneinander zu isolieren, mit einem Isolierfilm beschichtet. In diesem Fall ist es jedoch unmöglich, die Salicid-Technik zum Formen von TiSi2 gleichzeitig auf der Gate-Elektrode und auf der Diffusionsschicht zu verwenden (die Salicid-Technik wird als wesentlich angesehen, wenn die Gate-Länge nicht mehr als 0,25 μm beträgt.
    • (k) Die Gate-Elektrode und die Diffusionsschicht sind mit einem relativ dünnen Oxidfilm (bis zu 0,1 μm) versehen, der dazwischen angeordnet ist, was zu einer größeren parasitären Kapazität zwischen der Gate-Elektrode und der Diffusionsschicht als wie im Stand der Technik führt.
    • (l) Der Polysiliciumfilm (z. B. 0,1 μm) für die Diffusionsschicht und der Oxidfilm (z. B. 0,1 μm) werden auf dem Vorrichtungsisolierbereich geformt, und der Polysiliciumfilm (z. B. 0,2 μm) für die Gate-Elektrode wird darauf geformt. Der Höhenunterschied auf dem Substrat beträgt ca. 0,4 μm, was fast zweimal größer ist als jener des herkömmlichen CMOS-Transistors (welcher 0,2 μm beträgt).
  • Der Artikel "Sub 0,1 μm NMosfet Utilizing Narrow Trench Gate and Selective Excimer Laser Annealing" von Hironori Tsukamoto et al. in International Conference on Solid State Devices and Materials, 28. August 1993, Seiten 26–28 offenbart die Verwendung von selektivem Exzimer-Laser-Annealing, um sub-0,1 μm Gate-Längen zu realisieren.
  • JP 63036564 offenbart eine Halbleitervorrichtung und ein Verfahren zu deren Herstellung, was auf eine Verminderung der Größe eines Abschnitts zwischen den Elektroden abzielt.
  • "Additive Process for Making Small Polysilicon Gates", Research Disclosure, Nr. 305, 1. September 1989, Seite 644, offenbart ein Verfahren, das auf die Erzeugung eines Gate-Leiters mit einer kleineren Größe als die Fotogrenzen erlauben, abzielt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt einen MOS-Transistor zur Verfügung, welcher umfasst: ein Halbleitersubstrat mit einer Feldregion; eine Gate-Elektrode, welche durch die Vermittlung eines Gate-Isolierfilms auf dem Halbleitersubstrat geformt ist; und Source/Drain-Regionen, welche in dem Halbleitersubstrat geformt sind; wobei die Feldregion wenigstens einen unteren Isolierfilm und einen oberen Isolierfilm, welcher aus einem Material besteht, das es ermöglicht, dass der obe re Isolierfilm in Bezug auf den unteren Isolierfilm selektiv geätzt wird, umfasst; die Gate-Elektrode ist so konfiguriert, dass die Gate-Länge einer Deckfläche hiervon größer ist als die Gate-Länge einer Bodenfläche hiervon, welche einer zwischen den Source/Drain-Regionen positionierten Kanalregion gegenüberliegt; die Gate-Elektrode weist einen Seitenwand-Abstandshalter auf, der aus einer Seitenwand-Isolierschicht geformt ist, welche aus dem unteren Isolierfilm und einem Material, das es ermöglicht, dass die Seitenwand-Isolierschicht in Bezug auf den oberen Isolierfilm selektiv geätzt wird, besteht, wobei der Seitenwand-Abstandshalter eine Seitenwand der Gate-Elektrode zum Bedecken einer äußeren Peripherie der Kanalregion kontaktiert; wobei die Kanalregion und die Source/Drain-Regionen im Wesentlichen auf gleicher Höhe sind.
  • Ferner stellt die vorliegende Erfindung ein Verfahren zum Herstellen eines MOS-Transistors zur Verfügung, welches die Schritte umfasst:
    • (i) Formen eines unteren Isolierfilms und eines oberen Isolierfilms auf der gesamten Oberfläche eines Halbleitersubstrats, und Formen einer Öffnung, welche sich bis zu dem unteren Isolierfilm erstreckt, in dem oberen Isolierfilm auf einer Kanalregion und einem Peripherieabschnitt der Kanalregion;
    • (ii) Formen einer Seitenwand-Isolierschicht aus einem Material, welches es ermöglicht, dass die Seitenwand-Isolierschicht in Bezug auf die oberen Isolierfilme selektiv geätzt wird, auf einer Seitenwand der Öffnung, die in dem oberen Isolierfilm geformt ist, und Entfernen eines Abschnitts des unteren Isolierfilms, welcher in dem Boden der Öffnung vorhanden ist, und Entfernen eines Abschnitts des unteren Isolierfilms, welcher in dem Boden der Öffnung vorhanden ist und nicht unter der Seitenwand-Isolierschicht liegt, um das Halbleitersubstrat freizulegen;
    • (iii) Formen eines Gate-Isolierfilms auf dem freigelegten Halbleitersubstrat;
    • (iv) Formen einer Gate-Elektrode auf dem Gate-Isolierfilm, so dass wenigstens ein Abschnitt der Seitenwand-Isolierschicht damit bedeckt ist; und
    • (v) Entfernen eines Abschnitts des oberen Isolierfilms, welcher über Regionen liegt, wo Source/Drain-Regionen geformt werden sollen, um einen Seitenwand-Abstandshalter, welcher eine Seitenwand der Gate-Elektrode kontaktiert, zu formen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1(a) und 1(b) sind eine schematische Querschnittsansicht bzw. eine schematische Längsschnittansicht, die einen MOS-Transistor gemäß einer Ausführungsform der vorliegenden Erfindung zeigen;
  • 2(a) bis 2(d), 3(e) bis 3(h), 4(i) bis 4(l), 5(m) bis 5(o) und 6(p) bis 6(q) sind schematische Querschnittsansichten, die ein erstes Herstellungsverfahren für den MOS-Transistor der 1(a) und 1(b) zeigen;
  • 7(a), 7(b), 8(c) und 8(d) sind Draufsichten zum Erklären der Konfiguration von Resist-Masken, die in dem Herstellungsverfahren für den MOS-Transistor der 1(a) und 1(b) verwendet werden sollen;
  • 9 ist eine schematische Querschnittsansicht, welche den MOS-Transistor gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigt;
  • 10 und 11 sind Querschnittsansichten zum Erklären des Winkels der Ionenimplantation in dem Herstellungsverfahren für den MOS-Transistor der 1(a) und 1(b);
  • 12 ist eine grafische Darstellung, welche eine Verunreinigungskonzentrationsverteilung um Source/Drain-Regionen des MOS-Transistors der 1(a) und 1(b) zeigt;
  • 13 ist eine grafische Darstellung, welche eine Verunreinigungskonzentration zur Verteilung um eine Kanalregion des MOS-Transistors der 1(a) und 1(b) zeigt;
  • 14(a) bis 14(d), 15(e) bis 15(h), 16(i) bis 16(l), und
  • 17(m) bis 17(o) sind schematische Querschnittsansichten, die ein zweites Herstellungsverfahren für den MOS-Transistor gemäß der vorliegenden Erfindung zeigen;
  • 18(a) bis 18(c) sind Querschnittsansichten zum Erklären der Konfiguration von Resist-Masken, die in dem zweiten Herstellungsverfahren für den MOS-Transistor gemäß der vorliegenden Erfindung verwendet werden sollen;
  • 19(a) und 19(b) sind schematische Querschnittsansichten, die ein drittes Herstellungsverfahren für den MOS-Transistor gemäß der vorliegenden Erfindung zeigen sollen;
  • 20(a) und 20(b) sind schematische Querschnittsansichten, die ein viertes Herstellungsverfahren für den MOS-Transistor gemäß der vorliegenden Erfindung zeigen; und
  • 21(a) bis 21(d) sind schematische Querschnittsansichten, die ein Herstellungsverfahren eines herkömmlichen MOS-Transistors veranschaulichen.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Ein MOS-Transistor gemäß der vorliegenden Erfindung ist auf einem Halbleitersubstrat geformt. Vorzugsweise wird als Halbleitersubstrat zum Beispiel ein Siliciumsubstrat verwendet. Eine Feldregion ist auf dem Halbleitersubstrat geformt, um eine Region zu definieren, wo der MOS-Transistor geformt werden soll. Eine oder mehrere P-Typ-Wälle, N-Typ-Wälle, P-Typ-Regionen oder N-Typ-Regionen können, falls erforderlich in dem Halbleitersubstrat geformt werden.
  • Die Feldregion umfasst wenigstens einen unteren Isolierfilm und einen oberen Isolierfilm.
  • Der untere Isolierfilm umfasst beispielsweise einen Einzellagenfilm, wie einen Siliciumoxidfilm oder einen Siliciumnitridfilm, einen Doppellagenfilm, wie einen Siliciumnitridfilm/Siliciumoxidfilm oder Siliciumoxidfilm/Siliciumnitridfilm, oder einen Dreifachlagenfilm, wie einen Siliciumoxidfilm/Siliciumnitridfilm/Siliciumoxidfilm(ONO-Film). Unter diesen wird der Doppellagenfilm, welcher aus einem Siliciumnitridfilm/Siliciumoxidfilm besteht, vorzugsweise verwendet. In diesem Fall können die jeweiligen Filme, welche den Doppellagenfilm bilden, solche Dicken haben, dass der untere Isolierfilme effektiv und ausreichend als Isolierfilm und als Ätz-Stopper dienen kann. Zum Beispiel haben der Siliciumnitridfilm und Siliciumoxidfilm des Doppelschichtenfilms vorzugsweise Dicken von ca. 5 nm bis ca. 50 nm bzw. ca. 5 nm bis ca. 30 nm.
  • Der obere Isolierfilm kann aus einem Material geformt sein, das aus jenen gewählt ist, die geeignet sind, als unterer Isolierfilm verwendet zu werden, und welches ermöglicht, dass der obere Isolierfilme in Bezug auf den unteren Isolierfilm selektiv geätzt wird. Es wird hier definiert, dass die Materialien, die es ermöglichen, dass der obere Isolier film in Bezug auf den unteren Isolierfilm selektiv geätzt wird, so gewählt sind, dass die Ätzrate des unteren Isolierfilms bezüglich des oberen Isolierfilms kontrolliert werden kann, wobei sie ca. 1 : 5 bis 1 : 30 beträgt, wenn die oberen und unteren Isolierfilme durch eine bekannte Ätzmethode, wie reaktives Ionenätzen, gleichzeitig geätzt werden. Mit anderen Worten, es kann definiert werden, dass das Material für den oberen Isolierfilm 5 bis 30 mal schneller als das Material für den unteren Isolierfilm geätzt werden kann, wenn die Materialien für die oberen und unteren Isolierfilme einem Ätzen unter den gleichen Bedingungen ausgesetzt werden. Eine gewünschte Ätzrate der oberen und unteren Isolierfilme kann durch die Auswahl von geeigneten Materialien, die später beschriebenen Filmbildungsmethoden oder dergleichen erhalten werden. Wenn der untere Isolierfilm ein Doppelschichtenfilm ist, welcher zum Beispiel aus einem Siliciumnitridfilm/Siliciumoxidfilm besteht, ist der obere Isolierfilm vorzugsweise ein Siliciumoxidfilm, der in Bezug auf den Siliciumnitridfilm in dem Oberflächenabschnitt des unteren Isolierfilms selektiv geätzt werden kann. In diesem Fall kann der obere Isolierfilm eine solche Dicke haben, um effektiv als Feldregion im Zusammenwirken mit dem unteren Isolierfilm zu wirken, und kann zum Beispiel vorzugsweise ca. 100 nm bis ca. 300 nm betragen.
  • Eine Gate-Elektrode wird auf einem Gate-Isolierfilm geformt, der auf einem Abschnitt des Halbleitersubstrats geformt ist, wo die Feldregion nicht geformt ist. Der Gate-Isolierfilm verwendet vorzugsweise einen Siliciumoxidfilm mit einer Dicke von ca. 15 Å bis ca. 160 Å. Die Gate-Elektrode umfasst zum Beispiel einen Einzelschichtenfilm oder einen Film, der aus zwei oder mehreren Schichten besteht, die aus Polysilicium, einem Silicid eines Metalls mit einem hohen Schmelzpunkt, einem Polycid aus einem Silicid und Polysilicium, oder dergleichen bestehen. Wenn zum Beispiel Polysilicium verwendet wird, beträgt die Filmdicke vorzugsweise ca. 50 nm bis ca. 300 nm. Wenn ein Polycid verwendet wird, wird ein Silicidfilm eines Metalls mit ei nem hohen Schmelzpunkt, wie Ti, Ta oder W mit einer Dicke von ca. 50 nm bis ca. 200 nm auf einem Polysiliciumfilm mit einer Dicke von ca. 50 nm bis ca. 200 nm geformt.
  • Die Konfiguration der Gate-Elektrode ist so, dass die Gate-Länge der Deckfläche größer ist als wie bei der der Kanalregion gegenüberliegenden Bodenfläche. Insbesondere ist wenigstens ein unterer Abschnitt der Seitenwand der Gate-Elektrode so geformt, dass er eine Vertiefung oder Aussparung, die in einer linearen, gekrümmten oder gestuften Form einwärts versetzt ist, aufweist. Die Aussparung ist vorzugsweise symmetrisch, kann jedoch asymmetrisch sein. Die Einwärtsvertiefung kann über der Seitenwand der Gate-Elektrode geformt sein, jedoch ist ein oberer Abschnitt der Seitenwand vorzugsweise senkrecht zu der Substratoberfläche gerichtet. Die Gate-Länge der Bodenfläche, welche der Kanalregion gegenüberliegt, ist vorzugsweise um 100 nm bis 300 nm kleiner als die Gate-Länge der Deckfläche. Insbesondere beträgt die Gate-Länge der Bodenfläche, welche der Kanalregion gegenüberliegt, ca. 0,05 μm bis ca. 0,3 μm, und die Gate-Länge der Deckfläche beträgt ca. 0,35 μm bis ca. 0,4 μm. Jedoch kann die Gate-Elektrode eine kürzere Gate-Länge haben.
  • Auf den Seitenwänden der Gate-Elektrode wird ein Seitenwand-Abstandshalter in Kontakt mit der Gate-Elektrode geformt, um die äußere Peripherie der Kanalregion des MOS-Transistors zu bedecken. Der Seitenwand-Abstandshalter ist vorzugsweise in der Aussparung der Gate-Elektrode geformt. Der Seitenwand-Abstandshalter umfasst die die Feldregion bildende untere Isolierschicht und eine auf dem unteren Isolierfilm geformte Seitenwand-Isolierschicht. Die Seitenwand-Isolierschicht kann einen Einzellagenfilm, einen Doppellagenfilm oder einen Dreifachlagenfilm umfassen, welche aus im Wesentlichen den gleichen Materialien wie für den unteren Isolierfilm geformt sind, welche ermöglichen, dass der Seitenwand-Isolierfilm in Bezug auf den oberen Isolierfilm selektiv geätzt wird. Wenn der obere Isolier film zum Beispiel ein Siliciumoxidfilm ist, kann die Seitenwand-Isolierschicht ein Einzellagen-Siliciumnitridfilm sein (bezeichnet durch ein Bezugszeichen 16b in 9). Unter Berücksichtigung des selektiven Ätzverhältnisses des unteren Isolierfilms umfasst die Seitenwand-Isolierschicht vorzugsweise einen in der Aussparung der Gate-Elektrode angeordneten Siliciumoxidfilm und einen Siliciumnitridfilm, der geformt ist, um den Siliciumoxidfilm zu bedecken. In diesem Fall ist die Seitenwand-Isolierschicht vorzugsweise so geformt, dass sie eine Oberfläche aufweist, die im Wesentlichen senkrecht zu der Halbleitersubstratoberfläche gerichtet ist. Die Dicke des Seitenwand-Abstandshalters kann abhängig von der Linienbreite der Gate-Elektrode in geeigneter Weise eingestellt werden, beträgt jedoch just über dem Halbleitersubstrat vorzugsweise maximal ca. 50 nm bis ca. 150 nm.
  • Source/Drain-Regionen werden in einem Abschnitt des Halbleitersubstrats geformt, wo die Feldregion nicht geformt wird. Die Kanalregion befindet sich unter der Gate-Elektrode zwischen den Source/Drain-Regionen. Die Oberfläche des Abschnitts des Halbleitersubstrats, in dem sich die Source/Drain-Regionen und die Kanalregion befinden, ist im Wesentlichen flach. Die Source/Drain-Regionen enthalten vorzugsweise Verunreinigungsionen, wie Phosphor-, Arsen- oder Borionen in einer Konzentration in der Größenordnung von 1 × 1019 cm–3 bis 1 × 1021 cm–3 und können aus einer LDD-Struktur bestehen.
  • In einem Verfahren zum Herstellen eines MOS-Transistors gemäß der vorliegenden Erfindung werden ein unterer Isolierfilm und ein oberer Isolierfilm auf der gesamten Oberfläche eines Halbleitersubstrats in Schritt (i) geformt. Beispielsweise werden ein Siliciumoxidfilm und ein Siliciumnitridfilm sequentiell als unterer Isolierfilm geformt, und ein Siliciumoxidfilm wird als oberer Isolierfilm geformt. Die Bildung des Siliciumoxidfilms kann durch thermische Oxidation, Atmosphären druck-CVD oder Unterdruck-CVD erfolgen, und die Bildung des Siliciumnitridfilms kann durch Atmosphärendruck-CVD oder Unterdruck-CVD erfolgen. Dann wird eine Öffnung in dem oberen Isolierfilm auf einer Kanalregion und einem peripheren Abschnitt der Kanalregion so geformt, dass sie sich bis zu dem unteren Isolierfilm erstreckt. Die Bildung der Öffnung erfolgt durch Formen eines Resist-Musters mit einem der Öffnung entsprechenden Öffnungsabschnitt mittels einer bekannten Technik, wie einem fotolithografischen und Ätzprozess, und anschließendem Ätzen des oberen Isolierfilms mittels reaktivem Ionenätzen unter Verwendung des Resist-Musters als eine Maske bei Bedingungen, die ermöglichen, dass nur der obere Isolierfilm selektiv geätzt wird. Wenn insbesondere die unteren und oberen Isolierfilme der Siliciumnitridfilm bzw. Siliciumoxidfilm sind, kann das Ätzen bei einem Druck von ca. 5 mTorr in einer Oxidfilmätzvorrichtung (z. B. HDP-5300, erhältlich von AMAT) durch induktiv gekoppeltes Plasma unter Verwenden eines CH2F2/C3F8Ar-Gases durchgeführt werden. Auf diese Weise ermöglicht das Vorsehen des unteren Isolierfilms, der aus einem Material mit einer kleineren Ätzrate als wie bei dem oberen Film besteht, dass nur der obere Isolierfilme selektiv geätzt wird, um die sich bis zu dem unteren Isolierfilm erstreckende Öffnung zu formen. Die Formung der Öffnung bestimmt zusammen mit dem darauf folgenden Schritt des Formens eines Seitenwand-Abstandshalters die Gate-Länge.
  • In dem Schritt (Isolierfilm) des Herstellungsverfahrens wird eine Seitenwand-Isolierschicht auf der Seitenwand der Öffnung in dem oberen Isolierfilm geformt. Zunächst wird eine Isolierschicht zur Formung der Seitenwand-Isolierschicht auf dem oberen Isolierfilm einschließlich der Öffnung geformt. Diese besteht vorzugsweise aus einem Material, das ermöglicht, dass die Isolierschicht in Bezug auf die in dem Schritt (i) geformte obere Isolierschicht selektiv geätzt wird. Wenn der obere Isolierfilme zum Beispiel ein Siliciumoxidfilm ist, wird die Isolierschicht vorzugsweise geformt, indem zunächst ein dünner Siliciumnitridfilm geformt wird, der als Ätzstopper für den Siliciumoxidfilm des oberen Isolierfilms auf der gesamten Oberfläche des oberen Isolierfilms dient, und dann wird ein Siliciumoxidfilm auf dem dünnen Siliciumnitridfilm geformt. Die Verwendung eines selektiven Ätzprozesses ermöglicht, dass ein Einzellagen-Siliciumnitridfilm als Isolierschicht verwendet wird. Dann wird die Isolierschicht anisotrop rückgeätzt, um zu ermöglichen, dass ein Abschnitt der Isolierschicht nur auf der Seitenwand der Öffnung für die Formung der Seitenwand-Isolierschicht übrig bleibt. Da in diesem Fall die Isolierschicht aus einem Material besteht, das ermöglicht, dass die Isolierschicht in Bezug auf den oberen Isolierfilm selektiv geätzt wird, können Schäden an dem Halbleitersubstrat aufgrund eines Überätzens verhindert werden. Die hier geformte Seitenwand-Isolierschicht dient als ein Teil des Seitenwand-Abstandshalters in dem Endzustand, und die Dicke der Isolierschicht für die Seitenwand-Isolierschicht kontrolliert die End-Gate-Länge L. Darauf folgend wird ein Abschnitt des unteren Isolierfilms in dem Boden der Öffnung, welcher nicht unter der Seitenwand-Isolierschicht liegt, entfernt, um das Halbleitersubstrat freizulegen. Der untere Isolierfilm kann durch einen Trockenätzprozess, wie reaktives Ionenätzen, einen Nassätzprozess oder dergleichen entfernt werden. Wenn der Siliciumnitridfilm/Siliciumoxidfilm zum Beispiel als unteret Isolierfilm verwendet wird, wird der Siliciumnitridfilm bei einem Druck von ca. 100 mTorr in einer SiN-Ätzvorrichtung (z. B. P-5000, erhältlich von AMAT) durch ein Magnetronplasma unter Verwenden eines CH3F/O2/Ar-Gases selektiv weggeätzt, und der Siliciumoxidfilm wird dann durch ein Nassätzverfahren unter Verwenden einer wässerigen Lösung von Flusssäure oder dergleichen entfernt. Ein solcher Prozess verhindert Schäden an dem Halbleitersubstrat, die sich aus einem Überätzen ergeben.
  • In dem Schritt (iii) des Herstellungsverfahrens wird ein Gate-Isolierfilm auf dem freigelegten Abschnitt des Halbleitersubstrats geformt. Die Formung des Gate-Isolierfilms wird vorzugsweise durch eine thermische Oxidation bei einer Temperatur von ca. 700°C bis ca. 1000°C oder durch Salzsäure-Oxidation erreicht, um zu ermöglichen, dass der Gate-Isolierfilm eine stark reduzierte Dicke hat. Vor der Formung des Gate-Isolierfilms können, falls erforderlich, die Schritte Waschen und Spülen der Halbleitersubstratoberfläche durch ein RCA-Reinigungsverfahren durchgeführt werden. Um eine Verunreinigungsdiffusion von einer Gate-Elektrode zu dem Halbleitersubstrat zu unterbinden, kann der Gate-Isolierfilm ein oder mehrere Prozent Stickstoff an der Grenzfläche des Gate-Isolierfilms und des Halbleitersubstrats enthalten. In einem solchen Fall kann das Annealing in einer Atmosphäre durchgeführt werden, die mehrere bis 90 Prozent N2O enthält, und bei einer Temperatur von ca. 800°C bis ca. 1000°C für circa fünf Minuten bis circa eine Stunde, zum Beispiel nach der Formung des Gate-Isolierfilms, durchgeführt werden.
  • In dem Schritt (iv) des Herstellungsverfahrens wird eine Gate-Elektrode auf dem Gate-Isolierfilm geformt. Zunächst wird ein Gate-Elektrodenmaterial wie Polysilicium, auf der gesamten Oberfläche des resultierenden Halbleitersubstrats einschließlich des Gate-Isolierfilms abgeschieden, und dann durch eine bekannte Technik, wie ein fotolithografischer und Ätzprozess gemustert, um die Gate-Elektrode mit einer gewünschten Konfiguration zu formen. Eine Abscheidung von Polysilicium wird zum Beispiel durch Atmosphärendruck-CVD oder Unterdruck-CVD erreicht, und das abgeschiedene Polysilicium wird vorzugsweise mit Verunreinigungsionen vom P-Typ oder N-Typ dotiert, falls erforderlich. Unter Berücksichtigung eines Ausrichtungsrands AM und einer Seitenwand-Abstandshalterbreite SW wird das Gate-Elektrodenmaterial so gemustert, dass eine Gate-Elektrodenbreite Ls (die Gate-Länge der Deckfläche der Gate-Elektrode, siehe 10) erhalten wird, die um wenigstens 2(AM-SW), vorzugsweise 2 AM, größer ist als die Gate-Länge Lb (die Gate-Länge der Bodenfläche der der Kanalregion gegenüberliegenden Gate-Elektrode). Mit anderen Worten, das Gate-Elektrodenmaterial wird vorzugsweise so gemustert, dass es wenigstens einen Abschnitt der Seitenwand-Isolierschicht bedeckt. Das Mustern erfordert nicht die Bedingungen, die ein großes selektives Ätzverhältnis zu dem oberen Isolierfilm schaffen, da der relativ dicke obere Isolierfilm unter dem Gate-Elektrodenmaterial geformt wird. Zusätzlich bestimmt das Mustern in diesem Schritt nicht direkt die Gate-Länge und erfordert deshalb keine hohe Genauigkeit. Zum Beispiel erfordert das herkömmliche Verfahren eine Linienbreitenkontrollgenauigkeit von nicht mehr als circa 10% der minimalen Linienbreite auf einem Polysiliciumfilm mit einem sehr hohen Reflexionsfaktor. Jedoch erfordert das Mustern in diesem Schritt nur eine Linienbreitenkontrollgenauigkeit von nicht mehr als circa 30% der minimalen Linienbreite. Anschlussabschnitte für externe Zwischenverbindungsleitungen und Anschlussabschnitte für die Gate-Elektroden anderer Transistoren können gleichzeitig mit den Mustern der Gate-Elektrode geformt werden.
  • In dem Schritt (v) des Herstellungsverfahrens werden Abschnitte des oberen Isolierfilms entfernt, die auf Regionen vorgesehen sind, wo Source/Drain-Regionen geformt werden sollen. Zum Beispiel wird nur der obere Isolierfilm selektiv in der gleichen Weise wie bei dem Ätzen für die Bildung der Öffnung in Schritt (i) weggeätzt. Dies ermöglicht, dass die Halbleitersubstratoberfläche vor einem Überätzen geschützt wird. In manchen Fällen kann der obere Isolierfilm unter der Gate-Elektrode durch das Ätzen in diesem Schritt nicht genügend entfernt werden. Wenn dies auftritt, kann darauf folgend ein Nassätzprozess unter Verwenden von zum Beispiel einer wässerigen HF-Lösung verwendet werden, um die Abschnitte des oberen Isolierfilms, die über den Regionen, wo die Source/Drain-Regionen geformt werden sollen, vollständig zu entfernen. Diese Ätzprozesse bewirken, dass die Gate-Elektrode eine überhängende Konfiguration hat, wenn keine Fehlanpassung während des Musterns der Gate-Elektrode auftritt. Der Seitenwand-Abstandshalter, einschließlich des unteren Iso lierfilms und des Seitenwand-Isolierfilms, soll sich in der Aussparung der überhängenden Gate-Elektrode befinden.
  • In dem Verfahren zum Herstellen des MOS-Transistors gemäß der vorliegenden Erfindung wird eine Ionenimplantation vorzugsweise durchgeführt, um die Source-/Drain-Regionen nach Beendigung der Schritte (i) bis (v) durchzuführen. Dosis, Implantationsenergie, Winkel und die Anzahl von Ionenimplantationen sind nicht in einer besonderen Weise eingeschränkt, solange Diffusionsschichten gebildet werden, die die Source-/Drain-Regionen mit einer gewünschten Verunreinigungskonzentration, Tiefe und Konfiguration bilden. Wenn jedoch, wie oben beschrieben, die Endkonfiguration der Gate-Elektrode eine überhängende Konfiguration ist, werden die Ionen vorzugsweise mit einem vorbestimmten Winkel implantiert, und die Ionenimplantation wird vorzugsweise mehrmals bei verschiedenen Winkeln durchgeführt. Um zum Beispiel einen NMOS-Transistor zu formen, wird ein erster Ionenimplantationsprozess in solcher Weise durchgeführt, dass Arsenionen oder dergleichen bei einem Winkel von θ1 oder mehr bei einer Implantationsenergie von circa 30 keV bis circa 150 keV in einer Dosis in der Größenordnung von 1 × 1015 cm–2 bis 1 × 1016 cm–2 unter Verwenden der Gate-Elektrode und des Seitenwand-Abstandshalters als eine Maske implantiert werden, wie in 10 gezeigt ist. Dann wird ein weiter Ionenimplantationsprozess vorzugsweise in einer solchen Weise durchgeführt, dass Arsenionen, Phosphorionen oder dergleichen bei einem Winkel von θ2 oder mehr bei einer Implantationsenergie von circa 50 keV bis circa 200 keV in einer Dosis in der Größenordnung von 1 × 1013 cm–2 bis 1 × 1015 cm–2 implantiert werden, wie sie in 11 gezeigt ist. Andererseits wird zum Formen eines PMOS-Transistors ein erster Ionenimplantationsprozess in einer solchen Weise durchgeführt, dass Borionen oder dergleichen bei einem Winkel von θ1 oder mehr bei einer Implantationsenergie von circa 5 keV bis circa 40 keV in einer Dosis in der Größenordnung von 1 × 1015 cm–2 bis 1 × 1016 cm–2 unter Verwenden der der Gate-Elektrode und des Seitenwand-Abstandshalters als eine Maske implantiert werden, wie in 10 gezeigt ist. Dann wird ein zweiter Ionenimplantationsprozess vorzugsweise in einer solchen Weise durchgeführt, dass Borionen oder dergleichen bei einem Winkel von θ2 oder mehr bei einer Implantationsenergie von circa 10 keV bis circa 50 keV in einer Dosis in der Größenordnung von 1 × 1013 cm–2 bis 1 × 10–5 cm–2 implantiert werden, wie in 11 gezeigt ist.
  • Der Winkel θ1 ist wie folgt definiert:
    tan θ1 = SG/Sh, worin SG den Abstand zwischen dem Seitenwand-Abstandshalterende und dem Gate-Elektrodenende bezeichnet, Sh die Höhe des Seitenwand-Abstandshalters bezeichnet.
  • Der Winkel θ2 ist wie folgt definiert:
    tan θ2 = BS/Sh, worin BS den Abstand zwischen dem Gate-Elektrodenende auf ihrer der Kanalregion gegenüberliegenden Bodenfläche und dem Gate-Elektrodenende auf ihrer Deckfläche bezeichnet.
  • Die schräge Ionenimplantation mit einer Dosis von mehr als 1 × 1015 cm–2 kann viel Zeit erfordern, was zu einer verminderten Produktivität führt. In einem solchen Fall ist es bevorzugt, die Dosis der Verunreinigung und den Implantationswinkel für die Ionenimplantation in geeigneter Weise einzustellen. Nach der Ionenimplantation kann eine Wärmebehandlung vorzugsweise zum Beispiel bei einer Temperatur von circa 800°C bis circa 1000°C für circa 1 Minute bis circa 60 Minuten durchgeführt werden. Alternativ kann eine schnelle Wärmebehandlung bei einer Temperatur von circa 900°C bis circa 1200°C für circa 1 Sekunde bis circa 60 Sekunden durchgeführt werden.
  • Darauf folgend werden bekannte Prozessschritte, wie die Bildung eines zwischenliegenden Isolierfilms, Kontaktlöchern und einer Anschlusschicht durchgeführt werden, um den MOS-Transistor fertig zu stellen. Der zwischenliegende Isolierfilm kann aus SiN, SiO2, BSG, BPSG, SOG oder dergleichen beispielsweise durch Atmosphärendruck-CVD, Unterdruck-CVD, Plasma-CVD oder dergleichen geformt werden. Nachdem der zwischenliegende Isolierfilm geformt ist, kann eine schnelle Wärmebehandlung bei einer Temperatur von circa 300°C bis circa 900°C für circa 1 Minute bis circa 60 Minuten oder eine schnelle Wärmebehandlung bei circa 1000°C für circa 30 Sekunden durchgeführt werden.
  • In dem Prozess zur Herstellung des MOS-Transistors gemäß der vorliegenden Erfindung kann eine Ionenimplantation für eine Schwellspannungskontrolle, ein Kanalstoppen oder Durchstoß-Stoppen, ein Gegen-Dotieren und dergleichen optional zwischen den Schritten (i) bis (v) durchgeführt werden. Insbesondere kann die Ionenimplantation vorzugsweise nach dem Schritt (i) durchgeführt werden.
  • Für einen PMOS-Transistor wird ein Resist abgeschieden, um eine NMOS-Transistorformungsregion zu bedecken, und Verunreinigungsionen vom N-Typ werden durch den oberen Isolierfilm implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Halbleitersubstratoberfläche befindet, um einen Kanalstopper zur Isolierung von verschiedenen PMOS-Transistoren voneinander zu formen. Zum Beispiel verwendet der Ionenimplantationsprozess Phosphorionen, eine Implantationsenergie von circa 80 keV bis circa 300 keV und eine Dosis von circa 1 × 1012 cm–2 bis circa 5 × 1013 cm–2 (eine Verunreinigungskonzentration in der Größenordnung von 1 × 1016 cm–3 bis 1 × 1018 cm–3). Dieser Ionenimplantationsprozess ermöglicht, dass die Verunreinigungsionen in die Innenseite des Halbleitersubstrats (bezeichnet durch das Bezugszeichen B in 13) nahe der Kanalregion des CMOS-Transistors implantiert werden, weil der obere Isolierfilm entfernt wird, und ermöglicht ferner, dass die Verunreinigungsionen in einen Oberflächenabschnitt des Halbleitersubstrats nahe den Source-/Drain-Regionen (bezeichnet durch das Bezugszeichen A in 12) implantiert werden. Um zu diesem Zeitpunkt den Wallwiderstand zur Verhinderung von Latch-up zu vermindern, können zum Beispiel Phosphorionen in den Wall bei einer Implantationsenergie von circa 250 keV bis circa 600 keV in einer Dosis von circa 1 × 1012 cm–2 bis circa 5 × 1015 cm–2 (eine Verunreinigungskonzentration von circa 1 × 1017 cm–3 bis circa 5 × 1018 cm–3) (bezeichnet durch das Bezugszeichen C in 12 und durch das Bezugszeichen D in 13) tief implantiert werden. Um die Schwellspannung des PMOS-Transistors zu kontrollieren, werden ferner Verunreinigungsionen vom N-Typ durch den oberen Isolierfilm implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Halbleitersubstratoberfläche angrenzend an die Kanalregion befindet. Zum Beispiel verwendet der Ionenimplantationsprozess Arsenionen, eine Implantationsenergie von circa 20 keV bis circa 200 keV und eine Dosis von circa 1 × 1012 cm–2 bis circa 3 × 1013 cm–2 (eine Verunreinigungskonzentration von circa 3 × 1017 cm–3 bis circa 3 × 1018 cm–3). Dieser Ionenimplantationsprozess ermöglicht, dass die Verunreinigungsionen in die Oberflächenschicht der Kanalregion des PMOS-Transistors (bezeichnet durch das Bezugszeichen E in 13) implantiert werden, verhindert jedoch, dass die Verunreinigungsregionen in die Innenseite des Halbleitersubstrats in anderen Regionen als die Kanalregion eintreten, weil der obere Isolatorfilm geformt ist. Der Ionenimplantationsprozess muss nicht eine einzelne Implantationsenergie und einen einzelnen Ionentyp verwenden, sondern kann verschiedene Verunreinigungen vom N-Typ verwenden, wie Phosphorionen, Arsenionen und dergleichen, die in verschiedenen Tiefen bei einer Vielzahl von Implantationsstufen implantiert werden sollen. Um einen PMOS-Transistor vom vergrabenen Kanaltyp zu formen, können Verunreinigungsionen vom P-Typ durch den oberen Isolatorfilm zur Gegendotierung implantiert werden, so dass sich die Spitze der Verteilung der implantierten Ionen in einem weiteren oberen Oberflächenabschnitt der Kanalregion befindet. Zum Beispiel verwendet der Ionenimplantationsprozess Borionen, eine Implantationsenergie von circa 5 keV bis circa 20 keV und eine Dosis von circa 2 × 1012 cm–2 bis circa 8 × 1012 cm–2 (eine Verunreinigungskonzentration von circa 3 × 1017 cm–3 bis circa 3 × 1018 cm–3). Dieser Ionenlmplantationsprozess ermöglicht, dass die Verunreinigungsionen in die weitere obere Oberflächenschicht in der Kanalregion des PMOS-Transistors implantiert werden, verhindert jedoch im Wesentlichen, dass die Verunreinigungsionen in die Innenseite des Halbleitersubstrats in andere Regionen als die Kanalregion eintreten. Der Ionenimplantationsprozess muss nicht eine einzelne Implantationsenergie und einen einzelnen Ionentyp verwenden, sondern kann verschiedene Verunreinigungen vom P-Typ, wie BF2-Ionen und dergleichen verwenden, die in verschiedenen Tiefen bei einer Mehrzahl von Implantationsstufen implantiert werden.
  • Für einen NMOS-Transistor wird ein Resist abgeschieden, um eine PMOS-Transistorformungsregion zu bedecken, und Verunreinigungsionen vom P-Typ werden durch den oberen Isolierfilm implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Halbleitersubstratoberfläche befindet, um einen Kanalstopper zur Isolation von verschiedenen NMOS-Transistoren voneinander zu formen. Zum Beispiel verwendet der Ionenimplantationsprozess Borionen, eine Implantationsenergie von circa 30 keV bis circa 130 keV und eine Dosis von circa 1 × 1012 cm–2 bis circa 3 × 1013 cm–2. Dieser Ionenimplantationsprozess ermöglicht, dass Verunreinigungsionen in die Innenseite des Halbleitersubstrats angrenzend an die Kanalregion des NMOS-Transistors implantiert werden, weil der obere Isolatorfilm entfernt ist, und ermöglicht, dass Verunreinigungsionen in den Oberflächenabschnitt des Halbleitersubstrats nahe den Source-/Drain-Regionen implantiert werden. Um zu diesem Zeitpunkt den Wallwiderstand zur Verhinderung von Latch-up zu vermindern, können Borionen in den Wall bei einer Implantationsenergie von circa 100 keV bis circa 300 keV in einer Dosis von circa 1 × 1012 cm–2 bis circa 5 × 1013 cm–2 tief implantiert werden. Um ferner die Schwellspannung des NMOS-Transistors zu kontrollieren, werden Verunreinigungsionen vom P-Typ durch den oberen Isolierfilm implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Halbleitersubstratoberfläche angrenzend an die Kanalregion befindet. Zum Beispiel verwendet der Ionenimplantationsprozess Borionen, eine Implantationsenergie von circa 5 keV bis circa 20 keV und eine Dosis von circa 1 × 1012 cm–2 bis circa 5 × 1013 cm–2. Dieser Ionenimplantationsprozess ermöglicht, dass Verunreinigungsionen in die Oberflächenschicht der Kanalregion des NMOS-Transistors implantiert werden, verhindert jedoch im Wesentlichen, dass Verunreinigungsionen in die Innenseite des Halbleitersubstrats in andere Regionen als die Kanalregion eintreten, weil der obere Isolierfilm geformt ist. Der Ionenimplantationsprozess muss nicht eine einzelne Implantationsenergie und einen einzelnen Ionentyp verwendet, sondern kann verschiedene Verunreinigungen vom P-Typ verwenden, wie BF2, die in verschiedenen Tiefen bei einer Vielzahl von Implantationsstufen implantiert werden.
  • Auf diese Weise wird, wenn die Ionenimplantation nach Schritt (i) durchgeführt wird, nur ein Maskenformungsschritt verwendet, um die Verteilung der Verunreinigungskonzentration angrenzend an die Kanalregion und die Verteilung der Verunreinigungskonzentration innerhalb des Halbleitersubstrats in anderen Regionen in unabhängiger Weise zu kontrollieren. Im Allgemeinen müssen die Verunreinigungskonzentrationen in Regionen, welche der Kanalregion angrenzen, auf einen relativ hohen, vorbestimmten Konzentrationswert (z. B. ca. 1 × 1017 cm–3 oder mehr, wenn die Gate-Länge 0,4 μm bis 0,5 μm oder weniger beträgt) eingestellt werden, und zwar abhängig von der Gate-Länge und der Dicke des Gate-Isolierfilms, um die Schwellspannung und Kurzkanaleffekte des Transistors zu kontrollieren. Das Verfahren des Stands der Technik ist nicht in der Lage, die Verunrei nigungskonzentrationen unter den Source-/Drain-Regionen und in dem Halbleitersubstrat in anderen Regionen ohne einen zusätzlichen Maskenformungsschritt in unabhängiger Weise zu kontrollieren. Wenn eine Ionenimplantation ohne den zusätzlichen Maskenformungsschritt durchgeführt wird, haben Regionen, welche den Source-/Drain-Regionen angrenzen, und Regionen, welche der Kanalregion angrenzen, die gleiche Verunreinigungskonzentration, wobei die Kapazität an dem Übergang der Source-/Drain-Regionen erhöht ist. Sogar dann, wenn der zusätzliche Maskenformungsschritt durchgeführt wird, um eine Ionenimplantation in der Nähe der Kanalregion für die Kontrolle der Verunreinigungskonzentration in unabhängiger Weise durchzuführen, erhöht ein genügender Ausrichtungsrand, der in dem Maskenformungsschritt erforderlich ist, den Überlapp der Regionen, welche der Kanalregion angrenzen, und der Regionen, welche den Source-/Drain-Regionen angrenzen, was die Effekte zur Kontrolle der Kapazitätszunahme vermindert. Jedoch ermöglicht es der vorgenannte Ionenimplantationsschritt gemäß der vorliegenden Erfindung, die Region mit einer hohen Verunreinigungskonzentration nur angrenzend der Kanalregion ohne den zusätzlichen Maskenformungsschritt zu formen, wie in den 12 und 13 gezeigt ist. Die Ionenimplantation für den Kanalstopper ermöglicht, dass die Verunreinigungsionen in eine größere Tiefe in einer niedrigeren Konzentration als in den Regionen, welche der Kanalregion angrenzen, implantiert werden, wodurch wenig Einfluss auf die Transistoreigenschaften ausgeübt wird. Ferner wird der darauf folgende Schritt des Implantierens von Ionen zur Formung der Source-/Drain-Regionen durchgeführt, so dass die gesamte Kanalstopperregion bedeckt ist (bezeichnet durch Bezugszeichen G in 12), oder wenigstens die Region mit einer hohen Verunreinigungskonzentration bedeckt ist (bezeichnet durch Bezugszeichen H in 12), wodurch die Verunreinigungskonzentration unter den Source-/Drain-Regionen merklich vermindert wird, um die Kapazität an dem Übergang der Source-/Drain-Regionen zu vermindern.
  • Ein MOS-Transistor und ein Herstellungsverfahren hierfür gemäß der vorliegenden Erfindung werden im Weiteren unter Bezugnahme auf die Zeichnungen beschrieben.
  • Ausführungsform 1
  • Unter Bezugnahme auf die 1(a) und 1(b) umfasst ein MOS-Transistor gemäß der vorliegenden Erfindung hauptsächlich ein Siliciumsubstrat 1, das als ein Halbleitersubstrat dient, eine Gate-Elektrode 19 auf einem Gate-Isolierfilm 17, die, definiert durch eine Feldregion, auf einem Abschnitt des Siliciumsubstrats 1 geformt ist, und Source-/Drain-Regionen 31. Die Feldregion umfasst einen unteren Isolierfilm, der aus einer Schichtung aus einem Siliciumnitridfilm 3 und einem Siliciumoxidfilm 2 aufgebaut ist, und einen oberen Isolierfilm, der aus einem Siliciumoxidfilm 4 aufgebaut ist. Die Gate-Elektrode ist so konfiguriert, dass die Gate-Länge ihrer Deckelektrode größer ist als jene ihrer Bodenfläche, die einer Kanalregion gegenüberliegt. Ein Seitenwand-Abstandshalter 16 ist auf einem Abschnitt der Seitenwand der Gate-Elektrode 19 geformt. Der Seitenwand-Abstandshalter 16 bedeckt die äußere Peripherie der Kanalregion und besteht aus dem unteren Isolierfilm, der aus dem Siliciumnitridfilm 3 und dem Siliciumoxidfilm 2 aufgebaut ist, und einer Seitenwand-Isolierschicht, die aus einem inneren Siliciumoxidfilm 16a und einem äußeren Siliciumnitridfilm 15 aufgebaut ist. Die Source-/Drain-Regionen 31 sind im Wesentlichen bündig mit der Kanalregion.
  • Ein Verfahren zum Herstellen des MOS-Transistors wird als Nächstes beschrieben.
  • Bezug nehmend auf 2(a) werden der Siliciumoxidfilm 2 mit einer Dicke von circa 10 nm und der Siliciumnitridfilm 3 mit einer Dicke von circa 10 nm als unterer Isolierfilm auf dem Siliciumsubstrat 1 in dieser Reihenfolge durch einen thermischen Prozess bzw. CVD- geformt. Dann wird der Siliciumoxidfilm 4 mit einer Dicke von circa 200 nm als oberer Isolierfilm auf dem unteren Isolierfilm geformt.
  • Dann wird ein Resist-Muster 8 (siehe 7(a)) einschließlich Öffnungsabschnitte mit einer minimalen Breite von 0,35 μm und 0,45 μm durch Fotolithografie- und Ätzprozesse unter Verwenden eines I-Linien-Steppers in NMOS- und PMOS-Kanalregionen 5a und 6a in den NMOS- bzw. PMOS-Transistorformungsregionen 5 und 6 geformt. Durch Verwenden des Resist-Musters 7 als eine Maske wird der Siliciumoxidfilm 4 durch einen reaktiven Ionenätzprozess unter Verwendung des induktiven Plasmasystems zum Formen von Öffnungen in dem Siliciumoxidfilm 4 auf den jeweiligen Kanalregionen 5a und 6a geätzt, wie in 2(b) gezeigt ist. Dieser Ätzprozess, in den das SiO2/SiN-selektierte Ätzverhältnis 10 oder mehr beträgt, liefert nicht mehr als circa 6 nm Ätzumfang des Siliciumnitridfilms 3 sogar dann, wenn circa 30% Überätzung beim Ätzen des Siliciumoxidfilms 4 auftreten, was ermöglicht, dass der Siliciumnitridfilm 3 in ausreichender Weise als Ätzstopper wirkt. Dies verhindert Schäden an dem Siliciumsubstrat 1. Die durch dieses Ätzen definierte Breite der Kanalregionen 5a und 6a bestimmt gemeinsam mit dem in dem darauf folgenden Schritt zu formenden Seitenwand-Abstandshalter die Gate-Länge.
  • Bezug nehmend auf 2(c) wird ein Resist 8 abgeschieden, um die NMOS-Transistorformungsregion 5 zu bedecken, und Phosphorionen 9 einer Verunreinigung vom N-Typ werden in die PMOS-Transistorformungsregion 6 in einer Dosis von circa 4 × 1012/cm2 bei einer Implantationsenergie von circa 180 keV implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Oberfläche des Siliciumsubstrats unter dem Siliciumoxidfilm 4 befindet. Dieser Ionenimplantationsprozess dient als eine Kanalstoppimplantation für den PMOS-Transistor. Da der Siliciumoxidfilm 4 auf der PMOS-Kanalregion 6a fehlt, treten die Ionen in die Innenseite des Siliciumsubstrats 1 ein. Um die Schwellspannung des PMOS-Transistors vom vergrabenen Kanaltyp zu kontrollieren, werden dann Borionen 10 einer Verunreinigung vom P-Typ in einen Oberflächenabschnitt der PMOS-Kanalregion 6a in dem Siliciumsubstrat 1 in einer Dosis von circa 4 × 1012/cm2 bei einer Implantationsenergie von circa 7 keV implantiert, und Arsenionen 11 einer Verunreinigung vom N-Typ werden in eine größere Tiefe als die Borionen 10 in einer Dosis von circa 5 × 1013/cm2 bei einer Implantationsenergie von circa 180 keV implantiert. Die Borionen 10 und die Arsenionen 11 treten in den Siliciumoxidfilm ein, erreichen jedoch kaum die Oberfläche des Siliciumsubstrats 1 in anderen Regionen als der PMOS-Kanalregion 6a.
  • Wiederum wird der Resist 8 entfernt und ein Resist 12 wird abgeschieden, um eine PMOS-Transistorformungsregion 6 zu bedecken, wie in 2(d) gezeigt ist. Borionen 13 werden in die NMOS-Transistorformungsregion 5 in einer Dosis von 4 × 1012/cm2 bei einer Implantationsenergie von circa 65 keV implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Oberfläche des Siliciumsubstrats 1 unter dem Siliciumoxidfilm 4 befindet. Dieser Ionenimplantationsprozess dient als Kanalstoppimplantation für den NMOS-Transistor. Da der Siliciumoxidfilm 4 auf der NMOS-Kanalregion 5a fehlt, treten die Ionen in die Innenseite des Siliciumsubstrats 1 ein. Um die Schwellspannung des NMOS-Transistors vom Oberflächenkanaltyp zu kontrollieren, werden Borionen in einen Oberflächenabschnitt der NMOS-Kanalregion 5a in dem Siliciumsubstrat 1 in einer Dosis von circa 5 × 1012/cm2 bei einer Implantationsenergie von circa 7 keV, und dann in einer Dosis von circa 1 × 1013/cm2 bei einer Implantationsenergie von circa 30 keV, implantiert. Die Borionen 13 treten in den Siliciumoxidfilm 4 ein, erreichen jedoch kaum die Oberfläche des Siliciumsubstrats 1 in anderen Regionen als der NMOS-Kanalregion 5a.
  • Wie in 3(e) gezeigt ist, wird ein dünner Siliciumnitridfilm 15 mit einer Dicke von circa 10 nm auf der gesamten Oberfläche des resultierenden Siliciumsubstrats einschließlich des Siliciumoxidfilms 4 mit den Öffnungen geformt.
  • Bezug nehmend auf 3(f) wird ein Siliciumoxidfilm mit einer Dicke von circa 120 nm auf der gesamten Oberfläche des resultierenden Substrats 1 durch Unterdruck-CVD geformt und wird dann durch reaktives Ionenätzen anisotrop rückgeätzt, so dass Siliciumoxidfilme 16a nur auf den Seitenwänden der Öffnungen in dem Siliciumoxidfilm 4 verbleiben. Zu diesem Zeitpunkt haben die Siliciumoxidfilme 16a an den Böden der Öffnungen eine Dicke von circa 100 nm. Abschnitte des Siliciumnitridfilms 15, die über den Kanalregionen 5a und 6a liegen und nicht mit den Siliciumoxidfilmen 16a bedeckt sind, werden durch reaktives Ionenätzen weggeätzt, um Seitenwall-Isolierfilme zu formen, die aus den Siliciumnitridfilmen 15 und Siliciumoxidfilmen 16a aufgebaut sind. Darauf folgend wird der Siliciumnitridfilm 3 weggeätzt. Dies ermöglicht, dass der Siliciumoxidfilm 2 in den Böden der Öffnungen freigelegt wird. Das resultierende Siliciumsubstrat 1 wird einem Reinigungsprozess unterzogen, indem der Siliciumoxidfilm 2 in den Böden der Öffnungen mit einer wässerigen Lösung von Flusssäure für eine RCA-Reinigung weggeätzt wird. Dann, wie in 3(g) gezeigt ist, wird der Gate-Isolierfilm 17 mit einer Dicke von circa 5 nm durch Salzsäure-Oxidation bei circa 800°C geformt.
  • Unter Bezugnahme auf 3(h) wird ein Polysiliciumfilm 18 mit einer Dicke von circa 200 nm auf der gesamten Oberfläche des resultierenden Siliciumsubstrats 1 durch einen bekannten Niedrigdruck-CVD-Prozess geformt. Dann werden Phosphorionen einer N-Typ-Verunreinigung in einer Konzentration von circa 1 × 1020/cm3 bis circa 2 × 1020/cm3 durch eine bekannte Technik eindiffundiert.
  • Wiederum wird ein Resist-Muster durch bekannte Lithografie- und Ätzprozesse geformt. Durch Verwenden des Resist-Musters als eine Maske wird der Polysiliciumfilm 18 durch reaktives Ionenätzen gemustert, wie in 4(i) gezeigt ist, um NMOS- und PMOS-Transistor-Gate-Elektroden 19 und 20, welche Breiten von 0,45 μm bzw. 0,55 μm aufweisen, die zum vollständigen Bedecken der Öffnungen um 0,1 μm größer sind als wie die Öffnungsbreiten, zu formen. Die Muster der Gate-Elektroden 19 und 20 umfassen Anschlussabschnitte 19a und 20a. Die Muster der Gate-Elektroden 19 und 20 umfassen Anschlussabschnitte 19a und 20a an externe Anschlussleitungen oder Anschlussleitungen zu Gate-Elektroden anderer Transistoren, die außerhalb der Kanalregionen 5a und 6a geformt sind (siehe 7(b)).
  • Wie in 4(j) gezeigt ist, wird ein Resist-Muster 21 (8(c)) mit Öffnungsabschnitten 21a in der NMOS-Transistorformungsregion 5 und der PMOS- Transistorformungsregion 6 durch lithografische und Ätzprozesse auf dem resultierenden Substrat geformt. Ein Öffnungsabschnitt 21a, der in der NMOS-Transistorformungsregion 5 geformt ist (welcher als Source-/Drain-Regionen des NMOS-Transistors dient), darf nicht die Enden der Kanalregion 5a enthalten. Ein Öffnungsabschnitt 21a, welcher in der PMOS-Transistorformungsregion 6 geformt ist (welche als eine Kontaktregion dient), darf weder die Kanalregion 6a noch die Gate-Elektrode 20 überlappen. Durch Verwenden des Resist-Musters 21 als eine Maske wird der Siliciumoxidfilm 4 weggeätzt, um einen Oxidfilm-Öffnungsabschnitt 22 zu formen. Zu diesem Zeitpunkt stoppt das Ätzen des Siliciumoxidfilms 4 vorzugsweise an dem Siliciumnitridfilm 3.
  • Bezug nehmend auf 4(k) wird mit dem übrigen Resist 21 der Siliciumoxidfilm 4 mit einer wässerigen HF-Lösung geätzt, um einen Abschnitt des unter der Gate-Elektrode 19 verbleibenden Siliciumo xidfilms 4 zu entfernen. Dies erlaubt, dass die Gate-Elektrode 19 eine überhängende Konfiguration hat, die sich außerhalb des Siliciumnitridfilms 15 erstreckt, wenn keine Fehlanpassung erfolgt. Durch Verwenden des Resist-Musters 21 als eine Maske werden Arsenionen in einer Dosis von 4 × 1015/cm2 bei einer Implantationsenergie von 90 keV bei einem Winkel vom 35° in Bezug auf eine Normale zu der Substratoberfläche implantiert um eine Arsen-implantierte Schicht 25 zu formen. Der Implantationsprozess wird in dieser Ausführungsform unterteilt in vier 90 Grad-Schritte, kann jedoch in acht 45°-Schritte unterteilt werden. In dieser Ausführungsform beträgt der überhängende Anteil der Gate-Elektrode 19 im schlimmsten Fall 0,15 μm, da eine maximale Musterverschiebung während der Musterung der Gate-Elektrode 19 0,1 μm beträgt, wobei der überhängende Anteil, wenn kein Musterversatz auftritt, 0,05 μm beträgt. Da die Höhe der Gate-Elektrode 19 0,22 μm beträgt, beträgt der Implantationswinkel θ1 34,3 Grad, welcher aus der folgenden Gleichung bestimmt wird: tan θ1 = 0,15/0,22.
  • Wie in 4(l) gezeigt ist, werden mit dem übrigen Resist 21 Arsenionen in einer Dosis von circa 1 × 1013/cm2 bei einer Implantationsenergie von circa 150 keV bei einem Winkel von circa 60 Grad in Bezug auf die Normale auf die Substratoberfläche implantiert um eine Arsen-implantierte Schicht 26 einer niedrigen Konzentration zu formen. Der Implantationsprozess wird in vier 90 Grad-Schritte unterteilt. Dieser Ionenimplantationsprozess wird wünschenswert bei einem Winkel durchgeführt, der größer ist als der Winkel θ2, bei dem Arsenionen in eine Region unter der Seitenwand-Isolierschicht implantiert werden, die aus dem Siliciumnitridfilm 15 und dem Siliciumoxidfilm 16a aufgebaut ist, und zwar sogar dann, wenn das Muster der Gate-Elektrode 19 aufgrund einer Fehlanpassung und einem Unterschied in der Linsenverzerrung zwischen Belichtungsgeräten in einer maximalen Größe von dem Kanalmuster versetzt ist, um den überhängenden Anteil auf das Maximale zu erhöhen. Die maximale Größe des Musterversatzes beträgt in diesem Fall 0,1 μm, wobei die überhängende Größe, wenn kein Versatz auftritt, 0,05 μm beträgt. Somit beträgt die überhängende Größe schlimmstenfalls 0,15 μm. Vorausgesetzt, dass die Dicke der Seitenwand, die Höhe der Gate-Elektrode und eine beabsichtigte Ionenimplantationstiefe 0,1 μm, 0,22 μm bzw. 0,03 μm betragen, beträgt die Implantationswinkel θ2 45,0 Grad, welcher aus der folgenden Gleichung bestimmt wird: tan θ2 = (0,1 + 0,1 + 0,05)/(0,22 + 0,03) = 0,25/0,25.
  • Unter Bezugnahme auf 5(m) wird ein Resist-Muster 27 (8(d)) mit Öffnungsabschnitten 27a in den PMOS- und NMOS-Transistorformungsregionen 5 und 6 in im Wesentlichen der gleichen Weise geformt, wie in den 4(j) und 8(c) gezeigt ist. Ein Öffnungsabschnitt 27a, der in der PMOS-Transistorformungsregion 6 (welche als Source/Drain des PMOS-Transistors dient) geformt ist, darf nicht die Enden der Kanalregion 6a enthalten. Ein Öffnungsabschnitt 27a, der in der NMOS-Transistorformungsregion 5 (welche als eine Kontaktregion dient) geformt ist, darf weder die Kanalregion 5a noch die Gate-Elektrode 19 überlappen. Durch Verwenden des Resist-Musters 27 als eine Maske wird der Siliciumoxidfilm 4 weggeätzt, um einen Oxidfilm-Öffnungsabschnitt 28 zu formen.
  • Wie in 5(n) gezeigt ist, wird mit dem übrigen Resist 27 der Siliciumoxidfilm mit einer wässerigen Hf-Lösung geätzt, um einen unter der Gate-Elektrode verbleibenden Abschnitt des Siliciumoxidfilms 4 zu entfernen. Dies ermöglicht, dass die Gate-Elektrode 20 eine überhängende Konfiguration hat, die sich von dem Siliciumnitridfilm 15 nach aussen erstreckt, wenn keine Fehlanpassung auftritt. Durch Verwenden des Resist-Musters 27 als eine Maske werden Borionen in einer Dosis von circa 4 × 1015/cm2 bei einer Implantationsenergie von 15 keV bei einem Winkel von 35° in Bezug auf die Normale auf die Substratoberfläche implantiert um eine Bor-implantierte Schicht 29 zu formen. Der Implantationsprozess wird in vier 90 Grad-Schritte unterteilt. Wenn eine Fehlanpassung in dem schlimmsten Ausmaß auftritt, kann eine Region mit einer Breite von circa 0,05 μm bis circa 0,1 μm nicht in eine P+-Region geformt werden und weist einen erhöhten Widerstand auf, da eine Diffusionsregion nur durch P–-Implantation geformt werden kann, wie später beschrieben wird. Jedoch ist der Spannungsabfall aufgrund der Widerstandszunahme klein und liegt in der Größenordnung von 0,1 V, was kein größeres Problem hinsichtlich der Logikfunktion aufwirft.
  • Wie in 5(o) gezeigt ist, werden mit dem übrigen Resist 27 Borionen in einer Dosis von circa 8 × 1013/cm2 bei einer Implantationsenergie von circa 25 keV bei einem Winkel von circa 60° in Bezug auf die Normale auf die Substratoberfläche implantiert um eine Borimplantierte Schicht 30 einer niedrigen Konzentration zu formen. Der Implantationsprozess wird in vier 90 Grad-Schritte unterteilt.
  • Wie in 6(p) gezeigt ist, wird eine Wärmebehandlung bei 850°C für 30 Minuten durchgeführt um N+-Source-/Drain-Regionen 31 und P+-Source-/Drain-Regionen 32 mit einer LDD-Struktur zu formen, und ein zwischenliegender Isolierfilm 33 wird durch Plasma-CVD geformt.
  • Schließlich werden Kontaktlöcher in dem zwischenliegenden Isolierfilm 33 geformt, und ein metallischer Anschluss 34 wird geformt, wie in 6(q) gezeigt ist.
  • Das oben beschriebene Herstellungsverfahren gemäß dieser Ausführungsform ermöglicht die Formung des NMOS-Transistors mit einer Gate-Länge von 0,15 μm (effektive Gate-Länge circa 0,1 μm) und des PMOS-Transistors mit einer Gate-Länge von 0,25 μm (effektive Gate-Länge circa 0,1 μm).
  • Wie oben beschrieben, kann das Herstellungsverfahren dieser Ausführungsform die Formung des Transistors ohne das Verwenden einer speziellen Ausstattung, wie einer Elektronenstrahlbelichtungsvorrichtung, die hohe Fabrikationskosten erfordert, erreicht werden. Die die Gate-Elektrode formende Polysiliciumelektrode hat eine Breite von 0,45 μm, was dem Dreifachen einer 0,15 μm breiten Gate-Elektrode entspricht, die durch den herkömmlichen Prozess geformt wird, und hat deshalb einen auf ein Drittel reduzierten Widerstand. In dieser Ausführungsform wird die Kanalregion mit einer relativ hohen Konzentration (bis zu 1 × 1018/cm3), die erforderlich ist um die Schwellspannung zu kontrollieren, nur unter der Kanalregion geformt, und die Oberflächenabschnitte des Substrats, welche als Source-/Drain-Regionen dienen, haben eine relativ niedrige Verunreinigungskonzentration (1 × 1016/cm3 bis 1 × 1017/cm3). Dies vermindert merklich die Source-/Drain-Kapazität auf ein Drittel bis ein Zehntel, was sehr wirksam ist, um die Arbeitsrate des Schaltkreises zu verbessern. Ferner erfordert das Herstellungsverfahren dieser Ausführungsform acht lithografische Prozessschritte für die Formung des Kanalregionformungsmusters, des Gate-Elektrodenmusters, der N-Wall-Region, der P-Wall-Region, der N+-Region, der P+-Region, des Kontaktmusters und des Metallmusters, um einen signifikant vereinfachten CMOS-Kreis zu formen.
  • Ferner wird in dem Herstellungsverfahren dieser Ausführungsform der lithografische Prozess zum Bestimmen der Gate-Länge auf einer vollständig flachen Struktur durchgeführt. Deshalb sind die Transistoren mit der obig genannten Struktur praktisch frei von dem Problem, dass ein lokal verengtes Muster auftritt, das andererseits in einem herkömmlichen Fall auftreten kann, wendas Gate-Elektrodenmuster durch einen lithografischen Prozess nach der For mung eines ungleichmäßigen LOCOS-Oxidfilmmusters, das als eine Vorrichtungsisolierregion dient, geformt wird. Somit kann die Gate-Länge mit einer hohen Genauigkeit gut kontrolliert werden.
  • Ausführungsform 2
  • Ausführungsform 2 ist im Wesentlichen die gleiche wie die Ausführungsform 1, mit Ausnahme, dass der Schritt der Ionenimplantation in die Kanalregion und der Schritt der Bildung des Seitenwand-Abstandshalters ausgetauscht sind.
  • Zunächst werden die Kanalregionen 5a und 6b in den NMOS- und PMOS-Transistorformungsregionen 5 bzw. 6 geformt, und zwar in der gleichen Weise wie in den 2a und 2b gezeigt ist. Der Siliciumnitridfilm 15 wird geformt, wie in 3(e) gezeigt ist, und dann werden die Siliciumoxidfilme 16a geformt, wie in 3(f) gezeigt ist.
  • Bezug nehmend auf die 2(c) und 2(d) werden Verunreinigungsionen in die CMOS-Transistorformungsregion 6 implantiert, und ferner werden Verunreinigungsionen in die NMOS-Transistorformungsregion 5 implantiert. Da die Ionen nicht in einen Oberflächenabschnitt des Siliciumsubstrats 1 implantiert werden, welches unter den Seitenwand-Isolierschichten liegt, die aus den Siliciumnitridfilmen 15 und Siliciumoxidfilmen 16a zusammengesetzt sind, wird die Region mit einer relativ hohen Konzentration zum Bestimmen der Schwellspannung des Transistors verengt, was weiterhin die Wirkung zum Reduzieren der Source-/Drain-Kapazität verbessert. In diesem Fall wird jedoch die mit Ionen zu implantierende Kanalregion verengt und fördert die laterale Verunreinigungsdiffusion, was die Wahrscheinlichkeit einer Reduktion der Verunreinigungskonzentration im Mittelabschnitt der Kanalregion erhöht. Deshalb sollte die Dosis der Ionenimplantation im Vergleich zur Ausführungsform 1 erhöht werden. Zum Beispiel werden Phosphorionen 9 einer Verunreinigung vom N-Typ in einer Dosis von circa 4 × 1012/cm2 bei einer Implantationsenergie von circa 180 keV implantiert, so dass die Spitze der Verteilung der implantierten Ionen nahe der Oberfläche des Siliciumsubstrats 1 unter dem Siliciumoxidfilm 4 lokalisiert ist. Zur Kontrolle der Schwellspannung des PMOS-Transistors vom vergrabenen Kanaltyp werden anschließend Borionen 10 einer Verunreinigung vom P-Typ in einen Abschnitt des Siliciumsubstrats 1 nahe der Oberfläche der PMOS-Kanalregion 6a in einer Dosis von circa 4,4 × 1012/cm2 bei einer Implantationsenergie von circa 7 keV gegenimplantiert, und Arsenionen 11 einer Verunreinigung vom N-Typ werden in eine größere Tiefe als die Borionen 10 in einer Dosis von circa 6 × 1013/cm2 bei einer Implantationsenergie von circa 180 keV implantiert (siehe 2(c)).
  • Borionen 13 werden in die NMOS-Transistorformungsregion 5 in einer Dosis von circa 4 × 1012/cm2 bei einer Implantationsenergie von circa 65 keV implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Oberfläche des Siliciumsubstrats 1 unter dem Siliciumoxidfilm 4 befindet. Zur Kontrolle der Schwellspannung des NMOS-Transistors vom Oberflächenkanaltyp werden darauf folgend Borionen einer Verunreinigung vom P-Typ in einen Abschnitt des Siliciumsubstrats 1 nahe der Oberfläche der NMOS-Kanalregion 5a in einer Dosis von circa 6 × 1012/cm2 bei einer Implantationsenergie von circa 7 keV, und anschließend in einer Dosis von circa 1,2 × 1013/cm2 bei einer Implantationsenergie von circa 30 keV, implantiert (siehe 2(d)).
  • Die darauf folgenden Schritte werden in der gleichen Weise, wie in den 3(g) bis 6(q) durchgeführt, um den MOS-Transistor fertig zu stellen.
  • Ausführungsform 3
  • Ausführungsform 3 ist im Wesentlichen die gleiche wie die Ausführungsform 1, mit Ausnahme, dass der PMOS-Transistor von einem Oberflächenkanaltyp ist.
  • Bezug nehmend auf die 14(a) werden der Oxidfilm 2, der Siliciumnitridfilm und der Siliciumoxidfilm 4 sequentiell auf dem Siliciumsubstrat 1 in der gleichen Weise, wie in Ausführungsform 1 geformt.
  • Wie in 14(b) gezeigt ist, werden Öffnungen, von denen jede eine minimale Breite von 0,35 μm hat, in im Wesentlichen der gleichen Weise wie in der Ausführungsform 1 in dem Siliciumoxidfilm 4 in den NMOS- und PMOS-Kanalregionen 5a und 6a (welche als Kanäle dienen) der NMOS- bzw. PMOS-Transistorformungsregionen 5 und 6 geformt. Der PMOS-Transistor vom Oberflächenkanaltyp zeigt eine unterbundene Kurzkanalwirkung im Vergleich zu einem Transistor vom vergrabenen Kanaltyp, so dass dessen minimale Gate-Länge im Vergleich zur Ausführungsform 1 verringert werden kann.
  • Wie in 14(c) gezeigt ist, wird ein Resist 8 abgeschieden, um die NMOS-Transistorformungsregion 5 zu bedecken, und Phosphorionen 9 einer Verunreinigung vom N-Typ werden in die PMOS-Transistorformungsregion 6 in einer Dosis von circa 4 × 1012/cm2 bei einer Implantationsenergie von circa 180 keV implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Oberfläche des Siliciumsubstrats 1 unter dem Siliciumoxidfilm 4 befindet. Um die Schwellspannung des PMOS-Transistors vom Oberflächenkanaltyp zu kontrollieren, werden dann Arsenionen 11 einer Verunreinigung vom N-Typ in einen Abschnitt des Siliciumsubstrats 1 nahe der Oberfläche der PMOS-Kanalregion 6a in einer Dosis von circa 6 × 1012/cm2 bei einer Implantationsenergie von circa 30 keV implantiert, und Phosphorionen werden in einer Dosis von circa 1 × 1013/cm2 bei einer Implantationsenergie von circa 80 keV implantiert (oder anstelle dessen können Arsenionen in einer Dosis von circa 1 × 1013/cm2 bei einer Implantationsenergie von circa 180 keV implantiert werden).
  • Der Resist 8 wird entfernt und ein Resist 12 wird abgeschieden, um die PMOS-Transistorformungsregion in der gleichen Weise wie in Ausführungsform 1 zu bedecken, wie in 14(d) gezeigt ist. Borionen 13 werden in die NMOS-Transistorformungsregion 5 in einer Dosis von circa 4 × 1012/cm2 bei einer Implantationsenergie von circa 65 keV implantiert, so dass sich die Spitze der Verteilung der implantierten Ionen nahe der Oberfläche des Siliciumsubstrats 1 und des Siliciumoxidfilms 4 befindet. Um die Schwellspannung des NMOS-Transistors vom Oberflächenkanaltyp zu kontrollieren, werden darauf folgend Borionen einer Verunreinigung vom P-Typ in einen Abschnitt des Siliciumsubstrats nahe der Oberfläche der NMOS-Kanalregion 5a in einer Dosis von circa 5 × 1012/cm2 bei einer Implantationsenergie von circa 7 keV, und anschließend in einer Dosis von circa 1 × 1013/cm2 bei einer Implantationsenergie von circa 30 keV, implantiert.
  • Wie in 15(e) gezeigt ist, wird der Siliciumnitridfilm 15 auf der gesamten Oberfläche des resultierenden Siliciumsubstrats 1 in der gleichen Weise, wie in Ausführungsform 1 geformt.
  • Die Siliciumoxidfilme 16a bleiben nur auf den Seitenwänden der Öffnungen in dem Siliciumoxidfilm 4 in der gleichen Weise, wie in Ausführungsform 1 übrig, wie in 15(f) gezeigt ist.
  • Abschnitte des Siliciumnitridfilms 15, welche über den Kanalregionen 5a und 6a liegen und nicht mit den Siliciumoxidfilmen 16a bedeckt sind, werden durch reaktives Ionenätzen weggeätzt, um die Seitenwand-Isolierfilme zu formen, die aus den Siliciumnitridfilmen 15 und den Siliciumoxidfilmen 16a aufgebaut sind. Dann wird der Silicium nitridfilm 3 weggeätzt. Dies ermöglicht, dass der Siliciumoxidfilm 2 in den Böden der Öffnungen freigelegt wird.
  • Wie in 15(g) gezeigt ist, wird der Gate-Isolierfilm 27 geformt. Dann wird ein Annealing in einer Atmosphäre von N2O bei einer Temperatur von 800°C bis 1000°C für circa 5 Minuten bis circa eine Stunde durchgeführt, um zu bewirken, dass der Gate-Isolierfilm 27 ein oder mehrere Prozent Stickstoff an der Grenzfläche des Gate-Isolierfilms 27 und des Siliciumsubstrats 1 enthält. Dies verhindert eine Fluktuation der Schwellspannung des Transistors, die andererseits aufgrund einer Diffusion von Borionen in den Kanal durch den Gate-Isolierfilm 27 auftreten könnte, weil die Gate-Elektrode des PMOS-Transistors in dem darauf folgenden Schritt aus Bordiffundiertem Polysilicium gebildet wird.
  • Unter Bezugnahme auf die 15(h) wird Polysilicium 18 auf dem gesamten Substrat des resultierenden Siliciumsubstrats 1 durch einen bekannten Unterdruck-CVD-Prozess abgeschieden. Da die Ionenimplantation in die Gate-Elektrode gleichzeitig mit der Ionenimplantation zur Formung der Source-/Drain-Regionen durchgeführt wird, wird kein Verunreinigungsdiffusionsprozess nach dem Abscheiden des Polysiliciums 18 durchgeführt.
  • Wie in 16(i) gezeigt ist, wird der Polysiliciumfilm 18 gemustert, um eine NMOS-Transistor-Gate-Elektrode 39 und eine PMOS-Transistor-Gate-Elektrode 40 in der gleichen Weise wie in Ausführungsform 1 zu formen.
  • Ein Resist-Muster 41 (18(a)) mit Öffnungsabschnitten 41a und 41b in den NMOS- und PMOS-Transistorformungsregionen 5 bzw. 6 wird durch einen Fotolithografie- und Ätzprozess geformt. Ein Öffnungsabschnitt 41a, der in der NMOS-Transistorformungsregion 5 (welche als Source/Drain des NMOS-Transistors dient) geformt ist, enthält nicht die Enden der Kanalregion 5a. Ein Öffnungsabschnitt 41a, der in der PMOS-Transistorformungsregion 6 (welche als eine Kontaktregion dient) geformt ist, überlappt weder die Kanalregion 6a noch die Gate-Elektrode 40. Ein Öffnungsabschnitt 41b, der in der PMOS-Transistorformungsregion 6 (welche als Source/Drain des PMOS-Transistors dient) geformt ist, enthält nicht die Enden der Kanalregion 6a. Ein Öffnungsabschnitt 41b, der in der NMOS-Transistorformungsregion 5 (welche als eine Kontaktregion dient) geformt ist, überlappt weder die Kanalregion 5a noch die Gate-Elektrode 39. Durch Verwenden des Resist-Musters 41 als eine Maske wird der Siliciumoxidfilm 4 weggeätzt, um Oxidfilmöffnungsabschnitte 42 zu formen. Dies ermöglicht, dass die Gate-Elektrode 13 eine überhängende Konfiguration hat, die sich von dem Siliciumnitridfilm 15 nach aussenn erstreckt, wenn keine Fehlanpassung auftritt.
  • Bezug nehmend auf 16(k) wird ein Resist-Muster 43 (18(b)) mit Öffnungen in den NMOS- und PMOS-Transistorformungsregionen 5 und 6 durch einen Fotolithografie- und Ätzprozess geformt. Durch Verwenden des Resist-Musters 43 als eine Maske werden Arsenionen in einer Dosis von circa 4 × 1015/cm2 bei einer Implantationsenergie von 90 keV bei einem Winkel von 35° in Bezug auf die Normale auf die Substratoberfläche implantiert um eine Arsen-implantierte Schicht 44 zu formen.
  • Wie in 16(l) gezeigt, werden mit dem übrigen Resist 43 Arsenionen in einer Dosis von circa 1 × 1013/cm2 bei einer Implantationsenergie von circa 150 keV bei einem Winkel von circa 60° in Bezug auf die Normale auf die Oberfläche der Substratoberfläche implantiert, um eine Arsen-implantierte Schicht 45 einer niedrigen Konzentration zu formen.
  • Das Resist-Muster 43 wird entfernt und ein Resist-Muster 46 (18(c)) mit Öffnungen in den PMOS- und NMOS-Transistorformungsregionen 6 und 5 wird durch einen Fotolithografie- und Ätzprozess geformt, wie in 17(m) gezeigt ist. Durch Verwenden des Resist-Musters 46 als eine Maske werden Borionen in einer Dosis von 4 × 1015/cm2 bei einer Implantationsenergie von 15 keV bei einem Winkel von 35° in Bezug auf die Normale auf die Substratoberfläche implantiert, um eine Bor-implantierte Schicht 47 zu formen.
  • Wie in 17(n) gezeigt ist, werden mit dem übrigen Resist 46 Borionen in der Dosis von circa 8 × 1013/cm2 bei einer Implantationsenergie von circa 25 keV bei einem Winkel von circa 60°C in Bezug auf die Normale auf die Substratoberfläche implantiert, um eine Borimplantierte Schicht 48 einer niedrigen Konzentration zu formen.
  • Ferner, wie in 17(o) gezeigt ist, wird eine Wärmebehandlung in der gleichen Weise, wie in der Ausführungsform 1 durchgeführt, um N+-Source/Drain-Regionen 49 und P+-Source/Drain-Regionen 50 mit einer LDD-Struktur zu formen, und um die negativ dotierte N+-Gate-Elektrode 39 als Gate-Elektrode des NMOS-Transistors und die positiv dotierte P+-Gate-Elektrode 40 als Gate-Elektrode des PMOS-Transistors zu formen.
  • Der MOS-Transistor von Ausführungsform 3 ist im Wesentlichen der gleiche wie jener der Ausführungsform 1, schließt jedoch den PMOS-Transistor mit einer reduzierten Gate-Länge von 0,15 μm ein, um den Betriebsstrom und eine um circa 40% reduzierte PMOS-Gate-Kapazität zu verbessern. Jedoch erfordert der Herstellungsprozess dieser Ausführungsform neun Lithografieprozessschritte zur Formung des Kanalmusters, des Gate-Musters, der N-Wall-Region, der P-Wall-Region, der implantierten Region, der N+-Region, der P+-Region, des Kontaktmusters und des Metallmusters, die in ihrer An zahl um eins größer sind als die Lithografieprozessschritte von Ausführungsform 1.
  • Ausführungsform 4
  • Ausführungsform 4 ist im Wesentlichen die gleiche wie der MOS-Transistor von Ausführungsform 3, mit Ausnahme, dass eine Metallsilicidschicht mit einem hohen Schmelzpunkt auf den Source/Drain-Regionen und die Gate-Elektrode in einer selbst-ausrichtenden Weise geformt wird.
  • Insbesondere werden die N+-Source-/Drain-Regionen 49 und P+-Source-/Drain-Regionen 50 mit einer LDD-Struktur in der gleichen Weise wie in der Ausführungsform 3 geformt, wie in den 14(a) bis 17(o) gezeigt ist.
  • Bezug nehmend auf die 19(a) wird der Siliciumnitridfilm 3 auf den Source-/Drain-Regionen 49 und 50 oder in den Oxidfilmöffnungsabschnitten 42 durch Trockenätzen weggeätzt. In diesem Schritt ist es wünschenswert, dass der Ätzumfang der Gate-Elektroden 39 und 40 und des Siliciumoxidfilms 4 so weit als möglich reduziert wird. In dieser Ausführungsform werden die Bedingungen verwendet, die ein großes selektives Ätzverhältnis zu Silicium gewährleisten, um das Ätzen der Gate-Elektroden 39 und 40 zu minimieren, erlauben jedoch ein geringes Ätzen des Siliciumnitridfilms 3. Dann wird der restliche Siliciumoxidfilm 2 mit einer wässerigen Lösung von HF geätzt, um die Oberfläche des Siliciumsubstrats 1 freizulegen.
  • Ein dünner Titanfilm mit einer Dicke von circa 10 nm bis circa 50 nm wird auf der gesamten Oberfläche des resultierenden Siliciumsubstrats 1 durch Sputtern geformt, und eine Wärmebehandlung wird in einer Stickstoffatmosphäre bei einer Temperatur in einem Bereich zwischen 600°C und 700°C für circa 10 Sekunden bis 60 Sekunden durchgeführt. Das resultierende Siliciumsubstrat 1 wird in eine Mischlösung, welche Schwefelsäure und Wasserstoffperoxid enthält, eingetaucht, um Titan auf dem Siliciumoxidfilm zu lösen, so dass Titansilicidschichten 51 auf Silicium oder nur auf den Gate-Elektroden 39 und 40 und den Source-/Drain-Regionen 49 und 50 geformt werden, wie in 19(b) gezeigt ist. Die darauf folgenden Schritte dieser Ausführungsform sind die gleichen wie jene der Ausführungsform 3.
  • In dieser Ausführungsform zeigen die Gate-Elektroden aus Silicid einen viel geringeren Widerstand als die Polysiliciumelektroden. Obwohl es bekannt ist, dass eine Titansilicid-Gate-Elektrode mit einer verminderten Gate-Länge einen erhöhten Widerstand aufweist, löst die vorliegende Erfindung dieses Problem, weil die Gate-Elektrodenbreite größer ist als die Gate-Länge. Zusätzlich kann diese Ausführungsform gut die Salicidtechnik verwenden, da die Gate-Elektroden nicht mit dem Isolierfilm bedeckt sind und die Source/Drain-Regionen mit dem sehr dünnen Isolierfilm bedeckt sind. Andere Merkmale von Ausführungsform 4 sind die gleichen wie jene der Ausführungsform 3.
  • Ausführungsform 5
  • Ausführungsform 5 ist im Wesentlichen die gleiche wie Ausführungsform 4, mit Ausnahme, dass die Silicidschicht mit einem hohen Schmelzpunkt in einer verschiedenen Weise geformt wird.
  • Die Gate-Elektroden 39 und 40 werden in der gleichen Weise wie in der Ausführungsform 3 geformt, wie in den 14(a) bis 16(j) gezeigt wird.
  • Bezug nehmend auf die 20(a) wird der Siliciumnitridfilm 3 auf den Regionen, wo die Source-/Drain-Regionen geformt werden sollen, oder in den Oxidfilmöffnungsabschnitten 42, durch Trockenätzen weggeätzt. Dann wird der restliche Siliciumoxidfilm 2 mit einer wässerigen Lösung von HF geätzt, um die Oberfläche des Siliciumsubstrats 1 freizulegen.
  • Ein dünner Titanfilm wird auf der gesamten Oberfläche des Siliciumsubstrats 1 geformt, dann wird eine Wärmebehandlung durchgeführt, und das resultierende Siliciumsubstrat 1 wird mit einer Mischlösung, welche Schwefelsäure und Wasserstoffperoxid enthält, in der gleichen Weise wie in Ausführungsform 4 geätzt. Somit werden die Titansilicidschichten 51 nur auf den Gate-Elektroden 39 und 40 und den Source-/Drain-Regionen 49 und 50 geformt, wie in 20(b) gezeigt ist.
  • Die darauf folgenden Schritte werden in der gleichen Weise wie in Ausführungsform 3 durchgeführt, wie in den 16(k) bis 17(n) gezeigt ist, um den in 19(b) gezeigten MOS-Transistor fertig zu stellen.
  • In dem MOS-Transistor gemäß der vorliegenden Erfindung ist die Gate-Elektrode so aufgebaut, dass die Gate-Länge von dessen Deckfläche größer ist als die Gate-Länge von dessen der Kanalregion gegenüberliegenden Bodenfläche. Der Seitenwand-Abstandshalter ist in Kontakt mit der Seitenwand der Gate-Elektrode geformt, um die äußere Peripherie der Kanalregion zu bedecken. Dies ermöglicht, dass man bei der Herstellung des MOS-Transistors mit einer äußerst kleinen und stabilen Gate-Länge nicht auf die Einschränkungen der fotolithografischen Technik, die in den Herstellungsprozessschritten verwendet wird, eingeschränkt ist. Das heißt, ein extrem kleiner MOS-Transistor kann durch Verwenden der herkömmlichen 0,35 μm bis 0,4 μm mikrolithografischen Technik hergestellt werden, ohne merklich die Prozessschritte zu erhöhen. Ferner kann die parasitäre Kapazität in den Source-/Drain-Regionen vermindert werden. Der Seiten wand-Abstandshalter zwischen der Gate-Elektrode und den Source-/Drain-Regionen ermöglicht einen Betrieb des MOS-Transistors mit einer geringen Spannung und einer hohen Geschwindigkeit, ohne eine Zunahme in der parasitären Kapazität zwischen der Gate-Elektrode und den Source-/Drain-Regionen.
  • Gemäß dem Herstellungsprozess für den MOS-Transistor der vorliegenden Erfindung kann ein MOS-Transistor, der eine Funktion mit niedriger Spannung und hoher Geschwindigkeit ermöglicht, hergestellt werden, wobei eine merkliche Zunahme in der Anzahl der Prozessschritte im Vergleich zu den herkömmlichen MOS-Transistor-Herstellungsprozessen vermieden werden kann. Während des Herstellungsprozesses kann der Isolierfilm effizient als ein Ätzstopper verwendet werden, und das Halbleitersubstrat wird einem Ätzen nicht ausgesetzt, so dass Schäden an der Halbleitersubstratoberfläche vermieden werden können. Der fotolithografische Schritt zum Bestimmen der Gate-Länge wird in einer frühen Phase der Herstellungsprozessabfolge durchgeführt, und wird deshalb nicht durch einen Höhenunterschied des darunter liegenden Musters beeinflusst. Da keine Notwendigkeit besteht, den fotolithografischen Schritt zum Bestimmen der Gate-Länge auf einem Material mit einem hohen Reflexionsfaktor durchzuführen, kann das feine Muster der Gate-Elektrode gut geformt werden. Die einmal durch den fotolithografischen Schritt bestimmte Gate-Länge kann durch die Dicke des Isolierfilms, der darauf folgend geformt werden soll, feiner eingestellt werden. Dies ermöglicht eine stabilere und feinere Kontrolle der Gate-Länge. Da die Kanalregion mit den Source-/Drain-Regionen im Wesentlichen ausgeglichen werden kann, ist ein Höhenunterschied auf dem Halbleitersubstrat äquivalent zur Höhe der Gate-Elektrode, die sehr klein ist. Somit kann der fotolithografische Schritt in dem Anschlussschritt nach der Herstellung des MOS-Transistors gut durchgeführt werden.

Claims (9)

  1. MOS-Transistor, welcher umfasst: ein Halbleitersubstrat (1) mit einer Feldregion (2, 3, 4); eine Gate-Elektrode (19), welche durch die Vermittlung eines Gate-Isolierfilms (17) auf dem Halbleitersubstrat geformt ist; und Source-/Drainregionen (31), welche in dem Halbleitersubstrat geformt sind; wobei die Gate-Elektrode (19) so konfiguriert ist, dass die Gate-Länge einer Deckfläche hiervon größer ist als die Gate-Länge einer Bodenfläche hiervon, welche einer zwischen den Source-/Drain-Regionen positionierten Kanalregion gegenüberliegt; die Gate-Elektrode weist einen Seitenwand-Abstandhalter (16) auf, welcher Seitenwand-Abstandshalter (16) eine Seitenwand der Gate-Elektrode (19) zum Bedecken einer äußeren Peripherie der Kanalregion kontaktiert; wobei die Kanalregion und die Source-/Drain-Regionen (31) im Wesentlichen eben sind, dadurch gekennzeichnet, dass die Feldregion wenigstens einen unteren Isolierfilm (2, 3) und einen oberen Isolierfilm (4), welcher aus einem Material besteht, das es ermöglicht, dass der obere Isolierfilm (4) im Bezug auf den unteren Isolierfilm (2, 3) selektiv geätzt wird, umfasst; und dass der Seitenwand-Abstandshalter aus einer Seitenwand-Isolierschicht geformt ist, welche aus dem unteren Isolierfilm (2, 3) und einem Material (15), das es ermöglicht, dass die Seitenwand-Isolierschicht in Bezug auf den oberen Isolierfilm (4) selektiv geätzt wird, besteht.
  2. MOS-Transistor nach Anspruch 1, bei welchem der obere Isolierfilm (4) aus einem Material geformt ist, welches geeignet ist, mit einer 5 bis 30 mal höheren Rate geätzt zu werden, als ein Material für den unteren Isolierfilm.
  3. MOS-Transistor nach Anspruch 1, bei welchem der obere Isolierfilm (4) aus einem Silikonoxid-Film geformt ist, und der untere Isolierfilm (2, 3) aus einem Doppelschicht-Film, der einen Silikonnitrid-Film/einen Silikonoxid-Film umfasst, geformt ist.
  4. MOS-Transistor nach Anspruch 1, bei welchem die Seitenwand-Isolierschicht einen Silikonoxid-Film umfasst, wobei der Film von einem Silikonnitrid-Film bedeckt ist.
  5. MOS-Transistor nach Anspruch 1, bei welchem der obere Isolierfilm (4) aus einem Silikonoxid-Film geformt ist, der untere Isolierfilm (2, 3) aus einem Doppelschicht-Film, der einen Silikonnitrid-Film/einen Silikonoxid-Film umfasst, geformt ist, und die Seitenwand-Isolierschicht einen Silikonoxid-Film umfasst, wobei der Film von einem Silikonnitrid-Film bedeckt ist.
  6. Verfahren zur Herstellung eines MOS-Transistors, welches die Schritte umfasst: (i) Formen eines unteren Isolierfilms und eines oberen Isolierfilms auf der gesamten Oberfläche eines Halbleitersubstrats, und Formen einer Öffnung, welche sich bis zu dem unteren Isolierfilm erstreckt, in dem oberen Isolierfilm auf einer Kanalregion und einem Peripherieabschnitt der Kanalregion; (ii) Formen einer Seitenwand-Isolierschicht auf einem Material, welches es ermöglicht, dass die Seitenwand-Isolierschicht in Bezug auf die oberen Isolierfilme selektiv geätzt wird, auf einer Seitenwand der Öffnung, die in dem oberen Isolierfilm geformt ist, und Entfernen eines Abschnitts des unteren Isolierfilms, welcher in dem Boden der Öffnung vorhanden ist und nicht unter der Seitenwand-Isolierschicht liegt, um das Halbleitersubstrat freizulegen; (iii) Formen eines Gate-Isolierfilms auf dem freigelegten Halbleitersubstrat; (iv) Formen einer Gate-Elektrode auf dem Gate-Isolierfilm, so dass wenigstens ein Abschnitt der Seitenwand-Isolierschicht damit bedeckt ist; (v) Entfernen eines Abschnitts des oberen Isolierfilms, welcher über Regionen liegt, wo Source-/Drain-Regionen geformt werden sollen, um einen Seitenwand-Abstandshalter, welcher eine Seitenwand der Gateelektrode kontaktiert, zu formen; und bei welchem in Schritt (i) der untere Isolierfilm (2, 3) aus einem ersten Isolierfilm und einem zweiten Isolierfilm, welcher aus einem Material besteht, das es ermöglicht, dass der zweite Isolierfilm im Bezug auf den ersten Isolierfilm selektiv geätzt wird, geformt wird.
  7. Verfahren nach Anspruch 6, bei welchem in dem Schritt (i) der untere Isolierfilm aus einem Silikonnitrid-Film/einem Silikonoxid-Film geformt wird, und der obere Isolierfilm aus einem Silikonoxid-Film geformt wird.
  8. Verfahren nach Anspruch 6, bei welchem in dem Schritt (ii) die Seitenwand-Isolierschicht aus einem Silikonnitrid-Film und einem Silikonoxid-Film in dieser Reihenfolge auf dem oberen Isolierfilm einschließlich der Öffnung geformt wird.
  9. Verfahren nach Anspruch 6, welches ferner den Schritt umfasst: (vi) Formen von Source-/Drainregionen (31) durch Erst-Ionenimplantieren mit einem Winkel von nicht weniger als q1, mit tan q1 = SG/Sh, worin SG ein Abstand zwischen einem Ende des Seitenwand-Abstandshalters (16) und einem Ende der Gate-Elektrode (19) ist, Sh die Höhe des Seitenwand-Abstandshalters ist, und dann Zweit-Ionenimplantieren mit einem Winkel von nicht weniger als q2, mit tan q2 = BS/Sh, worin BS ein Abstand zwischen einem Ende einer Bodenfläche der Gate-Elektrode, welche der Kanalregion gegenüberliegt, und einem Ende einer Deckfläche der Gate-Elektrode ist, unter Verwendung der Gate-Elektrode (19) und des Seitenwand-Abstandshalters (16) als eine Maske.
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