KR100598033B1 - 반도체 소자의 듀얼 게이트 산화막 형성 방법 - Google Patents

반도체 소자의 듀얼 게이트 산화막 형성 방법 Download PDF

Info

Publication number
KR100598033B1
KR100598033B1 KR1020040007005A KR20040007005A KR100598033B1 KR 100598033 B1 KR100598033 B1 KR 100598033B1 KR 1020040007005 A KR1020040007005 A KR 1020040007005A KR 20040007005 A KR20040007005 A KR 20040007005A KR 100598033 B1 KR100598033 B1 KR 100598033B1
Authority
KR
South Korea
Prior art keywords
gate insulating
forming
insulating film
mask
substrate
Prior art date
Application number
KR1020040007005A
Other languages
English (en)
Other versions
KR20050078919A (ko
Inventor
이혜령
배수곤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040007005A priority Critical patent/KR100598033B1/ko
Priority to US11/034,865 priority patent/US7534677B2/en
Publication of KR20050078919A publication Critical patent/KR20050078919A/ko
Application granted granted Critical
Publication of KR100598033B1 publication Critical patent/KR100598033B1/ko

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05B—LOCKS; ACCESSORIES THEREFOR; HANDCUFFS
    • E05B3/00—Fastening knobs or handles to lock or latch parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • E—FIXED CONSTRUCTIONS
    • E05—LOCKS; KEYS; WINDOW OR DOOR FITTINGS; SAFES
    • E05B—LOCKS; ACCESSORIES THEREFOR; HANDCUFFS
    • E05B9/00—Lock casings or latch-mechanism casings ; Fastening locks or fasteners or parts thereof to the wing
    • E05B9/02—Casings of latch-bolt or deadbolt locks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 소자의 듀얼 게이트 산화막 형성 방법이 제공된다. 반도체 소자의 듀얼 게이트 산화막 형성 방법은, 먼저, 기판의 전면에 제1 게이트 절연막을 형성한다. 다음, 하나의 마스크를 사용하여 제1 두께의 산화막이 형성될 영역 상부의 제1 게이트 절연막을 제거하여 기판을 노출시키고, 문턱 전압 조절을 위한 이온 주입을 한다. 다음, 노출된 기판 및 제2 두께의 산화막이 형성될 영역 상부에 제2 게이트 절연막을 형성하여, 제1 및 제2 두께의 게이트 산화막을 갖는 반도체 소자를 제조할 수 있다.
듀얼 게이트, 산화막, 감광막 패턴

Description

반도체 소자의 듀얼 게이트 산화막 형성 방법{Fabrication method of dual gate oxide}
도 1 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 나타낸 단계별 공정 단면도이다.
도 7 내지 도 12는 본 발명의 제2 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 나타낸 단계별 공정 단면도이다.
도 13 내지 도 19는 종래 기술에 따른 듀얼 게이트 산화막의 형성 방법을 나타낸 단계별 공정 단면도이다.
본 발명은 반도체 소자의 듀얼 게이트 산화막 형성 방법에 관한 것으로, 더욱 상세하게는 서로 다른 동작 전압을 갖는 MOS(Metal Oxide Semiconductor) 소자를 제조하기 위하여 게이트 산화막의 두께를 한 칩내에서 서로 다르게 형성시키도록 하는 듀얼 게이트 산화막 형성 방법에 관한 것이다.
일반적으로, 듀얼 게이트 산화막에서 동일한 칩내에서 얇은(thin) 게이트 산화막의 형성영역은 소자의 높은 구동 능력을 필요로 하는 주변 논리 회로부에 사용 되고, 두꺼운(thick) 게이트 산화막의 형성영역은 높은 절연 내압 특성이 요구되는 기억 회로부에 사용된다.
서로 다른 동작 전압에 의해 구동되는 MOS 소자를 한 칩에 동시에 구현하기 위해서는 서로 다른 두께를 갖는 게이트 산화막을 형성하기 위한 사진 식각 공정과, 각각의 문턱 전압을 제어하기 위한 목적으로 선택적 불순물 주입을 위한 사진 식각 공정이 요구된다.
즉, 단일 동작 전압에 의해 구동되며 단일 두께의 게이트 산화막을 갖는 MOS 소자의 제조 공정에 비해 사진 식각 공정이 추가되며, 이를 위한 추가적인 마스크 제작이 필수적이다.
도 13 내지 도 19는 종래 기술에 따른 듀얼 게이트 산화막의 형성 방법을 나타낸 공정 단면도이다.
듀얼 게이트 산화막을 형성하기 위한 반도체 기판은 PMOS 형성 영역(13, 14)과 NMOS 형성 영역(11, 12)을 포함한다.
이때, 상기 PMOS 형성 영역은 각각 두꺼운 게이트 산화막과 얇은 산화막이 형성될 제1 및 제2 PMOS 형성 영역(13, 14)으로 구분되고, 상기 NMOS 형성 영역은 각각 두꺼운 게이트 산화막과 얇은 산화막이 형성될 제1 및 제2 NMOS 형성 영역(11, 12)으로 구분된다.
종래 기술에 따른 듀얼 게이트 산화막의 형성 방법은, 먼저, 도 13에 도시된 바와 같이, 상기 NMOS 형성 영역(11, 12)을 덮는 제1 감광막 패턴(P1)을 형성하고, 상기 제1 감광막 패턴(P1)을 마스크로 하여 상기 PMOS 형성 영역(13, 14)에 N웰 형 성 및 문턱 전압 조절을 위한 불순물(20)을 이온 주입한다. 이어, 상기 제1 감광막 패턴(P1)을 제거한다.
같은 방식으로, 도 14에 도시된 바와 같이, 상기 PMOS 형성 영역(13, 14)을 덮는 제2 감광막 패턴(P2)을 형성하고, 상기 제2 감광막 패턴(P2)을 마스크로 하여 상기 NMOS 형성 영역(11, 12)에 P웰 형성 및 문턱 전압 조절을 위한 불순물(30)을 이온 주입한다. 이어 상기 제2 감광막 패턴(P2)을 제거한다.
다음, 도 15에 도시된 바와 같이, 상기 제1 PMOS 형성 영역(13)에 문턱 전압 조절을 위한 불순물(40)을 주입하기 위하여, 제3 감광막 패턴(P3)을 형성하여 불순물을 주입한후, 상기 제3 감광막 패턴(P3)은 제거된다.
다음, 도 16에 도시된 바와 같이, 상기 제1 NMOS 형성 영역(11)에 문턱 전압 조절을 위한 불순물(50)을 주입하기 위하여, 제4 감광막 패턴(P4)을 형성하여 불순물을 주입한후, 상기 제4 감광막 패턴(P4)은 제거된다.
다음, 도 17에 도시된 바와 같이, 기판(10) 전체에 제1 게이트 산화막(60)을 형성한다.
다음, 도 18에 도시된 바와 같이, 상기 제2 NMOS 형성 영역(12)과 제2 PMOS 형성 영역(14)의 상기 제1 게이트 산화막(60) 상부를 덮도록 제5 감광막 패턴(P5)을 형성하고, 이를 마스크로 하여 상기 제1 NMOS 형성 영역(11)과 제1 PMOS 형성 영역(13) 상부의 제1 게이트 산화막(60)을 식각하여 제거한다.
다음, 도 19에 도시된 바와 같이, NMOS 및 PMOS 형성 영역(11, 12, 13, 14)에 제2 게이트 산화막(70)을 형성한다. 이에 따라, 한 칩내에 두꺼운 게이트 산화 막과 얇은 게이트 산화막을 동시에 갖는 듀얼 게이트 산화막이 형성된다.
이와 같이, 듀얼 게이트 산화막을 형성하는 공정은, 사진 식각 공정이 많아 제조 공정이 복잡하고 이에 따른 비용이 많이 소비되는 문제점이 있었다.
본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화하여 제조 비용을 절감할 수 있는 듀얼 게이트 산화막 형성 방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법은, 기판의 전면에 제1 게이트 절연막을 형성하는 제1 단계와, 제1 마스크를 식각 및 이온주입 마스크로 사용하여 상기 제1 게이트 절연막을 일부 제거하여 기판을 일부 노출시키고, 상기 일부 노출된 기판에 문턱 전압 조절을 위한 이온 주입을 하는 제2 단계와, 상기 일부 노출된 기판 상부 및 상기 제1 게이트 절연막의 상부에 제2 게이트 절연막을 형성하는 제3 단계를 포함하여 이루어진다.
여기서, 상기 제1 게이트 절연막 및 그 상부에 형성된 상기 제2 게이트 절연막은 제1 전압이 인가되는 트랜지스터의 게이트 절연막이고 상기 노출된 기판의 상부에 형성된 상기 제2 게이트 절연막은 상기 제1 전압보다 낮은 제2 전압이 인가되는 트랜지스터의 게이트 절연막인 것이 바람직하다.
이때, 상기 제2 단계시 상기 제1 마스크를 사용하여 웰을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1 단계 전에 상기 기판의 전면에 문턱 전압 조절을 위한 이온 주입을 하는 단계를 더 포함할 수 있으며, 상기 제1 단계 전에 상기 제2 단계에서 일부 노출될 기판 영역을 제외한 영역에 문턱 전압 조절을 위한 이온 주입을 하는 단계를 더 포함할 수 있다.
또, 상기 문턱 전압 조절을 위한 이온 주입 단계 전에 상기 문턱 전압 조절을 위한 이온 주입시 사용하는 마스크를 그대로 사용하여 웰 영역을 형성하는 것이 바람직하다.
한편, 본 발명 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법은, 제1 마스크를 사용하여 기판의 제1 타입의 MOS 형성 영역에 상기 제1 타입과 반대 도전형의 제2 타입의 웰을 형성하고 문턱 전압을 조절하는 제1 단계와, 제2 마스크를 사용하여 상기 기판의 상기 제2 타입의 MOS 형성 영역에 상기 제1 타입의 웰을 형성하고 문턱 전압을 조절하는 제2 단계와, 상기 기판의 전면에 제1 게이트 절연막을 형성하는 제3 단계와, 제3 마스크를 식각 및 이온주입 마스크로 사용하여 상기 제1 타입의 MOS 형성 영역에 형성된 상기 제1 게이트 절연막을 일부 제거하여 기판을 노출시키고, 문턱 전압 조절을 위한 이온 주입을 하는 제4 단계와, 제4 마스크를 사용하여 상기 제2 타입의 MOS 형성 영역에 형성된 상기 제1 게이트 절연막을 일부 제거하여 기판을 노출시키고, 문턱 전압 조절을 위한 이온 주입을 하는 제5 단계와, 상기 노출된 기판의 상부 및 상기 제1 게이트 절연막의 상부에 상기 제2 게이트 절연막을 형성하는 제6 단계를 포함할 수 있다.
또한, 제1 마스크를 사용하여 제1 타입의 MOS 형성 영역에 상기 제1 타입과 반대 도전형의 제2 타입의 웰을 형성하고 제1 문턱 전압을 조절하는 제1 단계와, 제2 마스크를 사용하여 제2 타입의 MOS 형성 영역의 일부에 상기 제1 타입의 웰을 형성하고 제1 문턱 전압을 조절하는 제2 단계와, 상기 기판의 전면에 제1 게이트 절연막을 형성하는 제3 단계와, 제3 마스크를 식각 및 이온주입 마스크로 사용하여 상기 제1 타입의 MOS 형성 영역 중 상기 일부를 제외한 영역 상부에 형성된 상기 제1 게이트 절연막을 제거하여 기판을 노출시키고, 상기 제2 타입의 웰 형성 및 제2 문턱 전압을 조절하는 제4 단계와, 제4 마스크를 식각 및 이온주입 마스크로 사용하여 상기 제2 타입의 MOS 형성 영역 중 상기 일부를 제외한 영역 상부에 형성된 상기 제1 게이트 절연막을 제거하여 기판을 노출시키고, 상기 제1 타입의 웰 형성 및 제2 문턱 전압을 조절하는 제5 단계와, 상기 노출된 기판 상부 및 상기 제1 게이트 절연막의 상부에 제2 게이트 절연막을 형성하는 제6 단계를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명 세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1 내지 도 6을 참조하여 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명한다.
도 1 내지 도 6은 본 발명의 제1 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도이다.
도 1에 도시된 바와 같이, 먼저, NMOS 형성 영역(110, 120)과 PMOS 형성 영역(130, 140)을 포함하는 기판(100)상에 제1 감광막(PR: Photo Resist)을 도포한다. 다음, 상기 NMOS 형성 영역(110, 120)은 덮고 상기 PMOS 형성 영역(130, 140)은 노출되도록 상기 제1 감광막을 사진 식각 공정으로 패터닝하여 제1 감광막 패턴(P1)을 형성한다. 다음 상기 제1 감광막 패턴(P1)을 마스크로하여 상기 노출된 PMOS 형성 영역(130, 140)에 N웰(Nwell)을 형성하기 위한 제1 도전성 불순물(210)과 문턱 전압(Vth)을 조절을 위한 제2 도전성 불순물(220)을 차례로 주입한다.
여기서, 상기 N웰 형성 및 상기 문턱 전압 조절을 위한 각각의 도전성 불순물(210, 220)은 N+형 타입의 동일한 불순물일 수 있으며, 같은 N+형 타입이면서 서로 다른 종류의 불순물일 수 있다. 또한, 상기 제1 및 제2 도전성 불순물(210, 220)은 이온 주입 방식으로 주입되는 것이 바람직하며, 이때, 상기 제1 도전성 불순물(210)의 이온 주입 에너지는 상기 제2 도전성 불순물(220)의 이온 주입 에너지보다 크다.
이어, 상기 제1 감광막 패턴(P1)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 2에 도시된 바와 같이, 상기 기판(100) 상에 제2 감광막을 도포한 다. 이어, 상기 PMOS 형성 영역(130, 140)을 덮고 상기 NMOS 형성 영역(110, 120)은 노출되도록 상기 제2 감광막을 사진 식각 공정으로 패터닝하여 제2 감광막 패턴(P2)을 형성한다. 다음 상기 제2 감광막 패턴(P2)을 마스크로하여 상기 노출된 NMOS 형성 영역(110, 120)에 P웰(Pwell)을 형성하기 위한 제3 도전성 불순물(310)과 문턱 전압(Vth)을 조절을 위한 제4 도전성 불순물(320)을 차례로 주입한다.
여기서, 상기 P웰 형성 및 상기 문턱 전압 조절을 위한 각각의 도전성 불순물(310, 320)은 P+형 타입의 동일한 불순물일 수 있으며, 같은 P+형 타입이면서 서로 다른 종류의 불순물일 수 있다. 또한, 상기 제3 및 제4 도전성 불순물(310, 320)은 이온 주입 방식으로 주입되는 것이 바람직하며, 이때, 상기 제3 도전성 불순물(310)의 이온 주입 에너지는 상기 제4 도전성 불순물(320)의 이온 주입 에너지보다 크다.
이어, 상기 제2 감광막 패턴(P2)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 3에 도시된 바와 같이, 상기 기판(100)상에 산화 공정을 통하여 제1 게이트 산화막(gate oxide)(400)을 성장시켜 형성한다.
다음, 도 4에 도시된 바와 같이, 상기 제1 게이트 산화막(400) 상부에 제3 감광막을 도포한다. 이어, 상기 NMOS 형성 영역(110, 120) 상부의 게이트 산화막과 상기 PMOS 형성 영역(130, 140) 중 제2 PMOS 형성 영역(140) 상부의 게이트 산화막은 덮고, 제1 PMOS 형성 영역(130) 상부의 게이트 산화막은 노출되도록 상기 제3 감광막을 사진 식각 공정으로 패터닝하여 제3 감광막 패턴(P3)을 형성한다. 다음 상기 제3 감광막 패턴(P3)을 식각 마스크로하여 상기 노출된 제1 PMOS 형성 영역(130) 상부의 게이트 산화막을 제거한다.
계속해서, 상기 제3 감광막 패턴(P3)을 마스크로하여 문턱 전압(Vth) 조절을 위한 제5 도전성 불순물(230)을 주입한다. 이때, 상기 제5 도전성 불순물(230)은 상기 제2 도전성 불순물(220)과 동일한 물질인 것이 바람직하다. 이에 따라, 상기 제1 PMOS 형성 영역(130)과 상기 제2 PMOS 형성 영역(140)에서의 문턱 전압은 서로 달라지게 된다. 또한, 상기 제5 도전성 불순물(230)은 이온 주입 방식으로 주입되는 것이 바람직하다.
즉, 상기 제3 감광막 패턴(P3)은 상기 제1 PMOS 형성 영역(130) 상부의 게이트 산화막을 식각하기 위한 식각 마스크로 이용되는 동시에 제1 및 제2 PMOS 형성 영역(130, 140)에서의 문턱 전압이 서로 다르게 하기 위한 제5 도전성 불순물(230)의 주입시에도 마스크로 사용된다.
한편, 본 발명의 제1 실시예에서, 상기 제3 감광막 패턴(P3)을 마스크로 하여 상기 제1 PMOS 형성 영역(130) 상부의 게이트 산화막을 제거하고, 이어 상기 도전성 불순물(230)을 주입하는 공정을 수행하였으나, 상기 제3 감광막 패턴(P3)을 마스크로 하여 상기 도전성 불순물(230)을 먼저 주입한 다음에, 상기 제1 PMOS 형성 영역(130) 상부의 게이트 산화막을 제거하는 방식이 채택될 수도 있다.
이어, 상기 제3 감광막 패턴(P3)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 5에 도시된 바와 같이, 상기 제1 게이트 산화막(400) 상부와, 상기 기판(100)의 제1 PMOS 형성 영역(130) 상부에 제4 감광막을 도포한다. 이어, 상기 PMOS 형성 영역(130, 140) 상부와 상기 NMOS 형성 영역(110, 120) 중 제2 NMOS 형 성 영역(120) 상부의 게이트 산화막은 덮고, 제1 NMOS 형성 영역(110) 상부의 게이트 산화막은 노출되도록 상기 제3 감광막을 사진 식각 공정으로 패터닝하여 제4 감광막 패턴(P4)을 형성한다. 다음 상기 제4 감광막 패턴(P4)을 식각 마스크로하여 상기 노출된 제1 NMOS 형성 영역(110) 상부의 게이트 산화막을 제거한다.
계속해서, 상기 제4 감광막 패턴(P4)을 마스크로하여 문턱 전압(Vth) 조절을 위한 제6 도전성 불순물(330)을 주입한다. 이때, 상기 제6 도전성 불순물(330)은 상기 제4 도전성 불순물(320)과 동일한 물질인 것이 바람직하다.
이에 따라, 상기 제1 NMOS 형성 영역(110)과 상기 제2 NMOS 형성 영역(120)에서의 문턱 전압은 서로 달라지게 된다. 또한, 상기 제6 도전성 불순물(330)은 이온 주입 방식으로 주입되는 것이 바람직하다.
즉, 상기 제4 감광막 패턴(P3)은 상기 제1 NMOS 형성 영역(110) 상부의 게이트 산화막을 식각하기 위한 식각 마스크로 이용되는 동시에 제1 및 제2 NMOS 형성 영역(110, 120)에서의 문턱 전압이 서로 다르게 하기 위한 제6 도전성 불순물(330) 주입시에도 마스크로 사용된다.
한편, 본 발명의 제1 실시예에서, 상기 제4 감광막 패턴(P4)을 마스크로 하여 상기 제1 NMOS 형성 영역(110) 상부의 게이트 산화막을 제거하고, 이어 상기 도전성 불순물(330)을 주입하는 공정을 수행하였으나, 상기 제4 감광막 패턴(P4)을 마스크로 하여 상기 제6 도전성 불순물(330)을 먼저 주입한 다음에, 상기 제1 NMOS 형성 영역(110) 상부의 게이트 산화막을 제거하는 방식이 채택될 수도 있다.
이어, 상기 제4 감광막 패턴(P4)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 6에 도시된 바와 같이, 상기 제4 감광막 패턴(P4)이 제거된 후, 기판(100) 위의 상기 제1 NMOS 형성 영역(110) 및 제1 PMOS 형성 영역(130)과, 상기 제2 NMOS 형성 영역(120) 및 제2 PMOS 형성 영역(140) 상부의 게이트 산화막상에 산화 공정을 통하여 제2 게이트 산화막(500)을 성장시켜 형성한다.
이에 따라, 두께가 다른 산화막이 각각 형성됨으로서, 하나의 칩 상에 듀얼 게이트 산화막이 형성된다.
한편, 상기 듀얼 게이트 산화막중에 얇은 게이트 산화막과 두꺼운 게이트 산화막이 형성된 영역은 각각 저전압 및 고전압 용으로 이용될 수 있다.
이때, 상기 얇은 게이트 산화막쪽은 저전압 MOS에 요구되는 문턱 전압보다 매우 낮은 문턱전압이 형성되므로, 상기 제3 감광막 패턴(P3) 및 제4 감광막 패턴(P4)을 이용한 제1 게이트 산화막(400) 식각 공정시에, 동일 감광막 패턴(P3, P4)을 마스크로하여 얇은 게이트 산화막이 형성될 쪽에 문턱전압을 증가시키기 위한 추가적 불순물을 이온 주입하여 저전압 MOS에 요구되는 적절한 문턱 전압을 구현한다.
따라서, 본 발명의 제1 실시예에 따르면, 하나의 칩상에 듀얼 게이트 산화막을 형성하는 공정 과정에서, 게이트 산화막이 이중 두께를 갖도록 하기 위한 제1 게이트 산화막의 식각 공정과 이중 문턱 전압을 갖도록 하는 불순물 주입 공정시에 하나의 마스크를 동시에 사용하도록 하였다.
그러므로, 듀얼 게이트 산화막 공정에 필요한 마스크의 수를 줄이고, 공정 과정을 단순화하여 비용 절감을 실현할 수 있다.
다음은, 도 7 내지 도 12를 참조하여 본 발명의 제2 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 설명한다.
도 7 내지 도 12는 본 발명의 제2 실시예에 따른 반도체 소자의 듀얼 게이트 산화막 형성 방법을 나타낸 공정 단면도이다.
도 7에 도시된 바와 같이, 먼저, NMOS 형성 영역(610, 620)과 PMOS 형성 영역(630, 640)을 포함하는 기판(600)상에 제1 감광막(PR: Photo Resist)을 도포한다. 다음, 상기 NMOS 형성 영역(610, 620)과 제1 PMOS 형성 영역(630)은 덮고 제2 PMOS 형성 영역(640)은 노출되도록 상기 제1 감광막을 사진 식각 공정으로 패터닝하여 제1 감광막 패턴(P1)을 형성한다.
다음 상기 제1 감광막 패턴(P1)을 마스크로하여 상기 노출된 제2 PMOS 형성 영역(640)에 N웰(Nwell)을 형성하기 위한 제1 도전성 불순물(710)과 문턱 전압(Vth)을 조절을 위한 제2 도전성 불순물(720)을 차례로 주입한다.
여기서, 상기 N웰 형성 및 상기 문턱 전압 조절을 위한 각각의 도전성 불순물(710, 720)은 N+형 타입의 동일한 불순물일 수 있으며, 같은 N+형 타입이면서 서로 다른 종류의 불순물일 수 있다. 또한, 상기 제1 및 제2 도전성 불순물(710, 720)은 이온 주입 방식으로 주입되는 것이 바람직하며, 이때, 상기 제1 도전성 불순물(710)의 이온 주입 에너지는 상기 제2 도전성 불순물(720)의 이온 주입 에너지보다 크다.
이어, 상기 제1 감광막 패턴(P1)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 8에 도시된 바와 같이, 상기 기판(600) 상에 제2 감광막을 도포한 다. 이어, 상기 PMOS 형성 영역(630, 640)과 제1 NMOS 형성 영역(610)은 덮고 제2 NMOS 형성 영역(620)은 노출되도록 상기 제2 감광막을 사진 식각 공정으로 패터닝하여 제2 감광막 패턴(P2)을 형성한다. 다음 상기 제2 감광막 패턴(P2)을 마스크로하여 상기 노출된 제2 NMOS 형성 영역(620)에 P웰(Pwell)을 형성하기 위한 제3 도전성 불순물(810)과 문턱 전압(Vth) 조절을 위한 제4 도전성 불순물(820)을 차례로 주입한다.
여기서, 상기 P웰 형성 및 상기 문턱 전압 조절을 위한 각각의 도전성 불순물(810, 820)은 P+형 타입의 동일한 불순물일 수 있으며, 같은 P+형 타입이면서 서로 다른 종류의 불순물일 수 있다. 또한, 상기 제3 및 제4 도전성 불순물(810, 820)은 이온 주입 방식으로 주입되는 것이 바람직하며, 이때, 상기 제3 도전성 불순물(810)의 이온 주입 에너지는 상기 제4 도전성 불순물(820)의 이온 주입 에너지보다 크다.
이어, 상기 제2 감광막 패턴(P2)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 9에 도시된 바와 같이, 상기 기판(600)상에 산화 공정을 통하여 제1 게이트 산화막(gate oxide)(900)을 성장시켜 형성한다.
다음, 도 10에 도시된 바와 같이, 상기 제1 게이트 산화막(900) 상부에 제3 감광막을 도포한다. 이어, 상기 NMOS 형성 영역(610, 620) 상부의 게이트 산화막과 제2 PMOS 형성 영역(640) 상부의 게이트 산화막은 덮고, 제1 PMOS 형성 영역(630) 상부의 게이트 산화막은 노출되도록 상기 제3 감광막을 사진 식각 공정으로 패터닝하여 제3 감광막 패턴(P3)을 형성한다. 다음 상기 제3 감광막 패턴(P3)을 식각 마 스크로하여 상기 노출된 제1 PMOS 형성 영역(630) 상부의 게이트 산화막을 제거한다.
계속해서, 상기 제3 감광막 패턴(P3)을 마스크로하여 N웰(Nwell)을 형성하기 위한 제5 도전성 불순물(730)과 문턱 전압(Vth) 조절을 위한 제6 도전성 불순물(740)을 차례로 주입한다.
여기서, 상기 제5 도전성 불순물(730)은 상기 제1 도전성 불순물(710)과 동일한 물질로 같은 양을 주입하며, 상기 제6 도전성 불순물(740)은 상기 제2 도전성 불순물(720)과 동일한 물질로 서로 다른 양을 주입한다. 구체적으로, 상기 제6 도전성 불순물(740)은 상기 제2 도전성 불순물(720)보다 1.5배 내지 5배 정도 많은 양이 주입되는 것이 바람직하다. 이에 따라, 상기 제1 PMOS 형성 영역(630)과 상기 제2 PMOS 형성 영역(640)에서의 문턱 전압은 서로 달라지게 된다. 또한, 상기 제5 및 제6 도전성 불순물(730, 740)은 이온 주입 방식으로 주입되는 것이 바람직하다.
즉, 상기 제3 감광막 패턴(P3)은 상기 제1 PMOS 형성 영역(630) 상부의 게이트 산화막을 식각하기 위한 식각 마스크로 이용되는 동시에 제1 PMOS 형성 영역(630)에 제5 및 제6 도전성 불순물(730, 740)을 주입하기 위한 마스크로 사용된다.
한편, 본 발명의 제2 실시예에서, 상기 제3 감광막 패턴(P3)을 마스크로 하여 상기 제1 PMOS 형성 영역(630) 상부의 게이트 산화막을 제거하고, 이어 상기 제5 및 제6 도전성 불순물(730, 740)을 주입하는 공정을 수행하였으나, 상기 제3 감광막 패턴(P3)을 마스크로 하여 상기 제5 및 제6 도전성 불순물(730, 740)을 먼저 주입한 다음에, 상기 제1 PMOS 형성 영역(630) 상부의 게이트 산화막을 제거하는 방식이 채택될 수도 있다.
이어, 상기 제3 감광막 패턴(P3)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 11에 도시된 바와 같이, 상기 제1 게이트 산화막(900) 상부와, 상기 기판(600)의 제1 PMOS 형성 영역(630) 상부에 제4 감광막을 도포한다. 이어, 상기 PMOS 형성 영역(630, 640) 상부와 제2 NMOS 형성 영역(620) 상부의 게이트 산화막은 덮고, 제1 NMOS 형성 영역(610) 상부의 게이트 산화막은 노출되도록 상기 제3 감광막을 사진 식각 공정으로 패터닝하여 제4 감광막 패턴(P4)을 형성한다. 다음 상기 제4 감광막 패턴(P4)을 식각 마스크로하여 상기 노출된 제1 NMOS 형성 영역(610) 상부의 게이트 산화막을 제거한다.
계속해서, 상기 제4 감광막 패턴(P4)을 마스크로하여 P웰(Pwell)을 형성하기 위한 제7 도전성 불순물(830)과 문턱 전압(Vth) 조절을 위한 제8 도전성 불순물(840)을 차례로 주입한다.
여기서, 상기 제7 도전성 불순물(830)은 상기 제3 도전성 불순물(810)과 동일한 물질로 같은 양을 주입하며, 상기 제8 도전성 불순물(840)은 상기 제4 도전성 불순물(820)과 동일한 물질로 서로 다른 양을 주입한다. 구체적으로, 상기 제8 도전성 불순물(840)은 상기 제4 도전성 불순물(820)보다 1.5배 내지 5배 정도 많은 양이 주입되는 것이 바람직하다. 이에 따라, 상기 제1 NMOS 형성 영역(610)과 상기 제2 NMOS 형성 영역(620)에서의 문턱 전압은 서로 달라지게 된다. 또한, 상기 제7 및 제8 도전성 불순물(830, 840)은 이온 주입 방식으로 주입되는 것이 바람직하다.
즉, 상기 제4 감광막 패턴(P4)은 상기 제1 NMOS 형성 영역(610) 상부의 게이트 산화막을 식각하기 위한 식각 마스크로 이용되는 동시에 제1 NMOS 형성 영역(610)에 제7 및 제8 도전성 불순물(830, 840)을 주입하기 위한 마스크로 사용된다.
한편, 본 발명의 제2 실시예에서, 상기 제4 감광막 패턴(P4)을 마스크로 하여 상기 제1 NMOS 형성 영역(610) 상부의 게이트 산화막을 제거하고, 이어 상기 제7 및 제8 도전성 불순물(830, 840)을 주입하는 공정을 수행하였으나, 상기 제4 감광막 패턴(P4)을 마스크로 하여 상기 제7 및 제8 도전성 불순물(830, 840)을 먼저 주입한 다음에, 상기 제1 NMOS 형성 영역(610) 상부의 게이트 산화막을 제거하는 방식이 채택될 수도 있다.
이어, 상기 제4 감광막 패턴(P4)을 에싱 공정 및 스트립 공정으로 제거한다.
다음, 도 12에 도시된 바와 같이, 상기 제4 감광막 패턴(P4)이 제거된 후, 기판(600) 위의 상기 제1 NMOS 형성 영역(610) 및 제1 PMOS 형성 영역(630)과, 상기 제2 NMOS 형성 영역(620) 및 제2 PMOS 형성 영역(640) 상부의 게이트 산화막상에 산화 공정을 통하여 제2 게이트 산화막(1000)을 성장시켜 형성한다.
이에 따라, 두께가 다른 산화막이 각각 형성됨으로서, 하나의 칩 상에 듀얼 게이트 산화막이 형성된다.
한편, 상기 듀얼 게이트 산화막중에 얇은 게이트 산화막과 두꺼운 게이트 산 화막이 형성된 영역은 각각 저전압 및 고전압 용으로 이용될 수 있다.
이때, 상기 얇은 게이트 산화막이 형성된 영역은 저전압 MOS에 요구되는 문턱 전압보다 매우 낮은 문턱전압이 형성되므로, 두꺼운 게이트 산화막이 형성된 영역보다 많은 양의 불순물을 이온주입하여 저전압 MOS에 요구되는 적절한 문턱전압을 구현한다.
이러한 공정을, 상기 제3 감광막 패턴(P3) 및 제4 감광막 패턴(P4)을 이용한 제1 게이트 산화막(400) 식각 공정시에, 동일 감광막 패턴(P3, P4)을 마스크로하여 얇은 게이트 산화막이 형성될 영역과 두꺼운 게이트 산화막이 형성될 영역에 각각 다른 양의 불순물을 이온주입하여 문턱전압을 조절하였다.
따라서, 본 발명의 제2 실시예는 본 발명의 제1 실시예와 동일한 효과를 갖는다.
이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상술한 바와 같이 본 발명에 따르면, 하나의 칩상에 듀얼 게이트 산화막을 형성하기 위한, 제1 게이트 산화막의 식각 공정과 이중 문턱 전압을 갖도록 하는 불순물 주입 공정시에 하나의 마스크를 동시에 사용하도록 하여, 제조 공정을 단순화하고 제조 비용을 절감할 수 있다.

Claims (14)

  1. 기판의 전면에 제1 게이트 절연막을 형성하는 제1 단계;
    제1 마스크를 식각 및 이온주입 마스크로 사용하여 상기 제1 게이트 절연막을 일부 제거하여 기판을 일부 노출시키고, 상기 일부 노출된 기판에 문턱 전압 조절을 위한 이온 주입을 하는 제2 단계; 및
    상기 일부 노출된 기판의 상부 및 상기 제1 게이트 절연막의 상부에 제2 게이트 절연막을 형성하는 제3 단계를 포함하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  2. 삭제
  3. 제1항에서,
    상기 제1 게이트 절연막 및 그 상부의 제2 게이트 절연막은 제1 전압이 인가되는 트랜지스터의 게이트 절연막이고,
    상기 노출된 기판의 상부에 형성된 상기 제2 게이트 절연막은 상기 제1 전압보다 낮은 제2 전압이 인가되는 트랜지스터의 게이트 절연막인 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법
  4. 제1항에서,
    상기 제2 단계시 상기 제1 마스크를 사용하여 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  5. 제1항에서,
    상기 제1 단계 전에 상기 기판의 전면에 문턱 전압 조절을 위한 이온 주입을 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  6. 제1항에서,
    상기 제1 단계 전에 상기 제2 단계에서 일부 노출될 기판 영역을 제외한 영역에 문턱 전압 조절을 위한 이온 주입을 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  7. 제5항 또는 제6항에서,
    상기 문턱 전압 조절을 위한 이온 주입 단계 전에 상기 문턱 전압 조절을 위한 이온 주입시 사용하는 마스크를 그대로 사용하여 웰 영역을 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  8. 제1 마스크를 사용하여 기판의 제1 타입의 MOS 형성 영역에 상기 제1 타입과 반대 도전형의 제2 타입의 웰을 형성하고 문턱 전압을 조절하는 제1 단계;
    제2 마스크를 사용하여 상기 기판의 상기 제2 타입의 MOS 형성 영역에 상기 제1 타입의 웰을 형성하고 문턱 전압을 조절하는 제2 단계;
    상기 기판의 전면에 제1 게이트 절연막을 형성하는 제3 단계;
    제3 마스크를 식각 및 이온주입 마스크로 사용하여, 상기 제1 타입의 MOS 형성 영역에 형성된 상기 제1 게이트 절연막을 일부 제거하여 기판을 노출시키고, 문턱 전압 조절을 위한 이온 주입을 하는 제4 단계;
    제4 마스크를 식각 및 이온주입 마스크로 사용하여, 상기 제2 타입의 MOS 형성 영역에 형성된 상기 제1 게이트 절연막을 일부 제거하여 기판을 노출시키고, 문턱 전압 조절을 위한 이온 주입을 하는 제5 단계; 및
    상기 노출된 기판 상부 및 상기 제1 게이트 절연막의 상부에 상기 제2 게이트 절연막을 형성하는 제6 단계를 포함하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  9. 삭제
  10. 제8항에서,
    상기 제1 게이트 절연막 및 그 상부의 제2 게이트 절연막은 제1 전압이 인가되는 트랜지스터의 게이트 절연막이고 상기 제2 게이트 절연막은 상기 제1 전압보다 낮은 제2 전압이 인가되는 트랜지스터의 게이트 절연막인 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  11. 제1 마스크를 사용하여 제1 타입의 MOS 형성 영역의 일부에 상기 제1 타입과 반대 도전형의 제2 타입의 웰을 형성하고 제1 문턱 전압을 조절하는 제1 단계;
    제2 마스크를 사용하여 상기 제1 두께의 게이트 절연막이 형성될 제2 타입의 MOS 형성 영역의 일부에 상기 제1 타입의 웰을 형성하고 제1 문턱 전압을 조절하는 제2 단계;
    상기 기판의 전면에 제1 게이트 절연막을 형성하는 제3 단계;
    제3 마스크를 식각 및 이온주입 마스크로 사용하여, 상기 제1 타입의 MOS 형성 영역 중 상기 일부를 제외한 영역 상부에 형성된 상기 제1 게이트 절연막을 제거하여 기판을 노출시키고, 상기 제2 타입의 웰 형성 및 제2 문턱 전압을 조절하는 제4 단계;
    제4 마스크를 식각 및 이온주입 마스크로 사용하여 상기 제2 타입의 MOS 형성 영역 중 상기 일부를 제외한 영역 상부에 형성된 상기 제1 게이트 절연막을 제거하여 기판을 노출시키고, 상기 제1 타입의 웰 형성 및 제2 문턱 전압을 조절하는 제5 단계; 및
    상기 노출된 기판 상부 및 상기 제1 게이트 절연막의 상부에 제2 게이트 절연막을 형성하는 제6 단계를 포함하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  12. 제11항에서,
    상기 제1 문턱 전압은 상기 제2 문턱 전압보다 낮은 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
  13. 삭제
  14. 제11항에서,
    상기 제1 게이트 절연막 및 그 상부에 형성된 제2 게이트 절연막은 제1 전압이 인가되는 트랜지스터의 게이트 절연막이고,
    상기 노출된 기판 상부에 형성된 상기 제2 게이트 절연막은 상기 제1 전압보다 낮은 제2 전압이 인가되는 트랜지스터의 게이트 절연막인 것을 특징으로 하는 반도체 소자의 듀얼 게이트 산화막 형성 방법.
KR1020040007005A 2004-02-03 2004-02-03 반도체 소자의 듀얼 게이트 산화막 형성 방법 KR100598033B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040007005A KR100598033B1 (ko) 2004-02-03 2004-02-03 반도체 소자의 듀얼 게이트 산화막 형성 방법
US11/034,865 US7534677B2 (en) 2004-02-03 2005-01-14 Method of fabricating a dual gate oxide

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040007005A KR100598033B1 (ko) 2004-02-03 2004-02-03 반도체 소자의 듀얼 게이트 산화막 형성 방법

Publications (2)

Publication Number Publication Date
KR20050078919A KR20050078919A (ko) 2005-08-08
KR100598033B1 true KR100598033B1 (ko) 2006-07-07

Family

ID=34806098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040007005A KR100598033B1 (ko) 2004-02-03 2004-02-03 반도체 소자의 듀얼 게이트 산화막 형성 방법

Country Status (2)

Country Link
US (1) US7534677B2 (ko)
KR (1) KR100598033B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4471815B2 (ja) * 2004-11-05 2010-06-02 日本テキサス・インスツルメンツ株式会社 半導体装置およびその製造方法
DE102008035805B4 (de) * 2008-07-31 2013-01-31 Advanced Micro Devices, Inc. Herstellung von Gatedielektrika in PMOS- und NMOS-Transistoren

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3247801B2 (ja) * 1993-07-27 2002-01-21 三菱電機株式会社 Ｓｏｉ構造を有する半導体装置およびその製造方法
KR0161409B1 (ko) * 1995-05-29 1998-12-01 김광호 반도체 소자의 웰 형성방법
JP3770954B2 (ja) * 1995-11-13 2006-04-26 エイ・ティ・アンド・ティ・コーポレーション 装置の製造方法
JP3239202B2 (ja) * 1995-12-01 2001-12-17 シャープ株式会社 Ｍｏｓトランジスタ及びその製造方法
JP3386101B2 (ja) * 1996-08-29 2003-03-17 シャープ株式会社 半導体装置の製造方法
US6060345A (en) * 1997-04-21 2000-05-09 Advanced Micro Devices, Inc. Method of making NMOS and PMOS devices with reduced masking steps
TW367577B (en) * 1997-12-30 1999-08-21 United Microelectronics Corp Manufacturing method for mixed components
US6121124A (en) * 1998-06-18 2000-09-19 Lucent Technologies Inc. Process for fabricating integrated circuits with dual gate devices therein
KR100293453B1 (ko) 1998-06-30 2001-08-07 김영환 듀얼 게이트 산화막의 형성방법
US6100141A (en) * 1998-11-04 2000-08-08 United Microelectronics Corp. Method for forming electrostatic discharge (ESD) protection circuit
US6583013B1 (en) * 1998-11-30 2003-06-24 Texas Instruments Incorporated Method for forming a mixed voltage circuit having complementary devices
JP2000200836A (ja) 1999-01-07 2000-07-18 Hitachi Ltd 半導体装置およびその製造方法
US6268250B1 (en) * 1999-05-14 2001-07-31 Micron Technology, Inc. Efficient fabrication process for dual well type structures
US6174775B1 (en) * 1999-06-25 2001-01-16 Taiwan Semiconductor Manufacturing Company Method for making a dual gate structure for CMOS device
US6171911B1 (en) * 1999-09-13 2001-01-09 Taiwan Semiconductor Manufacturing Company Method for forming dual gate oxides on integrated circuits with advanced logic devices
US6730555B2 (en) * 2001-05-29 2004-05-04 Texas Instruments Incorporated Transistors having selectively doped channel regions
US6403425B1 (en) * 2001-11-27 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide
KR100495914B1 (ko) * 2002-05-24 2005-06-20 주식회사 하이닉스반도체 씨모스트랜지스터 및 그 제조 방법
US6972224B2 (en) * 2003-03-27 2005-12-06 Freescale Semiconductor, Inc. Method for fabricating dual-metal gate device
US6897095B1 (en) * 2004-05-12 2005-05-24 Freescale Semiconductor, Inc. Semiconductor process and integrated circuit having dual metal oxide gate dielectric with single metal gate electrode

Also Published As

Publication number Publication date
KR20050078919A (ko) 2005-08-08
US7534677B2 (en) 2009-05-19
US20050170575A1 (en) 2005-08-04

Similar Documents

Publication Publication Date Title
US5989949A (en) Method of manufacturing a complementary metal-oxide semiconductor device
US20090142896A1 (en) Method for manufacturing semiconductor device
KR100505676B1 (ko) Ｌｄｄ 구조를 가지는 반도체 소자 제조 방법
KR100598033B1 (ko) 반도체 소자의 듀얼 게이트 산화막 형성 방법
KR100760924B1 (ko) 반도체 소자 형성방법
KR100265225B1 (ko) 반도체 소자의 제조 방법
KR19980053145A (ko) 반도체 소자의 제조 방법
JPH06283675A (ja) 半導体装置の製造方法
KR100618809B1 (ko) 듀얼 게이트 절연막을 포함하는 반도체 장치의 제조 방법
CN111200026B (zh) 半导体元件的制造方法
KR100489619B1 (ko) 반도체 소자 및 그의 제조방법
KR101044380B1 (ko) 반도체 소자의 제조방법
KR100788376B1 (ko) 반도체 소자 형성방법
KR100244249B1 (ko) 반도체 소자의 제조방법
KR100223935B1 (ko) 반도체소자 제조방법
KR19990071114A (ko) 반도체 소자의 제조 방법
KR950010045B1 (ko) 반도체 장치의 제조방법
KR100253705B1 (ko) 상보형 모스 트랜지스터의 제조 방법
KR100542980B1 (ko) 엘디디영역을 갖는 씨모스 박막 트랜지스터의 제조방법
KR100602317B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR100303914B1 (ko) 반도체장치의제조방법
JPH0616525B2 (ja) Ｍｏｓｆｅｔデバイスの製造方法
KR100677997B1 (ko) 반도체 소자의 제조 방법
KR100239452B1 (ko) 반도체 소자의 제조방법
KR100399069B1 (ko) 로직 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee