KR100677997B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 한쪽 웰 영역의 주입 공정을 완료한 후 노광 및 현상된 부위를 다시 PR으로 채워 다른 쪽 웰 영역의 주입될 부분을 그대로 노광 및 현상함으로써 반복되는 PR 애싱 공정과 SH 공정을 스킵하면서 웰 영역을 형성하기 위한 것으로, 이를 위한 본 발명은 반도체 기판에 필드 산화막을 형성한 후 PEP 공정을 통해 PR 패턴을 형성하는 제1과정과, 패터닝된 영역으로 이온 주입(implant)하여 P-Well 영역을 형성하는 제2과정과, PR 패턴 상부에 PR을 전면 코팅하는 제3과정과, PR이 전면 코팅되어 있는 상태에서 N-Well 영역을 형성하기 위해 이온 주입할 부분만 노광 및 현상 공정을 통해 오픈(Open)하는 제4과정과, 오픈된 영역으로 이온 주입하여 N-Well 영역을 형성하는 제5과정과, P-Well 영역 및 N-Well 영역이 형성된 다음에 애싱(Ashing) 공정 및 SH 공정을 거쳐 코팅된 PR을 스트립하는 제6과정을 포함한다. 따라서, 기존에서와 같이 동일 계층상임에도 PR 애싱 공정과 SH 공정을 반복적으로 수행함으로 인한 원가 낭비와, 또한 주입 공정에서의 반복적인 PR 형성과 제거 공정에 의한 심각한 원가 낭비의 문제점을 해결할 수 있다. 이에, 공정 단순화와 원가 절감에 상당히 기여할 수 있는 효과가 있다.
트랜지스터, 웰(Well), PR, PEP, 애싱

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 반도체 소자에서의 트랜지스터를 형성하기 위한 웰(Well) 형성 과정을 도시한 단면도,
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자에서의 트랜지스터를 형성하기 위한 웰(Well) 형성 과정을 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 한쪽 웰(Well) 영역의 주입(implant) 공정을 완료한 후 노광 및 현상된 부위를 다시 감광막(Photo Resist, PR)으로 채워 다른 쪽 웰 영역의 주입될 부분을 그대로 노광 및 현상함으로써 반복되는 PR 애싱(Ashing) 공정과 SH 공정을 스킵하면서 웰 영역을 형성할 수 있는 방법에 관한 것이다.
주지된 바와 같이, 모스형 전계 효과 트랜지스터는 반도체 기판에 필드 산화막을 형성한 후에 그 전면에 게이트 산화막 및 폴리 실리콘 층을 활성영역에 형성하고서 마스킹 식각으로 트랜지스터의 전극역할을 하는 게이트전극을 형성하여 이 게이트 전극의 측면부분에 있는 반도체 기판에 이온을 주입하여 소오스/드레인 영역을 형성하므로 트랜지스터로서 사용될 수 있게 된다.
이러한 반도체의 트랜지스터를 형성하는 과정에서는 웰(well)이나 소오스, 드레인 등을 형성하기 위해 PR을 사용하여 이온을 주입시키는 곳만 패터닝한 후 주입을 진행하게 된다.
즉, 도 1a 내지 도 1d는 종래 반도체 소자에서의 트랜지스터를 형성하기 위한 웰(Well) 형성 과정을 도시한 단면도이다.
먼저, 도 1a를 참조하면, 반도체 기판(101)에 로직영역 및 디램 영역으로 구분할 수 있도록 필드 산화막(103)을 형성한 후 P-Well 영역을 형성하기 위해 PEP(Photo Etching Process, PEP) 공정을 통해 PR 패턴(105)을 형성하고, PMOS 문턱전압 조절이온(106)을 주입(implant)하여 도 1b에서와 같이 P-Well 영역(107)을 형성한다.
이후, 도 1b에 도시된 바와 같이, 주입 공정에 의해 P-Well 영역(107)이 형성된 다음에 애싱(Ashing) 공정 및 SH 공정을 거쳐 기 사용된 PR 패턴(105)을 스트립한다.
다음으로, 도 1c를 참조하면, P-Well 영역(107)이 형성된 후, 다른 쪽 영역, 즉 N-Well 영역을 형성하기 위해 PEP 공정을 통해 PR 패턴(109)을 형성하고, NMOS 문턱전압 조절이온(110)을 주입(implant)하여 도 1d에서와 같이 N-Well 영역(111)을 형성한다.
이후, 도 1d에 도시된 바와 같이, 주입 공정에 의해 N-Well 영역(111)이 형 성된 다음에 애싱(Ashing) 공정 및 SH 공정을 거쳐 기 사용된 PR 패턴(109)을 스트립한다.
그러나, 상기와 같이, 주입은 전면에 이루어지기 때문에 N-well, P-well 등과 같은 공정에서는 동일 계층(layer) 상임에도 불구하고 주입되는 부위가 다르기 때문에 한 쪽의 이온 주입이 끝나면 부득이 애싱(Ashing) 공정과 SH의 과정을 거쳐 기 사용되었던 PR을 스트립한 후, 다른 쪽의 주입 진행을 위해 다시 새로이 PR 코팅 및 패터닝, 그리고 주입 후 애싱, SH 공정을 반복적으로 실시해야 한다.
따라서, 동일 계층상임에도 같은 공정을 반복적으로 수행함으로 인한 원가 낭비가 상당하며, 특히 플래쉬 메모리 디바이스의 경우에는 주입 공정이 타 디바이스에 비해 많기 때문에 이러한 주입 공정에서의 반복적인 PR 형성과 제거 공정에 의한 원가 낭비가 더더욱 심각하다는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 한쪽 웰 영역의 주입 공정을 완료한 후 노광 및 현상된 부위를 다시 PR으로 채워 다른 쪽 웰 영역의 주입될 부분을 그대로 노광 및 현상함으로써 반복되는 PR 애싱 공정과 SH 공정을 스킵하면서 웰 영역을 형성할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 제조 방법은 반도체 기판에 필드 산화막을 형성한 후 PEP 공정을 통해 PR 패턴을 형성하는 제1과정과, 패터닝된 영역으로 이온 주입(implant)하여 P-Well 영역을 형성하는 제2과정 과, PR 패턴 상부에 PR을 전면 코팅하는 제3과정과, PR이 전면 코팅되어 있는 상태에서 N-Well 영역을 형성하기 위해 이온 주입할 부분만 노광 및 현상 공정을 통해 오픈(Open)하는 제4과정과, 오픈된 영역으로 이온 주입하여 N-Well 영역을 형성하는 제5과정과, P-Well 영역 및 N-Well 영역이 형성된 다음에 애싱(Ashing) 공정 및 SH 공정을 거쳐 코팅된 PR을 스트립하는 제6과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 반도체 기판(201)에 로직영역 및 디램 영역으로 구분할 수 있도록 필드 산화막(203)을 형성한 후 P-Well 영역을 형성하기 위해 PEP 공정을 통해 PR 패턴(205)을 형성하고, PMOS 문턱전압 조절이온(206)을 주입하여 P-Well 영역(207)을 형성한다. 이후, 주입 공정에 의해 P-Well 영역(207)이 형성된 다음에 남아있는 PR 패턴(205) 상부에 PR(209)을 추가적으로 전면 코팅한다.
다음으로, PR(209)이 전면 코팅되어 있는 상태에서 N-Well 영역을 형성하기 위해 주입할 부분만 다시 노광 및 현상 공정을 통해 오픈(Open)한다. 즉, PR(209)이 전면 코팅되어 PR의 두께가 처음에 비해 높아져 있으므로, 레시피(recipe) 상의 변동이 있어야 한다. 다시 말하여, 주입 공정이 진행된 후 보통 PR 표면은 데미지 를 입게 됨에 따라 PR의 노광 후 굽기(Post Exposure Bake, PEB)시 섭씨 50°에서 약 30초, 80°에서 약 30초, 그리고 최종적으로 약 120°에서 60초 정도로 점진적, 단계적인 굽기(baking)를 수행함으로써 PR(209)을 경화(hardening)시킨다.
상기와 같이 PR(209)을 경화시킨 다음에, 오픈된 영역으로 NMOS 문턱전압 조절이온(210)을 주입(implant)하여 N-Well 영역(211)을 형성한다. 이후, 주입 공정에 의해 N-Well 영역(211)이 형성된 다음에 애싱(Ashing) 공정 및 SH 공정을 거쳐 PR 패턴(209)을 스트립하여 웰 영역을 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자에서의 트랜지스터를 형성하기 위한 웰(Well) 형성 과정을 도시한 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(201)에 로직영역 및 디램 영역으로 구분할 수 있도록 필드 산화막(203)을 형성한 후 P-Well 영역을 형성하기 위해 PEP 공정을 통해 PR 패턴(205)을 형성하고, PMOS 문턱전압 조절이온(206)을 주입(implant)하여 도 1b에서와 같이 P-Well 영역(207)을 형성한다. 여기서, PMOS 문턱전압 조절이온(206)은 보론을 15∼20keV로 주입하거나, BF2를 30∼40keV로 주입한다.
이후, 도 2b와 같이, 주입 공정에 의해 P-Well 영역(207)이 형성된 다음에 남아있는 PR 패턴(205) 상부에 PR(209)을 추가적으로 전면 코팅한다.
다음으로, 도 2c에 도시된 바와 같이, PR(209)이 전면 코팅되어 있는 상태에서 N-Well 영역을 형성하기 위해 주입할 부분만 다시 노광 및 현상 공정을 통해 오 픈(Open)한다.
즉, PR(209)이 전면 코팅되어 PR의 두께가 처음에 비해 높아져 있으므로, 레시피(recipe) 상의 변동이 있어야 한다. 다시 말하여, 주입 공정이 진행된 후 보통 PR 표면은 데미지를 입게 됨에 따라 PR의 노광 후 굽기(Post Exposure Bake, PEB)시 섭씨 50°에서 약 30초, 80°에서 약 30초, 그리고 최종적으로 약 120°에서 60초 정도로 점진적, 단계적인 굽기(baking)를 수행함으로써 PR(209)을 경화(hardening)시켜 주입에 의한 PR 표면의 데미지를 최소화할 수 있다.
상기와 같이 PR(209)을 경화시킨 다음에, 오픈된 영역으로 NMOS 문턱전압 조절이온(210)을 주입(implant)하여 도 1d에서와 같이 N-Well 영역(211)을 형성한다. 여기서, NMOS 문턱전압 조절이온(210)은 보론을 15∼20keV로 주입하거나, BF2를 30∼40keV로 주입한다.
이후, 도 2d에 도시된 바와 같이, 주입 공정에 의해 N-Well 영역(211)이 형성된 다음에 애싱(Ashing) 공정 및 SH 공정을 거쳐 PR 패턴(209)을 스트립하여 P-Well 영역(207)과 N-Well 영역(211)을 형성할 수 있다.
따라서, 한쪽 웰 영역의 주입 공정을 완료한 후 노광 및 현상된 부위를 다시 PR으로 채워 다른 쪽 웰 영역의 주입될 부분을 그대로 노광 및 현상함으로써 반복되는 PR 애싱 공정과 SH 공정을 스킵하면서 웰 영역을 형성함으로써, 기존에서와 같이 동일 계층상임에도 PR 애싱 공정과 SH 공정을 반복적으로 수행함으로 인한 원가 낭비와, 또한 주입 공정에서의 반복적인 PR 형성과 제거 공정에 의한 심각한 원가 낭비의 문제점을 해결할 수 있다. 이에, 공정 단순화와 원가 절감에 상당히 기 여할 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 한쪽 웰 영역의 주입 공정을 완료한 후 노광 및 현상된 부위를 다시 PR으로 채워 다른 쪽 웰 영역의 주입될 부분을 그대로 노광 및 현상함으로써 반복되는 PR 애싱 공정과 SH 공정을 스킵하면서 웰 영역을 형성함으로써, 기존에서와 같이 동일 계층상임에도 PR 애싱 공정과 SH 공정을 반복적으로 수행함으로 인한 원가 낭비와, 또한 주입 공정에서의 반복적인 PR 형성과 제거 공정에 의한 심각한 원가 낭비의 문제점을 해결할 수 있다. 이에, 공정 단순화와 원가 절감에 상당히 기여할 수 있는 효과가 있다.

Claims (8)

  1. 반도체 소자의 제조 방법으로서,
    반도체 기판에 필드 산화막을 형성한 후 PEP(Photo Etching Process, PEP) 공정을 통해 감광막(Photo Resist, PR) 패턴을 형성하는 제1과정과,
    상기 패터닝된 영역으로 이온 주입(implant)하여 P-Well 영역을 형성하는 제2과정과,
    상기 PR 패턴 상부에 PR을 전면 코팅하는 제3과정과,
    상기 PR이 전면 코팅되어 있는 상태에서 N-Well 영역을 형성하기 위해 이온 주입할 부분만 노광 및 현상 공정을 통해 오픈(Open)하는 제4과정과,
    상기 오픈된 영역으로 이온 주입하여 N-Well 영역을 형성하는 제5과정과,
    상기 P-Well 영역 및 N-Well 영역이 형성된 다음에 애싱(Ashing) 공정 및 SH 공정을 거쳐 상기 코팅된 PR을 스트립하는 제6과정
    을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2과정에서의 이온은, PMOS 문턱전압 조절이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 PMOS 문턱전압 조절이온은, 보론을 15∼20keV 이내로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 PMOS 문턱전압 조절이온은, BF2를 30∼40keV 이내로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제5과정에서의 이온은, NMOS 문턱전압 조절이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 NMOS 문턱전압 조절이온은, 보론을 15∼20keV 이내로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 NMOS 문턱전압 조절이온은, BF2를 30∼40keV 이내로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제4과정에서의 노광 및 현상 공정은, 노광 후 굽기(Post Exposure Bake)시 섭씨 50°에서 30초, 80°에서 30초, 그리고 최종적으로 120°에서 60초로 점진적 굽기(baking)를 수행하여 PR을 경화(hardening)시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6197859A (ja) 1984-10-18 1986-05-16 Matsushita Electronics Corp 相補型ｍｏｓ集積回路の製造方法
JPH04343264A (ja) * 1991-05-21 1992-11-30 Nec Corp 半導体装置の製造方法
KR960026753A (ko) * 1994-12-19 1996-07-22 김주용 트윈(twin) 웰 제조방법
JPH11177032A (ja) 1997-12-10 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20060078475A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 포토마스크 공정 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6197859A (ja) 1984-10-18 1986-05-16 Matsushita Electronics Corp 相補型ｍｏｓ集積回路の製造方法
JPH04343264A (ja) * 1991-05-21 1992-11-30 Nec Corp 半導体装置の製造方法
KR960026753A (ko) * 1994-12-19 1996-07-22 김주용 트윈(twin) 웰 제조방법
JPH11177032A (ja) 1997-12-10 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
KR20060078475A (ko) * 2004-12-31 2006-07-05 동부일렉트로닉스 주식회사 포토마스크 공정 방법

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