KR100638959B1

KR100638959B1 - 반도체 소자의 형성 방법

Info

Publication number: KR100638959B1
Application number: KR1020040115381A
Authority: KR
Inventors: 마원광; 복철규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-10-26
Also published as: KR20060075994A

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로써, 본 발명은 이온 주입용 감광막 마스크 패턴을 형성하는 데 있어 게이트 패턴 사이에 감광막이 잔류하거나, 감광막 마스크 패턴 내부에 보이드가 발생하는 현상을 방지하기 위하여, 감광막 패턴 형성 후 디스컴 공정을 충분하게 수행하고, RELACS 물질층을 형성하는 공정을 도입하여 감광막 패턴이 이온주입 배리어층의 역할을 적절하게 수행할 수 있도록 하는 반도체 소자의 형성 방법이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 평면사진.

도 2는 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 단면사진.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.

< 도면의 주요부분에 대한 부호의 설명 >

100 : 반도체 기판 110 : 게이트

120 : 감광막 패턴 130 : 감광막 찌꺼기

140 : 보이드 150 : RELACS 물질층

본 발명은 반도체 소자의 형성 방법에 관한 것으로써, 특히 이온 주입용 감광막 마스크 패턴을 형성하는 데 있어 게이트 패턴 사이에 감광막이 잔류하거나, 감광막 마스크 패턴 내부에 보이드가 발생하는 현상을 방지하기 위한 반도체 소자 의 이온 주입용 감광막 마스크 패턴을 형성하는 방법에 관한 것이다.

종래 기술에 따른 반도체 소자의 제조 방법에 있어서 이온 주입 공정은 먼저 반도체 기판 상에 활성영역(Active ISO)을 형성하고 그 상부에 게이트 패턴을 형성한 다음, 이들 게이트의 전기적 특성을 향상시키기 위하여 불순물 이온 임플란트 공정을 실시하는 것이다. 이때, 게이트 패턴 사이의 소오스 영역에 B 이온을 주입 한다. 이는 반도체 소자의 문턱 전압(Vt : Threshold Voltage) 값을 높여주는 역할을 하여 게이트의 전기적 특성을 향상시킬 수 있는 공정이다. 그러나 반도체 소자가 고집적화 되면서 게이트 패턴의 종횡비가 증가 되었다. 종래의 기술에 따른 일 실시예로 게이트 소자가 텅스턴(W)에서 텅스턴 실리사이드(WSi)로 변하면서 게이트 선폭이 좁아져서 그 종횡비가 각각 3.9에서 5.2로 크게 증가되었다. 이로 인해, 감광막 패턴을 형성하기 위하여 반도체 기판에 감광막을 형성할 때, 좁아진 게이트 사이의 영역에 갭필이 제대로 이루어지지 않게 되어 보이드(Void)가 발생하게 되었다. 또한, 감광막을 노광 및 현상하여 감광막 패턴을 형성하는데, 노광이 게이트 사이의 바닥 부분까지 충분하게 이루어지지 않아서 감광막 찌꺼기(scume)가 남게 되는 문제가 발생하였다.

도 1은 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 평면사진이다.

도 2는 종래 기술에 따른 감광막 패턴 형성 시 보이드가 발생한 것을 촬영한 단면사진이다.

도 1 및 도 2를 참조하면, 반도체 기판 상에 감광막 패턴을 형성한 후 감광 막 찌꺼기를 제거하는 디스컴(Descume) 공정을 수행한 것으로, 각각 탑뷰(Top View)에 의한 평면사진, 절단면에 대한 단면사진을 나타내었다.

게이트 사이의 이온 주입이 이루어지지 않는 영역에는 감광막이 채어져 있어야 하나, 보이드에 의해서 반도체 기판이 그대로 노출 되는 것을 볼 수 있다. 통계적으로 보이드의 크기는 가로 30 ~ 50nm, 세로 130 ~ 150nm 정도이며 게이트 높이의 중간 영역에 많이 존재하게 된다. 그러므로, 보이드가 노출되지 않도록 디스컴 공정시간을 적절하게 조절하여 후속 공정을 수행하고 있으나 이는 공정상의 안정성을 확보할 수 없는 임시방편에 불과하다. 또한, 디스컴 공정후 반도체 기판 상에 발생한 보이드와 같은 결함을 검출하고 이를 보정하기 위한 KLA 단계를 추가적으로 수행해야 하기 때문에, 생산 공정이 복잡해지고 수율이 떨어지는 문제가 있다.

상술한 바와 같이 특히 반도체 소자의 종래의 기술에 따른 감광막 패턴 형성 공정 시 게이트 사이에 찌꺼기가 잔류하여 이를 제거하기 위한 매우 까다로운 공정이 더 소요된다는 문제뿐만 아니라, 감광막의 갭필이 제대로 이루어지지 않아 보이드가 발생하여 C-할로 마스크로서 적절한 기능을 하지 못한다는 문제들이 발생하게 된다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 감광막 패턴 형성 후 디스컴 공정을 충분하게 수행하고, RELACS(Resist Enhancement Lithography Assisted by Chemical Shrink) 공정을 도입하여 감광막 패턴이 정상적으로 형성되도록 보강하여 이온주입 배리어층의 역할을 적절하게 수행할 수 있도록 하기 위한 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서,

소스 영역, 드레인 영역 및 게이트가 구비된 반도체 기판 상에 게이트 사이의 비트라인 콘택 예정 영역을 노출시키는 감광막 패턴을 형성하는 단계와,

상기 감광막 패턴내의 보이드가 노출될 때까지 상기 감광막을 식각하는 단계와,

상기 반도체 기판 전면에 RELACS 물질층을 형성하는 단계와,

감광막 패턴 및 RELACS 물질층의 계면에 혼합층이 형성되도록 베이크 공정을 수행하여 상기 보이드를 매립하는 단계 및

남아 있는 RELACS 물질층을 제거하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 감광막 패턴 형성 방법에 관하여 상세히 설명하면 다음과 같다.

도 3a 내지 도 3d는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.

도 3a를 참조하면, 소스 영역(미도시), 드레인 영역(미도시) 및 게이트(110) 가 구비된 반도체 기판(100) 상에 게이트(110) 사이의 비트라인 콘택 예정 영역을 노출시키는 감광막 패턴(120)을 형성한다. 이때, 게이트(110)의 종횡비가 증가하면서 좁아진 게이트(110) 사이의 영역에 갭필이 제대로 이루어지지 않게 되어 보이드(140)가 발생한다. 또한, 감광막을 노광 및 현상하여 감광막 패턴(120)을 형성하는 데, 노광이 게이트(110) 사이의 바닥 부분까지 충분하게 이루어지지 않아서 감광막 찌꺼기(130)가 남게 되는 문제가 발생한다.

도 3b를 참조하면, 감광막 패턴(120) 내의 보이드(140)가 노출될 때까지 감광막을 식각한다. 이는, 종래의 기술에서 수행하는 디스컴 공정으로 게이트 사이의 감광막 찌꺼기(130)를 완전히 제거하기 위한 추가 공정이다. 종래에는, 보이드(140)가 노출되면 후속의 이온 주입공정에서 감광막 패턴(120)이 마스크 역할을 제대로 수행 할 수 없게 되기 때문에 보이드(140)가 노출 되지 않도록 디스컴 공정을 까다롭게 조절해야 하는 불편함이 있고, 이 과정에서 감광막 찌꺼기(130)가 완전히 제거되지 않는 문제가 있었으나, 본 발명에서는 감광막 찌꺼기(130)가 완전하게 제거 되고, 보이드(140)가 노출되도록 충분한 시간 동안 디스컴 공정을 수행하는 것이 바람직하다.

도 3c를 참조하면, 반도체 기판(100) 전면에 RELACS 물질층(150)을 형성하고, 감광막 패턴(120) 및 RELACS 물질층(150)의 계면에 이 둘의 혼합층(Mixing layer)이 형성되도록 베이크 공정을 수행하여 보이드(140)를 매립한다.

여기에서, RELACS 물질이란, 주로 콘택홀의 크기를 축소시키는 공정에 사용되고 있다. 클라리언트(Clariant) 사에서 라이선스를 가지고 상품화하고 있는 물질로서, 감광제와의 가교반응을 이용하여 사용되고 있다. ( Laura J. Peters, "Resist Join the Sub-λ Revolution", Semiconductor International, Sep. 1999; Toshiyuki Toyoshima, "0.1㎛ Level contact hole pattern formation with KrF lithography by Resist Enhancement Lithography Assisted by Chemical Shrink", IEEE, 1998 )

도 3d를 참조하면, 도 3c에서 감광막 패턴(120)과 반응하고 남아 있는 RELACS 물질층(150)을 제거한다. 이때, RELACS 물질층(150)이 감광막 패턴(120)의 결함을 보완해 주기 때문에 후속의 공정에서 감광막 패턴(120)이 이온 주입 배리어층으로서의 기능을 완벽하게 수행할 수 있게 된다.

이상에서 설명한 바와 같이, 본 발명은 감광막 패턴 형성 후 디스컴 공정을 충분하게 수행하고, RELACS 물질층을 형성하는 공정을 도입하여 감광막 패턴이 이온주입 배리어층의 역할을 적절하게 수행할 수 있도록 할 수 있다. 또한, 충분한 디스컴 공정으로 게이트 사이에 감광막이 잔류하는 현상을 방지할 수 있고, 보이드 발생에 대한 공정상의 부담을 감소시킬 수 있다. 또한, KLA 공정을 생략할 수 있으므로 반도체 소자 형성 공정을 단순화 하면서 생산 수율을 높일 수 있다. 마지막으로, 반도체 소자를 안정적으로 형성할 수 있게 되어 반도체 소자의 전기적 특성을 향상시켜 줄 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims

소스 영역, 드레인 영역 및 게이트가 구비된 반도체 기판 상에 게이트 사이의 비트라인 콘택 예정 영역을 노출시키는 감광막 패턴을 형성하는 단계;

상기 감광막 패턴내의 보이드가 노출될 때까지 상기 감광막을 식각하는 단계;

상기 반도체 기판 전면에 RELACS 물질층을 형성하는 단계;

감광막 패턴 및 RELACS 물질층의 계면에 혼합층이 형성되도록 베이크 공정을 수행하여 상기 보이드를 매립하는 단계; 및

남아 있는 RELACS 물질층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.