KR20080004215A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, C-Halo 이온 주입 마스크를 형성하는데 있어서 감광막을 이용할 경우 게이트 사이에 감광막 찌꺼기(Scum)가 잔류하거나, 보이드(Void)가 발생하는 문제가 발생하고 a-C층을 이용할 경우 비용과 시간이 증가하는 문제를 해결하기 위하여, C-Halo 이온 주입 마스크를 형성하는 공정을 SOC(Spin on Carbon)층 및 HFHM(Multi-Functional Hard Mask)층의 적층 구조를 이용하여 진행함으로써, 저 비용으로 공정 시간을 단축하고 공정 신뢰도를 향상 및 반도체 소자의 수율을 증가시킬 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 C-Halo 이온 주입 마스크 형성 방법을 도시한 단면도들.
도 2a 및 도 2b는 C-Halo 이온 주입 마스크 사이에 감광막 찌꺼기가 발생한 것을 나타낸 사진들.
도 3a 및 도 3b는 C-Halo 이온 주입 마스크 사이에 보이드가 발생한 것을 나타낸 사진들.
도 4는 종래 기술에 따른 C-Halo 이온 주입 마스크 형성을 위한 적층 구조를 도시한 단면도.
도 5는 본 발명에 따른 C-Halo 이온 주입 마스크 형성을 위한 적층 구조를 도시한 단면도.
도 6a 내지 도 6i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, C-Halo 이온 주입 마스 크를 형성하는데 있어서 감광막을 이용할 경우 게이트 사이에 감광막 찌꺼기(Scum)가 잔류하거나, 보이드(Void)가 발생하는 문제가 발생하고 a-C층을 이용할 경우 비용과 시간이 증가하는 문제를 해결하기 위하여, C-Halo 이온 주입 마스크를 형성하는 공정을 SOC(Spin on Carbon)층 및 HFHM(Multi-Functional Hard Mask)층의 적층 구조를 이용하여 진행함으로써, 저 비용으로 공정 시간을 단축하고 공정 신뢰도를 향상 및 반도체 소자의 수율을 증가시킬 수 있도록 하는 발명에 관한 것이다.
반도체 소자의 제조 방법에 있어서 C-Halo 이온 주입 공정은 게이트의 전기적 특성을 향상시키기 위하여 수행하는 것이다. 먼저, 반도체 기판 상에 활성영역을 형성하고 그 상부에 게이트를 형성한 다음, 게이트 사이의 비트라인 콘택 예정 영역에 불순물 이온 주입 공정을 실시한다. 이와 같은 공정을 통하여, 게이트의 문턱 전압(Vt : Threshold Voltage) 값을 높일 수 있으며, 전기적 특성을 향상시킬 수 있다.
그러나 반도체 소자가 고집적화되면서 게이트의 선폭은 좁아지는데 반하여 그 높이는 그대로이거나 오히려 더 증가하여 게이트의 종횡비가 증가 되는 문제가 발생하였다. 종래의 기술에 따른 일 실시예로 게이트 소자가 텅스턴(W)에서 텅스턴 실리사이드(WSi)로 변하면서 게이트 선폭이 좁아져서 그 종횡비가 각각 3.9에서 5.2로 많이 증가하였다. 이로 인해, C-Halo 이온 주입 마스크를 감광막 패턴으로 형성하기 위하여 반도체 기판에 감광막을 형성할 때, 좁아진 게이트 사이의 영역에 갭필(Gpa fill)이 제대로 이루어지지 않게 되어 보이드(Void)가 발생하게 되었다. 보이드는 이온 주입 마스크로서의 기능을 저해하는 원인이 된다.
또한, 감광막을 노광 및 현상하여 C-Halo 이온 주입 영역을 노출시키는데, 노광 공정이 게이트 사이의 바닥 부분까지 충분하게 이루어지지 않아서 감광막 찌꺼기(scum)가 남게 되는 문제가 발생하였다. 따라서 감광막 찌꺼기를 제거하는 공정인 디스컴 공정을 을 추가로 수행하여야 하는 문제가 있으며, 디스컴 공정 후 보이드에 의해서 C-Halo 예정 영역이 아닌 부분의 반도체 기판이 그대로 노출될 수 있으며 C-Halo 이온 주입용 감광막 패턴이 지나치게 식각 되어 쓰러지는 문제가 발생할 수 있다. 통계적으로 보이드의 크기는 가로 30 ~ 50nm, 세로 130 ~ 150nm 정도이며 게이트 높이의 중간 영역에 많이 존재하게 된다. 이를 감안하여 보이드가 노출되지 않도록 디스컴 공정시간을 적절하게 조절하여 후속 공정을 수행하고 있으나 이는 공정상의 안정성을 확보할 수 없는 임시방편에 불과하다. 또한, 디스컴 공정 후 반도체 기판 상에 발생한 보이드와 같은 결함을 검출하고 이를 보정하기 위한 단계를 추가적으로 수행해야 하기 때문에, 생산 공정이 복잡해지고 수율이 떨어지는 문제가 있다.
도 1a 내지 도 1c는 종래 기술에 따른 C-Halo 이온 주입 마스크 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상부에 게이트(20)를 형성한다.
도 1b를 참조하면, C-Halo 이온 주입 마스크를 형성하기 위하여 게이트(20) 사이를 매립하는 감광막층(30)을 형성한다. 이때, 게이트(20)의 피치(pitch)가 감소하여 게이트(20) 사이에 감광막층(30)의 갭필 공정이 정상적으로 수행되지 못하고 보이드(40)가 발생한 것을 알 수 있다.
도 1c를 참조하면, 비트라인 콘택 예정 영역을 노출시키는 C-Halo 이온 주입 마스크(35)를 형성한다. 이때, 게이트(20) 사이의 저부까지 노광 공정이 충분하게 수행되지 못하여 노출되어야 하는 C-Halo 이온 주입 영역 상부에 감광막 찌꺼기(50)가 잔류하는 문제가 발생한다.
도 2a 및 도 2b는 C-Halo 이온 주입 마스크 사이에 감광막 찌꺼기가 발생한 것을 나타낸 사진들이다.
도 2a를 참조하면, 비트라인 콘택 예정 영역을 포함하는 게이트 사이의 영역에 감광막 찌꺼기가 발생한 영역(ⓐ)이 나타난다.
도 2b는 감광막 찌꺼기가 발생한 영역(ⓐ)을 확대하여 나타낸 사진이다.
도 3a 및 도 3b는 C-Halo 이온 주입 마스크 사이에 보이드가 발생한 것을 나타낸 사진들이다.
도 3a를 참조하면, C-Halo 이온 주입 마스크가 형성된 영역에 보이드가 발생한 것을 알 수 있다.
도 3b는 보이드가 발생한 영역(ⓑ)을 확대하여 나타낸 단면 사진이다.
도 4는 종래 기술에 따른 C-Halo 이온 주입 마스크 형성을 위한 적층 구조를 도시한 단면도이다.
도 4를 참조하면, 감광막의 갭필 특성 및 찌꺼기 잔류 문제를 해결하기 위하여 C-Halo 이온 주입 마스크를 a-C층을 이용하여 형성하는 방법이 개발되었다. 반도체 기판(10) 상부에 이온 주입 영역(60)이 형성되어 있을 경우 그 상부에 a-C층(70)을 형성한다. a-C층은 갭필 특성이 좋기 때문에 보이드 발생의 문제가 없다. 그러나 a-C층은 그 형성 비용이 비싸고 식각 공정이 용이하지 못한 문제가 있다. 따라서 a-C층을 마스크 패턴으로 형성하기 위해서는 감광막 패턴(95)을 형성하기 이전에 SiON 하드마스크층(80) 및 반사방지막으로 OBARC층(Organic Bottom Anti-Reflective Coating layer)(90)을 더 형성해야 한다.
상술한 바와 같이 특히 반도체 소자의 종래의 기술에 따른 C-Halo 이온 주입마스크를 감광막을 이용하여 형성할 경우 게이트 사이에 찌꺼기가 잔류하여 이를 제거하기 위한 매우 까다로운 공정이 더 소요되는 문제 및 감광막에 의한 갭필이 정상적으로 이루어지지 않아 보이드가 발생하여 이온 주입 마스크로서 적절한 기능을 수행하지 못한다는 문제들이 발생하게 된다. 이를 해결하기 위하여 a-C층을 이용한 방법이 제시되었으나 비용이 비싸고 공정 시간이 증가하는 문제가 있다. 또한, 고집적 반도체 소자의 게이트 선폭이 점점 좁아지므로 고해상도를 갖는 노광 장비를 필요로 하게 되며 게이트를 형성하는 공정마진이 점점 감소하는 문제가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, C-Halo 이온 주입 마스크를 형성하는 공정을 SOC(Spin on Carbon)층 및 HFHM(Multi-Functional Hard Mask)층의 적층 구조를 이용하여 진행함으로써, 저 비용으로 공정 시간을 단축하고 공정 신뢰도를 향상 및 반도체 소자의 수율을 증가시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 반도체 기판 상부에 게이트를 형성하는 단계와,
상기 게이트를 포함하는 반도체 기판 전면에 SOC(Spin On Carbon)층을 형성하는 단계와,
상기 SOC층 상부에 MFHM(Multi-Functional Hard Mask)층을 형성하는 단계와,
상기 MFHM층 및 SOC층을 부분 식각하여 상기 반도체 기판의 비트라인 콘택 예정 영역을 노출시키는 단계와,
상기 노출된 비트라인 콘택 예정 영역에 이온 주입 공정을 수행하는 단계 및
상기 MFHM층 및 SOC층을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 SOC층은 탄소 리치 폴리머(Carbon-rich polymer)로 탄소의 함량이 85wt% 이상이고, 상기 MFHM층은 실리콘 리치 폴리머(Si-rich polymer)로 실리콘의 함량이 18 ~ 37wt% 이고, 상기 SOC층을 제거하는 단계는 O2 플라즈마를 이용하여 수행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 C-Halo 이온 주입 마스크 형성을 위한 적층 구조를 도시한 단면도이다.
도 5를 참조하면, 반도체 기판(100) 상부에 이온 주입 영역(110)이 구비되고, 이온 주입 영역 상부에 C-Halo 이온 주입 마스크가 되는 SOC층(160) 및 MFHM층(170)이 구비되고 MFHM층(170) 상부에 C-Halo 이온 주입 영역을 정의하는 감광막 패턴(175)이 형성된다. 여기서, 도 4의 종래 기술에 대한 C-Halo 이온 주입 마스크 형성을 위한 적층 구조와 비교하면, a-C층/SiON층/OBARC층/감광막 패턴의 4층 구조에서 SOC층/MFHM층/감광막 패턴의 3층 구조로 간소화된 것을 알 수 있다. 또한, SOC층(160)은 a-C층과 동일하게 보이드 발생을 억제하는 기능을 수행하고 비용 및 공정 시간을 절약할 수 있다. MFHM층(170)은 종래의 하드마스크인 SiON층 및 반사방지층인 OBARC층의 역할을 동시에 수행할 수 있다.
도 6a 내지 도 6i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 6a를 참조하면, 반도체 기판(100) 상부에 활성영역(120)을 정의하는 패드 산화막(미도시) 및 패드 질화막 패턴(미도시)을 순차적으로 형성한다. 다음에는, 50 ~ 150Å두께의 패드 산화막 및 500 ~ 700Å 두께의 패드 질화막 패턴을 마스크로 반도체 기판(100)을 식각하여 2000 ~ 3000Å 깊이의 소자분리용 트렌치를 형성한다. 그 다음에는, 소자분리용 트렌치에 소자분리물질을 매립한 후 반도체 기판(100)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정을 수행하여 패드 산화막 및 패드 질화막을 제거하고 소자분리막(130)을 형성한다. 이와 같이, 트렌치를 이용한 소자분리막(130) 형성 방법을 STI(Shallow Trench Isolation) 공정이라 하며, 이때 사용되는 소자분리물질은 HDP(High Density Plasma) 산화막을 이 용하는 것이 바람직하다.
도 6b를 참조하면, 반도체 기판(100)의 상부에 게이트 물질층(140)을 형성한다. 이때, 게이트 물질층(140)은 30 ~ 50Å 두께의 게이트 산화막, 400 ~ 700Å 두께의 게이트 폴리실리콘층 및 1000 ~ 1500Å 두께의 게이트 금속층을 포함하며, 게이트 금속층 상부에 2000 ~ 2500Å 두께의 게이트 하드마스크층을 더 형성할 수 있다.
도 6c를 참조하면, 게이트 물질층(140) 상부에 게이트를 정의하는 제 1 감광막 패턴(150)을 형성한다.
도 6d를 참조하면, 제 1 감광막 패턴(150)을 마스크로 게이트 하드마스크층, 게이트 금속층, 게이트 폴리시리콘층 및 게이트 산화막을 순차적으로 식각하여 게이트(145)를 형성한다. 다음에는, 제 1 감광막 패턴(150)을 제거한다.
도 6e를 참조하면, 게이트(145) 사이를 매립하는 SOC층(160)을 반도체 기판(100) 전면에 형성한다. 이때, SOC층(160)은 탄소 리치 폴리머(Carbon-rich polymer)로 탄소의 함량이 85wt% 이상인 것을 사용하는 것이 바람직하다.
다음에는, SOC층(160) 상부에 MFHM층(170) 및 감광막층(180)을 순차적으로 형성한다. 이때, MFHM층(170)은 실리콘 리치 폴리머(Si-rich polymer)로 실리콘의 함량이 18 ~ 37wt%인 것을 사용하는 것이 바람직하다.
도 6f를 참조하면, 감광막층(180)을 노광 및 현상하여 게이트(145) 사이의 비트라인 콘택 예정 영역을 정의하는 제 2 감광막 패턴(185)을 형성한다. 이때, 사용되는 노광 광원은 KrF, ArF, F2 및 E-Beam 과 같은 모든 장비에서 사용할 수 있 다.
도 6g를 참조하면, 제 2 감광막 패턴(185)을 마스크로 MFHM층(170)을 식각하고 제 2 감광막 패턴(185)을 제거한다. 다음에는, MFHM층(170)을 마스크로 SOC층(160)을 식각하고 MFHM층(170)을 제거하여 비트라인 콘택 예정 영역을 노출시키는 C-Halo 이온 주입 마스크(165)를 형성한다. 이때, SOC층은 a-C층과 같이 찌꺼기를 남기지 않고 반도체 기판이 노출될 때까지 용이하게 식각되는 특성이 있다.
도 6h를 참조하면, SOC층으로 형성된 C-Halo 이온 주입 마스크(165)를 이용하여 반도체 기판(100)에 이온 주입 공정을 수행한다. 이때, 이온 주입되는 불순물은 보론(Boron)을 이용하는 것이 바람직하다.
도 6i를 참조하면, C-Halo 이온 주입 마스크(165)를 제거하고 이온 주입 공정이 완료된 게이트(145)를 형성한다. 이때, SOC층인 C-Halo 이온 주입 마스크(165)는 O2 플라즈마에 의해서 용이하게 제거된다.
상술한 바와 같이, C-Halo 이온 주입 공정을 수행하기 위하여 게이트 사이에 형성하는 C-Halo 이온 주입 마스크를 형성하는 공정에 있어서 SOC층 및 HFHM층의 적층 구조로 형성함으로써, 감광막을 이용한 C-Halo 이온 주입 마스크에서 발생하는 보이드 및 감광막 찌꺼기 문제를 해결할 수 있고, a-C층을 이용한 방법보다 저 비용으로 더 빠른 시간 내에 안정적인 C-Halo 이온 주입 마스크를 형성할 수 있게 된다.
이상에서 설명한 바와 같이, SOC층 및 HFHM층의 적층 구조를 이용하여 C-Halo 이온 주입 마스크 형성 공정을 수행함으로써, 보이드 및 감광막 찌꺼기 문제를 해결하여 공정 마진을 확보할 수 있다. 또한, 저 비용으로 공정 시간을 단축할 수 있으므로 공정 신뢰도를 향상시키고 안정적인 반도체 소자를 형성하고 반도체 소자의 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판 상부에 게이트를 형성하는 단계;
    상기 게이트를 포함하는 반도체 기판 전면에 SOC(Spin On Carbon)층을 형성하는 단계;
    상기 SOC층 상부에 MFHM(Multi-Functional Hard Mask)층을 형성하는 단계;
    상기 MFHM층 및 SOC층을 부분 식각하여 상기 반도체 기판의 비트라인 콘택 예정 영역을 노출시키는 단계;
    상기 노출된 비트라인 콘택 예정 영역에 이온 주입 공정을 수행하는 단계; 및
    상기 MFHM층 및 SOC층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 SOC층은 탄소 리치 폴리머(Carbon-rich polymer)로 탄소의 함량이 85wt% 이상인 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 MFHM층은 실리콘 리치 폴리머(Si-rich polymer)로 실리콘의 함량이 18 ~ 37wt%인 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 SOC층을 제거하는 단계는 O2 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034742B2 (en) 2013-10-04 2015-05-19 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US9613811B2 (en) 2013-12-06 2017-04-04 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
CN113964036A (zh) * 2020-07-21 2022-01-21 中国科学院微电子研究所 半导体结构的制作方法及电子设备
CN115394636A (zh) * 2022-10-26 2022-11-25 广州粤芯半导体技术有限公司 半导体光刻方法、系统、设备和计算机可读存储介质

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9034742B2 (en) 2013-10-04 2015-05-19 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device
US9613811B2 (en) 2013-12-06 2017-04-04 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
CN113964036A (zh) * 2020-07-21 2022-01-21 中国科学院微电子研究所 半导体结构的制作方法及电子设备
CN113964036B (zh) * 2020-07-21 2024-04-05 中国科学院微电子研究所 半导体结构的制作方法及电子设备
CN115394636A (zh) * 2022-10-26 2022-11-25 广州粤芯半导体技术有限公司 半导体光刻方法、系统、设备和计算机可读存储介质

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