KR20060099699A - 반도체 소자의 ｃ-할로 마스크 패턴 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 C-할로 마스크 패턴 형성 방법에 관한 것으로, 본 발명은 C-할로 마스크 패턴을 형성하는 데 있어 게이트 사이에 감광막이 잔류하거나, 감광막 마스크 패턴 내부에 보이드가 발생하는 현상을 방지하기 위하여, 감광막 대신 비정질 카본층을 증착 방법으로 형성하고, 마스크 패턴 형성을 위하여 SiON 물질을 하드마스크층으로 형성함으로써, 게이트 사이에 찌꺼기가 잔류하는 현상을 방지하고 있고, 보이드 발생에 대한 공정상의 부담을 감소시킬 수 있는 반도체 소자의 C-할로 마스크 패턴 형성 방법에 관한 것이다.

Description

반도체 소자의 Ｃ-할로 마스크 패턴 형성 방법{METHOD FOR FABRICATING C-Halo Mask Pattern Of SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 감광막을 이용한 C-할로 마스크 패턴 형성 시 보이드가 발생한 것을 도시한 평면도.

도 2는 종래 기술에 따른 감광막을 이용한 C-할로 마스크 패턴 형성 시 보이드가 발생한 것을 도시한 사시도.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 C-할로 마스크 패턴 형성 방법을 도시한 단면도들.

본 발명은 반도체 소자의 C-할로 마스크 패턴 형성 방법에 관한 것으로, 본 발명은 C-할로 마스크 패턴을 형성하는 데 있어 게이트 사이에 감광막이 잔류하거나, 감광막 마스크 패턴 내부에 보이드가 발생하는 현상을 방지하기 위하여, 감광막 대신 비정질 카본층을 증착 방법으로 형성하고, 마스크 패턴 형성을 위하여 SiON 물질을 하드마스크층으로 형성함으로써, 게이트 사이에 찌꺼기가 잔류하는 현상을 방지하고 있고, 보이드 발생에 대한 공정상의 부담을 감소시킬 수 있는 반도 체 소자의 C-할로 마스크 패턴 형성 방법에 관한 것이다.

종래 기술에 따른 반도체 소자의 제조 방법에 있어서 C-할로 이온 주입 공정은 먼저 반도체 기판 상에 활성영역(Active ISO)을 형성하고 그 상부에 게이트 패턴을 형성한 다음, 이들 게이트의 전기적 특성을 향상시키기 위하여 비트라인 콘택 영역에 불순물 이온을 주입하는 것이다. 이때, 주로 붕소(Boron) 이온을 주입 한다. 이는 반도체 소자의 문턱 전압(Vt : Threshold Voltage) 값을 높여주는 역할을 하여 게이트의 전기적 특성을 향상시킬 수 있는 공정이다. 그러나 반도체 소자가 고집적화 되면서 게이트 패턴의 종횡비가 증가 되었다. 종래의 기술에 따른 일 실시예로 게이트 소자가 텅스턴(W)에서 텅스턴 실리사이드(WSi)로 변하면서 게이트 선폭이 좁아져서 그 종횡비가 각각 3.9에서 5.2로 크게 증가되었다.

이로 인해, 감광막을 이용하여 C-할로 마스크 패턴을 형성하기 위하여, 먼저 반도체 기판에 게이트 사이를 매립하는 감광막을 형성하는데 좁아진 게이트 사이의 영역에 갭필이 제대로 이루어지지 않아 보이드(Void)가 발생하는 문제가 있다.

또한, C-할로 예정 영역을 노출 시키기 위하여 감광막을 노광 및 현상하는데, 노광이 게이트 사이의 바닥 부분까지 충분하게 이루어지지 않아서 감광막 찌꺼기(scume)가 남게 되는 문제가 발생한다.

도 1은 종래 기술에 따른 감광막을 이용한 C-할로 마스크 패턴 형성 시 보이드가 발생한 것을 도시한 평면도이다.

도 1을 참조하면, 반도체 기판(10) 상에 감광막을 이용한 C-할로 마스크 패턴(30)을 형성한 후에, 게이트(20) 사이의 바닥 부분에 잔류하는 감광막 찌꺼기를 제거하기 위하여 디스컴(Descume) 공정을 수행한 것으로, 디스컴 공정후 보이드(40)가 노출된 것을 볼 수 있다. 이는 게이트 사이의 이온 주입이 이루어지지 않는 영역에 대한 반도체 기판(10)이 그대로 노출되는 문제를 유발시킬 수 있다.

도 2는 종래 기술에 따른 감광막을 이용한 C-할로 마스크 패턴 형성 시 보이드가 발생한 것을 도시한 사시도이다.

도 2를 참조하면, 상기 도 1의 디스컴 공정을 적절히 조절하여 보이드(40)가 노출되지 않도록 한 상태의 단면을 도시한 것이다.

통계적으로 보이드(40)의 크기는 가로 30 ~ 50nm, 세로 130 ~ 150nm 정도이며 게이트(20) 높이의 중간 영역에 많이 존재하게 된다. 그러므로, 보이드가 노출되지 않도록 디스컴 공정시간을 적절하게 조절하여 후속 공정을 수행하고 있으나 이는 공정상의 안정성을 확보할 수 없는 임시방편에 불과하다. 또한, 디스컴 공정후 반도체 기판 상에 발생한 보이드와 같은 결함을 검출하고 이를 보정하기 위한 KLA 단계를 추가적으로 수행해야 하기 때문에, 생산 공정이 복잡해지고 수율이 떨어지는 문제가 있다.

상술한 바와 같이 특히 반도체 소자의 종래의 기술에 따른 감광막을 이용한 C-할로 마스크 패턴 형성 공정은 게이트 사이에 찌꺼기가 잔류하여 이를 제거하기 위한 매우 까다로운 공정이 더 소요된다는 문제뿐만 아니라, 게이트 사이에 감광막이 정상적으로 이루어지지 않아 보이드가 발생하기 때문에 이온 주입 마스크로서 적절한 기능을 수행하지 못한다는 문제들을 갖고 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, C-할로 마스크 패턴 형성 공정에서 감광막 대신 비정질 카본층을 증착 방법으로 형성하고, 마스크 패턴 형성을 위하여 SiON 물질을 하드마스크층으로 형성함으로써, 게이트 사이에 찌꺼기가 잔류하는 현상을 방지하고 있고, 보이드 발생에 대한 공정상의 부담을 감소시킬 수 있는 반도체 소자의 C-할로 마스크 패턴 형성 방법을 제공하는 것을 그 목적으로 한다.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 C-할로 마스크 패턴 형성 방법은,

반도체 기판 상에 게이트를 형성하는 단계와,

전체 표면 상부에 상기 게이트 사이를 매립하는 비정질 카본층을 형성하는 단계와,

CMP 공정을 수행하여 상기 게이트 상부면을 노출시키는 단계와,

전체 표면에 하드마스크층을 형성하는 단계와,

상기 하드마스크층 상부에 C-할로 예정 영역을 노출시키는 감광막 패턴을 형성하는 단계와,

상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하는 단계 및

상기 감광막 패턴을 제거하고, 상기 하드마스크층을 마스크로 상기 비정질 카본층을 식각하여 이온 주입 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 C-할로 마스크 패턴 형성 방법에 관하여 상세히 설명하면 다음과 같다.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 C-할로 마스크 패턴 형성 방법을 도시한 단면도들이다.

도 3a를 참조하면, 반도체 기판(미도시) 상부에 게이트 산화막(미도시) 및 게이트(100)를 형성한다.

도 3b를 참조하면, 게이트(100) 사이를 매립하는 비정질 카본(a-C : amorphous-Carbon)층(110)을 증착(Deposition) 방법을 이용하여 형성한다.

종래에는 감광막을 스핀 코팅(Spin Coating) 방식으로 형성하였기 때문에, 감광막이 게이트 사이의 영역에 정상적으로 매립되지 못하는 문제가 있었다. 따라서, 본 발명에서는 감광막 대신에 매립 특성이 좋은 비정질 카본을 이용하고, 그 뿐만아니라 스핀 코팅 방식이 아닌 증착 방식을 사용함으로써 게이트(100) 사이의 보이드 발생문제를 해결하였다.

도 3c를 참조하면, 증착 방식을 사용하여 비정질 카본을 매립할 경우, 비정질 카본이 하부 구조의 토플러지(topology)에 따라 적층된다. 따라서, 매립 특성은 향상되지만 최종 비정질 카본의 상부면에 굴곡이 발생하는 특성이 있기 때문에 CMP(Chemical Mechanical Polish/Planarization) 공정을 수행하여 비정질 카본층을 평탄화하여 게이트(100) 상부면을 노출시킨다.

도 3d를 참조하면, 전체 표면에 하드마스크층(120)을 형성한다. 이때, 하드마스크층(120)은 SiON 물질을 사용하는 것이 바람직하다.

여기에서, SiON 물질은 비정질 카본층과의 식각 선택비가 1 : 10 이상인 물질이다. 따라서, 게이트(100) 사이의 폭이 좁고 높이가 높아서 종횡비가 증가하더라도, 찌꺼기가 잔류하지 않도록 충분히 식각 공정을 수행할 수 있다.

도 3e를 참조하면, 하드마스크층(120) 상부에 C-할로 이온 주입 예정 영역을 노출시키는 감광막 패턴(130)을 형성한다. 이때, C-할로 이온 주입 예정 영역은 비트라인 콘택 예정 영역이고, 감광막 패턴(130)은 비트라인 콘택 영역을 노출 시키는 라인/스페이스 형태인 것이 바람직하다.

도 3f를 참조하면, 감광막 패턴(130)을 마스크로 하드마스크층(120)을 식각한 후, 감광막 패턴(130)을 제거하고, 하드마스크층(120)을 마스크로 비정질 카본층(110)을 식각하여 C-할로 마스크 패턴(115)을 형성한다.

다음에는, 하드마스크층(120)을 제거하고 비트라인 콘택 예정 영역에 C-할로 이온 주입 공정을 수행한다.

이상에서 설명한 바와 같이, 본 발명은 C-할로 마스크 패턴 형성 공정에서 비정질 카본층을 증착 방법으로 형성하고, SiON 물질을 하드마스크층을 형성함으로써, 게이트 사이에 찌꺼기가 잔류하는 현상을 방지할 수 있고, 보이드 발생에 대한 공정상의 부담을 감소시킬 수 있다. 따라서, 반도체 소자 형성 공정을 단순화 하면서 생산 수율을 높일 수 있다. 뿐만 아니라 C-할로 이온 주입 공정을 안정적으로 수행할 수 있게 되어 반도체 소자의 전기적 특성을 향상시켜 줄 수 있는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

1. 반도체 기판 상에 게이트를 형성하는 단계;

   전체 표면 상부에 상기 게이트 사이를 매립하는 비정질 카본층을 형성하는 단계;

   CMP 공정을 수행하여 상기 게이트 상부면을 노출시키는 단계;

   전체 표면에 하드마스크층을 형성하는 단계;

   상기 하드마스크층 상부에 C-할로 예정 영역을 노출시키는 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 마스크로 상기 하드마스크층을 식각하는 단계; 및

   상기 감광막 패턴을 제거하고, 상기 하드마스크층을 마스크로 상기 비정질 카본층을 식각하여 이온 주입 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 C-할로 마스크 패턴 형성 방법.
2. 제 1 항에 있어서,

   상기 하드마스크층은 SiON 물질을 사용하는 것을 특징으로 하는 반도체 소자의 C-할로 마스크 패턴 형성 방법.
3. 제 2 항에 있어서,

   상기 비정질 카본층과 하드마스크층의 식각 선택비는 10 : 1 이상인 것을 특 징으로 하는 반도체 소자의 C-할로 마스크 패턴 형성 방법.

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