KR101120184B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 좌우 대칭이며 수직한 상부 프로파일(Top Profile)을 갖는 스페이서를 형성함으로써, 스페이서를 이용한 패턴 형성 공정 시 최종 형성되는 패턴의 CD 균일도(Critical Dimension Uniformity)를 향상시키는 반도체 소자의 패턴 형성 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 반도체 기판 상부에 피식각층을 형성하는 단계와, 피식각층 상부에 제 1 하드마스크 패턴을 형성하는 단계와, 제 1 하드마스크 패턴을 포함하는 상기 피식각층 상부에 스페이서 물질층을 형성하는 단계와, 스페이서 물질층을 평탄화 식각하여 상기 제 1 하드마스크 패턴을 노출시키는 단계와, 제 1 하드마스크 패턴 및 상기 스페이서 물질층 상부에 상기 제 1 하드마스크 패턴과 중첩되며, 상기 제 1 하드마스크 패턴보다 큰 선폭을 가지는 제 2 하드마스크 패턴을 형성하는 단계와, 제 2 하드마스크 패턴을 마스크로 스페이서 물질층을 식각하여 상기 제 1 하드마스크 패턴 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 패턴 형성 방법은 반도체 기판 상부에 피식각층을 형성하는 단계와, 피식각층 상부에 제 1 하드마스크 패턴을 형성하는 단계와, 제 1 하드마스크 패턴 상부에 상기 제 1 하드마스크 패턴과 중첩되며, 상기 제 1 하드마스크 패턴보다 큰 선폭을 가지는 제 2 하드마스크 패턴을 형성하는 단계와, 제 1 및 제 2 하드마스크 패턴을 포함하는 상기 피식각층 표면에 스페이서 물질층을 증착하는 단계와, 스페이서 물질층을 식각하여 상기 제 1 하드마스크 패턴 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 패턴 형성 방법{METHOD FOR FORMING THE PATTERN OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다. 보다 상세하게는 SPT(Spacer Patterning Technology)를 이용한 패턴 형성 방법에 관한 것이다.
최근, 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
최근, 미세패턴을 형성하기 위하여 SPT(Spacer Patterning Technology)공정을 사용하고 있다. SPT 공정은 패턴의 피치(Pitch)가 너무 작아서 노광기로 직접 패터닝하는 것이 불가능함에 따라 2 피치당 1개의 파티션 패터닝(Partition Patterning) 후, 이를 이용해서 스페이서(Spacer)를 형성함으로써 라인 하나에 2개 라인 패턴을 만드는 기술이다.
도 1a 내지 도 1e를 참조하여 상술한 SPT 공정을 설명하면 다음과 같다. 먼저 도 1a를 참조하면, 피식각층(10) 상부에 하드마스크층(20)을 형성한다. 여기서, 하드마스크층(20)은 비정질 탄소층(Amoporus Carbon Layer)으로 형성한다. 그리고, 하드마스크층(20) 상부에 감광막 패턴(30)을 형성한다. 그 다음, 도 1b를 참조하면 감광막 패턴(30)을 마스크로 하드마스크층(20)을 식각하여 하드마스크 패턴(20a)을 형성한다. 도 1c를 참조하면, 하드마스크 패턴(20a)을 포함하는 피식각층(10) 표면에 스페이서 물질층(40)을 증착한다. 여기서, 스페이서 물질층(40)은 스텝커버리지(Step Coverage) 특성이 좋은 물질을 사용한다.
다음으로, 도 1d를 참조하면 에치-백(Etch-back) 공정을 진행하여 하드마스크 패턴(20a) 측벽에 스페이서(40a)를 형성한다. 여기서, 에치-백 공정은 하드마스크 패턴(20a) 상측이 노출될때까지 진행된다. 그 다음, 도 1e를 참조하면 노출된 하드마스크 패턴(20a)을 제거하여 스페이서(40a)만 남겨지도록 한다. 이때, 에치-백 공정 시 상측의 스페이서(40a)가 일부 식각되면서 'A'와 같이 뾰족한 뿔 형태의 프로파일(Profile)을 갖는 스페이서(40a)가 형성된다.
이러한 뿔 형태의 상측 프로파일을 갖는 스페이서(40a)를 마스크로 하부의 피식각층(10)을 식각하는 경우, 스페이서(40a)는 양측의 패턴 프로파일이 서로 다르게 형성되어 있기 때문에 식각 공정 시 스페이서(40a) 양측에 대응되는 부분의 식각 조건이 다르게된다. 즉, 스페이서(40a)를 마스크로 여러 단계의 식각 공정을 진행하면 균일한 CD(Critical Dimension)를 가지는 패턴을 형성하기 어렵게 되고, 최종 형성되는 패턴의 좌, 우 CD의 변화에 영향을 주어 공정의 안정성을 저하시키는 문제점이 있다.
본 발명은 SPT 공정 시 스페이서의 상측 프로파일이 뿔 형태로 형성되는 현상을 개선함으로써, 스페이서를 마스크로 식각되는 최종 패턴의 CD 균일도(Critical Dimension Uniformity)를 향상시키는 반도체 소자의 미세 패턴 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 반도체 기판 상부에 피식각층을 형성하는 단계와, 피식각층 상부에 제 1 하드마스크 패턴을 형성하는 단계와, 제 1 하드마스크 패턴을 포함하는 상기 피식각층 상부에 스페이서 물질층을 형성하는 단계와, 스페이서 물질층을 평탄화 식각하여 상기 제 1 하드마스크 패턴을 노출시키는 단계와, 제 1 하드마스크 패턴 및 상기 스페이서 물질층 상부에 상기 제 1 하드마스크 패턴과 중첩되며, 상기 제 1 하드마스크 패턴보다 큰 선폭을 가지는 제 2 하드마스크 패턴을 형성하는 단계와, 제 2 하드마스크 패턴을 마스크로 스페이서 물질층을 식각하여 상기 제 1 하드마스크 패턴 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 상기 스페이서를 형성하는 단계 후, 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴을 제거하고, 스페이서를 마스크로 상기 피식각층을 식각하는 단계를 더 포함한다.
상기 스페이서 물질층은 산화 계열의 물질로 형성하며, 더욱 바람직하게는 극저온 산화막(Ultra Low Temperature Oxide)으로 형성한다. 이는, 극저온 산화막은 저온에서 증착되므로 하부층의 변형없이 증착이 가능하고, 두께 조절(1～400Å)이 용이하며, 스텝커버리지 특성이 우수하기 때문이다.
그리고, 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴은 각각 비정질 탄소(Amorpours Carbon), 폴리실리콘(Polysilicon) 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성한다. 그리고, 제 1 하드마스크 패턴은 상기 제 2 하드마스크 패턴의 중앙부와 중첩되도록 형성하여, 제 2 하드마스크 패턴 하부, 즉, 제 1 하드마스크 패턴 측벽에 스페이서가 형성될 공간을 확보하고, 스페이서 상부의 손상이 방지되도록 한다.
또한, 본 발명에 따른 반도체 소자의 패턴 형성 방법은 반도체 기판 상부에 피식각층을 형성하는 단계와, 피식각층 상부에 제 1 하드마스크 패턴을 형성하는 단계와, 제 1 하드마스크 패턴 상부에 상기 제 1 하드마스크 패턴과 중첩되며, 상기 제 1 하드마스크 패턴보다 큰 선폭을 가지는 제 2 하드마스크 패턴을 형성하는 단계와, 제 1 및 제 2 하드마스크 패턴을 포함하는 상기 피식각층 표면에 스페이서 물질층을 증착하는 단계와, 스페이서 물질층을 식각하여 상기 제 1 하드마스크 패턴 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 스페이서를 형성하는 단계 후, 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴을 제거하는 단계와, 스페이서를 마스크로 피식각층을 식각하는 단계를 더 포함한다.
상기 스페이서 물질층은 산화 계열의 물질로 형성하며, 더욱 바람직하게는 극저온 산화막(Ultra Low Temperature Oxide)으로 형성한다. 이는, 극저온 산화막은 저온에서 증착되므로 하부층의 변형없이 증착이 가능하고, 두께 조절(1～400Å)이 용이하며, 스텝커버리지 특성이 우수하기 때문이다.
나아가, 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴은 비정질 탄소(Amorpours Carbon), 폴리실리콘(Polysilicon) 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성한다. 그리고, 제 2 하드마스크 패턴을 형성하는 단계는 제 1 하드마스크 패턴을 포함하는 상기 피식각층 상부에 희생막을 형성하는 단계와, 희생막을 평탄화 식각하여 상기 제 1 하드마스크 패턴을 노출시키는 단계와, 제 1 하드마스크 패턴 및 상기 희생막 상부에 상기 제 2 하드마스크 패턴을 형성하는 단계와, 희생막을 제거하는 단계를 포함한다. 이때, 희생막은 산화 계열의 물질로 형성하여 후속 딥 아웃 공정이 용이하기 진행되도록 한다.
그리고, 제 1 하드마스크 패턴은 제 2 하드마스크 패턴의 중앙부와 중첩되도록 형성하여, 제 2 하드마스크 패턴 하부, 즉, 제 1 하드마스크 패턴 측벽에 스페이서가 형성될 공간을 확보하고, 스페이서 상부의 손상이 방지되도록 한다.
나아가, 에치-백 공정은 제 2 하드마스크 패턴이 배리어로 사용되는 것을 특징으로 한다.
본 발명의 반도체 소자의 미세 패턴 형성 방법은 스페이서의 상부 프로파일(Top Profile)을 좌우 대칭으로 수직하게 형성함으로써, 스페이서를 이용한 패턴 형성 공정 시 최종 형성되는 패턴의 좌우 CD 균일도(Critical Dimension Uniformity)를 향상시키는 효과가 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 패턴 형성 방법의 실시예에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다. 먼저 도 2a를 참조하면, 반도체 기판(미도시) 상부에 피식각층(100)을 형성하고, 피식각층(100) 상부에 제 1 하드마스크층(미도시)을 형성한다. 그리고, 제 1 하드마스크층(미도시) 상부에 제 1 감광막 패턴(미도시)을 형성한 후, 제 1 감광막 패턴(미도시)을 마스크로 제 1 하드마스크층(미도시)을 식각하여 제 1 하드마스크 패턴(110)을 형성한다. 여기서, 제 1 하드마스크 패턴(110)은 비정질 탄소층(Amorpours Carbon Layer), 폴리실리콘층(Polysilicon) 및 이들의 조합으로 이루어진 물질로 형성하는 것이 바람직하다.
다음으로, 도 2b를 참조하면 제 1 하드마스크 패턴(110)을 포함하는 반도체 기판(미도시) 전체 상부에 스페이서 물질층(115)을 형성한다. 스페이서 물질층(115)은 산화 계열의 물질로 형성하는 것이 바람직하다. 더욱 바람직하게는 스텝커버리지(Step Coverage) 특성이 우수한 물질인 극저온 산화막(Ultra Low Temperature Oxide; ULTO)으로 형성한다. 극저온산화막이란 50～200℃의 저온에서 증착한 산화막을 일컫는다. 극저온산화막은 저온에서 증착되므로 하부층의 변형없이 증착이 가능하고, 두께 조절(1～400Å)이 용이하다. 또한, 두께를 얇게 형성할 수 있으므로 후속으로 진행되는 에치-백 식각공정 이후 피식각층 상부에 잔류하지 않고, 이에 따라 리프팅이 발생하지 않는다는 장점이 있다.
그 다음, 제 1 하드마스크 패턴(110)이 노출될때까지 평탄화 식각하여, 제 1 하드마스크 패턴(110)들 사이에 희생막(115)이 채워지도록 한다. 그 다음, 제 1 하드마스크 패턴(110) 및 희생막(115) 상부에 제 2 하드마스크층(120)을 형성한다. 여기서, 제 2 하드마스크층(120)은 비정질 탄소층(Amorpours Carbon Layer), 폴리실리콘층(Polysilicon) 및 이들의 조합으로 이루어진 물질로 형성하는 것이 바람직하다. 더욱 바람직하게는 제 1 하드마스크 패턴(110)과 동일한 물질로 형성하도록 한다.
다음으로, 제 2 하드마스크층(120) 상부에 제 2 감광막 패턴(130)을 형성한다. 이때, 제 2 감광막 패턴(130)은 제 1 하드마스크 패턴(110)과 중첩되며 제 1 하드마스크 패턴(110)의 선폭보다 큰 선폭을 가지도록 하는 것이 바람직하다.
도 2c를 참조하면, 제 2 감광막 패턴(130)을 마스크로 제 2 하드마스크층(120)을 식각하여 제 2 하드마스크 패턴(120a)을 형성한다. 그 다음, 제 2 감광막 패턴(130)을 제거한다. 여기서, 제 2 하드마스크 패턴(120a)은 제 1 하드마스크 패턴(110)이 모두 덮여지도록 형성되며, 제 1 하드마스크 패턴(110)의 선폭보다 큰 선폭으로 형성된다. 제 2 하드마스크 패턴(120a)의 중앙부와 제 1 하드마스크 패턴(110)이 중첩되도록 형성하여 'T'자 형태의 하드마스크 패턴을 형성하는 것이 바람직하다. 이는, 제 2 하드마스크 패턴(120a) 하부, 즉, 제 1 하드마스크 패턴(110) 측벽에 스페이서가 형성될 공간을 확보하고, 제 2 하드마스크 패턴(120a)에 의해 스페이서 상부의 손상이 방지되도록 하기 위한 형태이다.
도 2d를 참조하면, 제 2 하드마스크 패턴(120a)을 마스크로 스페이서 물질층(115)을 식각하여 제 2 하드마스크 패턴(120a)의 하부 즉, 제 1 하드마스크 패턴(110) 측벽에 스페이서(115a)를 형성한다. 그 다음, 도 2e를 참조하면, 제 1 하드마스크 패턴(110) 및 제 2 하드마스크 패턴(120a)을 제거하여 스페이서(115a)만 남긴다. 이때, 스페이서(115a) 상부는 제 2 하드마스크 패턴(120a)에 의해 식각이 방지되었기 때문에 'B'에 도시된 같이 좌우 대칭이며, 수직한 형태의 상부 프로파일을 갖게 된다. 도시되지는 않았으나 후속 공정을 설명하면, 스페이서(115a)를 마스크로 피식각층(100)을 식각하여 미세 패턴을 형성한다. 이때, 스페이서(115a)의 상부 프로파일이 좌우 대칭이며 수직하게 형성되었므로, 스페이서(115a)의 좌우 식각 조건이 동일하게 된다. 따라서, 이를 마스크로 식각된 미세 패턴의 CD 균일도(Critical Dimension Uniformity)가 향상되는 효과가 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 소자의 미세 패턴 형성 방법을 도시한 단면도이다. 먼저 도 3a를 참조하면, 반도체 기판(미도시) 상부에 피식각층(200)을 형성하고, 피식각층(200) 상부에 제 1 하드마스크층(미도시)을 형성한다. 그리고, 제 1 하드마스크층(미도시) 상부에 제 1 감광막 패턴(미도시)을 형성한 후, 제 1 감광막 패턴(미도시)을 마스크로 제 1 하드마스크층(미도시)을 식각하여 제 1 하드마스크 패턴(210)을 형성한다. 여기서, 제 1 하드마스크 패턴(210)은 비정질 탄소층(Amorpours Carbon Layer), 폴리실리콘층(Polysilicon) 및 이들의 조합으로 이루어진 물질로 형성하는 것이 바람직하다.
다음으로, 제 1 하드마스크 패턴(210)을 포함하는 반도체 기판(미도시) 전체 상부에 희생막(215)을 형성한다. 희생막(215)은 후속 딥-아웃(Dip-out) 공정 시 용이하게 제거될 수 있는 산화 계열의 물질로 형성하는 것이 바람직하다. 그 다음, 희생막(215)을 평탄화 식각하여 제 1 하드마스크 패턴(210)이 노출되도록 한다. 그리고, 제 1 하드마스크 패턴(210) 및 희생막(215) 상부에 제 2 하드마스크층(220)을 형성한다. 여기서, 제 2 하드마스크층(220)은 비정질 탄소층(Amorpours Carbon Layer), 폴리실리콘층(Polysilicon) 및 이들의 조합으로 이루어진 물질로 형성하는 것이 바람직하다. 더욱 바람직하게는 제 1 하드마스크 패턴(210)과 동일한 물질로 형성하도록 한다.
그 다음, 제 2 하드마스크층(220) 상부에 제 2 감광막 패턴(230)을 형성한다. 이때, 제 2 감광막 패턴(230)은 제 1 하드마스크 패턴(210)과 중첩되며 제 1 하드마스크 패턴(210)의 선폭보다 큰 선폭을 가지도록 하는 것이 바람직하다.
도 3b를 참조하면, 제 2 감광막 패턴(230)을 마스크로 제 2 하드마스크층(220)을 식각하여 제 2 하드마스크 패턴(220a)을 형성한다. 그 다음, 제 2 감광막 패턴(230)을 제거한다. 여기서, 제 2 하드마스크 패턴(220a)은 제 1 하드마스크 패턴(210)이 모두 덮여지도록 형성되며, 제 1 하드마스크 패턴(210)의 선폭보다 큰 선폭으로 형성된다. 제 2 하드마스크 패턴(220a)의 중앙부와 제 1 하드마스크 패턴(210)이 중첩되도록 형성한다.
도 3c를 참조하면, 딥-아웃(Dip-out) 공정을 진행하여 희생막(215)을 제거한다. 이때, 희생막(215)을 제거하면 제 1 하드마스크 패턴(210) 및 제 2 하드마스크 패턴(220a)에 의해 'T'자 형태의 하드마스크 패턴이 만들어진다. 'T'자 형태의 하드마스크 패턴을 형성하는 이유는 제 2 하드마스크 패턴(220a) 하부, 즉, 제 1 하드마스크 패턴(210) 측벽에 스페이서가 형성될 공간이 확보하고, 제 2 하드마스크 패턴(220a)에 의해 스페이서 상부의 손상이 방지되도록 하기 위한 형태이다.
그 다음, 제 1 하드마스크 패턴(210) 및 제 2 하드마스크 패턴(220a)을 포함하는 피식각층(200) 표면에 스페이서 물질(240)을 증착한다. 여기서, 스페이서 물질(240)은 스텝커버리지(Step Coverage) 특성이 우수한 물질로 형성하는 것이 바람직하며, 더욱 바람직하게는 극저온 산화막(Ultra Low Temperature Oxide; ULTO)으로 형성한다. 극저온산화막이란 50～200℃의 저온에서 증착한 산화막을 일컫는다. 극저온산화막은 저온에서 증착되므로 하부층의 변형없이 증착이 가능하고, 두께 조절(1～400Å)이 용이하다. 또한, 두께를 얇게 형성할 수 있으므로 후속으로 진행되는 에치-백 식각공정 이후 피식각층 상부에 잔류하지 않고, 이에 따라 리프팅이 발생하지 않는다는 장점이 있다. 이와 같이, 스텝 커버리지 특성이 우수한 물질을 스페이서 물질(240)로 사용함에 따라 제 2 하드마스크 패턴(220a) 하부 즉, 제 1 하드마스크 패턴(210) 측면의 공간에도 스페이서 물질(240)이 매립된다.
다음으로 도 3d를 참조하면, 에치-백 공정을 진행하여 제 1 하드마스크 패턴(210) 측벽에 스페이서(240a)를 형성한다. 에치-백 공정 시 제 2 하드마스크 패턴(220a)이 마스크 역할을 하여, 제 2 하드마스크 패턴(220a) 하부에 증착된 스페이서 물질(240)만 남겨지게 된다. 즉, 제 1 하드마스크 패턴(210) 측벽에 스페이서(240a)가 형성된다.
그 다음, 도 3e를 참조하면, 제 1 하드마스크 패턴(210) 및 제 2 하드마스크 패턴(220a)을 제거하여 스페이서(240a)만 남겨지도록 한다. 이때, 스페이서(240a) 상부는 제 2 하드마스크 패턴(220a)에 의해 식각이 방지되었기 때문에 'B''에 도시된 같이 좌우 대칭이며, 수직한 형태의 상부 프로파일을 갖게 된다. 도시되지는 않았으나 후속 공정을 설명하면, 스페이서(240a)를 마스크로 피식각층(200)을 식각하여 미세 패턴을 형성한다. 이때, 스페이서(240a)의 상부 프로파일이 좌우 대칭이며 수직하게 형성되었므로, 스페이서(240a)의 좌우 식각 조건이 동일하게 된다. 따라서, 이를 마스크로 식각된 미세 패턴의 CD 균일도(Critical Dimension Uniformity)가 향상되는 효과가 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100, 200 : 피식각층 110, 210 : 제 1 하드마스크 패턴
115, 240 : 스페이서 물질층 115a, 240a : 스페이서
120, 220 : 제 2 하드마스크층 120a, 220a : 제 2 하드마스크 패
130, 230 : 감광막 패턴 215 : 희생막

Claims (15)

  1. 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 상부에 제 1 하드마스크 패턴을 형성하는 단계;
    상기 제 1 하드마스크 패턴을 포함하는 상기 피식각층 상부에 스페이서 물질층을 형성하는 단계;
    상기 스페이서 물질층을 평탄화 식각하여 상기 제 1 하드마스크 패턴을 노출시키는 단계;
    상기 제 1 하드마스크 패턴 및 상기 스페이서 물질층 상부에 상기 제 1 하드마스크 패턴보다 큰 선폭을 가지는 제 2 하드마스크 패턴을 형성하되, 상기 제 1 하드마스크 패턴은 상기 제 2 하드마스크 패턴의 중앙부와 중첩되도록 형성하는 단계; 및
    상기 제 2 하드마스크 패턴을 마스크로 상기 스페이서 물질층을 식각하여 상기 제 1 하드마스크 패턴 측벽에 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스페이서를 형성하는 단계 후,
    상기 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴을 제거하는 단계; 및
    상기 스페이서를 마스크로 상기 피식각층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스페이서 물질층은 산화 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 3에 있어서,
    상기 산화 계열의 물질은 극저온 산화물질(Ultra Low Temperature Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴은 각각 비정질 탄소(Amorpours Carbon), 폴리실리콘(Polysilicon) 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 삭제
  7. 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 상부에 제 1 하드마스크 패턴을 형성하는 단계;
    상기 제 1 하드마스크 패턴 상부에 상기 제 1 하드마스크 패턴보다 큰 선폭을 가지는 제 2 하드마스크 패턴을 형성하되, 상기 제 1 하드마스크 패턴은 상기 제 2 하드마스크 패턴의 중앙부와 중첩되도록 형성하는 단계;
    상기 제 1 및 제 2 하드마스크 패턴을 포함하는 상기 피식각층 표면에 스페이서 물질층을 증착하는 단계; 및
    에치-백 공정으로 상기 스페이서 물질층을 식각하여 상기 제 1 하드마스크 패턴 측벽에 스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서,
    상기 스페이서를 형성하는 단계 후,
    상기 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴을 제거하는 단계; 및
    상기 스페이서를 마스크로 상기 피식각층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서,
    상기 스페이서 물질층은 산화 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 9에 있어서,
    상기 산화 계열의 물질은 극저온 산화물질(Ultra Low Temperature Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서,
    상기 제 1 하드마스크 패턴 및 상기 제 2 하드마스크 패턴은 비정질 탄소(Amorpours Carbon), 폴리실리콘(Polysilicon) 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서,
    상기 제 2 하드마스크 패턴을 형성하는 단계는
    상기 제 1 하드마스크 패턴을 포함하는 상기 피식각층 상부에 희생막을 형성하는 단계;
    상기 희생막을 평탄화 식각하여 상기 제 1 하드마스크 패턴을 노출시키는 단계;
    상기 제 1 하드마스크 패턴 및 상기 희생막 상부에 상기 제 2 하드마스크 패턴을 형성하는 단계; 및
    상기 희생막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    청구항 12에 있어서,
    상기 희생막은 산화 계열의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  14. 삭제
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    청구항 7에 있어서,
    상기 에치-백 공정은 제 2 하드마스크 패턴이 배리어로 사용되는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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