TWI715967B - 半導體結構及其製造方法 - Google Patents

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Abstract

本揭露公開一種半導體結構及其製造方法。該半導體結構包括一基部、複數個島，以及一隔離層。該複數個島中的至少一個包括從該基部的一上表面延伸的一支柱、連接到該支柱的一突起、設置在該突起上方的一封蓋層、以及設置在該突起和該封蓋層的一側壁上的一鈍化襯墊。該隔離層圍繞該島。

Description

半導體結構及其製造方法
本申請案主張2018/12/20申請之美國臨時申請案第62/782,662號及2019/03/08申請之美國正式申請案第16/296,627號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種半導體結構及其製造方法。
半導體元件和積體電路正在變得更加高度密集。因此，正在進行的研究旨在改善這些元件和電路的特性，並確保所需的製程優勢。在半導體儲存元件中，隨著這種元件的儲存容量的增加，元件中圖案的關鍵尺寸減小。因此，用於在晶片上形成圖案的光學微影製程是半導體製程的重要組成部分。
上文之「先前技術」說明僅系提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露提供一種半導體結構，包括一基部、複數個島; 以及一隔離層。該複數個島中的至少一個包括一支柱、一突起、一封蓋層和一鈍化襯墊。該支柱從該基部的一上表面延伸，該突起連接到該支柱，該封蓋層設置在該突起上，該鈍化襯墊設置在該突起和該封蓋層的一側壁上。該隔離層環繞該島。
在一些實施例中，該島的一高度在180到400nm之間。
在一些實施例中，該突起的一高度在30到200nm之間。
在一些實施例中，該半導體結構更包括夾在該突起和該封蓋層之間的一絕緣層，該絕緣層的一側壁被該鈍化襯墊覆蓋。
在一些實施例中，該基部，該支柱和該突起一體地形成。
在一些實施例中，該封蓋層的一頂表面與該隔離層的一上表面共面。
本揭露另提供一種半導體結構的製造方法，包括：提供一支撐基底；在該支撐基底上形成一封蓋層和一硬遮罩疊層；圖案化該硬遮罩疊層以形成覆蓋該封蓋層的複數個塊體；使用該塊體作為遮罩，圖案化該封蓋層以形成一剩餘封蓋層；通過該剩餘封蓋層圖案化該支撐基底以形成複數個突起；沉積一鈍化襯墊在該剩餘封蓋層和該突起的一側壁的上方；將剩餘的該支撐基底圖案化以形成該突起下面的複數個支柱；以及沉積一第一隔離層以包圍該支柱、該突起和該剩餘封蓋層。
在一些實施例中，該硬遮罩疊層包括與該封蓋層接觸的一第一子疊層和設置在該第一子疊層上的一第二子疊層，並且圖案化該硬遮罩疊層以形成該塊體包括：圖案化該第二子疊層以形成彼此以一給定距離間隔開的複數個條帶；在該條帶上沉積一犧牲層；圖案化該犧牲層以在該條帶上形成複數個通孔；使用剩餘的該犧牲層作為遮罩，在該第二子疊層內形成複數個開口；以及使用剩餘的該第二子疊層做為遮罩，圖案化該第一子疊層。
在一些實施例中，該條帶包括一兩層的結構和一三的層結構交錯配置。
在一些實施例中，該犧牲層的圖案化包括：塗覆一光阻層，該光阻層具有設置在該犧牲層上方的該條帶上的複數個通孔；以及去除通過該通孔曝露的該犧牲層的一部分。
在一些實施例中，該製造方法更包括在塗覆該光阻層之前，在一下伏層上沉積一抗反射塗層。
在一些實施例中，沉積該鈍化襯墊在該封蓋層和該突起的側壁包括：在該封蓋層的一頂表面、該封蓋層和該突起的該側壁上，以及該支撐基底的一上表面上沉積一鈍化襯墊；以及去除該封蓋層的該頂表面和該支撐基底的該上表面上的該鈍化襯墊。
在一些實施例中，該鈍化襯墊具有一均勻的厚度。
在一些實施例中，該鈍化襯墊是一原子層沉積層。
在一些實施例中，在形成該封蓋層和該硬遮罩疊層之前，在該支撐基底上沉積一絕緣層；以及在圖案化該封蓋層的期間圖案化該絕緣層。
在一些實施例中，該製造方法更包括執行一平坦化製程以通過該隔離層曝露該封蓋層的一上表面。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳了解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應了解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或制程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應了解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。
「一實施例」，「實施例」，「例示實施例」，「其他實施例」，「另一實施例」等係指本揭露所描述之實施例可包含特定特徵，結構或是特性，然而並非每一實施例必須包含該特定特徵，結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。
為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中，本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。
圖1是示意圖，例示本揭露的一些實施例的半導體結構10，圖2是圖1的區域A的特寫圖。參見圖1和圖2，半導體結構10包括陣列區域100和至少部分地圍繞該陣列區域100的周邊區域102。在一些實施例中，陣列區域100包括基部112、連接到該基部112的複數個島113、以及在相鄰的島113之間的隔離層210。在一些實施例中，島113包括突起114、支柱118、絕緣層120、封蓋層130和鈍化襯墊200。支柱118從基部112的表面1122延伸，突起114連接到支柱118。在一些實施例中，基部112、突起114與支柱118一體地形成。在一些實施例中，基部112、突起114和支柱118由輕摻雜的單晶矽製成。在一些實施例中，絕緣層120設置在突起114上方，封蓋層130設置在絕緣層120上方。在一些實施例中，鈍化襯墊200設置在突起114的側壁上、在絕緣層120上方，和封蓋層130的上方。
在一些實施例中，陣列區域100中的島113可以用於製造場效應垂直電晶體。在一些實施例中，突起114的高度在30到200nm之間的範圍內。在一些實施例中，島113的高度在180和400nm之間的範圍內。在一些實施例中，鈍化襯墊200在蝕刻製程期間提供鈍化以防止突起114的側壁1142的底切或凹口。在一些實施例中，封蓋層130的頂表面132和隔離層210的上表面212共面。在一些實施例中，絕緣層120包括氧化物，封蓋層130包括氮化物，鈍化襯墊200包括例如氧化物或氮化物的介電質，隔離層210包括氧化物。
圖3是流程圖，例示本揭露的一些實施例的製造半導體結構的製造方法300。圖4至圖20是示意圖，例示本揭露的一些實施例的半導體結構10的製造方法300的各種製造階段。圖3中的流程圖更示意性地說明圖4至圖20的各階段。在隨後的說明中，圖4至圖20中所示的製造階段參考圖3中所示的處理步驟。
參照圖4和圖5，根據圖3中的步驟302，提供待處理的支撐基底110。在一些實施例中，支撐基底110包括本體(bulk)半導體材料，例如矽。在一些實施例中，支撐基底110可以是輕摻雜的單晶矽。在一些實施例中，支撐基底110可以是p型基底。
接下來，在一些實施例中，根據圖3步驟304，薄絕緣層120、封蓋層130、和硬遮罩疊層140被順序地形成在支撐基底110上。在一些實施例中，絕緣層120與支撐基底110接觸。在一些實施例中，絕緣層120接觸包括氧化物，例如氧化矽。在一些實施例中，使用化學氣相沉積（CVD）製程或熱氧化製程形成絕緣層120。在一些實施例中，封蓋層130設置在絕緣層120上方。在一些實施例中，封蓋層130包括氮化物，例如氮化矽。在一些實施例中，可以使用CVD製程形成封蓋層130。
在一些實施例中，硬遮罩疊層140包括第一子疊層142和第二子疊層144依次形成在封蓋層130上。在一些實施中，第一子疊層142包括接觸封蓋層130的下伏層1422，以及設置在下伏層1422上的上覆層1424；其中上覆層1424具有與下伏層1422不同的成分，以使得能夠相對於另一層進行選擇性蝕刻。在一些實施例中，下伏層1422包括碳，上覆層1424包括氮化物。在一些實施例中，使用CVD製程形成下伏層1422和上覆層1424。
在一些實施例中，第二子疊層層144包括與上覆層1424接觸的第一層1442，以及設置在第一層1442上的第二層1444。在一些實施例中，第一層1442包括多晶矽，第二層1444包括氧化物，例如氧化矽。在一些實施例中，第二子疊層144可以選擇性地包括第三層1446，設置在第二層1444上。在一些實施例中，第三層1446包括氧化矽。在一些實施例中，使用CVD製程形成第一層1442、第二層1444和第三層1446。在一些實施例中，第一層1442和第二層1444的沉積可以使用原位(in-situ)形成，以節省處理時間和減少的可能性的污染。如本文所用，術語“原位”用於指其中正在處理的支撐基底110不暴露於外部環境（例如，處理系統外部）的過程。
接下來，根據圖3中的步驟306，圖案化第二子堆疊144。因此，在第二子疊層144內形成複數個凹槽150。在一些實施例中，剩餘的第二子疊層144包括複數個在第一方向D1延伸的條帶160。在一些實施例中，條帶160在與第一方向D1不同的第二方向D2 上依給定的距離d彼此隔開。在一些實施例中，條帶160可包括兩層結構162A和與或三層結構162B。在一些實施例中，在兩層結構162A包括第一層1442和第二層1444順序形成在封蓋層130上。在一些實施例中，三層結構162B包括第一層1442、第二層1444和第三層1446順序地形成在封蓋層130上。在一些實施例中，雙層結構162A和三層結構162B在第二方向D2上交替排列。在一些實施例中，第二子疊層144是使用雙圖案化技術（DPT）圖案化。在一些實施例中，DPT製程在第一子堆142的上覆層1424處停止。在一些實施例中，可以使用四重圖案化技術（QPT）製程，圖案化第二子堆疊144。
參照圖6和圖7，根據圖3中的步驟308依次形成犧牲層170、抗反射塗層（ARC）層180和光阻層190。在一些實施例中，犧牲層170被設置在條帶160上和凹槽150內。在一些實施例中，犧牲層170的厚度足以填充凹槽150。在一些實施例中，犧牲層170具有平坦的上表面172。在一些實施例中，犧牲層170包括碳。在一些實施例中，可以使用CVD製程形成犧牲層170。在一些實施例中，在沉積犧牲層170之後，可以執行拋光製程以獲得平坦的上表面172。
在一些實施例中，ARC層180形成在犧牲層170和光阻層190之間，以便在暴露光阻層190時消除與光反射相關的問題。在一些實施例中，ARC層180可以穩定犧牲層170的蝕刻選擇性。在一些實施例中，ARC層180的蝕刻選擇性可包括介電質，如氮化物或氧氮化物。在一些實施例中，ARC層180可以通過電漿增強CVD（PECVD）製程來形成。
圖6和圖7例示一些實施例在通過已知的光學微影製程圖案化之後的光阻層190。在一些實施例中，光阻層190包括設置在條帶160上的複數個通孔192。在一些實施例中，該ARC層180的一部分通過通孔192暴露出來。在一些實施例中，通過諸如光學微影、蝕刻等任何合適的操作，圖案化光阻層190。
參考圖8，根據圖3的步驟310，通過光阻層190暴露的犧牲層170和ARC層180的部分被去除。在一些實施例中，使用光阻層190作為遮罩，移除犧牲層170和ARC層180的部分。在一些實施例中，犧牲層170和ARC層180可通過任何合適的操作去除，例如乾蝕刻。在一些實施例中，剩餘的犧牲層170包括複數個通孔172。在一些實施例中，條帶160的部分暴露於通孔172。在一些實施例中，當條帶160隨後被圖案化時，剩餘的犧牲層170做為硬遮罩。在一些實施例中，光阻層190使用灰化製程或濕法剝離製程去除，其中該濕法剝離製程可以從化學上改變光阻層190，以便它不再黏附到剩餘的ARC層180。在一些實施例中，然後去除ARC層180以暴露剩餘的犧牲層170。
參照圖9，在一些實施例中，根據圖9的步驟312，條帶160（如圖5中所示）被圖案化。因此，在條帶160內形成複數個開口164。在一些實施例中，開口164與凹槽150連通。在一些實施例中，剩餘的第二子疊層144包括複數個塊體146，塊體146彼此由凹槽150和開口間隔開。在一些實施例中，塊體146做為硬遮罩以用於在第一子疊層142的上覆層1424內形成一圖案。在一些實施例中，條帶160停止在上覆層1424。在一些實施例中，條帶160是由任何合適的圖案化操作，例如乾式蝕刻的圖案化。
參照圖10和11，在一些實施例中，根據圖3中的步驟314，通過去除上覆層1424和下伏層1422的部分，圖案化第一子疊層142。在一些實施例中，圖案化第一子疊層142以定義隨後封蓋層130和絕緣層120將要蝕刻的區域。在一些實施例中，相對於下伏層面1422選擇性地蝕刻上覆層1424。
再次參照圖9和圖10，在一些實施例中，上覆層1424進行蝕刻以除去通過塊146曝露的確定部份。在一些實施例中，上覆層1424的確定部分通過任何合適的操作去除，例如乾蝕刻。在一些實施例中，上覆層1424的圖案化停止在下伏層1422。在上覆層1424的圖案化之後，通過任何合適的操作從剩餘的上覆層1424移除塊體146。在一些實施例中，剩餘的上覆層1424做為用於圖案化下伏層1422的硬遮罩。
再次參考圖11，通過剩餘的上覆層1424露出的下伏層1422的部分通過任何合適的操作除去，例如乾式蝕刻。在一些實施例中，下伏層1422停止在封蓋層130。在圖案化下層1424之後，通過任何合適的操作去除剩餘的上覆層1424。在一些實施例中，在蝕刻封蓋層130和絕緣層120期間，剩餘的下伏層1422作為硬遮罩。
參照圖12和13，在一些實施例中，根據圖3中的步驟316，去除通過剩餘的下伏層1422暴露的封蓋層130和絕緣層120的部分。在一些實施例中，封蓋層130和絕緣層120的部分被去除以暴露支撐基底110。在一些實施例中，圖案化製程停止在支撐基底110。在一些實施例中，通過任何合適的操作，例如乾蝕刻，去除封蓋層130和絕緣層120的部分。在圖案化覆蓋層130和絕緣層120之後，通過任何合適的操作去除剩餘的下伏層1422。當隨後蝕刻支撐基底110時，剩餘的覆蓋層130和絕緣層120做為硬遮罩。
參照圖14，在一些實施例中，根據圖3中的步驟318，通過封蓋層130和絕緣層120蝕刻支撐基底100，以在支撐基底110中形成凹陷1104。在一些實施例中，剩餘的支撐基底110包括基底112和從基部112延伸的複數個突起114。在一些實施例中，封蓋層130和絕緣層120覆蓋在突起的表面1122。在一些實施例中，突起114具有從表面1122到絕緣層120的高度H1，高度H1在30和200奈米之間的範圍內。在一些實施例中，通過任何合適的操作（例如乾蝕刻）來蝕刻支撐基底110。
參照圖15，在一些實施例中，根據圖3中的步驟320，將鈍化襯墊200沉積在封蓋層130上並進入凹陷1104內。在一些實施例中，鈍化襯層200沉積在封蓋層130的頂表面132、封蓋層130的側壁134、絕緣層120的側壁122、突起114的側壁1142，和基部112的表面1122。在一些實施例中，鈍化襯墊200是實質上共形層。在一些實施例中，鈍化襯墊200具有均勻的厚度。在一些實施例中，鈍化襯墊200包括氧化物。在一些實施例中，可以使用原子層沉積製程來形成鈍化襯墊200。
參照圖16，在一些實施例中，去除鈍化襯墊200的一部分以暴露頂表面132和表面1122。在一些實施例中，設置在頂表面132和表面1122上的鈍化襯墊200的部分被去除，同時留下設置在側壁1142、122、134上的鈍化襯墊200的部分以防止在隨後蝕刻基部112時，突起114的側壁1142的底切或凹口。在一些實施例中，鈍化襯墊200使用非等向蝕刻製程去除。
參照圖17，在一些實施例中，根據圖3中的步驟322，通過凹陷1104蝕刻支撐基底110以在基部112中形成溝槽116。因此，在突起114下面形成複數個支柱118和複數島113，其中每個島的113包括支柱118、突起114、絕緣層120、封蓋層130、和鈍化襯墊200。在一些實施例中，島113具有在180和400奈米之間的範圍內的高度H2。在一些實施例中，通過任何合適的操作（例如乾蝕刻）蝕刻基底112。
參照圖18和19，在一些實施例中，隔離層210沉積在封蓋層130上以及凹陷1104和溝槽116中。在一些實施例中，隔離層210具有足以填充溝槽116和凹陷1104的厚度。在一些實施例中，突起114通過鈍化襯墊200與隔離層210隔離。在一些實施例中，隔離層210包括氧化矽。
參照圖20，在一些實施例中，執行平坦化製程以曝露封蓋層130。因此，圖1和圖2中的半導體結構10被完全形成。在一些實施例中，隔離層210的上表面212與封蓋層130的頂表面132共面。
本揭露提供一種半導體結構，包括一基部、複數個島和一隔離層。該複數個島中的至少一個包括一支柱、一突起、一封蓋層和一鈍化襯墊；該支柱從該基部的一上表面延伸，該突起連接到該支柱，該封蓋層設置在該突起上。該鈍化襯墊設置在該突起和該封蓋層的一側壁。該隔離層圍繞該島。
本揭露另提供了一種半導體結構的製造方法，包括步驟：提供一支撐基底；在該支撐基底上形成一封蓋層和一硬遮罩疊層；圖案化該硬遮罩疊層以形成覆蓋該封蓋層的複數個塊體；使用該塊體作為遮罩，圖案化該封蓋層；通過該剩餘封蓋層圖案化該支撐基底以形成複數個突起；沉積一鈍化襯墊在該剩餘封蓋層和該突起的一側壁的上方；將剩餘的該支撐基底圖案化以形成該突起下面的複數個支柱；以及沉積一第一隔離層以包圍該支柱、該突起和該剩餘封蓋層。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化，取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多制程，並且以其他制程或其組合替代上述的許多制程。
再者，本申請案的範圍並不受限於說明書中所述之制程，機械，製造，物質組成物，手段，方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之制程，機械，製造，物質組成物，手段，方法，或步驟。據此，此等制程，機械，製造，物質組成物，手段，方法，或步驟系包含於本申請案之申請專利範圍內。
10:半導體結構 100:陣列區域 102:周邊區域 110:支撐基底 112:基部 113:島 114:突起 116:溝槽 118:支柱 120:絕緣層 122:側壁 130:封蓋層 132:頂表面 134:側壁 140:硬遮罩疊層 142:第一子疊層 144:第二子疊層 146:塊體 150:凹槽 160:條帶 162A:雙層結構 162B:三層結構 164:開口 170:犧牲層 172:平坦的上表面 180:抗反射塗層（ARC）層 190:光阻層 192:通孔 200:鈍化襯墊 210:隔離層 212:上表面 300:方法 302:步驟 304:步驟 306:步驟 308:步驟 310:步驟 312:步驟 314:步驟 316:步驟 318:步驟 320:步驟 322:步驟 1104:凹陷 1122:表面 1142:側壁 1422:下伏層 1424:上覆層 1442:第一層 1444:三層結構 1446:第三層 A:區域 B:區域 C:區域 D:區域 D1:第一方向 D2:第二方向 H1:高度 H2:高度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是示意圖，例示本揭露的一些實施例的半導體結構。 圖2是圖1的區域A的特寫圖。 圖3是流程圖，例示本揭露的一些實施例的半導體結構的製造方法。 圖4是透視圖，例示本揭露的一些實施例的半導體結構的形成中間階段。 圖5是圖4的區域B的特寫圖。 圖6是透視圖，例示本揭露的一些實施例的半導體結構的形成中間階段。 圖7是圖6的區域C的特寫圖。 圖8至17是透視圖，例示本揭露的一些實施例的半導體結構片段的形成中間階段。 圖18是透視圖，例示本揭露的一些實施例的半導體結構的形成中間階段。 圖19是圖18的區域D的特寫圖。 圖20是透視圖，例示本揭露的一些實施例的半導體結構的形成中間階段。
10:半導體結構
102:周邊區域
110:支撐基底
112:基部
118:支柱
130:封蓋層
A:區域
D1:第一個方向
D2:第二個方向

Claims (15)

  1. 一種半導體結構，包括：一基部；複數個島，其中該複數個島中的至少一個包括：一支柱，從該基部的一上表面延伸；一突起，連接到該支柱；一封蓋層，設置在該突起的上方；以及一鈍化襯墊，設置在該突起和該封蓋層的一側壁上方；以及一隔離層，環繞該島；其中該封蓋層的一頂表面與該隔離層的一上表面共面。
  2. 如請求項1所述的半導體結構，其中該島的一高度在180和400nm之間的範圍內。
  3. 如請求項1所述的半導體結構，其中該突起的一高度在30到200nm之間的範圍內。
  4. 如請求項1所述的半導體結構，更包括夾在該突起和該封蓋層之間的一絕緣層，該絕緣層的一側壁被該鈍化襯墊覆蓋。
  5. 如請求項1所述的半導體結構，其中該基部，該支柱和該突起一體地形成。
  6. 一種半導體結構的製造方法，包括：提供一支撐基底；在該支撐基底上形成一封蓋層和一硬遮罩疊層；圖案化該硬遮罩疊層以形成覆蓋該封蓋層的複數個塊體；使用該塊體作為遮罩，圖案化該封蓋層以形成一剩餘封蓋層；通過該剩餘封蓋層，圖案化該支撐基底以形成複數個突起；沉積一鈍化襯墊在該剩餘封蓋層和該突起的一側壁的上方；將剩餘的該支撐基底圖案化以形成該突起下面的複數個支柱；以及沉積一第一隔離層以包圍該支柱、該突起和該剩餘封蓋層。
  7. 如請求項6所述的製造方法，其中該硬遮罩疊層包括與該封蓋層接觸的一第一子疊層和設置在該第一子疊層上的一第二子疊層，並且圖案化該硬遮罩疊層以形成該塊體包括：圖案化該第二子疊層以形成彼此以一給定距離間隔開的複數個條帶；在該條帶上沉積一犧牲層；圖案化該犧牲層以在該條帶上形成複數個通孔；使用剩餘的該犧牲層作為遮罩，在該第二子疊層內形成複數個開口；以及使用剩餘的該第二子疊層做為遮罩，圖案化該第一子疊層。
  8. 如請求項7所述的製造方法，其中該條帶包括一兩層的結構和一三的 層結構交錯配置。
  9. 如請求項7所述的製造方法，其中該犧牲層的圖案化包括：塗覆一光阻層，該光阻層具有設置在該犧牲層上方的該條帶上的複數個通孔；以及去除通過該通孔曝露的該犧牲層的一部分。
  10. 如請求項9所述的製造方法，更包括在塗覆該光阻層之前，在一下伏層上沉積一抗反射塗層。
  11. 如請求項7所述的製造方法，其中沉積該鈍化襯墊在該封蓋層和該突起的側壁包括：在該封蓋層的一頂表面、該封蓋層和該突起的該側壁上，以及該支撐基底的一上表面上沉積一鈍化襯墊；以及去除該封蓋層的該頂表面和該支撐基底的該上表面上的該鈍化襯墊。
  12. 如請求項11所述的製造方法，其中該鈍化襯墊具有一均勻的厚度。
  13. 如請求項11所述的製造方法，其中該鈍化襯墊是一原子層沉積層。
  14. 如請求項6所述的製造方法，其中在形成該封蓋層和該硬遮罩疊層之前，在該支撐基底上沉積一絕緣層；以及 在圖案化該封蓋層的期間圖案化該絕緣層。
  15. 如請求項11所述的製造方法，更包括執行一平坦化製程以通過該隔離層曝露該封蓋層的一上表面。
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