CN113964036B - 半导体结构的制作方法及电子设备 - Google Patents
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Abstract
本公开提供一种半导体结构的制作方法及电子设备，所述方法包括：提供半导体衬底，半导体衬底上形成有至少两个栅堆叠；在半导体衬底上淀积非晶碳层，非晶碳层覆盖栅堆叠；在非晶碳层上形成掩模图形，以露出目标部位的非晶碳层的顶表面；使用掩模图形作为刻蚀掩模，刻蚀该非晶碳层，以去除目标部位的非晶碳层并露出目标栅堆叠；以目标栅堆叠为掩模，对目标栅堆叠两侧的半导体衬底进行Halo离子注入，形成Halo离子注入区；进行后续加工形成半导体结构。本公开由于光刻胶不在栅极图案上直接涂布，因而不会在栅极断差处形成光刻胶残余，也就是说可以从根本上消除光刻胶残余对Halo离子注入的影响。
Description
技术领域
本公开涉及半导体技术领域，具体涉及一种半导体结构的制作方法及电子设备。
背景技术
随着MOSFET器件尺寸不断缩小， MOSFET器件由于极短沟道而凸显了各种不利的物理效应，如短沟道效应 (SCE)、漏致势垒降低效应(DIBL)、载流子效应(HCE)、源-漏穿通等，它们严重制约着器件性能的提高。其中SCE决定了能采用的器件沟道长度、阈值电压等，使得器件性能和可靠性退化，限制了特征尺寸的进一步缩小。
目前，Halo(晕环)离子注入是一种能够有效地抑制SCE的方法， Halo结构器件通过提高源/漏极区附近的局部掺杂浓度，阻止源/漏耗尽区向沟道区扩展而形成的电荷共享效应，降低延伸区的结深以及缩短沟道长度，使载流子分布更陡，防止源-漏穿通，减小结漏电流，提高栅控能力，降低阈值漂移，从而抑制SCE和DIBI效应。
半导体制造工艺中，在栅极图案（gate pattern）成型后进行Halo离子注入工艺，但是栅极图案成型后，由于栅堆叠和衬底之间存在断差，在断差上进行光刻图案化时，由于光的散射，会在断差处存在光刻胶残留，如图1A和1B所示，光刻胶残留会妨碍Halo离子注入。
发明内容
本公开的目的是提供一种半导体结构的制作方法、半导体存储器及电子设备。
本公开第一方面提供一种半导体结构的制作方法，包括：
提供半导体衬底，所述半导体衬底上形成有至少两个栅堆叠；
在所述半导体衬底上淀积非晶碳层，所述非晶碳层覆盖所述栅堆叠；
在所述非晶碳层上形成掩模图形，以露出目标部位的非晶碳层的顶表面；
使用所述掩模图形作为刻蚀掩模，刻蚀该非晶碳层，以去除目标部位的非晶碳层并露出目标栅堆叠；
以所述目标栅堆叠为掩模，对所述目标栅堆叠两侧的半导体衬底进行Halo离子注入，形成Halo离子注入区。
本公开第二方面提供一种半导体存储器，包括：
基于第一方面中所述方法制作的半导体结构。
本公开第三方面提供一种电子设备，包括：
如第二方面中所述的半导体存储器。
本公开与现有技术相比的优点在于：
1.本公开由于光刻胶不在栅极图案上直接涂布，因而不会在栅极断差处形成光刻胶残余，也就是说可以从根本上消除光刻胶残余对Halo离子注入的影响。
2.本公开在光刻图案成型时，在图案断差处可以做出平坦的表面，相对于现有技术，本公开在追求更细微图案的新一代技术上更看得见显著的效果。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本公开的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1A和图1B示出了现有技术中的形成光刻胶残留的示意图；
图2示出了本公开所提供的一种半导体结构的制作方法的流程图；
图3A至3E示出了图2流程图对应的各阶段半导体结构的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
为了解决现有技术中存在的问题，本公开实施例提供一种半导体结构的制作方法、半导体存储器及一种电子设备，下面结合附图进行说明。
图2示出了本公开所提供的一种半导体结构的制作方法的流程图，图3A至3E示出了图2流程图对应的各阶段半导体结构的示意图，所述方法包括以下步骤：
步骤S101：提供半导体衬底，半导体衬底上形成有至少两个栅堆叠。
请参考图3A，提供半导体衬底100，在半导体衬底100中可以形成有浅槽 隔离结构、有源区等，在半导体衬底100上形成有至少两个栅堆叠110，栅堆叠110一般包括栅介质层和栅导体层，栅导体层形成于栅介质层上方，栅导体层上方还可以覆盖一层保护层，栅介质层可以为氧化硅或氮氧化硅，栅导体层一般为多晶硅。
半导体衬底100例如可以是体硅衬底、绝缘体上硅（SOI）衬底、锗衬底、绝缘体上锗（GOI）衬底、硅锗衬底、III-V族化合物半导体衬底或通过执行选择性外延生长（SEG）获得的外延薄膜衬底。
步骤S102：在半导体衬底上淀积非晶碳层，非晶碳层覆盖栅堆叠。
请参考图3B，在半导体衬底100上淀积一层非晶碳层200(Amorphous CarbonLayer，ACL)来作为无机散射膜，使用最低阶梯覆盖率的条件来进行淀积，以使非晶碳层以台阶型覆盖栅堆叠。非晶碳层的淀积厚度可以为2000埃，具体根据实际需要进行设定。
具体的，如图3B所示，在半导体衬底100上淀积一层非晶碳层200以覆盖栅堆叠110的淀积结果具体为：形成在两个栅堆叠100之间的非晶碳层内部存在空隙，其中，形成于栅堆叠110侧壁表面的非晶碳层的厚度小于形成在栅堆叠110之间半导体衬底表面的非晶碳层的厚度，构成台阶型。如图3B所示，采用本方案，在栅堆叠两侧容易形成残余的地方，被非晶碳层覆盖，使得在后续工艺中，非晶碳层可以被完全去除，不会在栅堆叠两侧留下残余。
步骤S103：在非晶碳层上形成掩模图形，以露出目标部位的非晶碳层的顶表面。
请参考图3C和3D，可以进行光刻工艺在非晶碳层200上形成掩模图形，具体可以为：在非晶碳层200上先涂布一层光刻胶300后进行光照显影，形成掩模图形，以露出目标部位的非晶碳层的顶表面，该目标部位下方为目标栅堆叠，如图所示。光刻胶300的厚度范围可以为非晶碳层200厚度的1.5至2倍。
步骤S104：使用掩模图形作为刻蚀掩模，刻蚀该非晶碳层，以去除目标部位的非晶碳层并露出目标栅堆叠。
请参考图3E，使用掩模图形作为刻蚀掩模，刻蚀该非晶碳层200，以去除目标部位的非晶碳层并露出目标栅堆叠（如图所示），也就是说在需要Halo离子注入的部位选择性地去除非晶碳层，可以通过回刻蚀工艺进行。此时，目标栅堆叠两侧断差处的半导体衬底表面较平坦，并无任何残留物，从根本上消除了残留物对后续Halo离子注入的影响。
步骤S105：以目标栅堆叠为掩模，对目标栅堆叠两侧的半导体衬底进行Halo离子注入，形成Halo离子注入区。
步骤S105后可以进行后续加工形成半导体结构。
后续加工的步骤可以包括：使用干法灰化（dry ashing）工艺去除所述掩模图形。采用干法灰化工艺避免了对Halo离子注入区的影响。
后续加工的步骤还可以包括：对半导体结构进行退火工艺，以激活Halo离子注入区的掺杂。
后续加工的步骤还可以包括其它工艺步骤，本申请在此不做限定。
本公开与现有技术相比的优点在于：
1. 本公开由于光刻胶不在栅极图案上直接涂布，因而不会在栅极断差处形成光刻胶残余，也就是说可以从根本上消除光刻胶残余对Halo离子注入的影响。
2. 本公开在光刻图案成型时，在图案断差处可以做出平坦的表面，相对于现有技术，本公开在追求更细微图案的新一代技术上更看得见显著的效果。
本公开实施例还提供了一种半导体存储器，包括：
根据本申请提供的半导体结构的制作方法制作的半导体结构，该半导体存储器例如可以为动态随机存取存储器（Dynamic Random Access Memory，DRAM）。
本公开实施例还提供了一种电子设备，包括：
本申请提供的半导体存储器。该半导体存储器被纳入到智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源中的至少一者中。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (6)
1.一种半导体结构的制作方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有至少两个栅堆叠；
在所述半导体衬底上淀积非晶碳层，所述非晶碳层覆盖所述栅堆叠；
在所述非晶碳层上形成掩模图形，以露出目标部位的非晶碳层的顶表面；
使用所述掩模图形作为刻蚀掩模，刻蚀该非晶碳层，以去除目标部位的非晶碳层并露出目标栅堆叠；
以所述目标栅堆叠为掩模，对所述目标栅堆叠两侧的半导体衬底进行Halo离子注入，形成Halo离子注入区；
所述非晶碳层覆盖所述栅堆叠包括：形成在两个栅堆叠之间的所述非晶碳层内部存在空隙，其中，形成于栅堆叠侧壁表面的非晶碳层的厚度小于栅堆叠之间半导体衬底表面的非晶碳层的厚度。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
进行退火，以激活Halo离子注入区的掺杂。
3.根据权利要求1或2所述的方法，其特征在于，所述非晶碳层的淀积厚度为2000埃。
4.根据权利要求3所述的方法，其特征在于，所述掩模图形由光刻胶制成。
5.根据权利要求4所述的方法，其特征在于，所述掩模图形的厚度范围为所述非晶碳层厚度的1.5至2倍。
6.根据权利要求4所述的方法，其特征在于，所述方法还包括：
使用干法灰化工艺去除所述掩模图形。
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| KR20010004895A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 트랜지스터 형성 방법 |
| KR20060099699A (ko) * | 2005-03-14 | 2006-09-20 | 주식회사 하이닉스반도체 | 반도체 소자의 ｃ-할로 마스크 패턴 형성 방법 |
| KR20080004215A (ko) * | 2006-07-05 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| CN102655081A (zh) * | 2012-04-16 | 2012-09-05 | 上海华力微电子有限公司 | 一种无定形碳牺牲栅极结构的浅结和侧墙的制备方法 |
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| KR20010004895A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 트랜지스터 형성 방법 |
| KR20060099699A (ko) * | 2005-03-14 | 2006-09-20 | 주식회사 하이닉스반도체 | 반도체 소자의 ｃ-할로 마스크 패턴 형성 방법 |
| KR20080004215A (ko) * | 2006-07-05 | 2008-01-09 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| CN102655081A (zh) * | 2012-04-16 | 2012-09-05 | 上海华力微电子有限公司 | 一种无定形碳牺牲栅极结构的浅结和侧墙的制备方法 |
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