KR20010004895A - 트랜지스터 형성 방법 - Google Patents

Abstract

본 발명은 트랜지스터 형성 방법에 관한 것으로, NMOS 트랜지스터의 문턱전압이 떨어져 트랜지스터의 특성이 나빠지는 것을 방지하기 위해, 드레인/소오스와 P웰이 만나는 부위에 P 타입의 도퍼런트를 주입시켜 P웰과 N+의 경계부위에 형성되는 채널 감소폭을 줄인 것에 관한 것이다. 이를 구현하기 위한 본 발명의 트랜지스터 형성 방법은, 적어도, P웰 기판을 형성하는 제 1단계와, 상기 P웰 기판에 N-deep을 주입하는 제 2단계와, 상기 제 2단계 후 N-ch을 주입하는 제 3단계와, 상기 제 3단계 후 게이트 옥사이드를 형성하는 제 4단계와, 상기 게이트 옥사이드 위에 게이트 폴리를 형성하는 제 5단계와, 상기 제 5단계 후 드레인/소오스와 상기 P웰이 만나는 부위에 할로 이온을 주입하는 제 6단계와, 상기 게이트 폴리를 마스크로 하여 저농도 불순물 이온을 주입하는 제 7단계와, 상기 게이트 폴리 양쪽에 스페이서를 형성하는 제 8단계와, 상기 제 8단계후 고농도 불순물 이온을 주입시켜 소오스 및 드레인 영역을 형성하는 제 9단계를 포함한 것을 특징으로 한다.

Description

트랜지스터 형성 방법{Method of making transistor}

본 발명은 반도체 메모리 소자의 트랜지스터 형성 방법에 관한 것으로, 보다 상세하게는 드레인/소오스와 P웰이 만나는 부위에 P 타입의 도퍼런트(dopant)를 주입시켜 P웰과 N+의 경계부위에 형성되는 채널 감소폭을 줄인 트랜지스터 형성 방법에 관한 것이다.

반도체 장치를 제조함에 있어서는 기판 상에 게이트 전극을 형성하고 다음에 소오스, 드레인 영역을 형성하게 된다. 이와 같이 소오스, 드레인 영역을 형성함에 있어서는 패터닝 공정을 통하여 P+ 이온 또는 N+ 이온을 주입하게 된다.

그런데, 상기 구성을 갖는 종래의 트랜지스터 형성 방법에 있어서는, 낮은 동작 전압과 고집적을 위해 게이트 두께를 낮추고 게이트 길이를 줄여서 문턱 전압값이 작아지도록 소자를 형성시키게 된다. 이 경우, 종래의 NMOS 트랜지스터에서는 문턱 전압값이 작아지면 트랜지스터의 누설전류가 증가되어 소자의 특성이 저하되는 문제점이 있었다.

따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 드레인/소오스와 P웰이 만나는 부위에 P 타입의 도펀트(dopant)를 주입시켜 P웰과 N+의 경계부위에 형성되는 채널 감소폭을 줄인 트랜지스터 형성 방법에 관한 것이다.

도 1는 본 발명에 의한 NMOS형 트랜지스터의 단면도

도 2a 및 도 2b는 종래 및 본 발명에 의한 트랜지스터 형성 방법에 의해 채널 감소폭을 비교한 공정 단면도

도 3은 본 발명의 실시예에 의해 할로 이온 주입하였을 경우에 채널 도핑 프로필을 나타낸 단면도

도 4a 및 도 4b는 본 발명에 의한 트랜지스터의 특성을 검사한 결과를 그래프로 나타낸 것으로,

도 4a는 할로 이온을 주입한 후 문턱전압(Vt)의 변화를,

도 4b는 누설 전류량의 변화를 각각 그래프로 나타낸 것이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : P웰 20 : n+ 영역

30 : 게이트 옥사이드 영역 40 : 게이트 폴리

50 : 할로 이온 주입영역 60 : 스페이서

상기 목적을 달성하기 위하여, 본 발명의 트랜지스터 형성 방법은,

적어도, P웰 기판을 형성하는 제 1단계와,

상기 P웰 기판에 N-deep을 주입하는 제 2단계와,

상기 제 2단계 후 N-ch을 주입하는 제 3단계와,

상기 제 3단계 후 게이트 옥사이드를 형성하는 제 4단계와,

상기 게이트 옥사이드 위에 게이트 폴리를 형성하는 제 5단계와,

상기 제 5단계 후 드레인/소오스와 상기 P웰이 만나는 부위에 할로 이온을 주입하는 제 6단계와,

상기 게이트 폴리를 마스크로 하여 저농도 불순물 이온을 주입하는 제 7단계와,

상기 게이트 폴리 양쪽에 스페이서를 형성하는 제 8단계와,

상기 제 8단계후 고농도 불순물 이온을 주입시켜 소오스 및 드레인 영역을 형성하는 제 9단계를 포함한 것을 특징으로 한다.

여기서, 상기 할로 이온 주입은 20KeV/B11/2.0E12×4회의 공정조건으로 주입시키는 것이 바람직하며, 이때 할로 이온이 주입되는 각도는 45°로 하여 진행하는 것이 바람직하다.

그리고, 상기 할로 이온을 45°의 각도로 주입시 90°회전하면서 같은 4방향에서 주입시키는 것이 바람직하다.

이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.

또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.

도 1은 본 발명에 의한 NMOS형 트랜지스터의 단면도로서, P웰과 N+의 경계 부위에 형성되는 채널의 감소폭을 줄이기 위하여 드레인 및 소오스와 P웰이 만나는 부위에 P 타입의 도펀트(dopant)(50)를 주입한 것이다.

상기 도면을 참조하여, 본 발명의 NMOS형 트랜지스터의 공정 단계를 설명하기로 한다.

먼저, P웰(10)을 200Kev/B11/2.5E13의 공정조건으로 형성하고, N-deep을 100KeV/B11/1.5E13의 공정조건으로 주입한 후 N-ch을 30keV/BF2/5.0E12의 공정조건으로 주입한다. 그후 게이트 옥사이드(30)를 70Å의 크기로 형성하고, 이 게이트 옥사이드(30) 위에 게이트 폴리(40)를 2000Å의 크기로 형성한다. 그리고, 게이트 폴리(40)를 형성한 후 드레인/소오스(20)와 P웰(10)이 만나는 부위에 할로(halo) 이온을 20KeV/B11/2.0E12×4회의 공정조건으로 주입한다. 이때, 할로 이온이 주입되는 각도는 45°로 하여 진행하며, 제품에 존재하는 모든 방향의 소자들에게 모두 적용하기 위해 90°씩 회전을 하면서 같은 도즈(dose)로 진행한다.

그리고, 상기 게이트 폴리(40)를 마스크(Mask)로 하여 저농도 불순물 이온(n-)을 25KeV/P31/2.0E13의 공정조건으로 주입한 후 상기 게이트 폴리(40)의 양쪽에 스페이서(60)를 형성한다. 그후, N+ 불순물 이온을 40KeV/As75/6.0E15의 공정조건으로 주입시켜 소오스 및 드레인 영역을 형성시킨다.

상기 트랜지스터의 형성 공정중 기존의 공정과 다른 점은 NMOS 트랜지스터의 LDD 주입 공정 진행전에 할로(Halo) 이온을 주입하는 공정이 추가로 신설된 것이다. 상기 할로 이온 공정진행 조건은 상기의 조건과 같으며, 위 공정 조건으로 진행하였을 경우에 개선될 수 있는 효과를 알 수 있는 방법으로 트랜지스터 시뮬레이션 장치인 'MEDICI,T-SUPREEM4'을 이용하여 개선 전후의 채널 감소폭의 변화와 채널 도핑 프로필을 계산하여 도 2a 및 도 2b, 그리고 도 3에 각각 나타내었다.

도 2a는 할로(Halo) 이온 주입을 진행하지 않은 종래의 트랜지스터 형성 방법에 의한 트랜지스터의 공정단면을 나타낸 것이고, 도 2b는 할로 이온 주입을 진행한 본 발명의 트랜지스터 형성 방법에 의한 트랜지스터의 공정단면을 나타낸 것이다. 도 2a 및 도 2b에서 도시한 바와 같이, 채널 감소폭이 종래의 것에 비해 할로(Halo) 이온을 주입한 본 발명의 트랜지스터에서 상당이 감소한 것을 알 수 있다.

도 3은 할로 이온을 진행하였을 경우에 채널 도핑 프로필을 계산한 것으로, 도면에서 나타낸 화살표 부위의 도핑(doping) 농도가 증가한 것을 알 수 있다.

도 4a 및 도 4b는 본 발명에 의한 트랜지스터의 특성을 검사한 결과를 그래프로 나타낸 것으로, 도 4a는 할로 이온을 주입한 후 문턱전압(Vt)의 변화를, 도 4b는 누설 전류량의 변화를 각각 나타낸 것이다. 여기서, 도 4a에 나타낸 부호 a는 할로 이온을 주입한 후 채널의 문턱전압 변화를 나타낸 것이고, 부호 b는 할로 이온을 주입하지 않은 채널에서의 문턱전압 변화를 나타낸 것이다. 그리고, 도 4b에 나타낸 부호 a는 할로 이온을 주입한 후 NMOS 트랜지스터의 누설전류 변화를 나타낸 것이고, 부호 b는 할로 이온을 주입하지 않은 NMOS 트랜지스터의 누설전류 변화를 나타낸 것이다.

도시한 바와 같이, 할로(Halo) 이온을 주입후 채널에서 문턱전압이 갑자기 떨어지는 현상을 많이 개선하였고, 누설 전류량도 종래의 것에 비해 많이 줄였다.

본 발명은 NMOS형 트랜지스터의 형성 방법에서 할로(Halo) 이온을 소오스와 드레인 중에서 드레인 부위만(또는 소오스 부위만) 선택적으로 이온 주입하여 트랜지스터의 구조를 비대칭 NMOS형 포켓(pocket) 구조로 형성할 수도 있다.

이상에서 설명한 바와 같이, 본 발명의 트랜지스터 형성 방법에 의하면, 드레인/소오스와 P웰이 만나는 부위에 P 타입의 도펀트(dopant)를 주입시켜 P웰과 N+의 경계부위에 형성되는 채널 감소폭을 줄일 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

1. 반도체 메모리 장치의 트랜지스터 형성 방법에 있어서,

   적어도, P웰 기판을 형성하는 제 1단계와,

   상기 P웰 기판에 N-deep을 주입하는 제 2단계와,

   상기 제 2단계 후 N-ch을 주입하는 제 3단계와,

   상기 제 3단계 후 게이트 옥사이드를 형성하는 제 4단계와,

   상기 게이트 옥사이드 위에 게이트 폴리를 형성하는 제 5단계와,

   상기 제 5단계 후 드레인/소오스와 상기 P웰이 만나는 부위에 할로 이온을 으로 주입하는 제 6단계와,

   상기 게이트 폴리를 마스크로 하여 저농도 불순물 이온을 주입하는 제 7단계와,

   상기 게이트 폴리 양쪽에 스페이서를 형성하는 제 8단계와,

   상기 제 8단계후 고농도 불순물 이온을 주입시켜 소오스 및 드레인 영역을 형성하는 제 9단계를 포함한 것을 특징으로 하는 트랜지스터 형성 방법.
2. 제 1항에 있어서, 상기 할로 이온 주입은 20KeV/B11/2.0E12×4회의 공정조건으로 주입시키는 것을 특징으로 하는 트랜지스터 형성 방법.
3. 제 1항에 있어서, 상기 할로 이온이 주입되는 각도는 45°로 하여 진행하는 것을 특징으로 하는 트랜지스터 형성 방법.
4. 제 3항에 있어서, 상기 할로 이온을 45°의 각도로 주입시 90°회전하면서 같은 4방향에서 주입시키는 것을 특징으로 하는 트랜지스터 형성 방법.