KR100679756B1 - 실리콘 ｍｏｓ 트랜지스터 집적 회로 - Google Patents
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Abstract
본 명세서는 출력 임피던스를 증가시킨 아날로그 기능의 MOS 트랜지스터에 관한 것이다. 증가된 출력 임피던스는 드레인 공핍폭을 감소한 결과이다. 이것은 다른 디바이스 파라미터에 부정적인 영향없이 달성된다. 이 MOS 트랜지스터 구조는, LDD 도전형과는 반대의 도전형을 가지며, 채널 도핑보다 높은 도핑 레벨을 가진 주입 영역이 소량 도핑의 드레인(LDD)에 부가된다. 이 부가된 주입 영역은 공핍층의 확산을 제한하고 그 폭을 감소시킨다. 상대적으로 작게 제한하면, 장치의 출력 임피던스는 상당히 증가하고, 트랜지스터 이득도 상응하여 증가한다.
Description
도 1은 전형적인 MOS 트랜지스터 이득단의 등가 회로를 도시하는 회로도.
도 2는 도 1의 회로에 대한 이득 대 주파수의 관계를 도시하는 그래프.
도 3은 드레인 공핍폭을 제어하는 이중 주입의 개략도.
도 4-12는 도 3의 이중 주입된 구조를 제조하기 위해 이용한 처리 단계의 개략도.
도 13과 14는 각각 출력 임피던스 대 바이어스 전류의 관계와 트랜지스터 이득 대 바이어스 전류의 관계를 도시하는 그래프로서, 이중 주입의 MOS 트랜지스터 성능에 대한 효과를 보여주는 도면.
도면의 주요 부분에 대한 부호의 설명
11 : NMOSFET 12 : 전류 소스
13 : 드레인 단자 14 : 전원
16 : 캐패시턴스
본 발명은 MOS 전계 효과 트랜지스터(MOSFET)를 이용한 아날로그 회로에 관한 것이다.
집적 회로 기술에서의 디지털 회로의 우위성으로 인해 대부분의 디자인 노력은 디지털 회로 특성을 최적화하는데 초점을 맞추고 있다. 아날로그 회로의 다양한 응용에도 불구하고 아날로그 회로 성능을 개선하려는 노력은 대개 디지털 회로에 쏟는 노력에 비해 부차적이었다. 디지털 IC 디자인에 있어 주요 관심은 모든 장치를 같은 신호 레벨에서 온(on)되고 오프(off)되는 것을 보장하기 위한 임계전압(threshold voltage)에 있다. 온-전류와 오프-전류는 또한 디지털 IC 응용에 있어서 중요한 파라미터이다. 아날로그 디바이스 성능에 있어서 이득(ｇm)과 대역폭이 중요 파라미터이다.
IC 기술이 진보하고, IC 디바이스가 사이즈 면에서 축소됨에 따라 어떤 IC 성능 특성은 긍정적으로 영향을 받았고 또 어떤 것은 부정적으로 영향을 받았다. 예를 들면, 제곱 법칙 아날로그 디바이스(square law analog device)를 가정하면 ｇm은 주어진 W/L의 비율에 대해 드레인 전류의 제곱근에 비례한다. 그러므로 디바이스 사이즈가 축소됨에 따라 C와 ｇm은 증가하고(고정된 W/L 비율과 바이어스 전류에 대해) 이에 따라 더 높은 속도의 회로를 획득할 수 있다. 그러나 ｒout은 디바이스가 축소함에 따라 L에 선형적으로 감소한다. 결과적으로 기술이 진보함에 따라 그리고 디바이스가 축소함에 따라 아날로그 디바이스 성능을 극대화하기 위하여 ｒout을 개선시키는 방법을 갖는 것이 바람직할 것이다.
본 발명자는 아날로그 MOS 트랜지스터의 이득에 영향을 주는 중요한 파라미터는 디바이스의 드레인에서의 공핍폭이라는 것을 알게 되었다. 본 발명자는 다른 디바이스 파라미터에 부정적인 영향없이 드레인 공핍폭을 감소시킨 MOS 트랜지스터 구조를 고안하였다. 이 구조는, LDD 도전율과는 다른 도전율을 가지며 도핑 레벨이 채널 도핑보다 높은 주입 영역이 얇게 도핑된 드레인(LDD)에 부가되어 있다. 이 부가된 주입 영역은 공핍층의 확산을 제한시키고 그것의 폭을 감소시킨다. 상대적으로 작게 제한하면, 디바이스의 출력 임피던스(impedance)는 상당히 증가하고, 트랜지스터 이득도 상응하여 증가한다.
이중 주입된 LDD 장치는 숏 채널 디지털 IC에서 사용되어 Vds=Vdd에서의 Ioff를 감소시키지만, Vds가 Vdd보다 훨씬 낮은 아날로그 디바이스에서는 사용되지 않았다. 이와 관련하여 숏 채널이란 사용된 기술의 최소 디자인 규칙의 두배미만의 것으로서 정의된다. 숏 채널 디지털 장치에서 이중 주입된 LDD의 가장 주요한 목적은 전압을 지정된 범위내에서 제어하는 것이다. 그러므로 디지털 장치에서의 이중 주입된 LDD의 이용은 ＶＴ를 상당한 값, 예를 들어 50mV보다 큰 값, 전형적으로 100mV보다 큰 값으로 조정하는 것을 목적으로 한다. 그러나 아날로그 기능을 수행하는 트랜지스터에서 이 조정의 효과는 바람직하지 못하다. 본 발명의 이중 주입된 LDD는 임계 전압에 거의 영향을 주지 않고 아날로그 기능을 수행하는 장치의 출력 임피던스를 개선한다. 또한 채널길이가 최소 설계 규칙의 두배를 초과하는 롱 채널 트랜지스터에서의 출력 임피던스를 개선한다. 예를 들면 0.25㎛ 기술에서 롱 채널 트랜지스터는 0.5㎛보다 더 긴 채널 길이를 가질 것이다. 이 디바이스에 있어서 숏 채널의 효과는 문제가 되지 않고, 종래 기술의 이중 확산된 LDD는 적용할 수 없다.
디지털 MOS 디바이스 디자인에서, 전형적으로 최적화되는 파라미터는 Ion(Vds = Vgs = Vdd에서)이며, 이때 Ioff(Vds=Vdd, 그리고 Vgs=0에서)는 수용가능 한계, 예를 들면 1pA/um에서 유지된다. 대조적으로 아날로그 응용에서는 디바이스는 Vds=Vdd에서 바이어스 되지 않는다. 흔한 실례는 트랜지스터가 포화 영역에서 동작하도록 보장하기 위해 몇 백 mV의 Vgs-VT와 Vds=(Vgs-VT)+500mV을 선택한다. 그러므로, 디자인의 초점은 소위 디바이스 이득과 대역폭이라고 불려지는 아날로그 성능을 특성화시키는 파라미터들에 있다. 도 1은 전형적인 드레인 단자(13)와 전원(14) 사이에서 전류 소스에 의해 바이어스된 NMOSFET(11)로 구성되어 있는 전형적인 MOS 트랜지스터 이득단을 보여주고 있다. 게이트에 인가되는 입력 전압 Vin은 직류(DC) 전압에 부가된 교류(AC) 신호로 구성된다. 출력 노드와 소 신호 접지 사이에 있는 커패시턴스(C)(16)는 이러한 이득단이 드라이브되어야 하는 전체 부하를 표시한다.
도 2는 도 1의 회로의 전형적인 주파수 응답을 도시한다. 이 회로에 있어서의 2개의 중요한 파라미터는 이득과 대역폭이다. 이 블럭의 이득은 ｇmｒout로 주어지며, 대역폭은 ｇm/C로 주어진다. 제곱 법칙 디바이스를 가정하면, ｇm은 주어진 W/L 비율에 대한 드레인 전류의 제곱근에 비례한다. 그러므로 디바이스가 축소됨에 따라 C는 감소하고(고정된 W/L비율과 바이어스 전류에 대해) ｇm은 증가한다. 그러나 ｒout은 디바이스가 작아짐에 따라 L에 선형적으로 감소한다.
이 디바이스의 드레인 전류, ID는 다음과 같이 표현된다.
이 디바이스의 드레인 전류, ID는 다음과 같이 표현된다.
이 수학식에서 λ는 출력 특성의 기울기를 결정하고 L에 반비례하는 파라미터이다. 제곱 법칙 디바이스에 있어 α는 2이지만 서브마이크론 디바이스의 경우는 1과 2사이에서 변한다. 따라서, 단순한 가정하에, 블럭의 전압 이득은 다음과 같이 표현될 수 있다.
ＸD는 드레인 끝단에서의 공핍폭이고 L은 유효 채널 길이이다. 이 수학식은 이득이 L에 선형적으로 증가한다는 것을 나타낸다. 그러나 고정된 채널 길이의 경우에, 이득은 ＸD에 반비례한다.
드레인 끝단에서 공핍폭을 감소시키는 방법은 여러가지가 있다. 하나의 방법은 임계값 조정 주입 도즈(dose)를 증가시키는 것이다. 이것은 채널의 저항을 증가시키고 공핍 영역의 사이즈를 감소시킨다. 그러나 이것은 또한 임계 전압의 증가시켜, 바람직하지 못한 드레인 전류의 감소를 일으킨다. 또 다른 방법은 소스와는 별개로 드레인에 주입하고 다른 주입 도즈(dose)를 이용하는 것이다. 이것은 이미 알려진 디바이스 구조인 비대칭 디바이스를 생산하지만 비대칭 디바이스는 추가적인 마스크와 공정 단계를 요한다. 게다가 비대칭 디바이스에 있어 그 소스와 드레인의 기생(parastics)은 상이하여 디바이스 디자인의 모델링을 복잡하게 한다.
본 발명에 따르면 소스와 드레인은 LDD(lightly doped drain)을 형성하기 위해 둘다 이중으로 주입되어 있다. 표준 LDD 주입은 표준 공정을 이용하여 수행되며 2차 주입은 표준 LDD 상부에서 행해진다. 2차 주입은 표준 LDD와는 반대의 도전형을 가지고 있다. n-채널 MOSFET에서 비소 또는 인산은 소스(source)와 드레인(drain)에 주입시키고 LDD에 주입시키는데 사용된다. 본 발명에 따르면 붕소 주입 단계는 LDD 주입 전 또는 후에 추가된다. 최종적인 구조는 도 3에 도시된다. (도 3에서는 단지 n-채널 MOSFET의 게이트 영역만을 도시한다.) 그 실리콘 기판(31)은 게이트 유전체(32)와 실리콘 게이트(33)에 의해 덮혀져 있다. 표준 LDD 주입 영역은 참조부호(34)로 도시되고 공핍폭 조정 주입 영역은 참조부호(36)로 도시되어 있다. 측벽 스페이서는 참조부호(37)로, 소스/드레인 주입 영역은 참조부호(38)로 도시되어 있다.
이중 주입된 구조를 제조하는 데 이용되는 일련의 공정 시퀀스는 도 4-12와 결부시켜 기술될 것이다.
도 4를 참조하면, p형 기판(41)이 필드 산화물(42)과 함께 도시되어 있다. 이 기판은 훨씬 더 큰 기판의 부분임을 나타내기 위해서 잘려진 상태로 도시되어 있다. 이 도면은 실제 축적을 나타내지 않고 몇몇 특징과 층두께는 설명을 위해서 과장되게 도시되어 있음을 알아야 한다. 도시된 디바이스는 CMOS IC이나 간략히 P-텁(tub)만이 도시되어 있다. CMOS 텁들은 전형적으로 자기 정렬형이며, N텁은 다량 인 주입 영역으로 형성되어 있으며, PMOS 디바이스의 경우에 채널 스탑(stop)으로서 역할하는 비소 주입 영역이다. P-텁(tub)은 붕소 주입 및 드라이브에 의해 형성된다. 붕소가 인보다 고속으로 확산되기 때문에 N-텁(tub)은 붕소를 주입하기 전에 적어도 부분적으로 드라이브된다. 텁 확산후에 펀치-쓰루(punch-through) 억제를 위해 이차 붕소 주입이 행해진다. 필드 산화물(42)은 일반적으로 LOCOS에 의해 형성되고, 3.3 볼트 IC 디자인의 경우, 일반적으로 1000-5000Å의 두께로 형성된다. 다음에, 실리콘 기판(41)의 선택된 영역으로의 주입 또는 희생 산화물(도시하지 않음)을 통한 주입에 의해 채널 임계 전압이 설정된다. 게이트 산화물(43)은 도 5에 도시된 바와 같이 성장된다. 게이트 산화물 두께는 일반적으로 사용되어지는 기술에 따라 10-100Å범위를 갖는다. 도 6을 참조하면 폴리실리콘 게이트 층(44)이 증착된다. 전형적으로 이것은 화학 기상 증착(CVD) 또는 플리즈마 강화 화학 기상 증착(PE-CVD)에 의해 증착되고 n채널 트랜지스터의 경우 다량 도핑의 n형이다. 게이트 층 두께는 범위가 1500-5000Å이 될 것이다. 게이트 층(44)은 도 7에서 도시된 바와 같이 리소그래픽 마스크(46)를 이용하여 패터닝된다. 마스크는 표준 포토레지스트일 수 있지만 TEOS 증착과 표준 포토레스트 패터닝에 의해 형성되는 산화물 하드(hard) 마스크가 더 선호된다. 본 명세서에서 포토레지스트 또는 리소그래피를 기준으로 할 때 e-빔(beam) 또는 x선 리소그래피 뿐만 아니라 전통적인 UV 리소그래피를 포함하는 것이라고 이해하여야 한다. 반사 방지 코팅은 게이트 구조를 규정함에 있어 에지(edge)의 예각성을 개선하기 위해 산화물 하드마스크의 표면에 적용될 것이다. 산화물 하드마스크의 이용은, 산화물 하드마스크가 필요한 경우 여러가지 후속 처리 과정동안 그 게이트 특성을 보전하기 위해 적절히 남겨질 수 있기 때문에 처리 과정에서 융통성을 개선할 것이다. 도 8을 참조하면 LDD 주입(48)은 소스/드레인 창에 비소 또는 인산과 같은 n형 도펀트를 주입함으로써 수행된다. 적합한 주입 조건은 5e13-5e14/㎠와 10-100keV이다. 이 주입에 이어서, 혹은 이에 선행하여 본 발명의 공핍 제어 주입이 수행된다. 도 9에 도시된 바와 같이, n채널 디바이스에 있어서의 공핍 제어 주입 영역은 p형, 즉 도즈 범위 1e13-1e14/㎠와 에너지 범위 10-50keV의 붕소이다. 그 후 주입 영역은 30분 동안 850℃에서 드라이브되어 도 9에 도시된 결과를 생성한다. 확산된 LDD와 공핍 제어 주입 영역은 참조부호(51)로 도시되어 있다.
이 공정의 다음 단계는 P-텁(tub)의 좌측부를 상세히 묘사할 것이다. 도 9의 구조는 도 10에서 세부적으로 도시되어 있고, 도 10에서 표준 비소 또는 인 LDD는 참조부호(61)로 도시되어 있으며, 붕소 공핍 제어 주입 영역은 참조부호(62)로 도시되어 있다. 이 두 주입 영역은 붕소의 고속 확산 특성으로 인해 편리하게 동시에 드라이브될 수 있고 붕소 공핍 제어 주입 영역에 의해 둘러싸인 LDD를 형성한다.
도 11을 참조하면 측벽 스페이서(71)는 게이트 전극(44)의 에지에 도시되어 있다. 측벽 스페이서는 TEOS 증착, 마스킹, 에칭과 같은 종래의 기술을 이용하여 형성된다. 다음에, 드레인 주입(73)이 필드 산화물(42)과 그 측벽 공간(71)에 의해 정의된 윈도우로의 비소 또는 인(화살표(75)에 의해 표현)의 다량 주입에 의해 도 12에서 도시되는 바와 같이 수행된다. 디바이스의 상호 접속은 레벨간 유전체의 표준적인 증착과 금속 상호접속 레벨에 의해 이루어진다. 이들 상호 접속부는 게이트, 소스, 드레인와의 접촉을 포함하고, 아날로그 신호가 게이트에 인가될 수 있게 해주며 아날로그 출력이 소스/드레인에서 검출될 수 있게 해준다. 이들 접촉과 상호접속 공정은 통상적인 것으로 간소화를 위해 상세히 설명되거나 묘사되지 않았다.
당업자라면 설명된 처리 과정에서 표준 LDD과 기본적으로 다른 점은 단지 추가적인 주입 단계임을 알 것이다. 마스크의 변경 혹은 추가도 요구되지 않는다.
공핍 제어 주입(DCI)의 효과를 증명하기 위하여 DCI가 있는 디바이스와 DCI가 없는 디바이스에 대해 PADRE 시뮬레이션을 행하였다. 이 설명에서 사용된 기술은 게이트 길이에 대한 최소한의 디자인 규칙으로서 0.25㎛를 갖는 0.25㎛ CMOS 기술이다. 전형적인 디바이스들의 비교 결과가 이하의 표에 주어진다. 공칭 채널의 크기는 L=0.25㎛, W=15㎛ 이다. LDD 주입은 80keV에서의 2e14/㎝-2의 비소이고 그 공핍 제어 주입은 20keV에서의 2e13/㎠의 붕소이다.
표 1은 DCI가 최소 디자인 규칙 디바이스에 부정적인 영향을 주지 않음을 보여준다. 특히 Vт은 단지 20㎷만큼 변한다.
다음에, 전형적인 바이어스 레벨에 대해 1㎒에서 어드미턴스 값 Yij를 획득하기 위하여 교류(AC)분석을 PADRE 시뮬레이션에 사용한다. 바이어스 전압은 트랜지스터가 포화상태에 있는 것을 보장하기 위해 Vds>Vgs-Vт와 같은 상태가 선택되어져야 한다. 도 13은 전류(Ids)에 따른 ｒout의 변화를 도시한다. 결과들은 본 발명의 공핍 제어 주입(DCI)의 결과로서 모든 바이어스 레벨에 걸쳐 ｒout이 약 40％만큼 증가함을 보여준다.
도 14에 주어진 데이터에서 DCI가 있는 디바이스에 대한 이득(ｇmrout)은 DCI가 없는 디바이스와 비교할 때 낮은 바이어스 전압에서의 19%로부터 높은 바이어스 레벨에서의 40%까지 개선된다는 것을 보여준다. 이득은 바이어스 전류에 역 비례함은 주지의 사실이다. 도 14는 DCI가 있는 디바이스의 경우 그렇지 않은 디바이스에 비해 전류에 덜 좌우됨을 보여준다.
DCI는 롱 채널 예를 들어 최소 설계 규칙의 2배의 채널 길이를 갖는 것들에 대해 출력 임피던스(rout)의 증가를 낳는다. 왜냐하면 모든 채널 길이에서, DCI는 드레인 정션(junction)에서 공핍폭을 감소시키는 작용을 하기 때문이다.
효율적인 결과를 갖는 다른 주입 조합이 이하의 표에 주어진다.
위의 표는 규정된 한계 범위내의 다양한 주입 조건이 공핍 제어 주입(DCI)에 사용될 수 있음을 보여준다. 일반적으로, 공핍 제어 주입(DCI)이 트랜지스터에 대한 출력 임피던스의 증가를 적어도 20%까지 증가시킨다면 효율적인 개선으로서 간주된다.
아날로그 IC 디바이스를 정의하기 위해서, 또한 이 디바이스들을 디지털 IC디바이스로부터 구별하기 위해, 아날로그 회로는 0.3V을 초과하여 전형적으로 0.5V를 초과하여 변하는 입력 전압 및 출력 전압으로 동작한다. 여기에 기술된 본 발명은 완전 아날로그 IC칩과 아날로그/디지털 혼합형 신호 IC칩에서 유용하다.
혼합형 신호 IC에서, 디지털 기능을 수행하는 트랜지스터는 이중 LDD 주입으로 설계될 수 있다. 이 주입의 목적은 부정적인 숏 채널 효과를 피하고 임계 전압을 설계 값에서 또는 그 이상에서 유지하는 것이다. 그러므로 디지털 기술에서 이중 주입된 LDD의 효과는 숏 채널 디바이스(설계 규칙의 2배 가까운 혹은 그 미만의 게이트 길이)의 Vт를 상당한 값, 전형적으로 적어도 100㎷만큼 증가시키는 것이다. 본 발명에 따르면, 아날로그 회로의 이중 주입된 LDD는 Vт의 변화를 최소화하도록 설계되었다. 본 발명의 공핍 제어 주입은 Vт를 전형적으로 50㎷미만 만큼 변화시키도록 하는 것이 바람직하다.
혼합형 신호 IC에서 부하 디바이스로 사용될 때 아날로그 트랜지스터는 통상 상대적으로 크다. 즉 0.7㎛를 초과하는 채널 길이를 갖는다. 상술한 바와 같이 디지털 기술에서 사용되는 이중 주입된 LDD는 이처럼 큰 디바이스들에 적용될 값들을 알지 못했다. 그러나, 본 발명에 따르면 이 디바이스들의 출력 임피던스는 본 발명의 공핍 제어 주입(DCI)을 이용함으로써 상당히 개선된다.
전형적인 LDD는 그 트랜지스터가 적당하게 턴 온(turn on)될 수 있도록 게이트 아래쪽으로 연장된다. LDD 주입과 동일한 창에서 만들어진 공핍 제어 주입 영역은 게이트 아래쪽에서 측방향으로 LDD 영역 보다 약간 큰 거리만큼 확장한다. 이것은 붕소의 고속 확산 특성을 이용함으로써 쉽게 획득할 수 있다. LDD 주입 영역이 전형적으로 붕소인 p 채널 디바이스에서, 공핍 제어 주입(As 또는 P)이 먼저 수행될 수 있고, 붕소 LDD 주입이 수행되기 전에 적어도 부분적으로 드라이브될 수 있다. 본 명세서 또한 몇몇 경우에 첨부된 청구항에서 n채널 디바이스에 초점을 맞추었으나, 이것들은 보통 IC 트랜지스터 어레이의 일부분만을 구성하는 것으로 이해될 것이다.
본 명세서에서 실리콘 게이트, 폴리실리콘 게이트 등에 대한 참조는 다결정 실리콘 또는 비결정성 실리콘의 실리콘 게이트를 지칭한다고 한 것이다.
당업자라면 본 발명의 다양한 추가적인 수정이 일어날 것이다. 본 기술 분야가 진보된 원리 혹은 그 등가물에 기본적으로 의지하는 본 명세서의 특정 교시 내용들로부터의 모든 변이들은 이제껏 설명된 혹은 특허 청구될 본 발명의 범주내에 속한다.
본 발명에 따르면 이 디바이스들의 출력 임피던스는 본 발명의 공핍 제어 주입(DCI)을 이용함으로써 상당히 개선된다.
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- 다수의 디지털 MOS 트랜지스터 디바이스들과, 다수의 아날로그 MOS 트랜지스터 디바이스들을 포함하는 실리콘 MOS 트랜지스터 집적 회로로서, 상기 MOS 트랜지스터 디바이스 각각은 게이트 임계전압(Vt)을 가진 MOS 게이트와 상기 MOS 게이트 아래의 MOS 채널을 포함하며, 상기 디지털 MOS 트랜지스터 디바이스는 L과 동일한 채널 길이를 갖고, 상기 아날로그 MOS 트랜지스터 디바이스는 2L보다 큰 채널 길이를 가지며,상기 아날로그 MOS 트랜지스터 각각은,(ａ) 제 1 도전형을 갖는 실리콘 기판과,(ｂ) 상기 실리콘 기판상의 게이트 유전체와,(ｃ) 상기 게이트 유전체상의 폴리실리콘 게이트와,(ｄ) 상기 실리콘 기판내에 있으며, 상기 폴리실리콘 게이트 아래에서 거리 x만큼 연장하는 LDD 영역과,(ｅ) 상기 실리콘 기판내에 있으며, 상기 폴리실리콘 게이트 아래에서 거리 y(y>x)만큼 연장되고, 상기 게이트 임계전압(Vt)를 50mV 미만까지 변경하는 불순물 레벨을 가진 제 1 도전형의 공핍 제어 주입 영역과,(ｆ) 상기 실리콘 게이트상의 측벽 스페이서와,(ｇ) 상기 실리콘 기판내의 소스와 드레인 영역과,(ｈ) 상기 게이트 소스와 드레인으로의 전기 컨택트와,(ｉ) 상기 실리콘 게이트에 아날로그 신호를 인가하는 수단을포함하는 실리콘 MOS 트랜지스터 집적 회로.
- 제 18 항에 있어서,상기 실리콘 기판은 p형인 실리콘 MOS 트랜지스터 집적 회로.
- 제 19 항에 있어서,상기 공핍 제어 주입은 1E13-lE14/㎠ 범위의 도즈의 붕소로 행해지는 실리콘 MOS 트랜지스터 집적 회로.
- 제 20 항에 있어서,상기 LDD 주입은 5E13-5E14/㎠ 범위의 도즈의 비소로 행해지는 실리콘 MOS 트랜지스터 집적 회로.
- 제 20 항에 있어서,상기 LDD 주입은 5E13-5E14/㎠ 범위의 도즈의 인으로 행해지는 실리콘 MOS 트랜지스터 집적 회로.
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